以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
(第1実施形態)
図1は、本発明の第1実施形態に係る半導体記憶装置の主要部の構成を示す図である。源線VINTは、n型のMOS(metal oxide semiconductor)トランジスタ(第2電源接続回路)TQ1を介してビット線(第1ビット線)BL1と接続される。ビット線BL1は、n型MOSトランジスタ(第2ビット線接続回路)TP1Lを介してビット線BLS1(センスアンプSAの第1端)と接続される。ビット線BLS1は、n型MOSトランジスタTP1Rを介してビット線(第4ビット線)BL3と接続される。電源線VINTは、データの読み出しの際に強誘電体キャパシタに印加されるべき電圧を生成するのに必要な電位(駆動電位)を有する。駆動電位(第1電位)は、従来のプレート線の電位に相当し、例えば2.5Vである。トランジスタTQ1、TP1L、TP1Rのゲートには、信号Q1、P1L、P1Rがそれぞれ供給される。
電源線VINTはまた、n型MOSトランジスタ(第1電源接続回路)TQ2を介してビット線(第2ビット線)BL2と接続される。ビット線BL2は、n型MOSトランジスタ(第1ビット線接続回路)TP2Lを介してビット線BLS2(センスアンプSAの第2端)と接続される。ビット線BLS2は、n型MOSトランジスタTP2Rを介してビット線(第3ビット線)BL4と接続される。トランジスタTQ2、TP2L、TP2Rのゲートには、信号Q2、P2L、P2Rがそれぞれ供給される。
ビット線BL1とビット線BL2との間には、ブロックB1が接続される。ブロックB1は、直列接続された1つ以上のメモリセルMC1(MC2)からなるセル群CG1、ブロック選択トランジスタ(第1ブロック接続回路)TS1、ブロック選択トランジスタ(第2ブロック接続回路)TS2、を有する。セル群CG1が有するメモリセルMCの数は、任意の数とすることができ、図1のように2個に限定されない。なお、メモリセルMCの数は、例えば、4、8、16等の2の乗数とするのが、回路の設計上、好適である。
メモリセルMC1は、並列接続された強誘電体キャパシタ(セルキャパシタ)TC1とセルトランジスタTM1とから構成される。メモリセルMC2も同様に、並列接続された強誘電体キャパシタTC2とセルトランジスタTM2とから構成される。メモリセルMC1の他端とメモリセルMC2の一端とが接続される。セルトランジスタTM1、TM2のゲートには、ワード線WL1、WL2がそれぞれ接続される。メモリセルMC1およびメモリセルMC2から読み出された電位が分極反転を伴っている場合、ビット線BL1に高電位が発生し、分極反転を伴っていない場合、低電位が発生する。典型的には、高電位が発生する場合が“1”データとして、低電位が発生する場合が“0”データとして扱われる。これらの関係を逆にすることももちろん可能である。以下、特に各メモリセルMC1、MC2を区別しない場合、代表的にメモリセルMCと記載する。他の参照符号に関しても同じである。
ブロック選択トランジスタTS1の一端はビット線BL1と接続され、他端はセル群CG1の一端(メモリセルMC1の一端)と接続される。ブロック選択トランジスタTS2の一端はセル群CG1の他端(メモリセルMC2の他端)と接続され、他端はビット線BL2と接続される。ブロック選択トランジスタTS1、TS2のゲートには、ブロック選択信号BS1、BS2がそれぞれ供給される。
ビット線BLS1とビット線BLS2との間には、センスアンプSAが接続される。センスアンプSAは、メモリセルMCからビット線BL1に読み出された電位に応じてビット線BLS1を接地電位(第2電位)Vssおよび駆動電位VINTの一方に増幅するとともに、第2端において接地電位Vssおよび駆動電位VINTの他方の電位を発生する。すなわち、メモリセルMC1、MC2からビット線BLS1に読み出された電位が、低電位であった場合、その電位を接地電位Vssに駆動するとともに、ビット線BLS2に駆動電位VINTを発生する。一方、メモリセルMC1、MC2からビット線BLS1に読み出された電位が高電位であった場合、その電位を駆動電位VINTに駆動するとともに、ビット線BLS2に接地電位Vssを発生する。
また、メモリセルMC1、MC2からビット線BL2に電位が読み出された場合も同様である。すなわち、ビット線BLS2の電位を接地電位Vssおよび駆動電位VINTの一方に増幅するとともに、ビット線BLS1において接地電位Vssおよび駆動電位VINTの他方の電位を発生する。
ビット線BL3とビット線BL4との間には、ブロックB1と同じく、直列接続されたセル群と、2つのブロック選択トランジスタと、から構成されるブロックB11が接続される。ブロックB1と、ブロックB11とは、異なるメモリセルアレイMCAに属する。なお、図2に示すように、ビット線BL1とビット線BL2との間に、ブロックB1と同じ構成のブロックB2〜Bnが接続されていても良い。ブロックB1〜BnによりメモリセルアレイMCA1が構成される。同様に、ビット線BL3とビット線BL4との間に、ブロックB1と同じ構成のブロックB12〜B1nが接続されていても良い。ブロックB11〜B1nによりメモリセルアレイMCA2が構成される。
なお、トランジスタTQ1、TQ2、TP1L、TP1R、TP2L、TP2R、TS1、TS2は、それぞれ、電気的制御により、両端の電気的な接続、非接続を制御可能な接続回路としての機能を担う。このような機能を有する回路であれば、トランジスタに限られない。
図3は各実施形態に共通する構成の一部を示す図である。図3に示すように、信号Q1、Q2、P1L、P1R、P2L、P2R、ブロック選択信号BS1、BS2、およびワード線WL1、WL2の電位は、制御部CNTにより制御される。制御部CNTには、ロウデコーダも含まれる。以下の各実施形態においても同様に、各実施形態中での全てのブロックBn(nは自然数、以下同じ)中のブロック選択信号BS1〜BSn、およびワード線WL1〜WLnの電位は、制御部CNTにより制御される。図1に示すブロックB1、ブロック選択信号BS1、BS2、ワード線WL1、WL2以外の信号線については、第2実施形態以降で説明する。また、信号G1〜G4については、第5実施形態において説明する。
次に、図4〜図6を用いて、図1に示す半導体記憶装置の動作について以下に説明する。なお、以下に示す動作は、複数のブロックB(図示せぬ)のうちのブロックB1(選択ブロック)が有するメモリセルMC1(選択メモリセル)が読み出し対象の場合を例に挙げている。他のブロックBおよび他のメモリセルMCからデータが読み出される場合も、同様の動作が行われる。
図4は、第1実施形態に係る半導体記憶装置の主要部の電位を例示するタイミングチャートである。図5および図6は、図4に示す動作時の半導体記憶装置の一状態をそれぞれ示す図である。図5および図6において、破線のトランジスタはオフ状態のトランジスタであり、破線のキャパシタの両端には電圧が印加されていないことを示す。
図4に示すように、スタンバイ時、ビット線BL1、BL2は、接地電位Vssにプリチャージされている。また、信号Q1および信号Q2は、ローレベルとされている。このため、トランジスタTQ1およびトランジスタTQ2はオフとされている。
信号線P1L、P1R、P2L、P2Rはハイレベルとされており、トランジスタTP1L、TP1R、TP2L、TP2Rはオンとされている。このため、ビット線BLS1、BLS2は、ビット線BL1、BL2と同電位、すなわち接地電位Vssとされている。
ブロックB1内の全てのワード線WL1、WL2のそれぞれの電位は、ハイレベル(電位Vpp)とされており、強誘電体キャパシタC1の両端、および強誘電体キャパシタC2の両端、はすべて同電位である。また、ブロック選択信号BS1、BS2はローレベルとされており、ブロック選択トランジスタTS1、TS2はともにオフとされている。
図4および図5に示すように、データの読み出しに際して、まず信号線P2Lがローレベルとされることにより、ビット線BL2がビット線BLS2から切断される。同時に、信号線P1R、P2Rもローレベルとされることにより、トランジスタTP1R、TP2Rがオフとされる。よって、ビット線BLS1はビット線BL3から切断され、ビット線BLS2はビット線BL4から切断される。信号線P1Lはハイレベルを維持し、トランジスタTP1Lはオンを維持する。この状態で、信号線Q2がハイレベルとされることによりトランジスタTQ2がオンとされ、ビット線BL2の電位が駆動電位VINTへと駆動される。さらに、選択ブロックB1中のワード線WLのうち、選択メモリセルMC1と接続されたワード線WL1のみローレベルとされる。
次いで、選択ブロックB1中のブロック選択信号BS1、BS2がともにハイレベルとされることにより、ブロック選択トランジスタTS1、TS2がオンとされる。この結果、強誘電体キャパシタTC1の一端がビット線BL1と接続され、他端がビット線BL2と接続されることにより、強誘電体キャパシタTC1の一端にビット線BL1の電位(=接地電位Vss)が印加され、他端に読み出し電位VINTが印加される。強誘電体キャパシタTC1の両端に読み出し電圧(駆動電位VINT−接地電位Vss)が印加されることにより、タイミングAに示すように、強誘電体キャパシタTC1が保持するデータに応じた電位がビット線BL1上に現れる。
次に、センスアンプSAが作動することにより、ビット線BLS1、BLS2の一方の電位が接地電位Vssに増幅され、他方が駆動電位VINTに増幅される。この結果、強誘電体キャパシタTC1の一端は、ビット線BL1と接続されているので、データが“0”の場合は接地電位Vssが印加され、“1”の場合は駆動電位VINTが印加される。この後、ビット線BLS1、BLS2とそれぞれ接続されたデータ線対(図示せぬ)等にトランジスタ(図示せぬ)を介して、ビット線BLS1、BLS2のデータが転送される。
次に、図4および図6に示すように、信号線Q2がローレベルとされることによりトランジスタTQ1がオフとされ、電源線VINTとビット線BL2とが切断される。次に、信号線P2Lがハイレベルとされることにより、ビット線BL2とビット線BLS2とが接続される。この結果、ビット線BL1の電位と相補な電位が、ビット線BL2に転送され、次いで強誘電体キャパシタTC1の他端に印加される。すなわち、タイミングBに示すように、データが“0”の場合は駆動電位VINTが印加され、“1”の場合は接地電位Vssが印加される。
ビット線BLS2の電位が強誘電体キャパシタTC2の他端に印加された時点で、保持されていたデータによらずに、強誘電体キャパシタTC2の両端に、相補な電位(接地電位Vssおよび駆動電位VINT)が印加される。すなわち、“0”、“1”の再書き込みが、一度の動作により完了する。
この後、選択メモリセルMC1と接続されたワード線WL1がハイレベルとされ、ブロック選択信号BS1、BS2がローレベルとされる。次いで、信号線P1R、P2Rがハイレベルとされる。次に、ビット線BL1(BLS1、BL3)とビット線BL2(BLS2、BL4)とが接地電位へとプリチャージされることにより、スタンバイ状態に移行する。
上記動作例では、ビット線BL2と電源線VINTとを接続して、ビット線BL1にメモリセルMCからデータが読み出される場合の動作を例にとり説明した。しかしながら、これとは逆に、ビット線BL1と電源線VINTとを接続して、ビット線BL2にメモリセルMCからデータが読み出される動作とすることも可能である。この場合、読み出しの動作は、図7に示すよう各部の電位が変化することにより行われる。
図7は、第1実施形態に係る半導体記憶装置の主要部の他の場合の電位を例示するタイミングチャートである。以下、図4の場合と異なる部分を主に説明する。まず、スタンバイ状態から、信号線P1Lがローレベルとされることにより、ビット線BL1がビット線BLS1から切断される。同時に、信号線P1R、P2Rもローレベルとされる。信号線P2Lはハイレベルを維持する。この状態で、信号線Q1がハイレベルとされることによりトランジスタTQ1がオンとされ、ビット線BL1の電位が駆動電位VINTへと駆動される。
次に、ワード線WL1がローレベルとされ、ブロック選択信号BS1、BS2がハイレベルとされることにより、強誘電体キャパシタTC1が保持するデータに応じた電位がビット線BL2上に現れる。
次に、センスアンプSAが作動することにより、ビット線BLS1、BLS2の一方の電位が接地電位Vssに増幅され、他方が読み出し電位VINTに増幅される。次に、信号線Q1がローレベルとされることによりトランジスタTQ1がオフとされ、電源線VINTとビット線BL1とが切断される。次に、信号線P1Lがハイレベルとされることにより、ビット線BL1とビット線BLS1とが接続される。この結果、ビット線BL2の電位と相補な電位が、ビット線BL1に転送され、次いで強誘電体キャパシタTC1の他端に印加されることにより、再書き込みが完了する。この後、スタンバイ状態に移行する。
本発明の第1実施形態に係る半導体記憶装置によれば、センスアンプSAによる増幅後、読み出し対象の強誘電体キャパシタTCの一端はセンスアンプSAの第1端BLS1と接続され、他端はセンスアンプSAの第2端BLS2と接続される。センスアンプSAの第1端BLS1の電位と第2端BLS2の電位とは相補な関係を有するので、強誘電体キャパシタTC1、TC2の両端には、増幅後、相補な2つの電位がそれぞれ供給される。よって、強誘電体キャパシタTC1、TC2が保持していたデータの極性によらずに再書き込みが一度の動作により完了するため、データの極性に応じて2つの再書き込み制御を行う場合に比べて再書き込み時間を大幅に短縮できる。すなわち、読み出しの1サイクルに要する時間が減少し、この結果、高速な動作が可能な半導体記憶装置を提供できる。
(第2実施形態)
第2実施形態は、第1実施形態と同じ構成を有し、読み出しの一部の電位の制御方法が異なる。より具体的には、信号P2Rの電位の変化が異なる。
図8は、本発明の第2実施形態に係る半導体記憶装置の主要部の電位を例示するタイミングチャートである。図9は、図8に示す動作時の半導体記憶装置の一状態を示す図である。図8および図9を用いて、第2実施形態に係る半導体記憶装置の動作について以下に説明する。
図8および図9に示すように、信号P2Rは、センスアンプSAによる増幅が終了するまでの間、ハイレベルを維持する。このため、ビット線BLS2は、ビット線BL4と接続されている。信号P2Lがハイレベルとされる際、すなわち、再書き込み動作が開始される際に、信号P2Rはローレベルとされる。その他の動作は、第1実施形態と同じである。
なお、上記した説明は、第1実施形態においてデータがビット線BL1に読み出される場合に対応する。データがビット線BL2に読み出される場合も同様に、ビット線BL1およびビット線BL2のうち電源線VINTと接続される方のビット線(参照ビット線)が、隣接するメモリセルアレイMCA2のビット線BL3(またはビット線BL4)と接続される。すなわち、図7の信号P1Rおよび信号P2Rが、図8の信号P1Rおよび信号P2Rによって置き換えられた構成となる。
センスアンプは、典型的には、直列接続されたp型MOSトランジスタとn型MOSトランジスタが2つ設けられ、それぞれのトランジスタの接続ノードが第1端および第2端とされている。このような構成のため、第1端および第2端の間で、寄生容量の値が大きく異なると、いずれか一方の電位の変化が他方より早くなり、誤動作を起こす可能性がある。これに対して第2実施形態では、センスアンプSAの第1端BLS1および第2端BLS2のうち、参照ビット線と接続される方が、増幅の間、隣のメモリセルアレイMCA2のビット線BL3(またはBL4)と接続されている。このため、センスアンプSAの第1端BLS1および第2端BLS2のそれぞれに寄生する容量の総量は、ほぼ等しい。よって、センスアンプSAの、寄生容量の不均衡に起因する誤動作を回避できる。
本発明の第2実施形態によれば、第1実施形態と同じく、センスアンプSAによる増幅後、読み出し対象の強誘電体キャパシタTCの一端はセンスアンプSAの第1端BLS1と接続され、他端はセンスアンプSAの第2端BLS2と接続される。よって、第1実施形態と同じ効果を得られる。
また、第2実施形態によれば、センスアンプSAの第1端BLS1および第2端BLS2のうち、参照ビット線と接続される方が、増幅の間、隣のメモリセルアレイMCA2のビット線BL3(またはBL4)と接続される。このため、センスアンプSAの寄生容量の不均衡に起因する誤動作を回避できる。
(第3実施形態)
第3実施形態は、ブロックの構成が第1実施形態と異なる。図10は本発明の第3実施形態に係る半導体記憶装置の主要部の構成を示す図である。図10に示すように、ブロックB21は、セル群CGの両端にブロック選択トランジスタTSが直列接続された構造(以下、セル・選択トランジスタ構造)が2つ並列接続された構成を有する。すなわち、ビット線BL1とビット線BL2との間には、図1の構造に加えて、直列接続された、ブロック選択トランジスタTS3、セル群CG2、ブロック選択トランジスタTS4、が接続される。
セル群CG2は、並列接続された強誘電体キャパシタTC3およびセルトランジスタTM3からなるメモリセルMC3、並列接続された強誘電体キャパシタTC4およびセルトランジスタTM4からなるメモリセルMC4からなる。セルトランジスタTM1、セルトランジスタTM3のそれぞれのゲートは、ワード線WL1と接続される。セルトランジスタTM2、セルトランジスタTM4のそれぞれのゲートは、ワード線WL2と接続される。その他の構成は、第1実施形態と同じである。ブロック選択トランジスタTS3、TS4のゲートにそれぞれ供給されるブロック選択信号BS3、BS4は、図3に示すように、制御部CNTにより制御される。
図11は、第3実施形態に係る半導体記憶装置の主要部の電位を例示するタイミングチャートである。図11は、強誘電体キャパシタTC1が読み出し対象である場合を示している。第3実施形態の半導体記憶装置は、動作に関しても第1実施形態と同様である。図11に示すように、読み出しに際して、ブロックB21内のブロック選択トランジスタTS1〜TS4のうち、アクセスの対象の強誘電体キャパシタを含んだセル群CG1の両端のブロック選択トランジスタTS1、TS2のみがオンとされる。その他のセル群CG2のブロック選択トランジスタTS3、TS4はオフを維持する。すなわち、ブロック選択信号BS3、BS4はローレベルを維持する。セル群CG2に属する強誘電体キャパシタが読み出し対象の場合、ブロック選択トランジスタTS3、TS4がオンとされ、ブロック選択トランジスタTS1、TS2はオフを維持する。この後の動作は、図4に示す第1実施形態と同じである。
なお、図10は、1つのブロックのみを取り出して示しているが、図2のように設けられた各ブロックが図10のブロックB21を有する構成とすることもできる。また、1つのセル群CG内のメモリセルMCの数は、第1実施形態において記載したように、任意の数とすることができる。
図12は、第3実施形態のブロックの構造の他の例を示している。図12に示すように、ブロックB22において、図10の構成に加えて、ブロック選択トランジスタTS1〜TS4とビット線BL1、BL2をそれぞれ接続する線に関して対称に、さらなるセル・選択トランジスタ構造が設けられる。すなわち、ブロック選択トランジスタTS1の一端およびブロック選択トランジスタTS3の一端とビット線BL1との接続線L1にブロック選択トランジスタTS5、TS6が接続される。ブロック選択トランジスタTS5は、セル・選択トランジスタ構造(一部のみ図示)の一部を構成し、並列接続された強誘電体キャパシタTC5およびセルトランジスタTM5と接続される。ブロック選択トランジスタTS6は、セル・選択トランジスタ構造(一部のみ図示)の一部を構成し、並列接続された強誘電体キャパシタTC6およびセルトランジスタTM6と接続される。
また、ブロック選択トランジスタTS2の一端およびブロック選択トランジスタTS4の一端とビット線BL2との接続線L2にブロック選択トランジスタTS7、TS8が接続される。ブロック選択トランジスタTS7は、セル・選択トランジスタ構造(一部のみ図示)の一部を構成し、並列接続された強誘電体キャパシタTC7およびセルトランジスタTM7と接続される。ブロック選択トランジスタTS8は、セル・選択トランジスタ構造(一部のみ図示)の一部を構成し、並列接続された強誘電体キャパシタTC8およびセルトランジスタTM8と接続される。ブロック選択トランジスタTS5〜TS8にそれぞれ供給されるブロック選択信号BS5〜BS8は、図3に示すように制御部CNTにより制御される。
ブロックB22以外の構成に関しては、第1実施形態と同じである。図12に示す構成によれば、図10の場合より、さらに大きな記憶容量を有するブロックB22を実現できる。
本発明の第3実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、センスアンプSAによる増幅後、読み出し対象の強誘電体キャパシタTCの一端はセンスアンプSAの第1端BLS1と接続され、他端はセンスアンプSAの第2端BLS2と接続される。よって、第1実施形態と同じ効果を得られる。
また、第3実施形態によれば、セル群CGと2つのブロック選択トランジスタTSからなる構造が、並列に2つ設けられる。また、ブロック選択トランジスタTS1〜TS4とビット線BL1、BL2との接続線に、セル群CGと2つのブロック選択トランジスタTSからなる構造がさらに設けられる。このため、第1実施形態において示した高速動作を達成しつつ、大きな記憶容量を有するブロックB21、B22を得ることができる。
(第4実施形態)
第4実施形態は、ブロックの構成が、第3実施形態を発展させた形態を有する。図13は本発明の第4実施形態に係る半導体記憶装置の主要部の構成を示す図である。図13に示すように、ブロックB31は、直列接続されたセル群および2つのブロック選択トランジスタからなる構造が3つ設けられ、これら3つの構造が並列に接続された構成を有する。すなわち、ビット線BL1とビット線BL2との間には、図10の構造に加えて、直列接続された、ブロック選択トランジスタTS5、セル群CG3、ブロック選択トランジスタTS6、が設けられる。
セル群CG3は、並列接続された強誘電体キャパシタTC5およびセルトランジスタTM5からなるメモリセルMC5、並列接続された強誘電体キャパシタTC6およびセルトランジスタTM6からなるメモリセルMC6からなる。セルトランジスタTM1、セルトランジスタTM3、セルトランジスタTM5のそれぞれのゲートは、ワード線WL1と接続される。セルトランジスタTM2、セルトランジスタTM4、セルトランジスタTM6のそれぞれのゲートは、ワード線WL2と接続される。その他の構成は、第1実施形態と同じである。
図14は、第4実施形態に係る半導体記憶装置の主要部の電位を例示するタイミングチャートである。図14は、強誘電体キャパシタTC1が読み出し対象の場合を示している。第4実施形態の半導体記憶装置は、動作に関しても第1実施形態と同様である。図14に示すように、読み出しに際して、ブロックB31内のブロック選択トランジスタTS1〜TS6のうち、強誘電体キャパシタTC1を含んだセル群CG1の両端のブロック選択トランジスタTS1、TS2のみがオンとされる。その他のセル群CG2、CG3のブロック選択トランジスタTS3〜TS6はオフを維持する。すなわち、ブロック選択信号BS3〜BS6はローレベルを維持する。セル群CG2に属する強誘電体キャパシタTC3、TC4が読み出し対象の場合、ブロック選択トランジスタTS3、TS4がオンとされ、ブロック選択トランジスタTS1、TS2、TS5、TS6はオフを維持する。セル群CG3に属する強誘電体キャパシタTC5、TC6が読み出し対象の場合、ブロック選択トランジスタTS5、TS6がオンとされ、ブロック選択トランジスタTS1〜TS4はオフを維持する。この後の動作は、図4に示す第1実施形態と同じである。
なお、図13は、1つのブロックのみを取り出して示しているが、図2のように設けられた各ブロックが図13のブロックB31を有する構成とすることもできる。また、1つのセル群CG内のメモリセルMCの数は、第1実施形態において記載したように、任意の数とすることができる。
本発明の第4実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、センスアンプSAによる増幅後、読み出し対象の強誘電体キャパシタTC1〜TC6の一端はセンスアンプSAの第1端BLS1と接続され、他端はセンスアンプSAの第2端BLS2と接続される。よって、第1実施形態と同じ効果を得られる。
また、第4実施形態によれば、セル群CGと2つのブロック選択トランジスタTSからなる構造が、並列に3つ設けられる。このため、第1実施形態において示した高速動作を達成しつつ、大きな記憶容量を有するブロックB31を実現できる。また、第3実施形態および第4実施形態から明らかなように、ブロックB内の、直列接続されたセル群CGと2つのブロック選択トランジスタTSからなる構造を、並列に任意の数接続することにより、ブロックBの容量を容易に増やすことができる。
(第5実施形態)
第5実施形態は、ブロック選択トランジスタTS1〜TS4とビット線BL1、BL2の間を選択的に接続するトランジスタが設けられる。図15は、本発明の第5実施形態に係る半導体記憶装置の主要部の構成を示す図である。第5実施形態は、第3実施形態の図12の構成と類似しており、以下、図12と異なる部分を主に、図15を用いて説明する。
図15に示すように、ブロック選択トランジスタTS1、TS5は、n型のMOSトランジスタ(第1ゲート回路)TG1を介してビット線BL1と接続される。また、ブロック選択トランジスタTS3、TS6はn型のMOSトランジスタ(第2ゲート回路)TG2を介してビット線BL1と接続される。また、ブロック選択トランジスタTS2、TS7は、n型のMOSトランジスタTG3を介してビット線BL2と接続される。また、ブロック選択トランジスタTS4、TS8はn型のMOSトランジスタTG4を介してビット線BL2と接続される。ゲートトランジスタ(ゲート回路)TG1〜TG4のゲートには、図3に示すように、制御部CNTにより制御される信号G1〜G4がそれぞれ供給される。
図16は、第5実施形態に係る半導体記憶装置の主要部の電位を例示するタイミングチャートである。図16は、強誘電体キャパシタTC1が読み出し対象の場合を例示している。図16に示すように、読み出し動作の間、読み出し対象の強誘電体キャパシタTC1が属するセル・選択トランジスタ構造へのブロック選択信号BS1、BS2以外のブロック選択信号BS5、BS7はローレベルを維持する。
信号G1、G3は、ブロック選択信号BS1、BS2と同じタイミングによりハイレベルとされ、ワード線WL1がローレベルとされる。この結果、強誘電体キャパシタTC1の両端が、ビット線BL1、BL2にそれぞれ接続される。ブロック選択トランジスタTS5、TS7は、オフとされているので、選択セルと同じ行中の他の強誘電体キャパシタTC5、TC7は、ビット線BL1、BL2と接続されない。選択セルを含む行のセル・選択トランジスタ構造以外のセル・選択トランジスタ構造へのゲートの信号G2、G4は、ローレベルを維持する。このため、ブロック選択トランジスタTS3、TS4がオンとされても、非選択のセル・選択トランジスタ構造が含む強誘電体キャパシタTC3、TC4のデータは、ビット線BL1に読み出されない。
再書き込みの終了後、信号G1、G3は、ブロック選択信号BS1、BS2と同様のタイミングでローレベルとされる。上記した以外の動作は、図4(第1実施形態)と同じである。
本発明の第5実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、センスアンプSAによる増幅後、読み出し対象の強誘電体キャパシタTCの一端はセンスアンプSAの第1端BLS1と接続され、他端はセンスアンプSAの第2端BLS2と接続される。よって、第1実施形態と同じ効果を得られる。
また、第5実施形態によれば、第3実施形態と同じく、ブロックB41は、複数のセル・選択トランジスタ構造が接続される。このため、大きな容量を有するブロックB41を実現できる。
さらに、第5実施形態によれば、各セル・選択トランジスタ構造が、ゲートトランジスタTG1〜TG4を介してビット線BL1、BL2と接続される。一般に、トランジスタは寄生容量を有し、この寄生容量が付加された配線の高速動作を妨げるため、ビット線に接続されるトランジスタの数は少ない方が好ましい。第5実施形態によれば、1つのブロックBにおいて1つのビット線(例えばビット線BL1)に接続されるトランジスタは、1ブロックB中のセル・選択トランジスタ構造の行の数のみとなる。すなわち、図15の例の場合、ゲートトランジスタTG1、TG2の2つのみである。このため、ゲートトランジスタTG1、TG2を設けない構造(図12)と比べて、同じ記憶容量を達成しつつ、さらなる高速動作を実現できる。
(第6実施形態)
第6実施形態は、強誘電体キャパシタおよびセルトランジスタの断面構造と、その構造を踏まえた回路の制御方法に関する。回路構成は、第1実施形態(図1)と同じである。
図17は、本発明の第6実施形態に係る半導体記憶装置の断面構造を示す図である。図17に示すように、半導体基板subの表面に、相互に間隔を有して、ソース/ドレイン拡散層SD1〜SD5が形成される。ソース/ドレイン拡散層SD1は、コンタクト(図示せぬ)を介してビット線BL1(図示せぬ)と接続される。ソース/ドレイン拡散層SD5は、コンタクト(図示せぬ)を介してビット線BL2(図示せぬ)と接続される。
ソース/ドレイン拡散層SD1、SD2間の半導体基板sub上にゲート絶縁膜(図示せぬ)を介してゲート電極BS1が設けられる。ソース/ドレイン拡散層SD2、SD3間の半導体基板sub上にゲート絶縁膜(図示せぬ)を介してゲート電極WL1が設けられる。ソース/ドレイン拡散層SD3、SD4間の半導体基板sub上にゲート絶縁膜(図示せぬ)を介してゲート電極WL2が設けられる。ソース/ドレイン拡散層SD4、SD5間の半導体基板sub上にゲート絶縁膜(図示せぬ)を介してゲート電極BS2が設けられる。
ソース/ドレイン拡散層SD1、SD2と、ゲート電極BS1とにより、ブロック選択トランジスタTS1が構成される。ソース/ドレイン拡散層SD2、SD3と、ゲート電極WL1とにより、セルトランジスタTM1が構成される。ソース/ドレイン拡散層SD3、SD4と、ゲート電極WL2とにより、セルトランジスタTM2が構成される。ソース/ドレイン拡散層SD4、SD5と、ゲート電極BS2とにより、ブロック選択トランジスタTS2が構成される。
ソース/ドレイン拡散層SD2の上方に強誘電体キャパシタTC1が設けられる。強誘電体キャパシタTC1は、強誘電体膜FC1と、強誘電体膜FC1を挟む上部電極TE1、下部電極BE1とにより構成される。下部電極BE1は、プラグP1を介してソース/ドレイン拡散層SD2と接続される。
ソース/ドレイン拡散層SD4の上方に強誘電体キャパシタTC2が設けられる。強誘電体キャパシタTC2は、強誘電体膜FC2と、強誘電体膜FC2を挟む上部電極TE2、下部電極BE2とにより構成される。下部電極BE2は、プラグP2を介してソース/ドレイン拡散層SD4と接続される。
上部電極TE1、TE2の上方には、配線層M1が設けられる。配線層M1は、コンタクトP3を介して上部電極TE1と接続され、コンタクトP4を介して上部電極TE2と接続され、コンタクトP5を介してソース/ドレイン拡散層SD3と接続される。
図17に示すように、一般に、強誘電体キャパシタは、強誘電体膜を2つの電極により上下から挟む構成を有する。このため、1つの強誘電体キャパシタに注目すると、上部電極から下部電極に向かう方向に電圧を印加する場合と、下部電極から上部電極に向かう方向に電圧を印加する場合と、において特性が異なる。しかしながら、従来の半導体記憶装置の回路構成では、データの読み出しの際に駆動電位VINTが印加される電極と、データが読み出される電極と、が固定されていた。さらに、隣接する強誘電体キャパシタが上部電極同士または下部電極同士で接続されるため、強誘電体キャパシタごとに、印加される電圧の方向が相違する。これにより、データの読み出しのマージンが低下する。
これに対し、本発明の実施形態によれば、第1実施形態において示したように、ビット線BL1、BL2のうち、電源線VINTと接続される方と、データが読み出される方と、を任意に変更できる。そこで、第6実施形態では、図17のような断面構造を有する半導体記憶装置の、どの強誘電体キャパシタが読み出し対象であるかに応じて、図1の回路の制御方法が決定される。
図18、図19は、第6実施形態に係る半導体記憶装置の1つの状態をそれぞれ示している。図18は、図1の構成の回路の強誘電体キャパシタTC1が読み出し対象の場合の状態を示している。図19は、図1の構成の回路の強誘電体キャパシタTC2が読み出し対象の場合の状態を示している。
図18に示すように、強誘電体キャパシタTC1が読み出し対象の場合、ビット線BL2が電源線VINTと接続され、ビット線BL1にデータが読み出される。すなわち、図17の構造において、上部電極TE1と電源線VINTとが電気的に接続され、下部電極BE1とビット線BL1とが電気的に接続される。その他の動作は第1実施形態と同じである。
図19に示すように、強誘電体キャパシタTC2が読み出し対象の場合、ビット線BL1が電源線VINTと接続され、ビット線BL2にデータが読み出される。すなわち、図17の構造において、上部電極TE2と電源線VINTとが電気的に接続され、下部電極BE2とビット線BL1とが電気的に接続される。その他の動作は第1実施形態と同じである。
図17〜図19から分かるように、強誘電体キャパシタTC1、TC2の何れが読み出し対象であるかによらず、上部電極TE1、TE2は電源線VINTと接続され、下部電極BE1、BE2と接続されたビット線BL1(またはBL2)にデータが読み出される。
図17〜図19は、2つのブロック選択トランジスタTS1、TS2の間に2つの強誘電体キャパシタTC1、TC2が接続されている場合を示す。しかしながら、これに限らず、本実施形態は、強誘電体キャパシタが3つ以上の場合でも同様に適用される。図20は、第6実施形態の主要部の他の例を示している。図20に示すように、ブロックB51において、ブロック選択トランジスタTS1、TS2の間に強誘電体キャパシタTC1〜TCnとセルトランジスタTM1〜TMnとからそれぞれ構成されるn個のメモリセルMCが設けられている。ワード線WLの電位は、図3に示すように制御部CNTにより制御される。
図21は、図20に示す回路構成の断面構造を例示している。図21に示すように、強誘電体キャパシタTC3は、上部電極TE3、強誘電体膜FC3、強誘電体キャパシタTC2と共通の下部電極FC2を有する。上部電極TE3は、コンタクトP6、上部電極TE3上方に延在する配線層M2、コンタクトP7を介してソース/ドレイン拡散層SD5と接続される。ソース/ドレイン拡散層SD5は、ソース/ドレイン拡散層SD4と距離を有して半導体基板subの表面に形成される。ソース/ドレイン拡散層SD4、SD5と、これらソース/ドレイン拡散層SD4、SD5間の半導体基板subの上方のゲート電極WL3とにより、セルトランジスタTM3が構成される。
図21の紙面の横方向においてソース/ドレイン拡散層SD3からソース/ドレイン拡散層5に亘り、且つ半導体基板subの表面から配線層M1、M2に至るまで領域の構造が、ソース/ドレイン拡散層SD5を始点として必要数設けられる。その繰り返し構造の終端は、配線層Mn、コンタクトPn−1を介して強誘電体キャパシタTCnの上部電極TEnと接続される。下部電極BEnは、コンタクトPnを介してソース/ドレイン拡散層SDn−1と接続される。ソース/ドレイン拡散層SDn−1、SDnは、相互に距離を有して半導体基板subの表面に形成される。ソース/ドレイン拡散層SDn−1、SDnと、これらソース/ドレイン拡散層SDn−1、SDn間の半導体基板subの上方のゲート電極BS2とにより、ブロック選択トランジスタTS2が構成される。ソース/ドレイン拡散層SDnは、ビット線BL2(図示せぬ)と接続される。
図20、図21に示す構成の場合でも、読み出し対象の強誘電体キャパシタによらず、アクセスの際に、上部電極TE1〜TEnが電源線VINTと接続され、下部電極BE1〜BEnと接続されたビット線BL1またはBL2にデータが読み出されるように、トランジスタTQ1、TQ2、TP1L、TP2Lのオン、オフが制御される。
なお、上記説明において、上部電極TE1〜TEnが電源線VINTと接続され、下部電極BE1〜BEnと接続されたビット線BL1またはBL2にデータが読み出される場合を例に取り説明した。しかしながら、下部電極BE1〜BEnが電源線VINTと接続され、上部電極TE1〜TEnと接続されたビット線BL1またはBL2にデータが読み出される構成とすることもできる。すなわち、各強誘電体キャパシタTC1〜TCn間において、電源線VINTと接続される電極、およびデータが読み出されるビット線BLと接続される電極、が一致していればよい。
本発明の第6実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、センスアンプSAによる増幅後、読み出し対象の強誘電体キャパシタTCの一端はセンスアンプSAの第1端BLS1と接続され、他端はセンスアンプSAの第2端BLS2と接続される。よって、第1実施形態と同じ効果を得られる。
また、第6実施形態によれば、各強誘電体キャパシタTC1〜TCn間において、上部電極TEおよび下部電極BEのうち、電源線VINTと接続される電極、およびデータが読み出されるビット線と接続される電極、が常に一致する。このため、電圧の印加方向により強誘電体キャパシタTCの特性が変わっていたとしても、少なくとも各強誘電体キャパシタTCには、同じ方向に電圧が印加される。よって、強誘電体キャパシタTCごとの読み出しマージンのばらつきを抑え、誤読み出しの少ない半導体記憶装置を提供できる。
(第7実施形態)
第7実施形態は、第1実施形態の応用例であり、ブロック選択トランジスタTS1、TS2間のメモリセルMCの数が多い場合の制御方法に関する。図22、図23は、それぞれ、本発明の第7実施形態に係る半導体記憶装置の主要部の構成を示しており、強誘電体キャパシタTCからデータが読み出される際の一状態を示している。
図22、図23に示すように、ブロックB61は、ブロック選択トランジスタTS1、TS2と、これらブロック選択トランジスタTS1、TS2の間に直列接続された16個のメモリセルMC1〜MC16を有する。メモリセルMC1〜MC16は、それぞれが、並列接続された強誘電体キャパシタTC1〜TC16とセルトランジスタTM1〜TM16とから構成される。各セルトランジスタTM1〜TM16のゲートにそれぞれ接続されるワード線WL1〜WL16の電位は、図3に示すように、制御部CNTにより制御される。
次に、第7実施形態の半導体記憶装置の制御方法について説明する。図22、図23に示すように、ビット線BL1、BL2のうち、読み出し対象の強誘電体キャパシタTC1〜TC16により近い方にデータが読み出され、もう一方が電源線VINTと接続されるように制御される。すなわち、強誘電体キャパシタTC1〜TC16のうち、ビット線BL1に近い半数の強誘電体キャパシタTC1〜TC8からのデータはビット線BL1に読み出される。よって、図22に示すように、トランジスタTQ1がオフとされ、トランジスタTQ1がオンとされることによりビット線BL2は電源線VINTと接続される。その他のより詳細な動作は、第1実施形態と同じである。
一方、ビット線BL2に近い残りの半数の強誘電体キャパシタTC9〜TC16からのデータはビット線BL2に読み出される。よって、図23に示すように、トランジスタTQ2がオフとされ、トランジスタTQ1がオンとされることによりビット線BL1は電源線VINTと接続される。その他のより詳細な動作は、第1実施形態と同じである。
なお、図22、図23では、ブロック選択トランジスタTS1、TS2間のメモリセルの数が16である場合を例示する。しかしながら、上記したように、ビット線BL1、BL2に至る電流経路が短い方にデータが読み出されるように制御される限り、メモリセルの数は任意に決定することができる。
本発明の第7実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、センスアンプSAによる増幅後、読み出し対象の強誘電体キャパシタTCの一端はセンスアンプSAの第1端BLS1と接続され、他端はセンスアンプSAの第2端BLS2と接続される。よって、第1実施形態と同じ効果を得られる。
また、第7実施形態によれば、読み出し対象の強誘電体キャパシタTC1〜TC16からの電流経路の短い方のビット線BL1、BL2にデータが読み出される。もう一方のビット線BL1、BL2には駆動電位VINTが印加される。このため、ビット線BL1、BL2に至るまでに経るセルトランジスタTM1〜TM16の数が、従来のように駆動電位が印加されるビット線とデータが供給されるビット線が固定されていた場合に比べて最も少なくても半減する。このため、データが読み出されるビット線BL1、BL2から見たセルトランジスタTM1〜TM16による寄生容量も半減し、読み出し電位の大きい半導体記憶装置を実現できる。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
VINT…電源線、CG1〜CG3…セル群、TQ1、TQ2、TP1L、TP2L、TP1R、TP2R、…トランジスタ、Q1、Q2、P1L、P2L、P2R、P2R…信号(線)、BS1、BS2…ゲート電極(ブロック選択信号(線))、BL1、BL2、BL3、BL4…ビット線、BLS1、BLS2…ビット線(センスアンプの第1端、第2端)、B1〜Bn、B11〜B1n、B21、B22、B31、B41、B51、B61…ブロック、TC1〜TCn…強誘電体キャパシタ、TM1〜TMn…セルトランジスタ、MC1、MC2…メモリセル、WL1〜WLn…ワード線(ゲート電極)、TS1〜TS8…ブロック選択トランジスタ、SA…センスアンプ、MCA1、MCA2…メモリセルアレイ、TG1〜TG4…ゲートトランジスタ、sub…半導体基板、SD1〜SD5…ソース/ドレイン拡散層、FC1〜FCn…強誘電体膜、TE1〜TEn…上部電極、BE1〜BEn…下部電極、P1〜Pn…プラグ、M1〜Mn…配線層。