JP3874584B2 - 強誘電体メモリおよびデータ読み出し方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、強誘電体の分極を利用する強誘電体メモリと、強誘電体メモリからのデータの読み出し方法に関する。
【0002】
【従来の技術】
図11は、従来の2T2C型の強誘電体メモリ(FeRAM)の構成を示す回路図である。図11には、一般的な2T2C型のFeRAMのメモリアレイ構造が示されている。このFeRAMは、複数のワード線WL0〜WL3と、複数のプレート線PL0およびPL1と、複数のビット線BL0〜BL3とを具えている。なお、図11では、ワード線をWL0〜WL3の4本、プレート線をPL0およびPL1の2本、ビット線をBL0〜BL3の4本示しているが、各線の本数はこれに限られるものではない。これら各線に選択トランジスタおよび強誘電体キャパシタから構成されたメモリセル100a〜100dが接続されている。また、FeRAMはセンスアンプ102を具えている。各ビット線BL0〜BL3は、このセンスアンプ102に接続されている。このセンスアンプ102はセンスアンプ活性化信号SAEに従って作動する。さらに各プレート線PL0およびPL1には、それぞれプレート線ドライバ104が接続されている。一般に、これらプレート線ドライバ104として、CMOSインバータが用いられている。
【0003】
また、2T2C型のFeRAMのメモリセルは、2つの選択トランジスタと2つの強誘電体キャパシタとで構成されている。図11の例えばメモリセル100aに着目して、その構成を図12を用いて説明する。図12は、メモリセル100aの構成を概略的に示す拡大図である。メモリセル100aは、選択トランジスタ110および強誘電体キャパシタ112から構成された第1メモリセル100axと、選択トランジスタ114および強誘電体キャパシタ116から構成された第2メモリセル100ayとを具えている。この選択トランジスタ110の主電流路(チャネル)と強誘電体キャパシタ112とは、ビット線BL0とプレート線PL0との間にビット線BL0側からこの順序で直列に接続されていて、選択トランジスタ110の制御電極(ゲート電極)110xは、ワード線WL0に接続されている。また、選択トランジスタ114の主電流路と強誘電体キャパシタ116とは、ビット線BL1とプレート線PL0との間にビット線BL1側からこの順序で直列に接続されていて、選択トランジスタ114の制御電極114xはワード線WL1に接続されている。また、接続トランジスタ110と強誘電体キャパシタ112との接続点を記憶ノード118とし、選択トランジスタ114と強誘電体キャパシタ116との接続点を記憶ノード120とする。また、図11のメモリセル100b〜100dについても上記で説明したメモリセル100aと同様の構成を有する。
【0004】
また、図11に示すように、FeRAMは、フローティング制御線(イコライザ)EQ0と、フローティング制御用の一対のトランジスタ122および124とを具えている。これらトランジスタ122および124の各々の主電流路は、メモリセルが接続されているビット線間に直接に接続されており、例えば初段のトランジスタ122および124は、ビット線BL0およびBL1間に直列に接続されている。これら主電流路間の接続点126は接地端子128に接続されている。そして、トランジスタ122および124の各制御電極122x、124xがそれぞれ制御線EQ0に接続されている(図11)。
【0005】
次に、図13を参照して、このような2T2C型のFeRAMからのデータの読み出し方法について説明する。このデータの読み出しは、一般に、文献「低消費電力、高速LSI技術,pp.234−236,平成10年1月発行、(株)リアライズ社発行」に記載されている方法に従って行われる。図13は、上述した従来のFeRAMにおけるデータ読み出し動作を示すタイミングチャートである。なお、図13中の記号「L」は、グランド電位のレベル(論理レベル”0”に対応する。)を表し、記号「H」は電源電位のレベル(論理レベル”1”に対応する。)を表している。また、記号「HH」は、レベル「H」よりも選択トランジスタT0およびT1のしきい値電圧(Vt)分高い電位のレベルを表している。また、読み出し時には、第1メモリセル100axの強誘電体キャパシタ112と第2メモリセル100ayの強誘電体キャパシタ116とは、相反する方向に分極している。すなわち、各セルには相補的なデータが書き込まれている。
【0006】
時刻t0において、フローティング制御線EQ0をレベル「H」にすることにより第1および第2ビット線BL0,BL1をレベル「L」にしておく。また、第1および第2ワード線WL0,WL1をレベル「L」とし、プレート線PL0をレベル「L」とし、センスアンプ活性化信号SAEはレベル「L」にしておく。
【0007】
読み出し動作は、まず、時刻t1において、フローティング制御線EQ0をレベル「L」にして、ビット線BL0およびBL1を「L」のレベルでフローティング状態にする。
【0008】
次に、時刻t2において、ワード線WL0およびWL1にそれぞれ電圧VHを印加して、選択トランジスタ110および114のゲートを開く。この印加電圧VHは、選択トランジスタ110および114のしきい値電圧Vt程度分だけ電源電圧Vccよりも大きい電圧である。なお、このときのワード線WL0およびWL1の電位はレベル「HH」となる(図13)。
【0009】
次に、時刻t3において、プレート線PL0をレベル「H」とする。これにより、強誘電体キャパシタ112および116から電荷が放出されて、この放出された電荷がビット線BL0およびBL1に、それぞれ読み出し電位として現れる。キャパシタ112および116は、その分極方向によって容量が異なるため、ビット線BL0およびBL1に生じる読み出し電位もその分極方向に応じてそれぞれ異なる。
【0010】
ここでは、強誘電体キャパシタ112の方が強誘電体キャパシタ116よりも多くの電荷を放出したとする。これにより、ビット線BL0に発生する読み出し電位の方がビット線BL1に発生する読み出し電位よりも大きくなる。この状態を図13のt3からt4までの期間に実線と破線とで示してある。
【0011】
次に、時刻t4において、センスアンプ活性化信号SAEをレベル「H」にして、センスアンプ102を作動させる。センスアンプ102は、ビット線BL0およびBL1に生じた読み出し電位の差ΔVを感知し、この電位差ΔVが電源電圧Vccとなるように増幅する。その結果、ここでは、ビット線BL0が電源電位「H」となり、ビット線BL1がグランド電位「L」となる。これらの電位は、読み出し後の論理レベル「1」および「0」にそれぞれ対応する。
【0012】
また、この際、ワード線WL0およびWL1には、それぞれ電圧VHが印加されている。このため、ビット線BL0の電位が電源電位「H」に増幅されている場合、電圧降下が起こらず、記憶ノード118の電位をレベル「H」にすることができる。このため、この時点では、強誘電体キャパシタ112の両側の電位は共にレベル「H」となるので、強誘電体キャパシタ112には電圧が印加されず、読み出し時のデータがそのまま保持される。
【0013】
一方、ビット線BL1の電位はグランド電位である。このため、記憶ノード120の電位はグランド電位従ってレベル「L」となる。また、プレート線PL0の電位は、レベル「H」である。このため、強誘電体キャパシタ116の両側の電位は、記憶ノード120側がレベル「L」、およびプレート線PL0側がレベル「H」となる。よって、強誘電体キャパシタ116には電圧(Vcc)が印加される。このようにして、強誘電体キャパシタ116に再書き込みが行われる。
【0014】
次に、時刻t5において、プレート線PL0をレベル「L」にする。
【0015】
これにより、強誘電体キャパシタ112の両側の電位は、プレート線PL0側がグランド電位、および記憶ノード118側が電源電位となる。よって、強誘電体キャパシタ112には電圧(Vcc)が印加される。これにより、強誘電体キャパシタ112に対して再書き込みを行うことができる。また、この時点で、強誘電体キャパシタ116の両側は、共にグランド電位となるので、強誘電体キャパシタ116では、時刻t4で再書き込みされたデータをそのまま保持することができる。
【0016】
次に、時刻t6において、フローティング制御線EQ0をレベル「H」とし、センスアンプ活性化信号SAEをレベル「L」とすると、ビット線BL0、BL1および記憶ノード118、120の電位は全てレベル「L」すなわちグランド電位となる。
【0017】
最後に、時刻t7において、ワード線WL0およびWL1をレベル「L」として一連の読み出し動作および再書き込み動作が完了する。
【0018】
また、図14は、強誘電体キャパシタのヒステリシスループを示す特性図である。図中、横軸に強誘電体キャパシタに印加される電圧Vをとっており、縦軸に強誘電体キャパシタの分極Pをとって示してある。図中、記号AおよびBで示した残留分極状態が、それぞれデータ「1」(論理レベル)および「0」(論理レベル)が保持されている状態を表している。また、記号aおよびbで表される線分は、各残留分極状態AおよびBに対応する負荷線を示しており、その傾きはビット線容量Cbの値で決まる。負荷線aとヒステリシスループとの交点における電圧と、電源電圧Vccとの差V1は、データ「1」読み出し時のビット線電位に相当する。また、負荷線bとヒステリシスループとの交点における電圧と、電源電圧Vccとの差V0は、データ「0」読み出し時のビット線電位(読み出し電位)に相当する。これらビット線電位V1およびV0の差ΔVは、センスアンプの判別感度以上であることが必要である。
【0019】
【発明が解決しようとする課題】
上述したように、従来のFeRAMでは、上記時刻t4およびt5における強誘電体キャパシタへの再書き込み時に、強誘電体キャパシタに対して対称な電圧を印加するために、ワード線に対して、電源電圧Vccよりも選択トランジスタのしきい値電圧Vt分高い電圧VHを、加えている。ここでいう対称な電圧とは、強誘電体キャパシタに印加される電圧の印加方向によって、電圧の大きさが変化しないという意味である。すなわち、t4またはt5において、センスアンプによって一方のビット線の電位が電源電位に増幅される。このビット線に接続されている強誘電体キャパシタの記憶ノード側の電位を、ワード線に対する上述の電圧VHの印加によって、電源電位にすることができる。これにより、プレート線側の電位がグランド電位である場合に強誘電体キャパシタに印加される電圧と、強誘電体キャパシタにプレート線側の電位がVccで記憶ノード側の電位がグランド電位となる場合に強誘電体キャパシタに印加される電圧とを、同じ大きさの電圧(Vcc)、すなわち対称な電圧にすることができる。
【0020】
ワード線に対して、電源電圧Vccよりも選択トランジスタのしきい値電圧Vt程度高い電圧VHを印加する。この電圧VHは、当然のことながらデバイス内部において発生させる必要がある。そのためには、例えばDRAMで利用されているようなチャージポンプ回路を搭載するのが常套手段である。しかしチャージポンプ回路により昇圧を行う場合は、電圧が安定になるまでマイクロ秒オーダーの時間を要する。また、チャージポンプ回路は大電流を必要とする。FeRAMは、非接触型ICカードへの適用に対して有望視されているデバイスであるが、セットアップ時間にマイクロ秒オーダーの時間を要したり、大電流を必要とする回路構成は、スピードおよび消費電力の面で致命的な欠点となりうる。
【0021】
しかしながら、ワード線に電源電圧Vccを印加するようにした場合には、選択トランジスタ部分での電圧降下による、いわゆる「Vt落ち」のために、強誘電体キャパシタには、図15に示すような非対称な電圧が印加されることとなる。すなわち、図15に示すように、強誘電体キャパシタには一方向にVccの電圧が印加され、他方向に−Vcc+Vtの電圧が印加されている。このような場合、強誘電体特有の劣化現象であるインプリントなどが発生してしまう。インプリントとは、強誘電体キャパシタへの恒常的電圧印加等によって、強誘電体のヒステリシスループが電気的に非対称になってしまう現象をいう。このインプリント効果は、FeRAMの読み出し電位を不安定にして、誤読み出しのような問題を招く。特にヒステリシスループが小さくなる低電圧動作時においてはこの問題が深刻になる。
【0022】
したがって、従来より、ワード線に印加される電圧を電源電圧としたときにも、強誘電体キャパシタに対して対称な電圧が印加されるような強誘電体メモリの出現が望まれていた。
【0023】
また、データの読み出し時に、ビット線電位V1およびV0の差(ΔV)がセンスアンプで容易に判別できる程度に大きくすることのできる強誘電体メモリからのデータ読み出し方法の出現が望まれていた。
【0024】
【課題を解決するための手段】
このため、この発明の強誘電体メモリによれば、強誘電体キャパシタおよび強誘電体キャパシタの一方の電極に主電流路の一端が接続された選択トランジスタを具えた少なくとも1つのメモリセルと、選択トランジスタの制御電極に接続されたワード線と、選択トランジスタの主電流路の他端に接続されたビット線と、強誘電体キャパシタの他方の電極に接続されたプレート線と、ビット線に接続されたセンスアンプと、プレート線に電圧を印加するプレート線ドライバとを具える。そして、このプレート線ドライバは、電源電圧としての第1電圧およびこの電源電圧よりも前記選択トランジスタのしきい値電圧分だけ小さい電圧である第2電圧を選択的に発生させる電圧発生回路として構成してある。
【0025】
プレート線ドライバを上述のように構成してあるので、プレート線には、電源電圧よりも選択トランジスタのしきい値電圧分だけ小さい電圧を印加することができる。このため、強誘電体キャパシタに対して対称な電圧を加えることが可能となる。
【0026】
ここで、強誘電体キャパシタに印加される電圧について、2つの印加方向の場合を考える。まず、ワード線に電源電圧を印加し、ビット線にも電源電圧が印加されていて、プレート線はグランド電位にしてある場合、強誘電体キャパシタの両側の電位は、プレート線側がグランド電位となり、ビット線側は「Vt落ち」のため電源電位(Vcc)よりも選択トランジスタのしきい値電圧(Vt)分だけ小さい電位となる。よって、強誘電体キャパシタには一方向に電源電圧よりVt分だけ小さい電圧(VL:第2電圧に相当する)が印加される。次に、ワード線をグランド電位にし、ビット線に電源電圧を印加し、プレート線に第2電圧(VL)を印加する場合、強誘電体キャパシタのビット線側はグランド電位となり、プレート線側の電位はグランド電位からVL分だけ高い電位となる。よって、強誘電体キャパシタには上記の方向とは逆方向の電圧(VL)が印加される。これにより、プレート線に電源電圧よりも選択トランジスタのしきい値電圧分だけ小さい電圧(第2電圧)を印加することによって、強誘電体キャパシタへ2つの方向から同じ大きさの電圧、すなわち対称な電圧を印加することができる。この結果、強誘電体キャパシタのインプリントを低減することができる。
【0027】
なお、電源電圧(Vcc)は、強誘電体メモリ内で汎用される電圧とする。
また、この発明の強誘電体メモリにおいて、データ読み出し時に、電圧発生回路から、まず第1電圧を発生させ、次に第2電圧を発生させる。このような順に第1電圧および第2電圧をプレート線に発生させることによって、ビット線に発生する読み出し電位の読み出しマージンを大きくすることができる。また、強誘電体キャパシタへの再書き込み時に、強誘電体キャパシタへ対称な電圧を印加することができる。
【0028】
この発明の強誘電体メモリにおいて、好ましくは、プレート線ドライバを次のような構成を有する電圧発生回路として構成するのが良い。すなわち、この電圧発生回路は、第1電圧を供給する第1電圧供給線と、第2電圧を供給する第2電圧供給線と、第1PMOS電界効果トランジスタ(以下、FETという。)と、第2PMOSFETと、第1NMOSFETとを具えている。そして第1PMOSFET、第2PMOSFETおよび第1NMOSFETの各主電流路の一端を、それぞれプレート線に接続し、第1PMOSFETの主電流路の他端を第1電圧供給線に接続し、第2PMOSFETの主電流路の他端を第2電圧供給線に接続し、さらに第1NMOSFETの他端を接地電位点に接続してある。
【0029】
このような構成の電圧発生回路を有するプレート線ドライバを用いれば、第1電圧と第2電圧とを選択的にプレート線に発生させることができる。第1PMOSFET、第2PMOSFETおよび第1NMOSFETには、それぞれゲートに電圧を印加する入力端子が接続されている。
【0030】
まず、プレート線に第1電圧を発生させる場合は、第1PMOSFETの入力端子をレベル「L」の電位、第2PMOSFETの入力端子をレベル「H」の電位、および第1NMOSFETの入力端子をレベル「L」の電位にする。なお、レベル「H」の電位を電源電位とし、レベル「L」の電位をグランド電位とする。この結果、プレート線には第1電圧が印加される。
【0031】
また、第2電圧を発生させる場合は、第1PMOSFETの入力端子をレベル「H」の電位、第2PMOSFETの入力端子をレベル「L」の電位、および第1NMOSFETの入力端子をレベル「L」の電位にする。この結果、プレート線には第2電圧が印加される。
【0032】
また、第1PMOSFETの入力端子をレベル「H」の電位、第2PMOSFETの入力端子をレベル「H」の電位、および第1NMOSFETの入力端子をレベル「H」の電位にすれば、プレート線の電位は接地電位となる。
【0033】
また、このように、第1電圧と第2電圧とを選択的にプレート線に供給することのできるプレート線ドライバは、従来プレート線ドライバとして用いられていたCMOSインバータの構成要素に、新しい構成要素としてPMOSトランジスタが1つ加えられただけの簡単な構成である。しかも、このプレート線ドライバによって、安定した第1電圧および第2電圧をプレート線に供給することができる。また、プレート線に電圧を供給するためには、3つのトランジスタの入力端子を、レベル「H」の電位もしくはレベル「L」の電位にするだけでよいため、供給のタイミングを容易に取ることができる。
【0034】
また、この強誘電体メモリにおいて、好ましくは、第2電圧供給線を、選択トランジスタと同じしきい値電圧を有していて、上述の第1NMOSFETとは異なるNMOSFETを介して、第1電圧供給線に接続しておくのがよい。
【0035】
このように、第1電圧供給線と第2電圧供給線がNMOSトランジスタを介して接続されていて、この別のNMOSFETのしきい値電圧をメモリセル内の選択トランジスタのしきい値電圧(Vt)と同じにすることによって、第2電圧供給線に、第1電圧(電源電圧Vcc)よりもVt分だけ小さい電圧を供給させることができる。そして、この第1電圧よりもVt分だけ小さい電圧が第2電圧に相当している。
【0036】
また、この強誘電体メモリの他の好適実施例において、プレート線ドライバを次のような構成要件を有する電圧発生回路として構成するのがよい。すなわちこの電圧発生回路は、第1電圧を供給する第1電圧供給線と、第1PMOSFETと、選択トランジスタと同じしきい値電圧を有する第1NMOSFETと、第2NMOSFETとを具えている。そして、第1PMOSFET、第1NMOSFETおよび第2NMOSFETの各主電流路の一端を、それぞれプレート線に接続し、第1PMOSFETの主電流路の他端および第1NMOSFETの主電流路の他端を、それぞれ第1電圧供給線に接続し、第2NMOSFETの他端を接地電位点に接続してあり、さらに、第2NMOSFETとして、第1NMOSFETよりも電流駆動能力が低いトランジスタを用いている。
【0037】
このような構成の電圧発生回路を有するプレート線ドライバを用いても、第1電圧と第2電圧とを選択的にプレート線に発生させることができる。第1PMOSFET、第1NMOSFETおよび第2NMOSFETには、それぞれゲートに電圧を印加する入力端子が接続されている。
【0038】
まず、プレート線に第1電圧を発生させる場合は、第1PMOSFETの入力端子をレベル「L」の電位、第1NMOSFETの入力端子をレベル「L」の電位および第2NMOSFETの入力端子をレベル「L」の電位にする。この結果、プレート線には第1電圧が供給される。
【0039】
また、このとき、第1NMOSFETの入力端子をレベル「L」の電位ではなくレベル「H」電位にする。ここで、ゲート寸法が同等なPMOSFETとNMOSFETとを比較すると、NMOSFETの方がPMOSFETよりも電流駆動能力が高い。そこで、第1電圧を発生させる際に、第1NMOSFETの入力端子をレベル「H」の電位にすることによって、第1電圧のプレート線への供給速度を高速化することができる。
【0040】
また、プレート線に第2電圧を発生させる場合は、第1PMOSトランジスタの入力端子をレベル「H」の電位、第1NMOSFETの入力端子をレベル「H」の電位および第2NMOSFETの入力端子をレベル「H」の電位にする。ただし、第2NMOSFETの入力端子をレベル「H」にしておく時間は、プレート線に供給される電圧が第2電圧になるまでに必要な時間とする。また、第2NMOSFETの電流駆動能力は、第1NMOSFETの電流駆動能力よりも低くしてあるので、第2NMOSFETを導通状態にしても、プレート線の電位が接地電位となることはない。よって、所望の時間だけ第2NMOSFETを導通状態にすることにより、プレート線に第1電圧よりも選択トランジスタのしきい値電圧分だけ小さい第2電圧を供給することができる。
【0041】
また、トランジスタの電流駆動能力を低くするには、例えば、構造的に、トランジスタのゲート長を長くする、あるいはゲート幅を狭くする、もしくはしきい値電圧を大きくするといった方法が考えられる。
【0042】
また、第1PMOSFETの入力端子をレベル「H」の電位、第1NMOSFETの入力端子をレベル「L」の電位および第2NMOSFETの入力端子をレベル「H」の電位にすれば、プレート線の電位は接地電位となる。
【0043】
また、このように、第1電圧と第2電圧とを選択的にプレート線に供給することのできるプレート線ドライバは、従来プレート線ドライバとして用いられていたCMOSインバータの構成要素に、新しい構成要素としてNMOSFETが1つ加えられただけの簡単な構成である。しかも、このプレート線ドライバによって、安定した第1電圧および第2電圧をプレート線に供給することができる。また、プレート線に電圧を供給するためには、3つのトランジスタの入力端子を、レベル「H」の電位もしくはレベル「L」の電位にするだけでよいため、供給のタイミングを容易に取ることができる。
【0044】
そして、このような強誘電体メモリにおいて、好ましくは、選択トランジスタとして、そのしきい値電圧が、強誘電体メモリ内であってメモリセルの周辺回路中のトランジスタ、すなわち周辺回路構成用トランジスタのしきい値電圧よりも小さいトランジスタを用いるのがよい。
【0045】
周辺回路とは、例えばビット線やプレート線を選択するデコーダ回路やコントロール回路を指す。この周辺回路には、通常、トランジスタが構成要素として含まれている。選択トランジスタのしきい値電圧を周辺回路構成用トランジスタのしきい値電圧よりも小さくすることによって、データ読み出し時における、読み出しマージンを大きくすることができる。
【0046】
また、周辺回路中のトランジスタのしきい値電圧は、リーク電流が増大するおそれがあるため容易に小さくすることはできない。これに対して、メモリセル内の選択トランジスタとして、そのしきい値電圧が小さいトランジスタを用いることができるのは、メモリセルのスタンバイ時において、選択トランジスタに接続される全ての配線が接地電位となるので、この選択トランジスタからオフリーク電流が発生するおそれがないためである。
【0048】
また、この発明のデータ読み出し方法によれば、強誘電体キャパシタと選択トランジスタとを有する少なくとも1つのメモリセルと、このメモリセルの書き込みおよび読み出し用としてこのメモリセルに、それぞれ接続されているワード線、ビット線、およびプレート線と、ビット線に接続されているセンスアンプとを具えた強誘電体メモリから、書き込み動作が終了したメモリセルのデータを読み出すに当たり、以下の工程を含むことを特徴とする。
【0049】
▲1▼ビット線を接地した後、このビット線を電気的に浮遊させる工程。
【0050】
▲2▼次に、ワード線に電源電圧を印加する工程。
【0051】
▲3▼次に、プレート線に電源電圧としての第1電圧を印加する工程。
【0052】
▲4▼次に、このプレート線に、第1電圧よりも選択トランジスタのしきい値電圧分だけ小さい電圧である第2電圧を印加する工程。
【0053】
▲5▼次に、前記センスアンプを活性化する工程。
【0054】
▲6▼次に、前記プレート線を接地する工程。
【0055】
書き込み動作が終了した1つのメモリセルからのデータの読み出し方法につき考える。▲1▼工程で、上記メモリセルに接続しているビット線を接地した後、電気的に浮遊させる。これにより、ビット線は接地電位で浮遊する。次に、▲2▼工程で、このメモリセルの選択トランジスタのゲートに接続しているワード線に電源電圧(Vcc)を印加する。これにより、選択トランジスタが導通状態となる。次に、▲3▼工程でプレート線に電源電圧(Vcc)を印加する。これにより、メモリセルの強誘電体キャパシタから電荷が放出されて、ビット線にその電荷量に応じた電位(読み出し電位)が発生する。また、強誘電体キャパシタから放出される電荷量は、書き込み動作により書き込まれたデータ、すなわち分極方向によって異なる。次に、▲4▼工程において、この発明の読み出し方法では、プレート線に、電源電圧(Vcc)よりも選択トランジスタのしきい値電圧(Vt)分だけ小さい電圧(VL)を印加する。これに伴い、読み出し電位は変化する。
【0056】
ここで、まず、2T2C型の強誘電体メモリの場合は、相反するデータが書き込まれた2つの強誘電体キャパシタから、読み出し電位がそれぞれの強誘電体キャパシタに接続しているビット線に発生する。そして、書き込まれたデータの判断は、発生した2つの読み出し電位の差を用いてなされる。▲3▼工程から▲4▼工程にかけて、プレート線にVccからVLに変化する電圧を印加すると、プレート線にVLのみを印加する場合よりも、読み出し電位の差を大きくすることができる。これは、強誘電体の特性に起因している。
【0057】
したがって、2T2C型の強誘電体メモリにおいては、読み出し時に単にVLを印加する場合よりも読み出し電位の差、すなわち読み出しマージンを大きくすることができる。
【0058】
また、1T1C型の強誘電体メモリの場合、1つの強誘電体キャパシタと1つの選択トランジスタとを具えたメモリセルを具えている。そして、このメモリセルに書き込まれるデータは、強誘電体キャパシタの分極方向に応じた2種類の値をとりうる。よって、読み出し時にビット線に発生する電位の値も2通りである。また、1T1C型の強誘電体メモリには、上記2通りの電位の中間の電位を発生させるリファレンスセルが設けられている。よって、書き込まれたデータの読み出しは、ビット線に発生する読み出し電位とリファレンスセルからの出力電位とをセンスアンプで比較して行われる。
【0059】
1T1C型の強誘電体メモリの場合は、強誘電体キャパシタに書き込まれるデータ、すなわち強誘電体キャパシタの分極方向は2つ考えられるが、そのうちの1つの方向に分極している場合に、リファレンスセルからの出力電位と読み出し電位との差を大きくすることができる。
【0060】
この後、▲5▼工程で、センスアンプを活性化する。2T2C型の強誘電体メモリの場合、2つのビット線がセンスアンプに接続されている。そして、センスアンプは、この2つのビット線にそれぞれ発生した読み出し電位の差を感知して、この差を電源電圧(Vcc)にまで増幅する。よって、一方のビット線(ビット線Aとする。)の電位は電源電位に、そして他方のビット線(ビット線B)の電位はグランド電位になる。また、このとき、ビット線Bに接続されている強誘電体キャパシタへの再書き込み動作が行われる。この強誘電体キャパシタのビット線側は接地電位となる。また、プレート線側はVLの大きさの電位となっている。このため、強誘電体キャパシタには電圧VLが印加され、その結果、再書き込みが行われる。一方、ビット線Aに接続されている強誘電体キャパシタの両側の電位は、プレート線側がVLの大きさの電位であり、およびビット線側は選択トランジスタに起因するVt落ちのためにVccよりもVtだけ小さい電圧VLの大きさの電位となる。よって、この強誘電体キャパシタには電圧が印加されない、すなわち読み出し動作によりデータが破壊された状態で保持されている。
【0061】
この後、▲6▼工程で、プレート線を接地する。これにより、ビット線Aに接続されている強誘電体キャパシタの両側の電位は、プレート線側が接地電位となり、ビット線側がVLとなる。これにより、強誘電体キャパシタに電圧VLが印加されて再書き込みが行われる。なお、ビット線Aに接続されている強誘電体キャパシタへの電圧の印加方向は、上記▲5▼工程で行われたビット線Bに接続されている強誘電体キャパシタへの再書き込みの際の電圧の印加方向とはちょうど反対の方向である。また、このとき、ビット線Bに接続されている強誘電体キャパシタの両側の電位は接地電位となるため、この強誘電体キャパシタへは電圧は印加されず、その結果、▲5▼工程で再書き込みが行われた状態が保持される。
【0062】
このように、プレート線に電源電圧(Vcc)よりも選択トランジスタのしきい値電圧(Vt)分だけ小さい電圧(VL)を印加することによって、ヒステリシス特性が同等である2つの強誘電体キャパシタへの再書き込み時に、2つの強誘電体キャパシタへ、印加方向は異なるが、同じ大きさの電圧VLを印加することができる。この結果、強誘電体キャパシタのインプリントを低減することができる。
【0063】
また、1T1C型の強誘電体メモリにおいても、2T2C型の場合と再書き込み動作は同様である。▲5▼工程で、センスアンプを活性化することによって、ビット線に発生した読み出し電位とリファレンスセルからの出力電位との電位差が電源電圧(Vcc)に増幅される。ビット線の電位が電源電位(Vcc)となった場合、強誘電体キャパシタの両側の電位は、VLの大きさを有する電位となるため、強誘電体キャパシタへは電圧が印加されず、よってデータは破壊されたまま保持される。その後、▲6▼工程で、プレート線を接地することによって、強誘電体キャパシタのプレート線側の電位が接地電位となり、かつビット線側の電位はVLの電位となるので、電圧VLが印加され再書き込みが行われる。
【0064】
また、ビット線に発生した読み出し電位がグランド電位となった場合、強誘電体キャパシタの両側は、プレート線側がVLの電位となり、その結果、ビット線側は接地電位となる。したがって強誘電体キャパシタに電圧VLが印加されて再書き込みが行われる。
【0065】
この結果、各ビット線に発生した読み出し電位により再書き込み時に強誘電体キャパシタへ印加される電圧の印加方向は異なるが、いずれも同じ大きさの電圧VLを印加することができる。すなわち、強誘電体キャパシタに対称な電圧を加えることができる。よって、強誘電体キャパシタのインプリントを低減することができる。
【0066】
【発明の実施の形態】
以下、図を参照してこの発明の実施の形態につき説明する。なお、各図は発明を理解できる程度に接続関係などを概略的に示してあるに過ぎず、したがってこの発明を図示例に限定するものではない。
【0067】
<第1の実施の形態>
図1は、この実施の形態の強誘電体メモリ(FeRAM)の構成を表す回路図である。図1には、FeRAMの主要部の構成であるメモリセルアレイ中の1つのメモリセルと、このメモリセルの周辺の構成が示されている。
【0068】
図1に示すFeRAMは2T2C型の強誘電体メモリである。この強誘電体メモリは、第1および第2メモリセル16および22を具えている。第1メモリセル16は、第1強誘電体キャパシタ12と、この第1強誘電体キャパシタ12の一方の電極12aに主電流路の一端14aが接続された第1選択トランジスタ14とを具えている。第2メモリセル22は、第2強誘電体キャパシタ18と、この第2強誘電体キャパシタ18の一方の電極18aに主電流路の一端20aが接続された第2選択トランジスタ20とを具えている。これら第1および第2メモリセル16および22は、1つのメモリセル10を構成している。そして、第1強誘電体キャパシタ12と第1選択トランジスタ14の第2主電極との接続点を第1記憶ノード24とし、第2強誘電体キャパシタ18と第2選択トランジスタ20の第1主電極との接続点を第2記憶ノード26としている。また、上記第1選択トランジスタ14の制御電極14xには第1ワード線WL1が接続されており、第2選択トランジスタ20の制御電極20xには第2ワード線WL2が接続されている。また、第1選択トランジスタ14の主電流路の他端(第1主電極)14bに第1ビット線BL1が接続されていて、第2選択トランジスタ20の主電流路の他端(第2主電極)20bに第2ビット線BL2が接続されている。また、第1ビット線BL1および第2ビット線BL2にはセンスアンプ28が接続されていて、このセンスアンプ28は、これに外部から入力させるセンスアンプ活性化信号SAEに従って作動する。さらに、第1強誘電体キャパシタ12の他方の電極12bおよび第2強誘電体キャパシタ18の他方の電極18bにプレート線PL1が接続されている。
【0069】
また、プレート線PL1にはプレート線ドライバ30が接続されている。この実施の形態では、プレート線ドライバ30を、電源電圧(Vcc)としての第1電圧、および電源電圧よりも第1および第2選択トランジスタ14,20のしきい値電圧(Vt)分だけ小さい電圧である第2電圧を、プレート線PL1に対して、選択的に、発生させるドライバ、すなわち電圧発生回路として構成する。
【0070】
また、FeRAMは、フローティング制御線EQ1とフローティング制御用のトランジスタ32,34とを具えている。これらトランジスタ32,34の各々の主電流路は、第1ビット線BL1および第2ビット線BL2間に直列に接続されている。これら主電流路間の接続点36は接地端子38に接続されている。そして、トランジスタ32,34の各制御電極32x,34xが、それぞれ、制御線EQ1に接続されている。
【0071】
次に、この実施の形態のFeRAMからのデータ読み出し動作につき、図2を参照して説明する。図2は、実施の形態のFeRAMにおけるデータ読み出し動作を示すタイミングチャートである。図2中の記号「L」は、グランド電位のレベル(論理レベル”0”に対応)を表しており、記号「H」は電源電位のレベル(論理レベル”1”に対応)を表している。また、記号「M」は、電源電位よりも第1および第2選択トランジスタのしきい値電圧(Vt)分だけ低い電位のレベルを表している。なお、レベル「L」はグランド電位であるため、レベル「H」とレベル「L」との電位差は電源電圧(Vcc、第1電圧)に相当する。また、レベル「M」とレベル「L」との電位差は電源電圧(Vcc)より第1および第2選択トランジスタのしきい値電圧(Vt)分小さい電圧(VL、第2電圧)に相当する。
【0072】
このFeRAMは、第1メモリセル16および第2メモリセル22に相補的なデータが既に書き込まれた状態にあるとする。そして、時刻t0において、フローティング制御線EQ1をレベル「H」にすることにより、第1および第2ビット線BL1,BL2をレベル「L」にしておく。また、第1および第2ワード線WL1,WL2をレベル「L」とし、プレート線PL1をレベル「L」とし、センスアンプ活性化信号SAEはレベル「L」にしておく。
【0073】
読み出し動作は、まず時刻t1において、フローティング制御線をレベル「L」にすることにより第1および第2ビット線をレベル「L」の電位でフローティング状態にする。
【0074】
次に、時刻t2において、第1ワード線WL1および第2ワード線WL2をそれぞれレベル「H」にする。これにより、第1選択トランジスタ14および第2選択トランジスタ20が導通状態となる。
【0075】
次に、時刻t3において、プレート線ドライバ30を起動して、プレート線PL1に電源電圧(Vcc、第1電圧)を印加する。これにより、第1ビット線BL1には、第1強誘電体キャパシタ12の分極方向に応じた電位が発生する。同様に、第2ビット線BL2には、第2強誘電体キャパシタ18の分極方向に応じた電位が発生する。なお、この実施の形態のFeRAMは2T2C型であるので、第1メモリセル16と第2メモリセル22とでは相補的なデータが書き込まれている。すなわち、第1強誘電体キャパシタ12と第2強誘電体キャパシタ18とでは分極方向が逆である。この実施の形態では、図2に示すように、第2ビット線BL2に発生する電位(図2中に実線で示してある)よりも、第1ビット線BL1に発生する電位(図2中に破線で示してある)の方が高い場合のデータ読み出し方法について述べる。
【0076】
次に、時刻t4において、プレート線ドライバ30からプレート線PL1に第2電圧(VL)を印加する。これにより、第1および第2ビット線BL1,BL2に発生する電位が変化する。
【0077】
ここで、図3を用いて、時刻t3においてプレート線PL1に第1電圧を印加した後、時刻t4でプレート線PL1に第2電圧を印加することによる、第1および第2ビット線BL1,BL2の電位(読み出し電位)の変化について説明する。図3は、第1および第2強誘電体キャパシタのヒステリシス特性曲線図である。図3中、横軸に強誘電体キャパシタ12,18に印加される電圧(V)を取っており、縦軸に強誘電体の分極(μC/cm2)を取って示してある。なお、第1強誘電体キャパシタ12および第2強誘電体キャパシタ18のヒステリシス特性は実質的に同じものとする。このため、同一の特性図(図3)を用いて説明する。図3中、AおよびBで示した残留分極状態が、それぞれデータ「1」(論理レベル)および「0」(論理レベル)が保持されている状態を表している。また、記号a1、a2、b1およびb2で表される線分は、各残留分極状態に対応する負荷線を示しており、その傾きはビット線容量Cbの値で決まる。
【0078】
まず、時刻t3において、プレート線PL1に電源電圧Vccを印加したときに第1ビット線BL1に発生する電位は、図中の負荷線(破線で示す)a1とヒステリシス特性曲線(ヒステリシスループとも称する。)との交点における電圧と、電源電圧Vccとの差Va1に相当する。また、時刻t3の時点で第2ビット線BL2に発生する電位は、負荷線b1(破線で示す)とヒステリシスループとの交点における電圧と、電源電圧Vccとの差Vb1に相当する。
【0079】
この後、時刻t4でプレート線PL1に第2電圧(VL)を印加すると、第1ビット線BL1および第2ビット線BL2に発生する電位は変化する。第1ビット線BL1に発生する電位は、負荷線a2(実線で示す)とヒステリシスループとの交点における電圧と電圧VLとの差となるはずである。しかしながら、第1強誘電体キャパシタは時刻t3での分極方向を保持しようとする。このため、第1ビット線BL1に発生する電位は、負荷線a2とヒステリシスループの内側に新たに形成される曲線Rとの交点における電圧と、電圧VLとの差Va2となる。また、負荷線b2(実線で示す)とヒステリシスループとの交点における電圧と電源電圧VLとの差Vb2が、時刻t4での第2ビット線BL2の電位に相当している。このため、センスアンプ28で判別される第1ビット線BL1および第2ビット線BL2の電位差は、Va2とVb2との差ΔVである。
【0080】
また、図3には、プレート線PL1に対して第2電圧(VL)のみを印加した場合に第1ビット線BL1および第2ビット線BL2に発生する電位が示されている。第1ビット線BL1に発生する電位は、負荷線a2とヒステリシスループとの交点における電圧と電圧VLとの差Vaxに相当する。また、第2ビット線BL2に発生する電位は、負荷線b2とヒステリシスループとの交点における電圧と電圧VLとの差Vbxに相当する。これにより、第1ビット線BL1の電位と第2ビット線BL2の電位との電位差は、ΔVxとなる。
【0081】
この結果、図3に示すように、ΔVxよりもΔVの方が大きくなる。これらのΔVxおよびΔVは、センスアンプ28で判別する読み出しマージンである。よって、読み出し動作時に、プレート線PL1に電源電圧(第1電圧)を印加した後、VL(第2電圧)を印加すれば、プレート線PL1に第2電圧のみを印加する場合よりも、読み出しマージンを大きくすることができる。これは、上述した強誘電体キャパシタの分極方向を保持しようとする特性に起因している。
【0082】
また、ここで、図4を参照して、第1ビット線BL1および第2ビット線BL2に発生する読み出し電位の差(読み出しマージン)の、ビット線容量依存性を調べる。図4は、電源電圧Vccを3.3Vとし、第1および第2選択トランジスタ14,20のしきい値電圧(Vt)を0.8Vとする強誘電体メモリにおける、読み出し電位の差のビット線容量依存特性図である。図4では、横軸にビット線容量Cb(pF)を取り、縦軸に第1ビット線BL1および第2ビット線BL2の電位差(V)を取って示してある。また、第1ビット線BL1および第2ビット線BL2の容量は同じとする。ビット線容量Cbを0から2.0×10-12pFまで任意に変化させたときに、プレート線PL1にVcc(3.3V)を印加した後、VL(2.5V)を印加する。これによってビット線に生じる電位差ΔVと、プレート線PL1にVL(2.5V)のみを印加して生じる電位差ΔVxとを比較する。図4において、曲線IがΔVの変化を示し、曲線IIがΔVxの変化を示している。そしてこの図4によれば、ビット線容量Cbが0〜2.0×10-12pFの範囲では、ΔVの方がΔVxよりも大きくなる。すなわち読み出しマージンが大きくなっている。
【0083】
次に、時刻t5において、センスアンプ活性化信号SAEをレベル「H」にして、センスアンプ28を作動させる。センスアンプ28は、第1ビット線BL1および第2ビット線BL2に生じた電位の差(ΔV)を感知して、この差を電源電圧(Vcc)にまで増幅する。これにより、第1ビット線BL1の電位(図2中に破線で示す。)は電源電位となり、第2ビット線BL2の電位(図2中に実線で示す)はグランド電位となる。このとき、第1メモリセル16において、第1強誘電体キャパシタ12のプレート線PL1側の電位はレベル「M」である。また、第1記憶ノード24側の電位もレベル「M」となる。これは、第1ビット線BL1の電位が電源電位となった場合、第1記憶ノード24と第1ビット線BL1との間には第1選択トランジスタ14を介しているために、第1選択トランジスタ14の部分で「Vt落ち」が起こる。これにより第1記憶ノード24の電位がレベル「H」よりも電圧Vtだけ小さい電位レベル「M」となるためである。したがって、第1強誘電体キャパシタ12の両側は同電位であるため、第1強誘電体キャパシタ12には電圧は印加されない。また、第2メモリセル22においては、第2強誘電体キャパシタ18のプレート線PL1側の電位はレベル「M」である。そして、第2記憶ノード26側の電位は、第2ビット線BL2の電位がグランド電位であるためレベル「L」となる。このため、第2強誘電体キャパシタ18には電圧VLが印加される。これは、すなわち第2強誘電体キャパシタ18へ再書き込みが行われたことを意味する。
【0084】
次に、時刻t6において、プレート線PL1の電位をレベル「L」にする(図2)。この結果、第1メモリセル16では、第1強誘電体キャパシタ12のプレート線PL1側の電位がレベル「L」となり、第1記憶ノード24側の電位はレベル「M」のままとなる。よって、第1強誘電体キャパシタ12には電圧VLが印加され、再書き込みが行われる。また、第2メモリセル22では、第2強誘電体キャパシタ18のプレート線PL1側の電位および第2記憶ノード26側の電位の両方がレベル「L」となる。よって、第2強誘電体キャパシタ18には電圧が印加されず、時刻t5で再書き込みが行われた状態が保持される。
【0085】
したがって、再書き込み時に、第1強誘電体キャパシタ12および第2強誘電体キャパシタ18に対して同じ大きさの電圧VLを印加することが可能である。また、第1および第2強誘電体キャパシタ12,18に上記と反対のデータが書き込まれていた場合においても、上述したと同様の方法でデータを読み出すことによって、再書き込み時には両強誘電体キャパシタ12,18に対して電圧VLを印加することができる。これにより、強誘電体キャパシタに対して対称な電圧を加えることが可能である。その結果、強誘電体キャパシタのインプリントを低減することができる。
【0086】
次に、時刻t7において、フローティング制御線EQ1をレベル「H」とし、かつ、センスアンプ活性化信号SAEをレベル「L」とすると、第1ビット線BL1、第2ビット線BL2、第1記憶ノード24および第2記憶ノード26の電位はすべてレベル「L」となる。
【0087】
最後に、時刻t8において、第1ワード線WL1および第2ワード線WL2をレベル「L」とすることによって読み出し動作が完了する。
【0088】
<第2の実施の形態>
図5は、第2の実施の形態の強誘電体メモリの構成を表す回路図である。図5には、図1で示したメモリセルを多数有するメモリセルアレイ50と、周辺回路部52が示されている。周辺回路部52には、ビット線やプレート線を選択するデコーダ回路やコントロール回路が含まれている。通常、これら回路には周辺回路構成用の所要のトランジスタが含まれている。また、このFeRAMは、複数のワード線WL1〜WL4と、複数のプレート線PL1およびPL2と、複数のビット線BL1〜BL4を具えている。ただし、各線の本数は、これに限られるものではない。そして、これら各線に図1で示したメモリセル10と同様のメモリセルが複数接続されている。
【0089】
この実施の形態では、メモリセルアレイ50中の選択トランジスタは、そのしきい値電圧が、周辺回路部52内に設けられているトランジスタ、例えばNMOSFETのしきい値電圧よりも低く設定されたトランジスタとする。
【0090】
例えば、ここでは、電源電圧Vccを3.3Vとし、周辺回路部52内のNMOSトランジスタのしきい値電圧を0.8Vとし、選択トランジスタのしきい値電圧を0.3Vとする。
【0091】
そして、第1の実施の形態と同様に、データが書き込まれたメモリセル10に対して時刻t0〜t4の読み出し動作を行って、第1ビット線BL1および第2ビット線BL2に読み出し電位を発生させる。
【0092】
ここで、第1および第2ビット線BL1,BL2の容量Cbを0〜2.0×10-12pFの範囲内で変化させて、第1ビット線BL1および第2ビット線BL”に発生する読み出し電位の差(読み出しマージン)を測定する。この結果、図6に示すような読み出しマージンのビット線容量依存特性図が得られる。図6は、横軸にビット線容量Cb(pF)を取り、縦軸に第1ビット線BL1および第2ビット線BL2の電位差(V)を取って示してある。また、第1ビット線BL1および第2ビット線BL2の容量は同じとする。図6において、曲線IIIは、この実施の形態の読み出しマージンΔVvの変化曲線を示しており、曲線IVは、第1の実施の形態の読み出しマージンΔVの変化曲線を示している。図6に示すとおり、ビット線容量Cbが0〜2.0×10-12pFの範囲では、ΔVvの方がΔVよりも大きい。したがって、メモリセル10の選択トランジスタのしきい値電圧を小さくすることによって、さらに、読み出しマージンを大きくすることが可能である。
【0093】
選択トランジスタのしきい値電圧を小さくすると、時刻t4でプレート線に印加する第2電圧(VL)を大きくすることができる。すなわち第2電圧を電源電圧に近づけることができる。したがって、強誘電体キャパシタに印加される第2電圧が第1の実施の形態よりも大きくなるため、第1ビット線BL1および第2ビット線BL2に発生する読み出し電位の差を大きくすることができる。
【0094】
なお、周辺回路部52内のNMOSFETのしきい値電圧は容易に小さくすることはできない。これは、しきい値電圧の減少によってオフリーク電流が増加するおそれがあるためである。一方、メモリセル内の選択トランジスタについては、選択トランジスタの使用スタンバイ時および使用終了時において、選択トランジスタに接続される全ての配線がグランド電位となるために、オフリーク電流が発生する心配はない。
【0095】
また、選択トランジスタのしきい値電圧を低くするためには、例えば選択トランジスタの製造時に、しきい値電圧をコントロールするためのイオンインプランテーション工程を追加すればよい。
【0096】
【実施例】
以下、図を参照して、この発明の強誘電体メモリに用いられるプレート線ドライバの構成について、いくつか構成例を挙げて説明する。なお、図はこの発明が理解できる程度に接続関係などを概略的に示しているに過ぎない。よって、この発明はこの図示例に限定されるものではない。
【0097】
<実施例1>
図7は、実施例1のプレート線ドライバ30の構成を示す回路図である。プレート線ドライバ30は電圧発生回路であって、電源電圧(Vcc)としての第1電圧、および電源電圧よりも第1および第2選択トランジスタ14,20のしきい値電圧(Vt)分小さい電圧(VL)である第2電圧を、プレート線PL1に選択的に発生させる構成を有している。
【0098】
図7に示す構成によれば、第1電圧を供給する第1電圧供給線60と、第2電圧を供給する第2電圧供給線62と、第1PMOSFET64と、第2PMOSFET66と、第1NMOSFET68とを具えている。そして、第1PMOSFET64、第2PMOSFET66および第1NMOSFET68の各主電流路の一端64a(第2主電極),66a(第2主電極),68a(第1主電極)が、それぞれプレート線PL1に接続されている。また、第1PMOSFET64の主電流路の他端(第1主電極)64bは第1電圧供給線60に接続されている。また、第2PMOSトランジスタ66の主電流路の他端(第1主電極)66bは第2電圧供給線62に接続されている。また、第1NMOSFET68の主電流路の他端(第2主電極)68bは接地電位点70に接続されている。また、それぞれのトランジスタ64,66,68には、制御電極すなわちゲート電極に電圧を印加するための入力端子IP1,IP2,IN1が接続されている。
【0099】
このようなプレート線ドライバ30を用いて、メモリセルからの読み出し動作を行う場合のタイミングチャートを図8に示す。図8は、それぞれのトランジスタ64,66,68の入力端子IP1,IP2,IN1への電圧の印加タイミングを表しており、第1の実施の形態中の図2に示したタイミングチャートのプレート線PL1の電位変化と合わせて示してある。図8中の記号H、LおよびMの関係は、図2で説明したと同様な関係にあるので、その詳細な説明は省略する。
【0100】
時刻t0において、第1PMOSトランジスタ64の入力端子IP1、第2PMOSトランジスタ66の入力端子IP2および第1NMOSトランジスタ68の入力端子IN1には、それぞれ電位がレベル「H」となるように電源電圧を印加しておく。これにより、プレート線PL1はグランド電位のレベル「L」となる。
【0101】
次に、時刻t3において、プレート線PL1に電源電圧(Vcc)を印加する。この目的のため、この例では、第1PMOSFET64の入力端子IP1をレベル「L」にする。また、第1NMOSFET68の入力端子IN1をレベル「L」にする。これにより、第1PMOSFET64が導通状態となり、第1電圧供給線60から第1PMOSFET64を通ってプレート線PL1に電源電圧(Vcc)が供給される(図7)。よって、プレート線PL1の電位がレベル「H」となる(図8)。
【0102】
次に、時刻t4において、プレート線PL1に第2電圧(VL)を印加する。この目的を達成するため、この例では、第1PMOSFET64の入力端子IP1をレベル「H」にする。また、第2PMOSFET66の入力端子IP2をレベル「L」にする。また、第1NMOSFET68の入力端子IN1はレベル「L」のままにしておく。これにより、第1PMOSFET64は非導通状態となり、第2PMOSFET66が導通状態となる。よって、第2電圧供給線62から第2PMOSFET66を通ってプレート線PL1に第2電圧(VL)が供給される(図7)。よって、プレート線PL1の電位がレベル「M」となる(図8)。
【0103】
この後、強誘電体キャパシタへの再書き込み時である時刻t6において、プレート線PL1の電位をレベル「L」にする。この目的を達成するため、この例では、第1PMOSFET64の入力端子IP1をレベル「H」のままとし、第2PMOSFET66の入力端子IP2をレベル「H」とし、第1NMOSFET68の入力端子IN1をレベル「H」とする。これにより、第1および第2PMOSFET64,66は非導通状態となる。そして第1NMOSFET68は導通状態となる。このため、プレート線PL1は第1NMOSFET68を介して接地電位点70に接続されるので、電位はレベル「L」となる(図7および図8参照。)。
【0104】
このように、この実施例で説明したプレート線ドライバ30を用いれば、第1電圧(Vcc)と第2電圧(VL)とを選択的にプレート線PL1に印加することができる。よって、第1の実施の形態で説明したように、メモリセルの強誘電体キャパシタに対して、異なる印加方向の電圧で、かつ同じ大きさの電圧を印加することができる。これにより強誘電体キャパシタのインプリントを低減することができる。また、プレート線PL1に第1電圧を印加した後に第2電圧を印加することによって、第1ビット線BL1および第2ビット線BL2に発生する読み出し電位の差(読み出しマージン)を大きくすることができる。したがって、センスアンプ28による電位差の判別をより容易に行うことができる。
【0105】
また、上述したプレート線ドライバ30は、従来プレート線ドライバとして用いられていたCMOSインバータの構成要素に、新しい構成要素としてPMOSFETが1つ加えられただけの簡単な構成である。しかも、このプレート線ドライバ30によって、安定した第1電圧および第2電圧をプレート線PL1に供給することができる。また、プレート線PL1に電圧を供給するためには、3つのトランジスタの入力端子を、レベル「H」もしくはレベル「L」の電位にするだけでよいため、供給のタイミングを容易に取ることができる。
【0106】
また、上記第2電圧供給線62は、例えば、選択トランジスタと同じしきい値電圧を有する、第1NMOSFETとは異なる、NMOSトランジスタを介して第1電圧供給線60に接続する(図示せず)。これにより、NMOSトランジスタのしきい値電圧分電圧降下が起こるため、第2電圧供給線には、Vccよりもしきい値電圧Vt分小さい電圧VL(第2電圧)が供給される。従って、第2電圧供給線から第2電圧を供給することができる。
【0107】
<実施例2>
図9は、実施例2のプレート線ドライバ30の構成を示す回路図である。
【0108】
以下、実施例1と相違する点につき説明し、実施例1と同様の点についてはその詳細な説明を省略する。
【0109】
図9によれば、第1電圧を供給する第1電圧供給線72と、第1PMOSFET74と、メモリセル内の選択トランジスタと同じしきい値電圧を有する第1NMOSFET76と、第2NMOSFET78とを具えている。そして、第1PMOSFET74、第1NMOSFET76および第2NMOSFET78の各主電流路の一端74a(第2主電極),76a(第2主電極),78a(第1主電極)が、それぞれプレート線PL1に接続されている。また、第1PMOSFET74の主電流路の他端(第1主電極)74bおよび第1NMOSFET76の主電流路の他端(第1主電極)76bが、それぞれ第1電圧供給線72に接続されている。また、第2NMOSFET78の主電流路の他端(第2主電極)78bは接地電位点80に接続されている。また、第2NMOSトランジスタ78は、第1NMOSトランジスタ76よりも電流駆動能力を低いトランジスタとする。また、それぞれのトランジスタ74,76,78には、ゲート電極に電圧を印加するための入力端子IP1,IN1,IN2が接続されている。このようなプレート線ドライバ30を用いて、メモリセルからの読み出し動作を行う場合のタイミングチャートを図10に示す。図10は、それぞれのトランジスタ74,76,78の入力端子IP1,IN1,IN2への電圧の印加タイミングを表しており、図2に示したタイミングチャートのプレート線PL1の電位変化と合わせて示してある。
【0110】
時刻t0において、第1PMOSFET74の入力端子IP1をレベル「H」にし、第1NMOSFET76の入力端子IN1をレベル「L」にし、第2NMOSFET78の入力端子IN2をレベル「H」にしておく。これにより、プレート線PL1の電位はレベル「L」となっている。
【0111】
次に、時刻t3において、プレート線PL1に電源電圧(Vcc)を印加する。この目的のため、この例では、第1PMOSFET74の入力端子IP1をレベル「L」にする。また、第2NMOSFET78の入力端子IN2をレベル「L」にする。これにより第1PMOSFET74が導通状態となり、第1電圧供給線72から第1PMOSFET74を通ってプレート線PL1に電源電圧(Vcc)が供給される(図9)。この例では、このとき、さらに第1NMOSFET76の入力端子IN1をレベル「H」にする。ここで、ゲート寸法が同じPMOSFETとNMOSFETとでは、NMOSFETの方が電流駆動能力が高いことが知られている。このため、時刻t3において、第1NMOSFET76も導通状態にすることによって、プレート線PL1の電位をより速く電源電位に立ち上げることが可能となる。
【0112】
次に、時刻t4において、プレート線PL1に第2電圧(VL)を印加する(図10)。この目的のため、この実施例では、第1PMOSFET74の入力端子IP1をレベル「H」にして、第1NMOSFET76の入力端子IN1をレベル「H」のままにする。また、第2NMOSFET78の入力端子IN2を任意の時間だけレベル「H」にする。この任意の時間は、トランジスタの特性によって異なるが、プレート線PL1の電位がレベル「M」となるまでに必要な時間とする。第2NMOSFET78の電流駆動能力は、第1NMOSFET76の電流駆動能力よりも低い。このため、第2NMOSFET78を導通状態にしても、プレート線PL1の電位がレベル「L」になることはない。よって、プレート線PL1の電位は、レベル「H」の状態から、第1NMOSFET76のしきい値電圧(Vt)分電圧降下が起こって、レベル「M」の電位で落ち着く。これにより、プレート線PL1の電位をレベル「M」にする、すなわちプレート線PL1に第2電圧を印加することができる。
【0113】
この後、時刻t6において、プレート線PL1の電位をレベル「L」にする。この目的のため、この例では、第1PMOSFET74の入力端子IP1をレベル「H」のままとし、第1NMOSFET76の入力端子IN1をレベル「L」にし、第2NMOSFET78の入力端子IN2をレベル「H」にする。これにより、第1PMOSFET74および第1NMOSFET76は非導通状態となる。そして、第2NMOSFET78は導通状態となる。このため、プレート線PL1は、第2NMOSFET78を介して接地電位点80に接続されるので、電位はレベル「L」となる。
【0114】
このように、この実施例で説明したプレート線ドライバ30を用いれば、第1電圧(Vcc)と第2電圧(VL)とを選択的にプレート線PL1に印加することができる。よって、第1の実施の形態で説明したように、メモリセルの強誘電体キャパシタに対して、異なる印加方向の電圧で、かつ同じ大きさの電圧を印加することができる。これにより強誘電体キャパシタのインプリントを低減することができる。また、プレート線PL1に第1電圧を印加した後に第2電圧を印加することによって、第1ビット線BL1および第2ビット線BL2に発生する読み出し電位の差(読み出しマージン)を大きくすることができる。したがって、センスアンプ28による電位差の判別をより容易に行うことができる。
【0115】
また、上述したプレート線ドライバ30は、従来プレート線ドライバとして用いられていたCMOSインバータの構成要素に、新しい構成要素としてNMOSFETが1つ加えられただけの簡単な構成である。しかも、このプレート線ドライバ30によって、安定した第1電圧および第2電圧をプレート線PL1に供給することができる。また、プレート線PL1に電圧を供給するためには、3つのトランジスタの入力端子を、レベル「H」もしくはレベル「L」の電位にするだけでよいため、供給のタイミングを容易に取ることができる。
【0116】
また、第2NMOSFET78の電流駆動能力を低くするには、トランジスタのゲート長を長くする、あるいはゲート幅を狭くする、もしくはしきい値電圧を大きくする、等の方法をとればよい。
【0117】
【発明の効果】
上述した説明から明らかなように、この発明の強誘電体メモリによれば、強誘電体キャパシタ、および強誘電体キャパシタの一方の電極に主電流路の一端が接続された選択トランジスタを具えた少なくとも1つのメモリセルと、選択トランジスタの制御電極に接続されたワード線と、選択トランジスタの主電流路の他端に接続されたビット線と、強誘電体キャパシタの他方の電極に接続されたプレート線と、ビット線に接続されたセンスアンプと、プレート線に電圧を印加するプレート線ドライバとを具えていて、プレート線ドライバは、電源電圧としての第1電圧および該電源電圧よりも前記選択トランジスタのしきい値電圧分小さい電圧である第2電圧を選択的に発生させる電圧発生回路として構成してある。
【0118】
このように、プレート線には、電源電圧よりも選択トランジスタのしきい値電圧分小さい電圧を印加することができる。このため、強誘電体キャパシタに対して対称な電圧を加えることが可能となる。この結果、強誘電体キャパシタのインプリントを低減することができる。
【0119】
また、この発明のデータ読み出し方法によれば、強誘電体キャパシタと選択トランジスタとを有する少なくとも1つのメモリセルと、このメモリセルの書き込みおよび読み出し用としてこのメモリセルにそれぞれ接続されているワード線、ビット線、およびプレート線と、ビット線に接続されているセンスアンプとを具えた強誘電体メモリから、書き込み動作が終了したメモリセルのデータを読み出すに当たり、以下の工程を含むことを特徴とする。
【0120】
▲1▼ビット線を接地した後、このビット線を電気的に浮遊させる工程。
【0121】
▲2▼次に、ワード線に電源電圧を印加する工程。
【0122】
▲3▼次に、プレート線に電源電圧としての第1電圧を印加する工程。
【0123】
▲4▼次に、このプレート線に、電源電圧(第1電圧)よりも選択トランジスタのしきい値電圧分小さい電圧である第2電圧を印加する工程。
【0124】
▲5▼次に、前記センスアンプを活性化する工程。
【0125】
▲6▼次に、前記プレート線を接地する工程。
【0126】
書き込み動作が終了した1つのメモリセルからのデータの読み出し方法につき考える。▲1▼工程で、上記メモリセルに接続しているビット線を接地した後、電気的に浮遊させる。これにより、ビット線は接地電位で浮遊する。次に、▲2▼工程で、このメモリセルの選択トランジスタのゲートに接続しているワード線に電源電圧(Vcc)を印加する。これにより、選択トランジスタが導通状態となる。次に、▲3▼工程でプレート線に電源電圧(Vcc)を印加する。これにより、メモリセルの強誘電体キャパシタから電荷が放出されて、ビット線にその電荷量に応じた電位(読み出し電位)が発生する。また、強誘電体キャパシタから放出される電荷量は、書き込み動作により書き込まれたデータ、すなわち分極方向によって異なる。次に、▲4▼工程において、この発明の読み出し方法では、プレート線に、電源電圧(Vcc)よりも選択トランジスタのしきい値電圧(Vt)分小さい電圧(VL)を印加する。これに伴い、読み出し電位は変化する。
【0127】
ここで、まず、2T2C型の強誘電体メモリの場合は、相反するデータが書き込まれた2つの強誘電体キャパシタから、読み出し電位がそれぞれの強誘電体キャパシタに接続しているビット線に発生する。そして、書き込まれたデータの判断は、発生した2つの読み出し電位の差を用いてなされる。▲3▼工程から▲4▼工程にかけて、プレート線にVccからVLに変化する電圧を印加すると、プレート線にVLのみを印加する場合よりも、読み出し電位の差(読み出しマージン)を大きくすることができる。このため、センスアンプによる判別をより容易に行うことができる。
【0128】
また、1T1C型の強誘電体メモリの場合においても、ビット線に生じた読み出し電位とリファレンスセルからの出力電位との差を大きくすることができるので、センスアンプによる判別を容易に行うことが可能となる。
【図面の簡単な説明】
【図1】第1の実施の形態の説明に供する、概略的なメモリセル構成図である。
【図2】第1の実施の形態の説明に供する、データ読み出し動作を示すタイミングチャートである。
【図3】第1の実施の形態の説明に供する、ヒステリシス特性曲線図である。
【図4】第1の実施の形態の説明に供する、読み出し電位の差のビット線容量依存特性図である。
【図5】第2の実施の形態の強誘電体メモリの構成を概略的に示す回路図である。
【図6】第2の実施の形態の説明に供する、読み出しマージンのビット線容量依存特性図である。
【図7】実施例1のプレート線ドライバの概略的な構成図である。
【図8】実施例1のプレート線ドライバのデータ読み出し時におけるタイミングチャートである。
【図9】実施例2のプレート線ドライバの概略的な構成図である。
【図10】実施例2のプレート線ドライバのデータ読み出し時におけるタイミングチャートである。
【図11】従来の強誘電体メモリの構成図である。
【図12】図11中のメモリセル100aの拡大図である。
【図13】従来の強誘電体メモリのデータ読み出し動作を示すタイミングチャートである。
【図14】従来技術の説明に供する、強誘電体キャパシタのヒステリシス特性曲線図である。
【図15】課題の説明に供する図である。
【符号の説明】
10,100a,100b,100c,100d:メモリセル
12:第1強誘電体キャパシタ
12a:一方の電極
12b:他方の電極
14:第1選択トランジスタ
14a:主電流路の一端
14b:主電流路の他端
14x,20x,110x,114x:制御電極
16,100ax:第1メモリセル
18:第2強誘電体キャパシタ
18a:一方の電極
18b:他方の電極
20:第2選択トランジスタ
20a:主電流路の一端
20b:主電流路の他端
22,100ay:第2メモリセル
24:第1記憶ノード
26:第2記憶ノード
28,102:センスアンプ
30,104:プレート線ドライバ
32,34,122,124:フローティング制御用のトランジスタ
32x,34x,122x,124x:制御電極
36,126:接続点
38,128:接地端子
50:メモリセルアレイ
52:周辺回路部
60,72:第1電圧供給線
62:第2電圧供給線
64,74:第1PMOSトランジスタ
64a,66a,68a,74a,76a,78a:主電流路の一端
64b,66b,68b,74b,76b,78b:主電流路の他端
66:第2PMOSトランジスタ
68,76:第1NMOSトランジスタ
70,80:接地電位点
78:第2NMOSトランジスタ
110,114:選択トランジスタ
112,116:強誘電体キャパシタ
118,120:記憶ノード
Claims (13)
- 強誘電体キャパシタおよび該強誘電体キャパシタの一方の電極に主電流路の一端が接続された選択トランジスタを具えた少なくとも1つのメモリセルと、前記選択トランジスタの制御電極に接続されたワード線と、前記選択トランジスタの主電流路の他端に接続されたビット線と、前記強誘電体キャパシタの他方の電極に接続されたプレート線と、前記ビット線に接続されたセンスアンプと、前記プレート線に電圧を印加するプレート線ドライバとを具え、
前記プレート線ドライバは、電源電圧としての第1電圧および該電源電圧よりも前記選択トランジスタのしきい値電圧分だけ小さい電圧である第2電圧を選択的に発生させる電圧発生回路として構成し、
データの読み出し時に、前記電圧発生回路から、まず前記第1電圧を発生させ、次に第2電圧を発生させる
ことを特徴とする強誘電体メモリ。 - 請求項1に記載の強誘電体メモリにおいて、
前記電圧発生回路は、前記第1電圧を供給する第1電圧供給線と、前記第2電圧を供給する第2電圧供給線と、第1PMOS電界効果トランジスタと、第2PMOS電界効果トランジスタと、第1NMOS電界効果トランジスタとを具え、
前記第1PMOS電界効果トランジスタ、第2PMOS電界効果トランジスタおよび第1NMOS電界効果トランジスタの各主電流路の一端が、それぞれ前記プレート線に接続され、
前記第1PMOS電界効果トランジスタの主電流路の他端が前記第1電圧供給線に接続され、前記第2PMOS電界効果トランジスタの主電流路の他端が前記第2電圧供給線に接続され、前記第1NMOS電界効果トランジスタの他端は接地電位点に接続されている
ことを特徴とする強誘電体メモリ。 - 請求項2に記載の強誘電体メモリにおいて、
前記第2電圧供給線は、前記選択トランジスタと同じしきい値電圧を有する、前記第1NMOSトランジスタとは異なるNMOS電界効果トランジスタを介して前記第1電圧供給線に接続されている
ことを特徴とする強誘電体メモリ。 - 請求項1〜3のうちのいずれか一項に記載の強誘電体メモリにおいて、
前記選択トランジスタは、そのしきい値電圧が、前記強誘電体メモリ内であって前記メモリセルの周辺回路構成用トランジスタのしきい値電圧よりも小さいトランジスタとしてある
ことを特徴とする強誘電体メモリ。 - 請求項1に記載の強誘電体メモリにおいて、
前記電圧発生回路は、前記第1電圧を供給する第1電圧供給線と、第1PMOS電界効果トランジスタと、前記選択トランジスタと同じしきい値電圧を有する第1NMOS電界効果トランジスタと、第2NMOS電界効果トランジスタとを具え、
前記第1PMOS電界効果トランジスタ、第1NMOS電界効果トランジスタおよび第2NMOS電界効果トランジスタの各主電流路の一端が、それぞれ前記プレート線に接続され、
前記第1PMOS電界効果トランジスタの主電流路の他端および前記第1NMOS電界効果トランジスタの主電流路の他端が、それぞれ前記第1電圧供給線に接続され、前記第2NMOS電界効果トランジスタの他端が接地電位点に接続されていて、
前記第2NMOS電界効果トランジスタは、前記第1NMOS電界効果トランジスタよりも電流駆動能力が低いトランジスタとしてある
ことを特徴とする強誘電体メモリ。 - 請求項1または請求項5に記載の強誘電体メモリにおいて、
前記選択トランジスタは、そのしきい値電圧が、前記強誘電体メモリ内であって前記メモリセルの周辺回路構成用トランジスタのしきい値電圧よりも小さいトランジスタとしてある
ことを特徴とする強誘電体メモリ。 - 請求項1に記載の強誘電体メモリにおいて、
当該強誘電体メモリは、前記1つのメモリセル中に、2つの強誘電体キャパシタおよび2つの選択トランジスタを具える2T2C型の強誘電体メモリである
ことを特徴とする強誘電体メモリ。 - 請求項1に記載の強誘電体メモリにおいて、
当該強誘電体メモリは、前記1つのメモリセル中に、1つの強誘電体キャパシタおよび1つの選択トランジスタを具える1T1C型の強誘電体メモリである
ことを特徴とする強誘電体メモリ。 - 強誘電体キャパシタと選択トランジスタとを有する少なくとも1つのメモリセルと、該メモリセルの書き込みおよび読み出し用として該メモリセルに、それぞれ接続されているワード線、ビット線、およびプレート線と、前記ビット線に接続されているセンスアンプとを具えた強誘電体メモリから、書き込み動作が終了した前記メモリセルのデータを読み出すに当たり、
まず、前記ビット線を接地した後、該ビット線を電気的に浮遊させる工程と、
次に、前記ワード線に電源電圧を印加する工程と、
次に、前記プレート線に電源電圧としての第1電圧を印加する工程と、
次に、該プレート線に、前記第1電圧よりも前記選択トランジスタのしきい値電圧分だけ小さい電圧である第2電圧を印加する工程と、
次に、前記センスアンプを活性化する工程と、
次に、前記プレート線を接地する工程とを含む
ことを特徴とするデータ読み出し方法。 - 強誘電体キャパシタおよび該強誘電体キャパシタの一方の電極に主電流路の一端が接続された選択トランジスタをそれぞれ具えた第1および第2メモリセルと、前記選択トランジスタの制御電極にそれぞれ接続された第1および第2ワード線と、前記選択トランジスタの主電流路の他端にそれぞれ接続された第1および第2ビット線と、前記強誘電体キャパシタの他方の電極にそれぞれ接続されたプレート線と、前記第1および第2ビット線に接続されたセンスアンプとを具えた2T2C型の強誘電体メモリから、書き込み動作が終了した前記メモリセルのデータを読み出すに当たり、
前記第1および第2ビット線を接地電位で浮遊させておき、前記第1および第2ワード線に電源電圧を印加した状態で、前記プレート線に、まず電源電圧としての第1電圧を印加し、次に電源電圧よりも前記選択トランジスタのしきい値電圧分だけ小さい電圧である第2電圧を印加する
ことを特徴とするデータ読み出し方法。 - 請求項10に記載のデータ読み出し方法において、
前記プレート線に前記第2電圧を印加することによって、前記第1および第2ビット線にそれぞれ発生する電位の差を検出する
ことを特徴とするデータ読み出し方法。 - 請求項11に記載のデータ読み出し方法において、
前記電位の差を電源電圧にまで増幅する
ことを特徴とするデータ読み出し方法。 - 請求項9に記載のデータ読み出し方法において、
前記センスアンプを活性化する工程において、2方向のうちの1方向に分極している前記強誘電体キャパシタに対して前記第2電圧を印加し、
次に、前記プレート線を接地する工程において、前記2方向のうちの他方向に分極している前記強誘電体キャパシタに対して前記第2電圧を印加する
ことを特徴とするデータ読み出し方法。
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