KR100338552B1 - 불휘발성 강유전체 랜덤 액세스 메모리 장치 및 그것의 데이터읽기 방법 - Google Patents

불휘발성 강유전체 랜덤 액세스 메모리 장치 및 그것의 데이터읽기 방법 Download PDF

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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Abstract

여기에 개시되는 강유전체 랜덤 액세스 메모리 장치는 제 1 비트 라인에 연결된 메모리 셀, 상기 제 1 비트 라인에 대응하는 제 2 비트 라인, 상기 제 1 및 제 2 비트 라인들에 연결되며, 상기 제 1 및 제 2 비트 라인들 사이의 전압차를 감지하는 감지 증폭기, 그리고 상기 감지 증폭기가 활성화되기 이전에 상기 제 1 및 제 2 비트 라인들으로 동일한 양의 전하들을 공급하는 회로를 포함한다. 이러한 구성에 따르면, 집적도가 증가함에 따라 야기되는 커패시터 면적 감소로 인해 감지 동작 동안 비트 라인에 유기되는 전압이 감소되는 것을 방지할 수 있다.

Description

불휘발성 강유전체 랜덤 액세스 메모리 장치 및 그것의 데이터 읽기 방법{A NONVOLATILE FERROELECTRIC RANDOM ACCESS MEMORY DEVICE AND A DATA READING METHOD THEREOF}
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 구체적으로는 불휘발성 강유전체 랜덤 액세스 메모리 장치 및 그것의 데이터 읽기 방법에 관한 것이다.
강유전체 랜덤 액세스 메모리 (ferroelectric random access memory, FRAM) 장치는 각 메모리 셀의 저장 소자로서 강유전 커패시터를 이용한다. 각 메모리 셀은 강유전 커패시터의 전기적인 분극에 따라 로직 상태를 저장한다. 강유전 커패시터는 양 전극들 (플레이트) 사이에 유전체를 가지며, 상기 유전체는 PZT (lead zirconate titanate)와 같은 강유전 물질을 포함한다. 강유전 커패시터에 전압이 인가될 때, 강유전 물질은 전계의 방향으로 분극된다. 강유전 커패시터의 분극 상태를 변화시키기 위한 스위칭 드레솔드 전압 (switching threshold voltage)은 강제 전압 (coercive voltage)이라 정의된다.
커패시터에 인가되는 전압이 강제 전압보다 크면, 강유전 커패시터는 인가 전압의 극성에 따라 분극 상태를 변화시킨다. 분극 상태는 전원이 제거된 후에도 유지되며, 이는 불휘발성을 제공한다. 강유전 커패시터는 약 1㎱ 내에 분극 상태들 사이에서 스위치될 수 있으며, 전기적으로 프로그램 가능한 독출 전용 메모리들 (EPROMs), 전기적으로 소거 및 프로그램 가능한 독출 전용 메모리들 (EEPROMs), 또는 플래시 EEPROM들과 같은 대부분의 다른 불휘발성 메모리들의 프로그램 시간보다빠르다.
강유전 커패시터의 일 전극은 액세스 트랜지스터를 통해 비트 라인에 연결되고 다른 전극은 플레이트 라인 (또는 구동 라인)에 연결되며, 'FERROELECTRIC MEMORY USING FERROELECTRIC REFERENCE CELLS'라는 제목으로 U.S. Patent No. 5,751,626에 게재되어 있다. 이는 레퍼런스로 포함된다.
도 1은 강유전 커패시터의 히스테리시스 I-V 스위칭 루프를 보여주는 그래프이다. 이 그래프에서, 횡축 (abscissa)은 강유전 커패시터의 양 전극들 사이의 전위차, 즉 커패시터의 양 전극들 사이의 전압을 나타내며, 종축 (ordinate)은 자발분극에 따라 강유전 커패시터의 표면에 유도되는 전하량 즉, 분극도 (the degree of polarization) (μC/㎠)를 나타낸다. FRAM 장치에 있어서, 2진 데이터 신호는 도 1에 도시된 히스테리시스 루프의 점 'B' 및 점 'D'에 대응한다. 로직 '1'은 점 'B'에 대응하고, 로직 '0'는 점 'D'에 대응한다. 이하, FRAM 장치의 읽기 동작이 도 1에 의거하여 설명된다.
FRAM 장치의 읽기 동작 초기 단계에서는, 메모리 셀에 저장된 데이터를 감지하는 동작이 수행된다. 감지 동작 이전에, 메모리 셀에 연결된 비트 라인은 접지된다. 그 다음에, 감지 동작 동안, 상기 비트 라인은 플로팅 상태로 유지된다. 메모리 셀의 액세스 트랜지스터는 워드 라인에 의해서 턴 온되며 그 결과 비트 라인의 접지 전압이 강유전 커패시터의 일 전극에 인가된다. 그리고, 예컨대, Vcc 레벨의 펄스 신호가 강유전 커패시터의 다른 전극에 인가된다. 만약 로직 데이터 '1'이 강유전 커패시터에 저장되었다면, 커패시터의 분극도는 점 'C'를 통해 점 'B'에서 점'D'로 변화된다. 결과적으로, dQ1의 전하량이 강유전 커패시터에서 비트 라인으로 전달되고, 그 결과 비트 라인 전압이 증가된다.
반면에, 만약 로직 데이터 '0'가 커패시터에 저장되었다면, 커패시터의 분극도는 점 'D'에서 점 'C'로 변화되고 다시 점 'D'로 회귀한다. 이 경우, 비트 라인 전압은 변화되지 않는다. 비트 라인 전압은 감지 증폭기 회로 (도 3 참조)에 의해서 기준 전압과 비교된다. 만약 비트 라인 전압이 기준 전압보다 높으면, 감지 증폭기 회로에 의해서 동작 전압 레벨 (즉, Vcc 레벨)까지 증가된다. 만약 그렇지 않으면, 비트 라인 전압은 감지 증폭기 회로에 의해서 접지 전압으로 낮아진다.
FRAM 장치의 집적도가 증가함에 따라, 평판 구조를 갖는 강유전 커패시터의 면적은 감소한다. 커패시터의 면적을 증가시킬 수 있는 COB (capacitor-on-bit line) 구조의 선형 커패시터를 이용한 다이나믹 랜덤 액세스 메모리와 달리, 현재의 제조 기술을 이용하여 강유전 커패시터의 면적을 크게 만드는 것은 매우 어렵다. 커패시터의 면적 감소의 결과로서, 감지 동작 동안 비트 라인에 유기되는 전압 (Vb)이 감소하며, 이는 다음과 같이 표현될 수 있다.
수식에서, Qm은 메모리 셀의 강유전 커패시터에서, 메모리 셀에 연결된, 비트 라인으로 전달되는 전하량을 나타내며, Cb는 비트 라인 커패시턴스를 나타낸다. 커패시터의 면적이 감소함에 따라 비트 라인으로 전달되는 전하량 (Qm)은 감소한다. 그러므로, 감지 동작 동안 유기되는 비트 라인 전압 (Vb)이 감소된 전하량에 비례하여 감소됨을 수학식으로부터 알 수 있다. 비트 라인 전압 (Vb)이 감소함에 따라, 인접한 신호 라인들 (예를 들면, 비트 라인들, 워드 라인들, 그리고 플레이트 라인들)의 전위 변화시에 용량성 커플링을 통해 쉽게 변화될 수 있다. 이는 감지 증폭기 회로 (또는 FRAM 장치)의 오동작의 원인이 된다.
본 발명의 목적은 감지 동작 동안 비트 라인 전압을 증가시킬 수 있는 강유전체 랜덤 액세스 메모리 장치 및 그것의 읽기 방법을 제공하는 것이다.
도 1은 강유전 커패시터의 히스테리시스 I-V 스위칭 루프를 보여주는 그래프;
도 2는 본 발명에 따른 강유전체 랜덤 액세스 메모리 장치를 보여주는 블록도;
도 3은 본 발명에 따른 도 2의 제 1 및 제 2 전하 덤핑 회로들과 제 1 메모리 셀 어레이 및 제 2 레퍼런스 셀 어레이의 일부분을 보여주는 상세 회로도; 그리고
도 4는 본 발명의 읽기 동작을 설명하기 위한 타이밍도이다.
* 도면의 주요 부분에 대한 부호 설명
10 : 제 1 메모리 셀 어레이 12 : 제 1 레퍼런스 셀 어레이
14 : 제 1 비트 라인 프리챠지 회로 16 : 감지 증폭기 회로
20 : 제 2 메모리 셀 어레이 22 : 제 2 레퍼런스 셀 어레이
24 : 제 2 비트 라인 프리챠지 회로 26 : 행 디코더
28 : 제 1 전하 덤핑 회로 30 : 제 2 전하 덤핑 회로
(구성)
본 발명의 특징에 따르면, 강유전체 메모리 장치는 제 1 메모리 셀 어레이, 제 2 메모리 셀 어레이, 제 1 레퍼런스 셀 어레이, 제 2 레퍼런스 셀 어레이, 그리고 전하 덤핑 회로를 포함한다. 상기 제 1 메모리 셀 어레이는 복수 개의 제 1 워드 라인들, 복수 개의 제 1 비트 라인들, 그리고 상기 제 1 워드 라인들과 상기 제 1 비트 라인들의 매트릭스 형태로 배열된 복수 개의 제 1 메모리 셀들을 갖는다. 상기 제 1 레퍼런스 셀 어레이는 제 1 레퍼런스 워드 라인에 공통 연결된 복수 개의 메모리 셀들을 가지며, 상기 제 1 비트 라인들에 각각 대응하는 복수 개의 제 2 비트 라인들로 각각 공급될 제 1 기준 전압들을 발생한다. 그리고, 상기 제 2 메모리 셀 어레이는 상기 제 2 비트 라인들에 연결되며, 복수 개의 제 2 워드 라인들 및, 상기 제 2 비트 라인들과 상기 제 2 워드 라인들의 매트릭스 형태로 배열된 복수 개의 제 2 메모리 셀들을 갖는다. 상기 제 2 레퍼런스 셀 어레이는 상기 제 1 비트 라인들에 연결되며, 제 2 레퍼런스 워드 라인에 공통으로 연결된 복수 개의 제 2 레퍼런스 셀들을 갖고, 상기 제 1 비트 라인들로 각각 공급될 제 2 레퍼런스 전압들을 발생한다. 상기 전하 덤핑 회로는 감지 증폭기 회로가 감지 동작을 수행하기 이전에 상기 제 1 및 제 2 비트 라인들으로 동일한 양의 전하들을 공급한다.
이 실시예에 있어서, 상기 전하 덤핑 회로는 상기 제 1 비트 라인들에 연결된 제 1 전하 덤핑부와 제 2 비트 라인들에 연결된 제 2 전하 덤핑부를 포함하며, 상기 제 1 전하 덤핑부는 상기 제 1 비트 라인들에 대응하는 복수 개의 제 1 커패시터들과 복수 개의 제 1 액세스 트랜지스들을 포함하고, 상기 제 1 커패시터들 각각은 제 1 플레이트 라인에 연결된 제 1 전극을 가지며, 상기 제 1 액세스 트랜지스들 각각은 대응하는 제 1 비트 라인과 대응하는 제 1 커패시터의 제 2 전극 사이에 형성된 전류 통로 및, 제 3 워드 라인에 연결된 게이트를 갖는다. 그리고, 상기 제 2 전하 덤핑부는 상기 제 2 비트 라인들에 대응하는 복수 개의 제 2 커패시터들과 복수 개의 제 2 액세스 트랜지스들을 포함하고, 상기 제 2 커패시터들 각각은 제 2 플레이트 라인에 연결된 제 1 전극을 가지며, 상기 제 2 액세스 트랜지스들 각각은 대응하는 제 2 비트 라인과 대응하는 제 2 커패시터의 제 2 전극 사이에 형성된 전류 통로 및, 제 4 워드 라인에 연결된 게이트를 갖는다.
이 실시예에 있어서, 상기 제 1 및 제 2 커패시터들 각각은 강유전체 커패시터를 포함하며, 상기 제 3 및 제 4 워드 라인들이 비활성화된 후 상기 제 1 및 제 2 커패시터들이 초기 도메인으로 분극되도록 상기 제 1 및 제 2 커패시터들의 제 2전극들에 펄스 신호가 동시에 인가된다.
이 실시예에 있어서, 상기 제 1 및 제 2 커패시터들 각각은 선형 커패시터를 포함한다.
본 발명의 다른 특징에 따르면, 비트 라인, 워드 라인, 상기 비트 라인과 워드 라인의 교차 영역에 배열된 메모리 셀, 레퍼런스 비트 라인, 레퍼런스 워드 라인, 그리고 상기 레퍼런스 워드 라인과 상기 레퍼런스 비트 라인의 교차 영역에 배열된 레퍼런스 셀을 포함하는 강유전체 랜덤 액세스 메모리 장치의 읽기 방법이 제공된다. 상기 읽기 방법은 상기 비트 라인과 상기 레퍼런스 비트 라인에 각각 전기적으로 연결되도록 상기 메모리 셀 및 상기 레퍼런스 셀을 활성화시키는 단계와; 상기 비트 라인의 전압과 상기 레퍼런스 비트 라인의 전압이 증가되도록 상기 비트 라인과 상기 레퍼런스 비트 라인으로 동일한 양의 전하들을 공급하는 단계 및; 상기 비트 라인과 상기 레퍼런스 비트 라인 사이의 전압차를 감지하는 단계를 포함한다.
(작용)
이와같은 장치 및 방법에 의하면, 감지 동작 동안 감지 증폭기 회로의 상측 및 하측에 배열된 비트 라인들로 동일한 양의 전하를 공급함으로써, 커패시터 면적 감소에 따른 감지 증폭기 회로 (또는 FRAM 장치)의 오동작을 방지할 수 있다.
(실시예)
도 2는 본 발명에 따른 랜덤 액세스 메모리 장치의 블록도를 보여준다. 본 발명의 강유전체 랜덤 액세스 메모리 장치는 오픈 비트 라인 스킴을 채용하고 있지만, 폴디드 비트 라인 스킴 (folded bit line scheme)을 채용할 수 있다. 폴디드 비트 라인 스킴은 'FOLDED BIT LINE FERROELECTRIC MEMORY DEVICE'라는 제목으로 U.S. Patent No. 5,541,872에 게재되어 있다. 본 발명은 메모리 셀에 저장된 데이터가 감지 동작 동안 파괴 (손실)되는 DRO (destructive read out) 타입의 강유전체 랜덤 액세스 메모리 장치를 이용하여 설명될 것이다. 하지만, 본 발명의 사상은 메모리 셀에 저장된 데이터가 감지 동작 동안 파괴 (손실)되지 않는 NDRO 타입의 강유전체 랜덤 액세스 장치에 적용될 수 있다. NDRO 타입의 FRAM 장치는 'FERROELECTRIC MEMORY'라는 제목으로 U.S. Patent No. 5,753,949에 게재되어 있다. NDRO 타입의 FRAM 셀의 기본적인 구조 및 동작이 U.S. Patent No. 5,753,949에 상세히 설명되어 있다. 다른 NDRO 타입의 FRAM 장치들이 'SEMICONDUCTOR MEMORY DEVICE HAVING FERROELECTRIC FILM'라는 제목으로 U.S. Patent No. 5,345,414에, 'FERROELECTRIC ADAPTIVE-LEARNING TYPE PRODUCT-SUM OPERATION ELEMENT AND CIRCUIT USING SUCH ELEMENT'라는 제목으로 U.S. Patent No. 5,519,949에 각각 게재되어 있다.
도 2을 참조하면, FRAM 장치 (1)는 제 1 메모리 셀 어레이 (10), 제 1 레퍼런스 셀 어레이 (12), 그리고 제 1 비트 라인 프리챠지 회로 (14)를 포함하며, 감지 증폭기 회로 (16)의 상측에 배열되고 비트 라인들 (BL1_T)-(BLi_T)에 연결된다. 제 1 메모리 셀 어레이 (10)는 복수의 워드 라인들 (WL1_T)-(WLi_T)과 복수의 플레이트 라인들 (PL1_T)-(PLi_T)을 가지며, 워드 라인들 (WL1_T)-(WLi_T)은 상기 플레이트 라인들 (PL1_T)-(PLi_T)에 각각 대응한다. 제 1 레퍼런스 셀 어레이 (12)는레퍼런스 워드 라인 (RWL_T)과 레퍼런스 플레이트 라인 (RPL_T)을 가지며, 레퍼런스 워드 라인 (RWL_T)은 레퍼런스 플레이트 라인 (RPL_T)에 대응한다.
FRAM 장치 (1)는 제 2 메모리 셀 어레이 (20), 제 2 레퍼런스 셀 어레이 (22), 그리고 제 2 비트 라인 프리챠지 회로 (24)를 포함하며, 감지 증폭기 회로 (16)의 하측에 배열되고 비트 라인들 (BL1_T)-(BLi_T)에 각각 대응하는 복수의 비트 라인들 (BL1_B)-(BLi_B)에 연결된다. 제 2 메모리 셀 어레이 (20)는 복수의 워드 라인들 (WL1_B)-(BLi_B)과 복수의 플레이트 라인들 (PL1_B)-(PLi_B)을 가지며, 제 2 레퍼런스 셀 어레이 (22)는 레퍼런스 워드 라인 (RWL_B)과 레퍼런스 플레이트 라인 (RPL_B)을 갖는다. 여기서, 상기 워드 라인들 (WL1_B)-(WLi_B)은 플레이트 라인들 (PL1_B)-(PLi_B)에 각각 대응하고, 레퍼런스 워드 라인 (RWL_B)은 레퍼런스 플레이트 라인 (RPL_B)에 대응한다.
앞서 언급된 구성에 따르면, 제 1 메모리 셀 어레이 (10)가 행 디코더 회로 (26)에 의해서 선택될 때, 제 2 메모리 셀 어레이 (20)와 제 1 레퍼런스 셀 어레이 (12)는 비선택된다. 이때, 제 2 레퍼런스 셀 어레이 (22)는 감지 동작 동안 요구되는 레퍼런스 전압들을 비트 라인들 (BL1_B)-(BLi_B)로 공급하기 위한 회로로서 작용한다. 반면에, 제 2 메모리 셀 어레이 (20)가 행 디코더 회로 (26)에 의해서 선택될 때, 제 1 메모리 셀 어레이 (10)와 제 2 레퍼런스 셀 어레이 (22)는 비선택된다. 이때, 제 1 레퍼런스 셀 어레이 (12)는 감지 동작 동안 요구되는 레퍼런스 전압들을 비트 라인들 (BL1_T)-(BLi_T)로 공급하기 위한 회로로서 작용한다. 제 1 비트 라인 프리챠지 회로 (14)는 감지 동작이 수행되기 이전에 비트 라인들 (BL1_T)-(BLi_T)을 소정의 전압 (예를 들면, 접지 전압)으로 프리챠지한다. 마찬가지로, 제 2 비트 라인 프리챠지 회로 (24)는 감지 동작이 수행되기 이전에 비트 라인들 (BL1_B)-(BLi_B)을 상기 소정의 전압으로 프리챠지한다.
행 디코더 회로 (26)의 일예가 'DYNAMIC ADJUSTING REFERENCE VOLTAGE FOR FERROELECTRIC CIRCUITS'라는 제목으로 U.S. Patent No. 5,128,566에 게재되어 있고, 레퍼런스로 포함된다.
상기 FRAM 장치 (1)는 제 1 전하 덤핑 회로 (28)와 제 2 전하 덤핑 회로 (30)를 포함한다. 제 1 전하 덤핑 회로 (28)는 비트 라인들 (BL1_T)-(BLi_T)에 연결되고, 워드 라인 (AWL_T)과 플레이트 라인 (APL_T)을 갖는다. 제 1 전하 덤핑 회로 (28)가 감지 동작 동안 활성화될 때, 비트 라인들 (BL1_T)-(BLi_T) 각각의 전압이 증가되도록 상기 제 1 전하 덤핑 회로 (28)로부터 상기 비트 라인들 (BL1_T)-(BLi_T)으로 전하들이 공급된다. 마찬가지로, 제 2 전하 덤핑 회로 (30)는 비트 라인들 (BL1_B)-(BLi_B)에 연결되고, 워드 라인 (AWL_B)과 플레이트 라인 (APL_B)을 갖는다. 제 2 전하 덤핑 회로 (30)가 감지 동작 동안 활성화될 때, 상기 비트 라인들 (BL1_T)-(BLi_T)로 공급된 것과 동일한 양의 전하들이 상기 제 2 전하 덤핑 회로 (30)로부터 상기 비트 라인들 (BL1_B)-(BLi_B)으로 공급되며, 그 결과 비트 라인들 (BL1_B)-(BLi_B) 각각의 전압이 동일하게 증가된다. 그리고, 상기 제 1 및 제 2 전하 덤핑 회로들 (28) 및 (30)은 임의의 선택된 메모리 셀과 관련된 감지 동작 동안 행 디코더 (26)에 의해서 동시에 활성화되도록 구현된다.
본 발명의 FRAM 장치 (1)에 따르면, 비록 집적도가 증가하더라도, 비트 라인에 유기되는 전하량의 감소로 인한 감지 증폭기 회로 (16)의 오동작은 제 1 및 제 2 전하 덤핑 회로들 (28) 및 (30)에 의해서 비트 라인들 (BL1_T)-(BLi_T) 그리고 (BL1_B)-(BLi_B)의 전압들이 동일하게 증가됨에 따라 방지될 수 있다.
상기 제 1 및 제 2 전하 덤핑 회로들 (28) 및 (30)이 이하 상세히 설명된다. 도 3을 참조하면, 제 1 및 제 2 전하 덤핑 회로들 (28) 및 (30)와 제 1 메모리 셀 어레이 (10) 및 제 2 레퍼런스 셀 어레이 (22)의 일부분을 보여주는 상세 회로도가 도시되어 있다. 도 3에 있어서, 4개의 비트 라인들 (BL1_T), (BL2_T), (BL1_B), 그리고 (BL2_B)과 관련된 구성 요소들이 도시되어 있지만, 나머지 비트 라인들에 관련된 구성 요소들 역시 도 3과 동일하다.
설명의 편의상, 한 쌍의 비트 라인들 (BL1_T) 및 (BL1_B)에 관련된 구성 요소들이 설명된다. 도 3에 도시된 바와같이, 제 1 메모리 셀 어레이 (10)는 액세스 트랜지스터 (101)와 강유전 커패시터 (102)로 구성된 1T/1C 형태의 메모리 셀 (MC)을 포함한다. 액세스 트랜지스터 (101)는 비트 라인 (BL1_T)에 연결된 제 1 전류 전극, 대응하는 워드 라인 (WLi_T)에 연결된 게이트, 그리고 강유전 커패시터 (102)를 통해 플레이트 라인 (PLi_T)에 연결된 제 2 전류 전극을 갖는다. 제 1 비트 라인 프리챠지 회로 (14)의 NMOS 트랜지스터 (103)는 비트 라인 (BL1_T)과 접지 사이에 형성된 전류 통로를 가지며, 신호 (BLP_T)에 의해서 스위치된다.
본 발명에 따른 상기 제 1 전하 덤핑 회로 (28)는 비트 라인 (BL1_T)에 대응하는 NMOS 트랜지스터들 (104) 및 (107) (104는 액세스 트랜지스터로 작용함)와 강유전 커패시터 (105)를 포함한다. 게이트가 워드 라인 (AWL_T)에 연결된 NMOS 트랜지스터 (104)는 비트 라인 (BL1_T)에 연결된 제 1 전류 전극과 강유전 커패시터 (105)의 제 1 전극에 연결된 제 2 전류 전극을 갖는다. 상기 강유전 커패시터 (105)의 제 2 전극은 신호 라인 (L_T)에 의해서 제어되는 NMOS 트랜지스터 (107)를 통해 플레이트 라인 (APL_T)에 연결된다. 그리고, 비트 라인 (BL1_T) 쪽에 인접한 강유전 커패시터 (105)의 제 1 전극은 신호 라인 (R_T)에 연결된다. 상기 NMOS 트랜지스터들 (104) 및 (107)과 상기 강유전 커패시터 (105)가 나머지 비트 라인들 (BL1_T)-(BLi_T)에 각각 대응하도록 상기 제 1 전하 덤핑 회로 (28)에 제공됨은 이 분야에 숙련된 자들에게 자명하다.
도 3을 참조하면, 상기 제 2 레퍼런스 셀 어레이 (22)는 액세스 트랜지스터 (110)와 강유전 커패시터 (111)로 구성된 레퍼런스 셀 (RMC)을 포함한다. 이 실시예에 있어서, 비트 라인들 (BL1_B) 및 (BL2_B)에 대응하는 강유전 커패시터들 (111)은 서로 다른 로직 상태들 (도 1에서 점 'B'와 점 'D')을 갖지만, 제 1 메모리 셀 어레이 (10)의 강유전 커패시터들 (102)과 동일한 크기를 갖는다. 게이트가 레퍼런스 워드 라인 (RWL_B)에 연결된 액세스 트랜지스터 (110)는 비트 라인 (BL1_B)에 연결된 제 1 전류 전극을 가지며, 제 2 전류 전극은 강유전 커패시터 (111)를 통해 레퍼런스 플레이트 라인 (RPL_B)에 연결된다. 트랜지스터 (110)의 제 2 전류 전극에 연결된 강유전 커패시터 (111)의 전극에는, 신호 (RPS_B)에 의해서 스위치되고 라인 (RFDIN/RFDINB)에 연결된 제 1 전류 전극을 갖는 NMOS 트랜지스터 (112)의 제 2 전류 전극이 연결된다. 비록 도 3에 도시되지 않았지만, 그렇게 연결된 레퍼런스 셀들이 비트 라인들 (BL(i-1)_B) 및 (BLi_B) 사이에 각각 제공된다.
상기 제 1 비트 라인 프리챠지 회로 (14)와 마찬가지로, 제 2 비트 라인 프리챠지 회로 (24)의 NMOS 트랜지스터 (113)는 비트 라인 (BL1_B)에 연결된 제 1 전류 전극, 접지된 제 2 전류 전극, 그리고 신호 (BLP_B)에 연결된 게이트를 갖는다.
계속해서, 도 3에 도시된 바와같이, 제 2 전하 덤핑 회로 (30)는 비트 라인들 (BL1_B) 및 (BL2_B)이 배열된 즉, 감지 증폭기 (SA)의 하측에 제공된다. 본 발명에 따른 제 2 전하 덤핑 회로 (30)는 비트 라인 (BL1_B)에 대응하는 NMOS 트랜지스터들 (114) 및 (117) (114는 액세스 트랜지스터로 작용함)와 강유전 커패시터 (115)를 포함한다. NMOS 트랜지스터 (114)는 워드 라인 (AWL_B)에 연결된 게이트, 비트 라인 (BL1_B)에 연결된 제 1 전류 전극, 그리고 강유전 커패시터 (115)를 통해 플레이트 라인 (APL_B)에 연결된 제 2 전류 전극을 갖는다. 비트 라인 (BL1_B) 쪽에 인접한 상기 강유전 커패시터 (115)의 전극은 신호 라인 (L_B)에 의해서 제어되는 NMOS 트랜지스터 (117)를 통해 신호 라인 (R_B)에 연결된다. 상기 NMOS 트랜지스터들 (114) 및 (117)과 상기 강유전 커패시터 (115)가 나머지 비트 라인들 (BL1_B)-(BLi_B)에 각각 대응하도록 상기 제 2 전하 덤핑 회로 (30)에 제공됨은 이 분야에 숙련된 자들에게 자명하다.
각 쌍의 비트 라인들 (BL1_T) 및 (BL1_B) 그리고 (BL2_T) 및 (BL2_B) 사이에는, 대응하는 쌍의 비트 라인들 사이의 전압차를 감지 증폭하기 위한 감지 증폭기 (SA)가 연결된다. 비록 도 3에 도시되지 않았지만, 상기 비트 라인들 (BL1_T), (BL2_T), (BL1_B) 및 (BL2_B)와 관련된 구성 요소들과 동일한 구성 요소들 (또는 회로 패턴들)이 행 방향으로 더 많이 반복됨은 자명하다. 그리고, 도 3의 제 2 레퍼런스 셀 어레이 (22)와 동일한 구성을 갖는 제 1 레퍼런스 셀 어레이 (12)가 감지 증폭기 회로 (16)의 상측에 배열되고, 제 1 메모리 셀 어레이 (10)와 동일한 구성을 갖는 제 2 메모리 셀 어레이 (20)가 감지 증폭기 회로 (16)의 하측에 배열될 것이다.
도 4는 본 발명에 따른 읽기 동작을 설명하기 위한 타이밍도이다. 이하, 본 발명의 읽기 동작이 참조 도면들에 의거하여 상세히 설명된다. 제 1 및 제 2 전하 덤핑 회로들 (28) 및 (30)의 강유전 커패시터들 (105) 및 (115)이 로직 데이터 '1'에 대응하는 분극 상태 (점 'B')를 각각 갖는다고 가정하자.
FRAM 장치의 읽기 동작 초기 단계에서는, 메모리 셀에 저장된 데이터를 감지하는 동작이 수행된다. 감지 동작 이전에, 비트 라인들 (BL1_T), (BL2_T), (BL1_B) 그리고 (BL2_B)은 신호들 (BLP_T) 및 (BLP_B)이 하이 (high)로 활성화될 때 제 1 및 제 2 프리챠지 회로들 (14) 및 (24)을 통해 프리챠지된다. 이후, 감지 동작이 수행되기 시작하며, 비트 라인들 (BL1_T), (BL2_T), (BL1_B) 그리고 (BL2_B)은 감지 동작 동안 플로팅 상태로 유지된다.
그 다음, 제 1 메모리 셀 어레이 (10)의 워드 라인 (WLi_T)과 제 2 레퍼런스 셀 어레이 (22)의 레퍼런스 워드 라인 (RWL_B)이 도 4에 도시된 바와같이 활성화될 때, 상기 워드 라인들 (WLi_T) 및 (RWL_B)에 연결된 액세스 트랜지스터들 (101) 및 (110)은 턴 온된다. 결과적으로, 강유전 커패시터들 (102) 및 (111)의 일 전극들이 대응하는 비트 라인들 (BL1_T), (BL2_T), (BL1_B) 그리고 (BL2_B)에 각각 연결된다. 동시에, 워드 라인들 (AWL_T) 및 (AWL_B)이 활성화되고, 그 결과 제 1 및 제 2전하 덤핑 회로들 (28) 및 (30)의 강유전 커패시터들 (105) 및 (115)의 일 전극들이 대응하는 비트 라인들 (BL1_T), (BL2_T), (BL1_B) 그리고 (BL2_B)에 각각 연결된다.
로직 데이터 '1'을 저장하는 제 1 메모리 셀 어레이 (10)의 각 메모리 셀 (MC)에 공통으로 연결된 플레이트 라인 (PLi_T)이 하이로 활성화될 때, 각 강유전 커패시터 (102)의 분극도는 점 'C'를 경유하여 점 'B'에서 점 'D'로 변화된다. 결과적으로, dQ1의 전하량이 강유전 커패시터들 (102)에서 대응하는 비트 라인들 (BL1_T) 및 (BL2_T)으로 각각 전달된다. 여기서, 각 강유전 커패시터 (102)로부터의 전하량은 'Qm'으로 표기된다. 그리고, 플레이트 라인 (RPL_T)과 신호 라인 (REQ)이 하이로 활성화될 때, 비트 라인들 (BL1_B) 및 (BL2_B)은 기준 전압으로 각각 충전된다.
마찬가지로, 플레이트 라인들 (APL_T) 및 (APL_B)이 활성화될 때, 강유전 커패시터들 (105) 및 (115) 각각의 분극도는 점 'C'를 경유하여 점 'B'에서 점 'D'로 변화된다. 따라서, dQ1의 전하량이 강유전 커패시터들 (105) 및 (115)으로부터 대응하는 비트 라인들 (BL1_T), (BL2_T), (BL1_B) 그리고 (BL2_B)로 각각 전달된다. 여기서, 강유전 커패시터들 (105) 및 (115) 각각으로부터의 전하량은 'Qa'로 표기된다.
앞서 설명된 동작의 결과로서, 비트 라인들 (BL1_T), (BL2_T), (BL1_B) 그리고 (BL2_B) 각각에 유기된 총 전하량 (Qt)은 (Qm+Qa)에 상응한다. 그러므로, 비트 라인들 (BL1_T), (BL2_T), (BL1_B) 그리고 (BL2_B) 각각의 전압은 상기 제 1 및 제2 전하 덤핑 회로들 (28) 및 (30)이 FRAM 장치 (1)에 제공되지 않은 경우와 비교하여 볼 때 더욱 증가된다.
그 다음에, 상기 비트 라인들 (BL1_T) 그리고 (BL2_T)의 전압들은 대응하는 감지 증폭기들 (SA)에 의해서 비트 라인들 (BL1_B) 그리고 (BL2_B)의 기준 전압들과 각각 비교된다. 만약 비트 라인 전압이 기준 전압보다 높으면, 대응하는 감지 증폭기 (SA)에 의해서 동작 전압 레벨 (즉, Vcc 레벨)까지 높아진다. 만약 그렇지 않으면, 비트 라인 전압은 대응하는 감지 증폭기 (SA)에 의해서 접지 전압으로 다시 낮아진다. 이때, 비트 라인들 (BL1_T) 및 (BL2_T)이 동작 전압 레벨까지 높아졌기 때문에, 강유전 커패시터들 (102)은 본래의 도메인으로 분극된다. 즉, 강유전 커패시터들 (102) 각각의 분극도는 워드 라인 (WLi_T)이 활성화되어 있는 동안 점 'A'를 경유하여 점 'D'에서 점 'B'로 다시 변화된다. 도 4에 도시된 바와같이, 워드 라인들 (AWL_T) 및 (AWL_B)이 로우로 비활성화된 후, 신호들 (R_T), (R_B), (L_T) 그리고 (L_B)이 하이로 활성화된다. 그 결과, 커패시터들 (105) 및 (115)의 분극도 역시 점 'A'를 경유하여 점 'D'에서 점 'B'로 다시 변화된다.
앞서 설명된 본 발명의 감지 동작에 따르면, 비트 라인들 (BL1_T), (BL2_T), (BL1_B) 그리고 (BL2_B)에 유기되는 전압들은 제 1 및 제 2 전하 덤핑 회로들 (28) 및 (30)에서 대응하는 비트 라인들 (BL1_T), (BL2_T), (BL1_B) 그리고 (BL2_B)로 전달된 전하량 (Qa)에 비례하여 증가된다. 감지 동작이 수행되는 동안 각 비트 라인 (BL1_T), (BL2_T), (BL1_B) 그리고 (BL2_B)에 유기되는 전압은 다음과 같이 표현될 수 있다.
그러므로, 메모리 셀들 (MC)과 레퍼런스 셀들 (RMC)의 강유전 커패시터들의 면적이 집적도가 증가함에 따라 감소되더라도, 감지 동작 동안 비트 라인들 (BL1_T), (BL2_T), (BL1_B) 그리고 (BL2_B)에 유기되는 전압들은 인접한 신호 라인들의 전위 변화에 영향을 받지 않는다. 집적도가 증가함에 따라 야기되는 커패시터 면적 감소로 인해 감지 동작 동안 비트 라인에 유기되는 전압이 감소되는 것을 방지할 수 있다. 결과적으로, 커패시터 면적 감소에 따른 감지 증폭기 회로 (또는 FRAM 장치)의 오동작을 방지할 수 있다.
예시적인 바람직한 실시예에서는, 제 1 및 제 2 전하 덤핑 회로들 (28) 및 (30)은 강유전 커패시터들을 이용하였지만, 선형 커패시터가 사용될 수 있다. 이러한 경우, 상기 회로들 (28) 및 (30)의 강유전 커패시터들 각각의 분극 상태를 변화시키기 위한 신호 라인들 (R_T), (R_B), (L_T) 그리고 (L_B)와 NMOS 트랜지스터들 (107) 및 (117)은 상기 제 1 및 제 2 전하 덤핑 회로들 (28) 및 (30)로부터 제거된다. 비록 선형 커패시터가 이용되더라도, 강유전 커패시터를 사용하는 것과 동일한 효과가 얻어질 수 있음은 자명하다.
상술한 바와같이, 감지 동작 동안 제 1 및 제 2 전하 덤핑 회로들을 통해 감지 증폭기 회로의 상측 및 하측에 배열된 대응하는 비트 라인들로 동일한 양의 전하들을 공급함으로써 비트 라인 전압이 높아진다. 그 결과, 집적도가 증가함에 따라 야기되는 커패시터 면적 감소로 인해 감지 동작 동안 비트 라인에 유기되는 전압이 감소되는 것을 방지할 수 있다.

Claims (20)

  1. 제 1 비트 라인과;
    상기 제 1 비트 라인에 연결된 메모리 셀과;
    상기 제 1 비트 라인에 대응하는 제 2 비트 라인과;
    상기 제 1 및 제 2 비트 라인들에 연결되며, 상기 제 1 및 제 2 비트 라인들 사이의 전압차를 감지하는 감지 증폭기 및;
    상기 감지 증폭기가 활성화되기 이전에 상기 제 1 및 제 2 비트 라인들의 전압들을 증가시키는 수단을 포함하며,
    상기 수단은 제 1 플레이트 라인에 연결된 제 1 전극을 갖는 제 1 커패시터와; 상기 제 1 비트 라인과 상기 제 1 커패시터의 제 2 전극 사이에 형성된 전류 통로 및, 제 1 워드 라인에 연결된 게이트를 갖는 제 1 트랜지스터와; 제 2 플레이트 라인에 연결된 제 1 전극을 갖는 제 2 커패시터 및; 상기 제 2 비트 라인과 상기 제 2 커패시터의 제 2 전극 사이에 형성된 전류 통로 및, 제 2 워드 라인에 연결된 게이트를 갖는 제 2 트랜지스터로 구성되는 랜덤 액세스 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀은 강유전 커패시터를 포함하는 랜덤 액세스 메모리 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 커패시터들 각각은 강유전 커패시터와 선형 커패시터 중 어느 하나를 포함하는 랜덤 액세스 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 워드 라인들은 감지 동작 동안 동시에 활성화되는 랜덤 액세스 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 플레이트 라인들은 상기 제 1 및 제 2 워드 라인들의 활성화 동안 동시에 활성화되는 랜덤 액세스 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 2 비트 라인에 연결되며, 상기 제 2 비트 라인으로 기준 전압을 공급하는 레퍼런스 셀을 부가적으로 포함하는 랜덤 액세스 메모리 장치.
  8. 제 4 항에 있어서,
    상기 제 1 및 제 2 커패시터들이 상기 강유전 커패시터로 구성될 때, 상기 제 1 및 제 2 워드 라인들이 비활성화된 후 대응하는 NMOS 트랜지스터들을 통해 상기 제 1 및 제 2 커패시터들의 제 2 전극들로 펄스 신호가 인가되며, 그 결과 상기 제 1 및 제 2 커패시터들이 초기 도메인으로 분극되는 랜덤 액세스 메모리 장치.
  9. 복수 개의 제 1 워드 라인들, 복수 개의 제 1 비트 라인들, 그리고 상기 제 1 워드 라인들과 상기 제 1 비트 라인들의 매트릭스 형태로 배열된 복수 개의 제 1 메모리 셀들을 갖는 제 1 메모리 셀 어레이와;
    상기 제 1 비트 라인들에 각각 대응하는 복수 개의 제 2 비트 라인들과;
    제 1 레퍼런스 워드 라인에 공통 연결된 복수 개의 메모리 셀들을 가지며, 상기 제 2 비트 라인들로 각각 공급될 제 1 기준 전압들을 발생하는 제 1 레퍼런스 셀 어레이와;
    외부로부터의 어드레스 신호들에 응답해서 선택될 메모리 셀에 관련된 제 1 워드 라인과 상기 제 1 레퍼런스 워드 라인을 선택하는 행 디코더 회로와;
    상기 제 1 및 제 2 비트 라인들에 연결되며, 대응하는 제 1 및 제 2 비트 라인들 사이의 전압차를 감지하는 감지 증폭기 회로 및;
    상기 감지 증폭기 회로가 감지 동작을 수행하기 이전에 상기 제 1 및 제 2 비트 라인들으로 동일한 양의 전하들을 공급하는 전하 덤핑 회로를 포함하는 랜덤 액세스 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 2 비트 라인들에 연결되며, 복수 개의 제 2 워드 라인들 및, 상기 제 2 비트 라인들과 상기 제 2 워드 라인들의 매트릭스 형태로 배열된 복수 개의 제 2 메모리 셀들을 갖는 제 2 메모리 셀 어레이 및;
    상기 제 1 비트 라인들에 연결되며, 제 2 레퍼런스 워드 라인에 공통으로 연결된 복수 개의 제 2 레퍼런스 셀들을 갖고, 상기 제 1 비트 라인들로 각각 공급될 제 2 레퍼런스 전압들을 발생하는 제 2 레퍼런스 셀 어레이를 부가적으로 포함하는 랜덤 액세스 메모리 장치.
  11. 제 10 항에 있어서,
    상기 전하 덤핑 회로는 상기 제 1 비트 라인들에 연결된 제 1 전하 덤핑부와 제 2 비트 라인들에 연결된 제 2 전하 덤핑부를 포함하는 랜덤 액세스 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 1 전하 덤핑부는 상기 제 1 비트 라인들에 대응하는 복수 개의 제 1 커패시터들과 복수 개의 제 1 액세스 트랜지스들을 포함하며,
    상기 제 1 커패시터들 각각은 제 1 플레이트 라인에 연결된 제 1 전극을 가지며, 상기 제 1 액세스 트랜지스터들 각각은 대응하는 제 1 비트 라인과 대응하는 제 1 커패시터의 제 2 전극 사이에 형성된 전류 통로 및, 제 3 워드 라인에 연결된게이트를 갖는 랜덤 액세스 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제 2 전하 덤핑부는 상기 제 2 비트 라인들에 대응하는 복수 개의 제 2 커패시터들과 복수 개의 제 2 액세스 트랜지스들을 포함하며,
    상기 제 2 커패시터들 각각은 제 2 플레이트 라인에 연결된 제 1 전극을 가지며, 상기 제 2 액세스 트랜지스들 각각은 대응하는 제 2 비트 라인과 대응하는 제 2 커패시터의 제 2 전극 사이에 형성된 전류 통로 및, 제 4 워드 라인에 연결된 게이트를 갖는 랜덤 액세스 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 커패시터들 각각은 강유전체 커패시터를 포함하며, 상기 제 3 및 제 4 워드 라인들이 비활성화된 후 대응하는 NMOS 트랜지스터들을 통해 상기 제 1 및 제 2 커패시터들이 초기 도메인으로 분극되도록 상기 제 1 및 제 2 커패시터들의 제 2 전극들에 펄스 신호가 동시에 인가되는 랜덤 액세스 메모리 장치.
  15. 제 1 비트 라인과;
    제 1 플레이트 라인에 연결된 제 1 전극을 갖는 제 1 강유전 커패시터, 그리고 상기 제 1 비트 라인과 상기 제 1 강유전 커패시터의 제 2 전극 사이에 형성된 전류 통로 및 제 1 워드 라인에 연결된 게이트를 갖는 제 1 트랜지스터를 구비한메모리 셀과;
    상기 제 1 비트 라인에 대응하는 제 2 비트 라인과;
    제 2 플레이트 라인에 연결된 제 1 전극을 갖는 제 2 강유전 커패시터, 그리고 상기 제 2 비트 라인과 상기 제 2 강유전 커패시터의 제 2 전극 사이에 형성된 전류 통로 및 제 2 워드 라인에 연결된 게이트를 갖는 제 2 트랜지스터를 구비한 레퍼런스 셀과;
    상기 제 1 및 제 2 비트 라인들에 연결되며, 상기 제 1 및 제 2 비트 라인들 사이의 전압차를 감지하는 감지 증폭기와;
    제 3 플레이트 라인에 연결된 제 1 전극을 갖는 제 3 강유전 커패시터와;
    상기 제 1 비트 라인과 상기 제 3 강유전 커패시터의 제 2 전극 사이에 형성된 전류 통로 및, 제 3 워드 라인에 연결된 게이트를 갖는 제 3 트랜지스터와;
    제 4 플레이트 라인에 연결된 제 1 전극을 갖는 제 4 강유전 커패시터 및;
    상기 제 2 비트 라인과 상기 제 4 강유전 커패시터의 제 2 전극 사이에 형성된 전류 통로 및, 제 4 워드 라인에 연결된 게이트를 갖는 제 4 트랜지스터를 포함하는 강유전체 랜덤 액세스 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제 3 및 제 4 워드 라인들이 비활성화된 후 대응하는 NMOS 트랜지스터들을 통해 상기 제 3 및 제 4 강유전 커패시터들의 제 2 전극들으로 펄스 신호가 인가되며, 그 결과 상기 제 3 및 제 4 강유전 커패시터들이 초기 도메인으로 분극되는 강유전체 랜덤 액세스 메모리 장치.
  17. 비트 라인, 워드 라인, 상기 비트 라인과 워드 라인의 교차 영역에 배열된 메모리 셀, 레퍼런스 비트 라인, 레퍼런스 워드 라인, 그리고 상기 레퍼런스 워드 라인과 상기 레퍼런스 비트 라인의 교차 영역에 배열된 레퍼런스 셀을 포함하는 강유전체 랜덤 액세스 메모리 장치의 읽기 방법에 있어서:
    상기 비트 라인과 상기 레퍼런스 비트 라인에 각각 전기적으로 연결되도록 상기 메모리 셀 및 상기 레퍼런스 셀을 활성화시키는 단계와;
    상기 비트 라인의 전압과 상기 레퍼런스 비트 라인의 전압이 증가되도록 상기 비트 라인과 상기 레퍼런스 비트 라인으로 동일한 양의 전하들을 공급하는 단계 및;
    상기 비트 라인과 상기 레퍼런스 비트 라인 사이의 전압차를 감지하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제 17 항에 있어서,
    상기 랜덤 액세스 메모리 장치는 제 1 및 제 2 비트 라인들로 동일한 양의 전하들을 공급하기 위한 회로를 포함하며, 상기 회로는 제 1 플레이트 라인에 연결된 제 1 전극을 갖는 제 1 커패시터와; 상기 제 1 비트 라인과 상기 제 1 커패시터의 제 2 전극 사이에 형성된 전류 통로 및, 제 3 워드 라인에 연결된 게이트를 갖는 제 1 트랜지스터와; 제 2 플레이트 라인에 연결된 제 1 전극을 갖는 제 2 커패시터 및; 상기 제 2 비트 라인과 상기 제 2 커패시터의 제 2 전극 사이에 형성된 전류 통로 및, 제 4 워드 라인에 연결된 게이트를 갖는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 방법.
  19. 제 18 항에 있어서,
    상기 제 1 및 제 2 커패시터들 각각은 강유전 커패시터를 포함하며, 상기 제 3 및 제 4 워드 라인들이 비활성화된 후 대응하는 NMOS 트랜지스터들을 통해 상기 제 1 및 제 2 커패시터들이 초기 도메인으로 분극되도록 상기 제 1 및 제 2 커패시터들의 제 2 전극들에 펄스 신호가 동시에 인가되는 것을 특징으로 하는 방법.
  20. 제 18 항에 있어서,
    상기 제 1 및 제 2 커패시터들 각각은 선형 커패시터를 포함하는 것을 특징으로 방법.
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