KR100519535B1 - 데이터 센싱 회로 - Google Patents

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KR100519535B1
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Abstract

본 발명은 데이터 센싱 회로에 관한 것으로, 선택된 메모리 셀에 접속된 비트라인을 통해 흐르는 전류의 량과 기준 메모리 셀에 접속된 비트라인을 통해 흐르는 전류의 량을 감지 및 비교하기 위한 센스앰프와, 선택된 메모리 셀에 접속된 비트라인에 동작전원의 변화에 따른 보상 전류를 공급하기 위한 독출마진 보상회로를 포함하여 이루어진다.

Description

데이터 센싱 회로 {Data sensing circuit}
본 발명은 데이터 센싱 회로에 관한 것으로, 특히, 동작전원의 레벨이 변화되어도 안정된 독출 마진(Read margin)을 갖는 플래쉬 메모리 소자의 데이터 센싱 회로에 관한 것이다.
일반적으로 플래쉬 메모리 소자는 워드라인과 비트라인간에 다수의 메모리 셀이 매트릭스 방식으로 접속된 메모리 셀 어레이와, 메모리 셀 어레이의 각 메모리 셀에 정보를 저장하거나 저장된 정보를 독출하기 위한 여러 가지의 주변 회로로 이루어진다.
메모리 셀에 정보를 저장하기 위해서는 워드라인과 비트라인을 통해 해당 메모리 셀의 게이트와 드레인에 프로그램 바이어스 전압을 각각 인가하여 문턱전압이 일정 레벨 이상으로 상승되도록 하며, 저장된 정보를 독출하기 위해서는 워드라인과 비트라인을 통해 해당 메모리 셀의 게이트와 드레인에 독출 바이어스 전압을 각각 인가한 상태에서 비트라인을 통해 흐르는 전류의 량을 센싱 회로를 이용하여 감지한다.
이러한 데이터 센싱 회로는 메모리 셀의 비트라인을 통해 흐르는 전류의 량과 기준(Reference) 메모리 셀의 비트라인을 통해 흐르는 전류의 량이 센스앰프(Sense amplifier)를 통해 감지 및 비교되도록 구성되며, 센스앰프의 로드(Load) 전류의 비율은 1 : 1로 유지되도록 하여 동작전원의 변화에 의해 야기되는 전류의 변화(dIM 및 dIR)가 선택된 비트라인과 기준 비트라인의 로드들에 로드 전류의 비율 1 : 1로 영향을 미치도록 하므로써 동작전원의 변화에 따른 독출 마진의 변화가 발생되지 않도록 한다.
독출시 센스앰프가 높은 독출마진을 갖도록 하기 위해서는 기준 메모리 셀의 문턱전압이 프로그램된 메모리 셀이 가지는 문턱전압과 소거된 메모리 셀이 가지는 문턱전압의 중간 레벨로 유지되어야 한다.
그러나 이렇게 설정된 기준 메모리 셀의 문턱전압은 낮은 동작전원에서 비트라인 센싱에 필요한 셀 전류를 확보하기에는 높은 값이기 때문에 기준 메모리 셀의 문턱전압을 감소시켜 센싱에 필요한 셀 전류를 확보하는 대신 센스앰프의 로드 전류의 비율을 1 : N(N은 2 이상의 정수)으로 설정하게 되는데, 이 경우 로드 전류의 비율이 센싱하려는 전류(IM 및 IR)에 대해서만 적용되어야 하나, 동작전원의 변화에 의한 셀전류의 변화량(dIM 및 dIR)에도 영향을 미쳐 독출 마진이 감소된다. 도 3의 선(A)는 동작전원의 변화에 따른 게이트 전압의 변화로 인한 독출마진의 변화를 나타낸다.
따라서 본 발명은 센스앰프의 로드 전류의 비율의 차이에 의한 전류의 변화가 보상되도록 센싱하려는 전류에 대해서는 로드 전류의 비율이 1 : N으로 동작하게 하면서 동작전원의 변화에 의해 발생되는 전류의 변화량에 대해서는 로드 전류의 비율이 1 : 1로 동작하도록 하므로써 상기한 단점을 해소할 수 있는 데이터 센싱 회로를 제공하는 데 그 목적이 있다.
본 발명에 따른 데이터 센싱 회로는 선택된 메모리 셀에 접속된 비트라인을 통해 흐르는 전류의 량과 기준 메모리 셀에 접속된 비트라인을 통해 흐르는 전류의 량을 감지 및 비교하기 위한 센스앰프와, 선택된 메모리 셀에 접속된 비트라인에 동작전원의 변화에 따른 보상 전류를 공급하기 위한 독출마진 보상회로를 포함하여 이루어진다.
그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 데이터 센싱 회로를 설명하기 위한 회로도이다.
비트라인(BL)에는 독출하고자 하는 메모리 셀(MC)이 접속되고, 비트라인(BLB)에는 기준 메모리 셀(RC)이 접속된다. 상기 비트라인(BL 및 BLB)과 메모리 셀(MC 및 RC)의 접속은 컬럼 어드레스 디코더(도시않됨)로부터 출력되는 어드레스 신호(YSEL 및 RSEL)에 의해 동작되는 스위칭 수단(S1 및 S2)을 통해 이루어진다.
또한, 상기 비트라인(BL)에는 동작전원(Vcc)의 변화에 따른 메모리 셀(MC)의 비트라인(BL)을 통해 흐르는 전류의 변화를 보상하기 위한 독출마진 보상회로(2)가 접속되는데, 상기 독출마진 보상회로(2)는 동작전원(Vcc)을 각각 공급받는 P형 MOS 트랜지스터(P0 및 P1)로 이루어진 전류미러(3)와, 상기 전류미러(3)의 제 1 출력인 노드(K1) 및 접지간에 접속된 메모리 셀(C)로 이루어지며, 상기 전류미러(3)의 제 2 출력인 제 2 노드(K2)는 상기 비트라인(BL)에 접속된다.
한편, 상기와 같이 이루어진 센싱 회로의 각 비트라인(BL 및 BLB)에는 바이어스 회로(3)에 의해 동작되는 N형 MOS 트랜지스터(N1 및 N2)가 직렬 접속되며, 상기 노드(K1) 및 메모리 셀(C)간에도 바이어스 회로(4)에 의해 동작되는 N형 MOS 트랜지스터(N3)가 직렬 접속된다.
상기 어드레스 신호(YSEL 및 RSEL)의 입력에 따라 상기 메모리 셀(MC 및 RC)이 상기 비트라인(BL 및 BLB)에 접속되면 상기 비트라인(BL 및 BLB)에 동작전원(Vcc)이 인가되는 한편, 메모리 셀(MC)과 기준 메모리 셀(RC)의 콘트롤 게이트에는 게이트 전압(VG)이 인가되는데, 이때, 상기 비트라인(BL 및 BLB)을 통해 흐르는 전류가 상기 센스앰프(1)에 의해 감지 및 비교된다.
상기와 같이 본 발명은 독출마진 보상회로(2)가 구비된 센싱 회로를 제공한다.
센싱하려는 전류 즉, 메모리 셀(MC)과 기준 메모리 셀(RC)을 통해 흐르는 전류(IM 및 IR)에 대해서는 로드 전류의 비율(즉, 상기 비트라인(BL 및 BLB)을 통하여 상기 메모리 셀(MC 및 RC)에 흐르는 전류들의 비율)이 1 : N으로 동작하면서 동작전원의 변화에 의해 발생되는 전류의 변화량(dIM 및 dIR)에 대해서는 로드 전류의 비율이 1 : 1로 동작하게 하기 위해서는 선택된 비트라인에 추가전류(I1)를 (N-1)/N*dIR만큼 공급하면 된다.
종래의 센싱 회로에서 동작전원의 변화가 발생될 경우 선택된 메모리 셀에 접속된 비트라인의 전류(IM)와 기준 메모리 셀에 접속된 비트라인의 전류(IR)는 각각 IM+dIM 및 IR+dIR이 되었다. 따라서 로드 전류의 비율이 1 : N인 경우 비트라인 전류(IM)와 비트라인 전류(IR)는 로드 전류의 비율을 1 : 1/N로, 전류의 변화량(dIM 및 dIR)도 로드 전류의 비율을 1 : 1/N로 발생시킨다.
그러나 본 발명은 독출마진 보상회로(2)에 의해 전류의 변화량(dIM 및 dIR)에 의해 발생되는 로드 전류의 비율이 1 : 1로 되도록 하여 (N-1)/N*dIR만큼의 추가 전류(I1)가 선택된 비트라인(BL)을 통해 흐르도록 한다.
상기 독출마진 보상회로(2)의 메모리 셀(C)을 통해 흐르는 전류가 전류의 변화량(dIR)과 같을 경우 상기 트랜지스터(P0)를 통해 흐르는 전류(I0)는 전류의 변화량(dIR)과 같아지므로 트랜지스터(P0)와 트랜지스터(P1)의 크기를 조절하면 추가 전류(I1)를 (N-1)/N*dIR로 설정할 수 있다.
여기서, 상기 트랜지스터(P0 및 P1)의 크기(폭: W0, W1, 길이: L0, L1)는 다음과 같이 결정된다.
전류(I1)=(N-1)/N*dIR이고, 전류(I0)=dIR이므로 I1/I0=(N-1)/N이 되고, 따라서 L0=L1이라 할 경우 W1/W0=(N-1)/N으로 결정된다.
또한, 상기 독출마진 보상회로(2)의 메모리 셀(C)을 통해 흐르는 전류가 전류의 변화량(dIR)이 되도록 하기 위해서는 메모리 셀(C)의 문턱전압(Vt)을 도 2와 같이 설정한다. 즉, 기준 메모리 셀(RC)과 전류(IR)만큼의 차를 갖도록 문턱전압(Vt)을 설정한다.
본 발명의 실시예에 따르면 상기 독출마진 보상회로(2)는 상기와 같이 동작전원(Vcc)과 센스앰프(1)의 입력단자 사이에 병렬로 연결되지만, 필요에 따라 상기 센스앰프(1)의 입력단자 및 메모리 셀(MC)사이에 병렬로 연결될 수 있다.
참고적으로, 도 3은 본 발명에 따른 센싱 회로를 이용하는 경우 독출시 독출마진이 일정하게 유지되는 효과를 도시하는데, 선(B)는 본 발명이 적용된 경우이며, 선(C) 및 선(D)는 각각 프로그램 검증시와 소거 검증시의 문턱전압을 도시한다.
상술한 바와 같이 본 발명은 센스앰프의 로드 전류의 비율의 차이에 의한 전류의 변화가 보상되도록 선택된 비트라인에 보상회로를 연결한다. 따라서 센싱하려는 전류에 대해서는 로드 전류의 비율이 1 : N으로 동작하게 하면서 동작전원의 변화에 의해 발생되는 전류의 변화량에 대해서는 로드 전류의 비율이 1 : 1로 동작되어 독출 동작시 동작전원의 변화가 발생되더라도 일정한 독출마진이 유지되고, 이에 따라 소자의 신뢰성이 향상된다.
도 1은 본 발명에 따른 데이터 센싱 회로를 설명하기 위한 회로도.
도 2는 게이트 전압의 변화에 따른 드레인 전류의 변화를 설명하기 위한 그래프도.
도 3은 동작전원의 변화에 따른 독출마진의 변화를 도시한 그래프도.
<도면의 주요 부분에 대한 부호의 설명>
1: 센스앰프 2: 독출마진 보상회로
3: 전류미러 4: 바이어스 회로

Claims (5)

  1. 선택된 메모리 셀에 접속된 비트라인을 통해 흐르는 전류의 량과 기준 메모리 셀에 접속된 비트라인을 통해 흐르는 전류의 량을 감지 및 비교하기 위한 센스앰프와,
    상기 선택된 메모리 셀에 접속된 비트라인에 동작전원의 변화에 따른 보상 전류를 공급하기 위한 독출마진 보상회로를 포함하여 이루어진 것을 특징으로 하는 데이터 센싱 회로.
  2. 제 1 항에 있어서,
    상기 독출마진 보상회로는 동작전원을 각각 공급받으며, 전류미러로 동작되도록 구성된 제 1 및 제 2 P형 MOS 트랜지스터와,
    상기 제 1 P형 MOS 트랜지스터에 접속되며, 바이어스 회로에 의해 동작되는 N형 MOS 트랜지스터와,
    상기 N형 MOS 트랜지스터 및 접지간에 접속된 메모리 셀을 포함하여 이루어진 것을 특징으로 하는 데이터 센싱 회로.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 P형 MOS 트랜지스터의 크기(폭)은 트랜지스터의 길이가 같은 경우 하기의 수학식 1에 의해 결정되는 것을 특징으로 하는 데이터 센싱 회로.
    [수학식 1]
    W1/W0=(N-1)/N
    여기서, N은 2 이상의 정수, W0는 상기 제1 P형 MOS 트랜지스터의 폭, W1은 상기 제2 P형 MOS 트랜지스터의 폭
  4. 제 1 항에 있어서,
    상기 독출마진 보상회로는 동작전원 및 상기 선택된 메모리 셀에 접속된 비트라인에 연결된 센스앰프의 입력단자간에 병렬 접속된 것을 특징으로 하는 데이터 센싱 회로.
  5. 제 1 항에 있어서,
    상기 독출마진 보상회로는 상기 선택된 메모리 셀에 접속된 비트라인에 연결된 센스앰프의 입력단자 및 상기 선택된 메모리 셀간에 병렬 접속된 것을 특징으로 하는 데이터 센싱 회로.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990076161A (ko) * 1998-03-28 1999-10-15 김영환 플래쉬 메모리 장치의 센스 앰프 회로
KR20000044913A (ko) * 1998-12-30 2000-07-15 김영환 센스앰프 회로
US6147896A (en) * 1998-11-26 2000-11-14 Electronics And Telecommunications Research Institute Nonvolatile ferroelectric memory using selective reference cell
KR20010011483A (ko) * 1999-07-28 2001-02-15 윤종용 불휘발성 강유전체 랜덤 액세스 메모리 장치 및 그것의 데이터읽기 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990076161A (ko) * 1998-03-28 1999-10-15 김영환 플래쉬 메모리 장치의 센스 앰프 회로
US6147896A (en) * 1998-11-26 2000-11-14 Electronics And Telecommunications Research Institute Nonvolatile ferroelectric memory using selective reference cell
KR20000044913A (ko) * 1998-12-30 2000-07-15 김영환 센스앰프 회로
KR20010011483A (ko) * 1999-07-28 2001-02-15 윤종용 불휘발성 강유전체 랜덤 액세스 메모리 장치 및 그것의 데이터읽기 방법

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