KR100224134B1 - 비휘발성 반도체 메모리장치 및 그 데이터 기입 방법 - Google Patents

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Abstract

전계 효과 트랜지스터의 내전압을 초과하면서 공급되는 기입 전원 전압을 갖는 불휘발성 반도체 메모리 장치에 있어서, 본 발명의 목적은 불휘발성 반도체 메모리 장치를 구성하는 전계 효과 트랜지스터의 종류를 감소시켜 제조 비용을 줄이는 것이다. 불휘발성 반도체 메모리 장치는, 기입 데이터 라인(114)의 신호에 따라서 칼럼 디코더(117)의 출력에 의하여 지정된 비트 라인에 비트 라인과 기입 부하와의 접속을 제어하는 제어하는 기입 회로(125)와, 기입 전원 전압을 감소시켜 상기 메모리 셀 어레이의 셀 기입 전압을 설정하는 바이어스 전압을 출력하는 바이어스 회로(118)의 출력을 게이트 전극에서 수신하고 셀 기입 전압 라인(105)으로 셀 기입 전압을 출력하는 N 형 트랜지스터(102)와, N 형 트랜지스터(102)와는 상보형인 P형 트랜지스터는 메모리 셀 어레이의 비트 라인과 셀 기입 셀 전압 라인(105)사이에 연결된다.

Description

비휘발성 반도체 메모리장치 및 그 데이터 기입 방법
제1도는 종래의 비휘발성 반도체 메모리장치의 기입회로를 도시하는 회로도.
제2도는 제1도에 도시된 기입 N 형 전계효과 트랜지스터(402)의 출력특성을 도시하는 도면.
제3도는 본 발명의 비휘발성 반도체 메모리장치의 기입회로의 주변부를 도시하는 회로도.
제4도는 제3도에 도시된 기입 P 형 트랜지스터 (104)의 출력특성을 도시하는 도면.
제5도는 본 발명의 비휘발성 반도체 메모리장치의 기입회로 주변부의 제 2실시예를 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 간단한 설명
121, 118 : 바이어스 회로 117 : 칼럼 디코더
125, 126 : 기입회로
본 발명은 비휘발성 반도체 메모리장치에 관한 것으로, 특히 상보형 전계효과 트랜지스터를 포함하는 비휘발성 반도체 메모리장치에 관한 것이다.
이러한 종류의 비휘발성 반도체 메모리장치는 정보를 전기적으로 기입할 수 있는 비휘발성 반도체 메모리장치로서 사용되어 왔으며, 비휘발성 반도체 메모리장치는 플로우팅 게이트 및 제어 게이트를 구비하며 메모리 데이터를 전기적으로 기입 할 수 있는 트랜지스터 (이하, 메모리 트랜지스터라 함)를 사용한다. 최근에는, 소위 플래쉬 메모리와 같은 일부 비휘발성 반도체 메모리장치는 정보를 전기적으로 기입 및 삭제할 수 있다. 예를 들면, 제1도는 일본 특개평 제 94098/1990 호 공보에 개시된 비휘발성 반도체 메모리장치에 사용된 기입회로의 회로도이다.
제1도에 도시된 비휘발성 메모리장치는, 메모리 셀로서 플로우팅 및 제어 게이트를 갖는 메모리 트랜지스터를 구비하는 메모리셀 어레이(413), 메모리셀 어레이의 워드라인 및 비트라인 (419 내지 421, 411 및 412)에 대한 선택 신호를 출력하는 로우(rodw) 및 칼럼 (column) 디코더 (423, 417)로부터의 출력에 의하여 지정되는 비트라인에 기입 부하를 접속시키는 기입회로(422), 및 메모리 셀의 셀기입 전압을 설정하기 위하여 기입 전원전압을 감소시킴으로써 얻어진 바이어스 전압을 출력하는 정전압발생 회로 (424)를 구비한다.
또한, 비휘발성 반도체 메모리장치에 대한 기입 전원전압이 기입전원(401)에 공급된다. 일반적으로, 기입전원의 전압은 약 10V이다. 정전압발생 회로(424)는 기입전원 (401)과 정규 전원 (410) 사이에 배치되어 직렬로 접속된 P 형 MOS 트랜지스터 ((408,409) (이하, P 형 트랜지스터라 함)를 구비한다. P 형 트랜지스터의 게이트 및 드레인 전극은 각각 다이오드 접속 (diode-connected) 된다. 다이오드 접속된 트랜지스터의 중간 접속 노드는 바이어스 전압라인 (403)으로 바이어스 전압을 출력한다. 메모리 트랜지스터의 기입 특성에 의하여 바이어스 전압이 결정된다.
기입 회로 (422)는 기입제어 회로 (418), 기입 N 형 MOS 트랜지스터 (이하, N 형 트랜지스터라 함) (402), 및 칼럼 선택기로서 작용하는 N 형 트랜지스터 (404 내지 405)를 구비한다. 기입제어 회로 (418)는 P 형 트랜지스터 (406)와 N 형 트랜지스터 (407)로 구성된 인버터 (inverter)로 이루어지며, 기입 데이터라인 (414)으로부터의 신호를 바이어스 전압라인 (403)으로부터 공급된 바이어스 전압 레벨까지 증폭시킨다.
게이트전극이 기입제어 회로 (418)로부터의 출력을 수신하는 기입 N 형 트랜지스터 (402)는 , 기입 전원 (401)에 접속된 드레인전극 및 N 형 트랜지스터 (404,405)의 드레인전극에 접속된 소오스전극을 가진다. 칼럼 선택기로서 작용하는 N 형 트랜지스터 (404,405)의 각 게이트전극은 칼럼 디코더 (417)의 대응 출력 (415,416)에 접속되며, N 형 트랜지스터 (404, 405)의 소오스전극은 대응하는 비트라인 (411,412)에 접속된다.
메모리셀 어레이 (413)에서, 워드라인 (419 내지 421)은 로우 디코더 (423)의 대응 출력에 접속된다.
제2도는 기입 N 형 트랜지스터 (402)의 소오스전극의 출력특성을 도시한다. 제2도에서, 바이어스 전압라인 (403)으로부터 공급된 바이어스 전압을 임계 전압 (Vth) 만큼 감소시켜 얻은 출력 전압 (Vbd) (백 게이트 전압 인가시에) 에서 출력 전류는 0 이다.
메모리셀 트랜지스터의 드레인 영역 부근에 핫 캐리어를 발생시켜 기입 동작을 수행하는 메모리셀에 있어서, 5 내지 6V의 셀 기입전압이 드레인전극에 접속된 비트라인에 인가되어야 하며, 제 2 도에 도시된 출력 특성 곡선에서 출력 전류가 0 이 되는 출력 전압 (Vbd)이 셀 기입전압 (Vbd)으로 이용된다.
셀 기입전압 (Vbd))을 6V로 설정하면, 메모리 트랜지스터의 임계전압 (Vth)이 2V 인 경우에 바이어스 전압은 8V가 되어야 한다. 일반적으로 사용되는 MOS 트랜지스터의 최대 동작 전압은 6V이며, 따라서 메모리 트랜지스터를 8V에서 동작시키기 위해서는 두꺼운 게이트 산화막을 갖는 고내전압 MOS 트랜지스터를 사용해야 한다. 제 2 도의 출력 특성 곡선은 일정한 바이어스 전압에서 기입 N 형 트랜지스터 (402)가 동작할 때의 특성을 도시하는데, 여기에서 메모리 트랜지스터의 채널 폭과 채널 길이의 설계에 의하여 곡선의 기울기가 최적으로 설정될 수 있다.
이하에서, 종래의 비휘발성 반도체 메모리장치의 기입 동작을 설명한다.
기입 데이터라인(144) 상의 신호가 로우 레벨에 있으면, 기입제어 회로(418)의 출력은 바이어스 전압라인 (403)으로부터 공급된 바이어스 전압이 되며, 기입 N 형 트랜지스터 (402)의 게이트 전압으로 공급된다. 동시에, 칼럼 디코더 (417)의 출력 (415,416)에 의한 어드레스라인 신호에 응답하여 칼럼 선택기로서 작용하는 N 형 트랜지스터 (404) 또는 N 형 트랜지스터 (402)는 워드라인 및 비트라인에 의하여 선택된 메모리셀에 대한 기입 부하로서 작용한다.
이때, 메머리셀에 셀 기입전압 (Vbd)을 출력하기 위하여 소정의 비트라인이 필요하다. 또한, 메모리셀의 기입전류로는 약 500㎂의 전류가 필요하다. 상기 셀 기입전압과 기입전류의 조건을 만족시키기 위하여는, 칼럼 선택기로서 작용하는 N 형 트랜지스터 (404,405)의 채널 폭이 충분히 커야하며, N 형 트랜지스터 (404,405)의 게이트 전압은 셀 기입전압 (Vbd)에 비해 충분히 커야한다. 따라서, 칼럼 선택기로서 작용하는 N 형 트랜지스터 (404,405) 및 트랜지스터 (404,405)를 위한 구동회로로는 기입시에 요구되는 고전압에 견딜 수 있는 고 내전압 트랜지스터를 사용해야 한다.
기입 데이터라인 (414) 상의 신호가 하이 레벨에 있으면, 기입제어 회로 (418)의 출력은 0V이다. 따라서, 트랜지스터 (402)의 게이트 전압으로서 기입 N 형 트랜지스터 (402)의 게이트에는 0V가 공급되며, 따라서, 셀 기입전압 (Vbd)은 워드라인 및 비트라인에 의하여 선택된 메로리셀에 인가되지 않는다. 그러나, 기입전원 (401)으로부터의 전압이 기입 N 형이 트랜지스터 (402)의 드레인에 인가되기 때문에, 기입 N 형 트랜지스터 (402)의 게이트 및 드레인전극 사이에는 고전압이 인가된다. 따라서, 기입 N 형 트랜지스터 (402)에는 고내전압 트랜지스터가 사용되어야 한다.
일반적으로, 게이트 절연막을 갖는 트랜지스터의 절연막의 신뢰성을 유지하기 위하여, 고유 절연 내전압의 값 (진성 내전압의 값)보다 충분히 낮은 전압에서 트랜지스터를 동작시켜야 한다. 상기 내전압 값은 게이트 절연막에 인가된 전계의 값에 기초한다. MOS 트랜지스터에 사용된 실리콘 산화막에 관하여, 4 내지 5 MeV/cm보다 작은 전계가 게이트 산화막에 인가되어야 MOS 트랜지스터가 동작한다는 것이 알려져 있다. MOS 트랜지스터에서, 소오스, 드레인, 기판 및 게이트간에 인가된 전압이 게이트 산화막에 인가되는 전계를 결정한다.
이러한 종래의 비휘발성 반도체 메모리장치에 있어서, 메모리셀의 셀기입전압으로서 단일 반도체 기판상에 약 10V의 고전압이 사용되어야 하였다. 이런 이유로, 정규 전원전압인 5V에서 동작하는 N 및 P형 트랜지스터에 충분한 신뢰성을 보장하기 어려웠으며, 따라서 두꺼운 게이트 절연막을 갖는 또다른 N 및 P형 트랜지스터를 동일한 반도체 기판상에 형성시켜야 했다. 따라서, 이러한 트랜지스터 때문에 추가적인 공정이 필요하게 되었으며, 따라서 메모리장치를 저가로 제조하기 어려웠다. 또한, 다른 두께의 게이트 절연막을 갖는 복수개의 트랜지스터를 배치하기 위한 레이 아웃이 필요하게 되어 설계 작업이 복잡하였다.
본 발명의 목적은 비휘발성 반도체 메모리장치를 구성하는 트랜지스터의 종류를 줄이고, 전계효과 트랜지스터의 내전압을 초과하는 전압을 공급하는 기입전원을 구비하는 비휘발성 반도체 메모리장치의 저가 생산을 달성하는 것이다.
본 발명의 다른 목적은, 메모리셀로서 전기적으로 데이터를 기입할 수 있는 복수의 트랜지스터로 이루어진 메모리셀 어레이; 어드레스 신호를 디코딩(decoding)하여 상기 메모리셀 어레이의 워드라인 및 비트라인에 대한 선택 신호를 출력하는 로우 및 칼럼 디코더로부터의 출력에 의하여 지정된 비트라인으로의 기입부하의 접속을 기입데이터 입력신호에 반응하여 제어하는 기입회로; 및 기입 전원전압을 낮춤으로써 메모리셀 어레이의 셀 기입전압을 설정하기 위한 바이어스 전압을 출력하는 바이어스 회로를 구비하는 비휘발성 반도체 메모리장치를 제공하는 것으로, 이러한 비휘발성 반도체장치는, 그 게이트전극에서 상기 바이어스 회로로부터의 출력신호를 수신하고 상기 셀 기입전압을 그 소오스전극에 접속된 셀기입 전압라인으로 출력하는 전계효과 트랜지스터(102, 302) 및 상기 셀기입 전압라인 및 상기 메모리셀 어레이의 비트라인 사이에 설치된 상기 기입부하인 상기 트랜지스터(102, 302)와 상보적 도전형인 전계효과 트랜지스터(104, 304)를 더 구비한다.
본 발명의 바람직한 실시예는, 기입부하가 상기 기입데이터 입력신호의 논리곱에 반응하여 온/오프(ON/OFF)되는 전계효과 트랜지스트로 이루어지는 비휘발성 반도체 메모리장치이다.
본 발명의 다른 바람직한 실시예는, 상기 기입부하가 칼럼 디코더로부터의 출력신호 및 상기 기입데이터 입력신호에 반응하여 개별적으로 온/오프되는 직렬로 접속된 두개의 전계효과 트랜지스터인 비휘발성 반도체 메모리장치이다.
본 발명의 또다른 바람직한 실시예는, 두 개의 트랜지스터중의 한 트랜지스터(304)의 온/오프 동작은 상기 기입데이터 입력신호의 출력 신호에 의하여 제어되고 나머지 한 트랜지스터(326)의 온/오프 동작은 칼럼 디코더의 출력신호에 의하여 동일한 방식으로 제어되는 비휘발성 반도체 메모리장치이다.
본 발명의 또다른 목적은, 비휘발성 반도체 메모리장치의 데이터 기입방법을 제공하는 것이다. 비휘발성 반도체 메모리장치의 데이터 기입방법에 있어서, 데이터가 전기적으로 기입되는 트랜지스터를 사용하는 메모리셀 어레이에 데이터를 기입한다.
본 발명은 기입전압을 출력하는 단계, 기입전압보다 낮은 바이어스 전압을 출력하는 단계, 기입데이터 입력 신호와 칼럼 디코더의 칼럼 지정신호에 의하여 비트라인을 선택하는 단계, 및 바이어스 신호를 기입전압에 의하여 선택된 비트라인에 전달하는 단계로 이루어진다.
전술한 비휘발성 반도체 메모리장치의 데이터 기입방법에 있어서, 상기 기입전압을 출력하는 단계는, 드레인전극이 상기 기입 전원전압에 접속되고 게이트전극이 상기 기입 전원전압의 반값에 접속되며 소오스전극이 상기 기입 전원전압을 감소시킴으로써 얻어진 상기 기입전압에 접속되는 N형 전계효과 트랜지스터를 통하여 상기 기입전압을 출력하는 단계를 포함하고, 상기 기입 전원전압보다 작은 상기 제1바이어스 전압을 출력하는 단계는, 상기 기입 전원전압을 감소시킴으로써 얻어지는 상기 제1바이어스 전압을 출력하는 단계를 포함하고, 상기 비트라인을 선택하는 단계는, 상기 칼럼 디코더로부터의 상기 칼럼 지정신호 및 상기 기입데이터 입력신호의 논리곱에 의하여 상기 비트라인을 선택하는 단계를 포함하며, 상기 선택된 비트라인을 상기 기입전압에 접속하는 단계는, 상기 선택된 비트라인에 의하여 상기 P형 전계효과 트랜지스터가 그 게이트전극에서 상기 제2바이어스 전압에 접속되는 경우에만 상기 기입전압을 상기 선택된 비트라인으로 출력하는 단계를 포함하며; 또한, 상기 기입전압을 출력하는 단계는, 드레인전극이 상기 기입 전원전압에 접속되고 게이트전극이 상기 기입 전원전압의 반값에 접속되며 소오스전극이 상기 기입 전원전압을 감소시킴으로써 얻어진 상기 기입전압에 접속되는 N형 전계효과 트랜지스터를 통하여 상기 기입전압을 출력하는 단계를 포함하고, 상기 기입 전원전압보다 작은 상기 제1바이어스 전압을 출력하는 단계는, 상기 기입 전원전압을 감소시킴으로써 얻어진 상기 제1바이어스 전압을 출력하는 단계를 포함한다.
제3도는 본 발명의 비휘발성 반도체 메모리장치의 기입회로 주변부의 제1 실시예를 도시하는 회로도이다.
제1 실시예의 비휘발성 반도체 메모리장치의 기입회로 주변부는, 어드레스 신호에 따라서 메모리셀 어레이의 비트라인에 대한 선택 신호를 출력하는 칼럼 디코더(117), 기입 데이터 라인(114)으로부터의 신호에 따라 칼럼 디코더(117)로부터의 선택 신호에 의해 지정된 비트라인에 대한 기입부하의 접속을 제어하는 기입회로(125), 기입 전원전압을 감소시킴으로써 얻어지며 메모리셀의 셀 기입전압을 설정하기 위한 바이어스 전압을 출력하는 바이어스 회로(118), 바이어스 회로(118)의 출력신호를 게이트전극에서 수신하고 소오스전극에 접속된 셀 기입전압 라인(105)으로 셀 기입전압을 출력하는 N형 트랜지스터(102) 및 메모리셀 어레이의 비트라인과 셀 기입전압 라인(105) 사이에 접속되어 기입부하로서 작용하는 N형 트랜지스터(102) 반대의 도전형인 P형 트랜지스터(104)로 이루어진다.
바이어스 회로(118)는 기입전원(110)에 의하여 동작하며, 직렬로 접속된 저항(119, 120)으로 이루어지고, 그 중간 접속 노드는 바이어스 전압라인(103)에 접속되어 바이어스 전압을 출력한다.
N형 트랜지스터(102)는 바이어스 전압라인(103)에 접속된 게이트전극과 기입전원(101)에 접속된 드레인전극을 가진다. N형 트랜지스터(102)는 기입전원(101)의 공급 전압보다 낮은 셀 기입전압을 소오스전극으로부터 셀 기입전압 라인(105)으로 출력한다.
기입회로(125, 126)는 모든 비트라인에 설치되며, 이 회로(125, 126)는 다음과 같이 구성된다. 이 회로(125, 126)는 셀 기입전압에 따라서 동작한다.
칼럼 디코더(117)의 출력(115)과 기입 데이터(114)를 수신하는 NAND 게이트(113)의 출력은 두개의 인버터를 통하여 P형 트랜지스터(104)의 게이트 단자에 입력된다. 한 인버터는 트랜지스터(107, 108)로 이루어지며, 다른 인버터는 트랜지스터(106, 109)로 이루어진다. P형 트랜지스터(104)는 비트라인(111)에 접속된 드레인전극을 가지며, 메모리셀의 기입특성을 결정한다. 트랜지스터(104, 106, 107)의 소오스전극은 셀 기입전압 라인(105)에 접속되며, N형 트랜지스터(109)의 소오스 전극은 바이어스 전압라인(110)에 접속된다.
바이어스 회로(121)는 직렬로 접속된 P형 트랜지스터(122, 123)와 저항(124)으로 이루어진다. 트랜지스터(122, 123)의 게이트 및 드레인은 접속되어 있으며, 저항(124)의 저항치는 트랜지스터(122, 123)의 등가 저항치보다 더 크다. 바이어스 회로(121)는 셀 기입전압 라인(105)과 상호 동작하여 바이어스 전압을 바이어스 전압라인(110)으로 출력한다.
바이어스 전압은 셀 기입전압을 P형 트랜지스터의 임계 전압(Vtp)의 두 배 만큼 감소시켜 얻는다.
상기 N형 트랜지스터(102), 기입회로(125), 바이어스 회로(118, 121) 및 칼럼 디코더(117)는 메모리셀 어레이가 형성되어 있는 동일한 반도체기판에 배치된다.
이하에서, 제3도를 참조하여 제1 실시예의 비휘발성 반도체 메모리장치의 기입회로 주변부의 동작을 기술하겠다. 제1 실시예의 비휘발성 반도체 메모리장치에 있어서, 10V의 전압이 기입전원(101)에 공급된다.
종래기술에서 설명한 바와 같이, 셀 기입전압은 6V이다. 특히, N형 트랜지스터(102)의 소오스 전압은 6V이다. 백게이트 전압 인가시에 임계 전압(Vth)이 2V라고 하면, 바이어스 회로(118)의 바이어스 전압은 6V+Vth이 되도록 결정된다. 따라서, 바이어스 회로(118)의 바이어스 전압은 8V이다. 따라서, 드레인전극, 소오스전극, 기판 및 게이트전극 사이에는 6V를 초과하는 전압이 인가되지 않는다.
종래 기술에서 기술된 바와 같이, 한 비트당 필요한 기입 전류는 약 500㎂이다. N형 트랜지스터(102)의 소오스전극으로부터 셀 기입전압이 페치(fetch)되고 N형 트랜지스터(102)의 트랜지스터 폭이 적절한 치수로 설정되면, 많은 양의 기입전류가 필요한 경우에도, 기입 동작시에 셀 기입전압의 감소를 충분히 최소화할 수 있다. 또한, N형 트랜지스터가 어드레스 신호와 기입 데이터에 좌우되지 않기 때문에, 각각의 기입회로에 대하여 N형 트랜지스터(102)는 단지 하나의 트랜지스터로 설치된다.
칼럼 디코더(117)의 출력(115)이 하이 레벨이면, 기입회로(125)가 선택되고, 다른 기입회로는 선택되지 않는다. 또한, 기입 데이터 라인(114)의 신호가 하이 레벨이면, NAND 게이트(113)의 출력은 로우 레벨로 되고, 트랜지스터(106, 109)의 게이트 전압은 하이 레벨로 된다. 따라서, P형 트랜지스터(106)는 OFF 되고, N형 트랜지스터(109)는 ON되기 때문에, 바이어스 회로(121)의 출력 전압이 기입 P형 트랜지스터로서 작용하는 P형 트랜지스터(104)의 게이트전극에 인가된다. 따라서, P형 트랜지스터(104)가 ON되어 셀 기입전압을 비트라인으로 출력한다. 따라서, 메모리셀로의 데이터 기입이 수행된다.
기입 데이터라인(114)의 신호가 로우 레벨이면, NAND 게이트(113)의 출력은 하이 레벨로 되고, 트랜지스터(106, 109)의 게이트 전압은 로우 레벨이 된다. 따라서, P형 트랜지스터(106)는 ON 되고, N형 트랜지스터(109)는 OFF 되기 때문에, P형 트랜지스터(104)의 게이트 전압은 하이 레벨로 된다. 따라서, P형 트랜지스터(104)가 OFF 되어 셀 기입전압은 트랜지스터(104)로부터 비트라인으로 인가되지 않는다. 따라서, 메모리셀로의 데이터 기입이 수행되지 않는다.
칼럼 디코더(117)의 출력이 로우 레벨이면, 기입회로(125)는 선택되지 않으며, 다른 기입회로가 선택된다. 이 경우에, 기입회로(125)의 동작은 기입 데이터 라인(114) 신호가 로우 레벨에 있는 경우와 동일하다.
따라서, 이 경우의 기입회로(125)의 동작 설명은 생략한다.
전술한 바와 같이, 기입회로(125, 126)는 셀 기입전압에 따라 동작하므로, 기입회로(125, 126)는 기입전원(101)에 공급된 공급 전압(10V)에 따라 동작하지 않는다.
따라서, 본 실시예의 비휘발성 반도체 메모리장치 전체로서는, 반도체 메모리장치가 기입전원(101)에 공급된 공급 전압(10V)에 의해 동작하며, 제3도에 도시된 N형 트랜지스터(102)를 포함하는 트랜지스터에 있어서, 소오스전극, 드레인전극 및 기판과 게이트전극 사이에는 전원전압을 초과하는 전압은 일반적으로 공급되지 않는다.
논리 게이트(113)와 칼럼 디코더(117)는 셀 기입전압에 의하여 동작한다.
제4도는 본 실시예의 기입 N형 트랜지스터(104)의 출력 특성을 도시한다. 제4도에서, 점선으로 표시된 직선(203)은 제 2도의 기입 N형 트랜지스터의 특성 곡선의 기울기를 나타내며, 이는 P형 트랜지스터(104)의 채널 폭에 따라 설계된다. 또한, 포화 전류(202)의 값은 바이어스 회로(121)의 출력에 의해 결정되며, 전류 제어 함수는 게이트 전압에 의하여 결정된 P형 트랜지스터의 포화 전류에 의하여 표시된다. 횡축상의 출력 전압(201)은 셀 기입전압(Vbd)을 나타낸다.
제5도는 본 발명의 비휘발성 반도체 메모리장치의 기입회로 주변부의 제2 실시예를 도시한다. 제5도에서, 본 실시예의 비휘발성 반도체 메모리장치의 기입회로의 주변부는, 칼럼 디코더(317), 바이어스 회로(318, 321), N형 트랜지스터(302), 기입회로(325)로 이루어진다.
바이어스 회로(318)는 기입전원(301)에 따라 동작한다. 바이어스 회로(318)는 저항(319, 320) 및 상호 접속된 게이트전극 및 드레인전극을 갖는 N형 트랜지스터(329)로 이루어진다. 저항(319)과 바이어스 전압원 역할을 하는 트랜지스터(329)의 중간 접속 노드는 바이어스 전압라인(303)에 접속된다. 이러한 형태로 바이어스 회로(318)가 구성되면, 트랜지스터(329)의 소오스 전압은 셀 기입전압 라인(305)의 전압과 거의 동일하다.
N형 트랜지스터(302)의 드레인전극은 기입전원(301)에 접속되어 있으며, 게이트전극은 바이어스 회로(318)에 의하여 발생된 바이어스 전압을 수신하는 바이어스 전압라인(303)에 접속된다. N형 트랜지스터(302)는 기입 전원전압보다 낮은 셀 기입전압을 기입전원(301)으로부터 셀 기입전압 라인(305)에 공급한다.
기입 회로(325)에는 일단의 비트라인(311 내지 312)이 배치된다. 기입회로(325)는 다음과 같이 구성되며, 셀 기입전압에 따라 동작한다.
이하에서, 기입회로(325)의 내부 구조를 기술한다. 칼럼 디코더(317)의 출력은 칼럼 선택기로서 작용하는 P형 트랜지스터(326, 327)의 게이트전극에 각각 인가된다. 기입 데이터 라인(314)으로부터 신호가 공급되는 인버터(313)의 출력은 두 개의 인버터를 통하여 P형 트랜지스터(304)의 게이트전극에 인가된다. 한 인버터는 트랜지스터(307, 308)로 구성되며, 다른 인버터는 트랜지스터(306, 309)로 구성된다. P형 트랜지스터(304)의 역할은 메모리셀의 기입 특성을 결정하는 것이다. 트랜지스터(304)의 드레인전극은 P형 트랜지스터(326, 327)를 통하여 비트라인(311, 312)에 접속된다. P형 트랜지스터(304)의 게이트전극은 N형 트랜지스터(309)를 통하여 바이어스 회로(321)의 출력라인 역할을 하는 바이어스 전압라인(310)에 접속된다.
바이어스 회로(321)는 정상 전원 전압(328)에 의해 동작되며, 직렬로 접속된 N형 트랜지스터(322, 323)와 저항(324)으로 구성된다. N형 트랜지스터(322, 323)의 게이트전극 및 드레인전극은 각각 상호 접속되어 있으며, 저항(424)은 N형 트랜지스터(322, 323)의 등가 저항보다 크다. 바이어스 회로(321)는 바이어스 전압을 바이어스 전압라인(310)으로 출력하며, 바이어스 전압은 N형 트랜지스터의 임계 전압의 두배정도 만큼 접지전압보다 높다.
상기 N형 트랜지스터(302), 기입회로(325), 바이어스 회로(318), 칼럼 디코더(317)는 메모리셀이 배치된 동일한 반도체 기판에 설치된다.
이하에서, 제 5도를 참조하여 본 실시예의 비휘발성 반도체 메모리장치의 기입회로 주변부의 동작을 기술한다. 본 실시예의 비휘발성 반도체 메모리장치에 있어서, 제1 실시예와 동일하게 10V의 전압이 기입전원(301)에 공급된다.
종래 기술에 기재된 바와 같이, 셀 기입전압은 6V이다. 상술하면, N형 트랜지스터(302)의 소오스 전압은 6V이다. 백게이트 전압인가시에 트랜지스터의 임계 전압(Vth)이 2V이면, 바이어스 회로(318)의 바이어스 전압은 6V+Vth이 되도록 결정되어 8V가 된다. 따라서, N형 트랜지스터(302, 329)의 소오스전극, 드레인전극, 트랜지스터(302, 329)의 기판 및 게이트전극 사이에는 6V를 초과하는 전압이 인가되지 않는다.
칼럼 디코더(317)의 출력(316)이 로우 레벨이면, 칼럼 선택기로서 작용하는 P형 트랜지스터(326)가 선택되고, 다른 P형 트랜지스터는 선택되지 않는다. 또한, 기입 데이터 라인(314)의 신호가 하이 레벨이면, 인버터(313)의 출력은 로우 레벨로 되고, 트랜지스터(306, 309)의 게이트 전압은 하이 레벨이 된다. P형 트랜지스터(306)는 OFF 되고 N형 트랜지스터는 ON 되기 때문에, 바이어스 회로(321)의 출력 전압은 기입 P형 트랜지스터로서 작용하는 P형 트랜지스터(304)의 게이트전극에 인가된다. P형 트랜지스터(304)가 ON되면 셀 기입전압은 칼럼 선택기로서 작용하는 P형 트랜지스터(326)에 의하여 선택된 칼럼 비트라인(311)으로 출력된다. 따라서, 메모리셀로의 데이터 기입이 수행된다.
기입 데이터라인(314)의 신호가 로우 레벨에 있으면, 인버터(313)의 출력은 하이 레벨이 되고, 트랜지스터(306, 309)의 게이트 전압은 로우 레벨이 된다. P형 트랜지스터(306)는 ON 되고 N형 트랜지스터(309)는 OFF 되기 때문에, P형 트랜지스터(304)의 게이트 전압은 하이 레벨로 된다. P형 트랜지스터(304)가 OFF 되면, 셀 기입전압은 칼럼 비트라인(311)으로 출력되지 않는다. 따라서, 메모리셀로의 데이터 기입이 수행되지 않는다.
칼럼 디코더(317)의 출력(315)이 로우 레벨이면, 칼럼 선택기로서 작용하는 P형 트랜지스터(326)는 선택되지 않으며, 다른 P형 트랜지스터(327)가 선택된다. 따라서, 셀 기입전압은 비트라인(311)으로 출력되지 않는다. 메모리셀로의 데이터 기입이 수행되지 않는다.
제5도의 실시예에서, 기입부하로서의 출력 특성은 제4도에 도시된 바와 같은 특성을 갖는다. 그러나, 제4도의 특성 곡선 기울기는 칼럼 선택기로서 작용하는 P형 트랜지스터(326)와 기입 트랜지스터(302)의 특성을 병합하여 얻어진다. 따라서, 제1 실시예에서 얻어지는 기울기와 비교하여 트랜지스터의 폭을 더 크게 하는 것이 바람직하다. 그러나, 복수의 기입회로이 설치는 필요치 않다. 또한, 제4도의 Vbd는 셀 기입전압보다 칼럼 선택기의 소오스 및 드레인전극 간의 전압차이만큼 더 감소된다. 그러나, 감소된 Vbd는 작기 때문에, 감소된 Vbd를 보상하기 위하여 셀 기입전압을 사전에 다소 크게 설정할 수 있다. 제4도이 포화전류치(202)는 바이어스 회로(321)의 출력에 의하여 결정되며, 전류를 제한하는 역할을 한다.
전술한 바와 같이, 기입회로(325)는 셀 기입전압에 의하여 동작하기 때문에, 기입회로(325)는 기입전원(301)에 공급된 공급 전압(10V)에 의하여 동작하지 않는다.
그러므로, 본 실시예의 비휘발성 반도체 메모리장치가 전체로서는 기입전원(301)에 공급된 공급 전압(10V)에 의하여 동작하지만, 제5도에 도시된 N형 ㅡㅌ랜지스터를 포함하는 트랜지스터에서는, 일반적으로 전원전압을 초과하는 전압이 소오스전극, 드레인전극, 기판 및 게이트전극 간에 인가되지 않는다.
인버터(313)와 칼럼 디코더(317)에 인가된 전압을 명확히 도시하지는 않았지만, 인버터(313)와 칼럼 디코더(317)은 셀 기입전압에서 동작하는 것이 바람직하다.
상기 기입회로는 핫 캐리어를 발생시켜 데이터 기입을 수행하는 비휘발성 반도체 메모리셀의 기입회로용으로 널리 사용될 수 있다. 또한, 상기 실시에에서, 적합한 게이트 바이어스를 수신하는 N형 트랜지스터를 사용하는 전압감소 수단을 간단히 기술하였다. 그러나, 본 발명은 상기 실시예에 제한되지 않는다.
상술한 바와 같이, 본 발명의 비휘발성 반도체 메모리장치는 셀 기입전압을 셀 기입전압라인으로 출력하는 전계효과 트랜지스터와 메모리셀 어레이의 비트라인가 셀 기입라인 사이에 베치된 기입부하를 구비한다. 따라서, 기입부하와 그 주변회로 제어용 기입회로는, 전술한 트랜지스터들이 형성되는 반도체기판 상에 두꺼운 절연막을 갖는 N형 및 P형 트랜지스터의 새로운 형성이 필요하지 않도록, 셀 기입전압보다 낮은 전압에서 동작할 수 있다. 그 결과, 제조 단계가 단순화되며, 본 발명의 비휘발성 반도체 메모리장치를 저가로 제조할 수 있다.
또한, 두께가 다른 게이트 절연막을 갖는 트랜지스터의 배치를 위한 레이아웃의 설계가 필요없게 되며, 따라서, 설계 작업이 단순해진다.
본 발명의 특정 실시예를 기술하고 도시하였지만, 당업자에게는 본 발명의 사상과 범위를 벗어나지 않는 범위 내에서 다양한 변경 및 수정이 가능하다.

Claims (9)

  1. (정정) 메모리셀로서 각각에 전기적으로 데이터를 기입할 수 있는 복수의 트랜지스터를 갖춘 메모리셀 어레이.
    기입데이터 입력신호 및 칼럼 지정신호의 조합에 따라 비트라인에 대한 기입부하의 접속을 제어하는 기입회로로서, 상기 비트라인은 어드레스 신호를 디코딩하여 상기 메모리셀 어레이의 비트라인에 대한 상기 칼럼 지정신호를 출력하는 칼럼 디코더로부터의 출력에 의하여 지정되는 기입회로, 및 기입 전원전압을 감소시킴으로써 상기 메모리셀 어레이의 셀 기입전압을 설정하기 위하여 바이어스 전압을 출력하는 바이어스 회로를 구비하는 비휘발성 반도체 메모리장치로서, 게이트전극에서 상기 바이어스 회로의 출력 바이어스 전압을 수신하여 소오스전극에 접속된 셀 기입 전압라인으로 상기 셀 기입전압을 출력하는 제1 전계효과 트랜지스터, 및 상기 셀 기입 전압라인과 상기 메모리셀 어레이의 비트라인 사이에 설치되고, 상기 제1 전계효과 트랜지스터와 상보적인 도전형이며 상기 기입부하를 접속하기 위한 제2 전계효과 트랜지스터를 더 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리장치.
  2. (정정) 제1항에 있어서, 상기 기입회로는 상기 칼럼 디코더(117)의 출력신호 및 상기 기입데이터 입력신호의 논리곱에 따라서 개별적으로 제어되는 온/오프 동작을 하는 상기 제2 전계효과 트랜지스터를 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리장치.
  3. (정정) 제1항에 있어서, 상기 기입회로는 각각이 상기 칼럼 디코더의 출력신호 및 상기 기입데이터 입력신호에 따라서 개별적으로 제어되는 온/오프 동작을 하는, 직렬로 접속된 상기 제2 전계효과 트랜지스터 및 제3 전계효과 트랜지스터로 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리장치.
  4. (정정) 제3항에 있어서, 상기 제2 전계효과 트랜지스터의 온/오프 동작은 상기 기입데이터 입력신호에 의하여 제어되고, 상기 제3 전계효과 트랜지스터의 온/오프 동작은 상기 칼럼 디코더에 의해 출력된 상기 칼럼 지정신호에 의하여 제어되는 것을 특징으로 하는 비휘발성 반도체 메모리장치.
  5. (정정) 메모리셀로서 각각에 전기적으로 데이터를 기입할 수 있는 복수의 트랜지스터를 구비하는 메모리셀 어레이에 대한 비휘발성 반도체 메모리장치의 데이터 기입방법에 있어서, 기입전압을 출력하는 단계, 기입 전원전압보다 작은 제1 바이어스 전압을 출력하는 단계, 상기 칼럼 디코더로부터의 칼럼 지정신호를 드레인전극이 비트라인에 접속된 비트라인 선택 P형 전계효과 트랜지스터의 게이트전극에 인가함으로써, 칼럼 디코더로부터의 상기 칼럼 지정신호와 기입데이터 입력신호에 의해 상기 기입전압을 수신하는 비트라인을 선택하는 단계, 및 상기 기입데이터 입력전압이 인가되면 게이트전극에는 제2 바이어스 전압이 인가되고 소오스전극에는 상기 기입전압이 인가되는 기입 P형 전계효과 트랜지스터의 드레인전극에 상기 비트라인 선택 P형 전계효과 트랜지스터의 소오스전극을 접속시킴으로써 상기 비트라인의 선택이 설정될 때 상기 선택된 비트라인에 상기 기입전압을 접속하는 단계를 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리장치의 데이터 기입방법.
  6. (정정) 제5항에 있어서, 상기 기입전압을 출력하는 단계는, 드레인전극이 상기 기입 전원전압에 접속되고 게이트전극이 상기 기입 전원전압의 반값에 접속되며 소오스전극이 상기 기입 전원전압을 감소시킴으로써 얻어진 상기 기입전압에 접속되는 N형 전계효과 트랜지스터를 통하여 상기 기입전압을 출력하는 단계를 포함하고, 상기 기입 전원전압보다 작은 상기 제1 바이어스 전압을 출력하는 단계는, 상기 기입 전원전압을 감소시킴으로써 얻어지는 상기 제1 바이어스 전압을 출력하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리장치의 데이터 기입방법.
  7. (정정) 제5항에 있어서, 상기 비트라인을 선택하는 단계는, 상기 칼럼 디코더로부터의 상기 칼럼 지정신호 및 상기 기입데이터 입력신호의 논리곱에 의하여 상기 비트라인을 선택하는 단계를 포함하며, 상기 선택된 비트라인을 상기 기입전압에 접속하는 단계는, 상기 선택된 비트라인에 의하여 상기 P형 전계효과 트랜지스터가 그 게이트전극에서 상기 제2 바이어스 전압에 접속되는 경우에만 상기 기입전압을 상기 선택된 비트라인으로 출력하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리장치의 데이터 기입방법.
  8. (신설) 메모리셀로서 각각에 전기적으로 데이터를 기입할 수 있는 복수의 트랜지스터로 이루어지는 메모리셀 어레이에 대한 비휘발성 반도체 메모리장치의 데이터 기입방법에 있어서, 기입전압을 출력하는 단계, 기입 전원전압보다 작은 제1 바이어스 전압을 출력하는 단계, 칼럼 디코더로부터의 칼럼 지정신호 및 기입데이터 입력신호를 제공함으로써 상기 칼럼 디코더로부터의 상기 칼럼 지정신호 및 상기 기입데이터 입력신호이 논리곱에 의하여 상기 기입전압을 수신하는 비트라인을 선택하는 단계, 및 소오스전극이 상기 기입전압에 접속되고 드레인전극이 상기 비트라인에 접속되는 P형에 전계효과 트랜지스터가 그 게이트전극에서 상기 선택된 비트라인에 의해 바이어스 전압에 접속되는 경우에만 상기 선택된 비트라인에 상기 기입전압을 출력함으로써 상기 비트라인의 선택이 설정될 때 상기 선택된 비트라인을 상기 기입전압에 접속하는 단계를 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리장치의 데이터 기입방법.
  9. (신설) 제8항에 있어서, 상기 기입전압을 출력하는 단계는, 드레인전극이 상기 기입 전원전압에 접속되고 게이트전극이 상기 기입 전원전압의 반값에 접속되며 소오스전극이 상기 기입 전원전압을 감소시킴으로써 얻어진 상기 기입전압에 접속되는 N형 전계효과 트랜지스터를 통하여 상기 기입전압을 출력하는 단계를 포함하고, 상기 기입 전원전압보다 작은 상기 제1 바이어스 전압을 출력하는 단계는, 상기 기입 전원전압을 감소시킴으로써 얻어진 상기 제1 바이어스 전압을 출력하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리장치의 데이터 기입방법.
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