JP3362661B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、更に詳しくは、ＥＥＰＲＯＭ等の不揮発
性半導体記憶装置に関する。
憶装置に関し、更に詳しくは、ＥＥＰＲＯＭ等の不揮発
性半導体記憶装置に関する。
【０００２】
【従来の技術】図３は、従来のＥＥＰＲＯＭの要部を示
す回路図である。このＥＥＰＲＯＭは、複数のワード線
ＷＬと複数のビット線ＢＬとの各交差部分に、複数の不
揮発性メモリセルが行列状に配設されている。ＥＥＰＲ
ＯＭは、行方向（図の左右方向）に延在する各ワード線
ＷＬを介して各メモリセルに接続されるＸデコーダ２１
と、ワード線ＷＬと直交する選択線ＳＬ及びビット線Ｂ
Ｌを介して各メモリセルに接続された列制御回路２２と
を備える。ＥＥＰＲＯＭは更に、電圧設定回路２５と、
電圧設定回路２５に必要な電圧を供給するチャージポン
プ２３とを備える。
す回路図である。このＥＥＰＲＯＭは、複数のワード線
ＷＬと複数のビット線ＢＬとの各交差部分に、複数の不
揮発性メモリセルが行列状に配設されている。ＥＥＰＲ
ＯＭは、行方向（図の左右方向）に延在する各ワード線
ＷＬを介して各メモリセルに接続されるＸデコーダ２１
と、ワード線ＷＬと直交する選択線ＳＬ及びビット線Ｂ
Ｌを介して各メモリセルに接続された列制御回路２２と
を備える。ＥＥＰＲＯＭは更に、電圧設定回路２５と、
電圧設定回路２５に必要な電圧を供給するチャージポン
プ２３とを備える。
【０００３】セルアレイＣＡは、セレクトトランジスタ
STr11及びSTr12と、メモリセルを構成するセルトランジ
スタCTr11とを備えており、セレクトトランジスタSTr1
1、STr12の各ゲートにワード線ＷＬが接続される。セル
トランジスタCTr11は、フローティングゲートＦＧとコ
ントロールゲートＣＧとを備える。セレクトトランジス
タSTr11、STr12及びセルトランジスタCTr11は、夫々、
Ｎチャネル型ＭＯＳトランジスタから構成される。セレ
クトトランジスタSTr11は、ドレインが選択線ＳＬに接
続され、ソースがセルトランジスタCTr11のコントロー
ルゲートＣＧに接続される。セレクトトランジスタSTr1
2は、ドレインがビット線ＢＬに接続され、ソースがセ
ルトランジスタCTr11のドレインに接続される。
STr11及びSTr12と、メモリセルを構成するセルトランジ
スタCTr11とを備えており、セレクトトランジスタSTr1
1、STr12の各ゲートにワード線ＷＬが接続される。セル
トランジスタCTr11は、フローティングゲートＦＧとコ
ントロールゲートＣＧとを備える。セレクトトランジス
タSTr11、STr12及びセルトランジスタCTr11は、夫々、
Ｎチャネル型ＭＯＳトランジスタから構成される。セレ
クトトランジスタSTr11は、ドレインが選択線ＳＬに接
続され、ソースがセルトランジスタCTr11のコントロー
ルゲートＣＧに接続される。セレクトトランジスタSTr1
2は、ドレインがビット線ＢＬに接続され、ソースがセ
ルトランジスタCTr11のドレインに接続される。
【０００４】図３には、１つのセレクトトランジスタST
r11に１つのセルトランジスタCTr11を接続した例を示し
ているが、通常は、１つのセレクトトランジスタSTr11
に複数のセルトランジスタCTr11を接続し、選択線によ
って複数のセルトランジスタCTr11を一括して読み書き
できるように構成される。従って、１つのセルアレイＣ
Ａには、１本の選択線ＳＬと複数のビット線ＢＬとが接
続されており、例えば８〜３２本のビット線で構成され
る。
r11に１つのセルトランジスタCTr11を接続した例を示し
ているが、通常は、１つのセレクトトランジスタSTr11
に複数のセルトランジスタCTr11を接続し、選択線によ
って複数のセルトランジスタCTr11を一括して読み書き
できるように構成される。従って、１つのセルアレイＣ
Ａには、１本の選択線ＳＬと複数のビット線ＢＬとが接
続されており、例えば８〜３２本のビット線で構成され
る。
【０００５】Ｘデコーダ２１は、供給されるアドレス信
号に従ってワード線ＷＬを選択する機能を有している。
列制御回路２２から出力される選択線ＳＬは、供給され
るアドレス信号に従って選択される。また、列制御回路
２２から出力されるビット線ＢＬは、書込み動作と消去
動作のときにのみ信号が出力され、その信号の論理レベ
ルは書込み値によって決まる。読出し動作のときには、
列制御回路２２のビット線ＢＬ出力は読出し電圧Ｖ
R（約１Ｖ）が印加され、メモリセルの出力はセンスア
ンプＳＡで記憶情報が判定されて外部に出力される。ま
た、センスアンプＳＡの出力は、アドレス信号をデコー
ドした列選択信号によって更に選択されることもある。
号に従ってワード線ＷＬを選択する機能を有している。
列制御回路２２から出力される選択線ＳＬは、供給され
るアドレス信号に従って選択される。また、列制御回路
２２から出力されるビット線ＢＬは、書込み動作と消去
動作のときにのみ信号が出力され、その信号の論理レベ
ルは書込み値によって決まる。読出し動作のときには、
列制御回路２２のビット線ＢＬ出力は読出し電圧Ｖ
R（約１Ｖ）が印加され、メモリセルの出力はセンスア
ンプＳＡで記憶情報が判定されて外部に出力される。ま
た、センスアンプＳＡの出力は、アドレス信号をデコー
ドした列選択信号によって更に選択されることもある。
【０００６】電圧設定回路２５は、負荷回路２６を備え
ており、チャージポンプ２３から供給されるプログラム
電圧ＶppＨ（例えば約１８Ｖ）を負荷回路２６によって
出力電圧を検出し、所定の電圧以上になったらチャージ
ポンプの動作を停止させ、或いは、所定の電圧以下にな
ったらチャージポンプの動作を再開させる。また、電圧
設定回路２５は、プログラム電圧ＶppＨをＸデコーダ２
１及び列制御回路２２に供給する。
ており、チャージポンプ２３から供給されるプログラム
電圧ＶppＨ（例えば約１８Ｖ）を負荷回路２６によって
出力電圧を検出し、所定の電圧以上になったらチャージ
ポンプの動作を停止させ、或いは、所定の電圧以下にな
ったらチャージポンプの動作を再開させる。また、電圧
設定回路２５は、プログラム電圧ＶppＨをＸデコーダ２
１及び列制御回路２２に供給する。
【０００７】図４は、書込み、一括消去、通常の読出し
の各モードでの各ノードへ印加される電圧の状態を示す
対応表である。同図をもとに、上記従来のＥＥＰＲＯＭ
の動作を説明する。
の各モードでの各ノードへ印加される電圧の状態を示す
対応表である。同図をもとに、上記従来のＥＥＰＲＯＭ
の動作を説明する。
【０００８】セルトランジスタCTr11に“１”を書き込
むときには、選択されたメモリセルのセレクトトランジ
スタSTr11及びSTr12は、各ゲートがワード線ＷＬを介し
てプログラム電圧ＶppＨにバイアスされてオンとなる。
この際に、列制御回路２２が、選択線ＳＬを介してセレ
クトトランジスタSTr11のドレインを０Ｖにバイアスす
るので、セルトランジスタCTr11のコントロールゲート
が０Ｖにバイアスされる。同時に、列制御回路２２がビ
ット線ＢＬを介してセレクトトランジスタSTr12のドレ
インをプログラム電圧ＶppＨにバイアスするので、セレ
クトトランジスタSTr12のソースに、ゲートに印加され
るプログラム電圧ＶppＨから順方向降下電圧を減じたＶ
ppＬ（例えば約１５Ｖ）が印加される。このため、セル
トランジスタCTr12のドレインがプログラム電圧ＶppＬ
にバイアスされ、フローティングゲートＦＧから電荷が
引き抜かれて書込みが行われる。セルトランジスタCTr1
1に“０”を書き込むときには、選択線ＳＬとビット線
ＢＬの双方を０Ｖにバイアスするので、セルトランジス
タCTr11のコントロールゲートＣＧとドレインの電圧と
が共に０Ｖになる。このため、フローティングゲートＦ
Ｇから電荷が引き抜かれることがなく、消去状態“０”
が保たれる。選択されていないセルトランジスタCTr11
についても同様のことが言える。
むときには、選択されたメモリセルのセレクトトランジ
スタSTr11及びSTr12は、各ゲートがワード線ＷＬを介し
てプログラム電圧ＶppＨにバイアスされてオンとなる。
この際に、列制御回路２２が、選択線ＳＬを介してセレ
クトトランジスタSTr11のドレインを０Ｖにバイアスす
るので、セルトランジスタCTr11のコントロールゲート
が０Ｖにバイアスされる。同時に、列制御回路２２がビ
ット線ＢＬを介してセレクトトランジスタSTr12のドレ
インをプログラム電圧ＶppＨにバイアスするので、セレ
クトトランジスタSTr12のソースに、ゲートに印加され
るプログラム電圧ＶppＨから順方向降下電圧を減じたＶ
ppＬ（例えば約１５Ｖ）が印加される。このため、セル
トランジスタCTr12のドレインがプログラム電圧ＶppＬ
にバイアスされ、フローティングゲートＦＧから電荷が
引き抜かれて書込みが行われる。セルトランジスタCTr1
1に“０”を書き込むときには、選択線ＳＬとビット線
ＢＬの双方を０Ｖにバイアスするので、セルトランジス
タCTr11のコントロールゲートＣＧとドレインの電圧と
が共に０Ｖになる。このため、フローティングゲートＦ
Ｇから電荷が引き抜かれることがなく、消去状態“０”
が保たれる。選択されていないセルトランジスタCTr11
についても同様のことが言える。
【０００９】１つのセレクトトランジスタSTr11に繋が
る複数のセルトランジスタCTr11を一括して消去すると
きには、選択されたメモリセルにおけるセレクトトラン
ジスタSTr11及びSTr12は、各ゲートがワード線ＷＬを介
してプログラム電圧ＶppＨにバイアスされてオンとな
る。この際に、列制御回路２２が選択線ＳＬを介してセ
レクトトランジスタSTr11のドレインをプログラム電圧
ＶppＨにバイアスするので、セレクトトランジスタSTr1
1のソースには、上記と同様の原理でプログラム電圧Ｖp
pＬが印加される。これにより、セルトランジスタCTr11
のコントロールゲートがプログラム電圧ＶppＬにバイア
スされる。このとき、列制御回路２２がビット線ＢＬを
介してセレクトトランジスタSTr12のドレインを０Ｖに
バイアスするので、セレクトトランジスタSTr12を介し
てセルトランジスタCTr11のドレインが０Ｖにバイアス
される。これにより、セルトランジスタCTr11のフロー
ティングゲートに電荷が注入されて一括消去が行われ
る。選択されないセルアレイＣＡは、選択線ＳＬ又はワ
ード線ＷＬのいずれかが０Ｖであり、ビット線ＢＬも０
Ｖであるので、消去動作は行われない。
る複数のセルトランジスタCTr11を一括して消去すると
きには、選択されたメモリセルにおけるセレクトトラン
ジスタSTr11及びSTr12は、各ゲートがワード線ＷＬを介
してプログラム電圧ＶppＨにバイアスされてオンとな
る。この際に、列制御回路２２が選択線ＳＬを介してセ
レクトトランジスタSTr11のドレインをプログラム電圧
ＶppＨにバイアスするので、セレクトトランジスタSTr1
1のソースには、上記と同様の原理でプログラム電圧Ｖp
pＬが印加される。これにより、セルトランジスタCTr11
のコントロールゲートがプログラム電圧ＶppＬにバイア
スされる。このとき、列制御回路２２がビット線ＢＬを
介してセレクトトランジスタSTr12のドレインを０Ｖに
バイアスするので、セレクトトランジスタSTr12を介し
てセルトランジスタCTr11のドレインが０Ｖにバイアス
される。これにより、セルトランジスタCTr11のフロー
ティングゲートに電荷が注入されて一括消去が行われ
る。選択されないセルアレイＣＡは、選択線ＳＬ又はワ
ード線ＷＬのいずれかが０Ｖであり、ビット線ＢＬも０
Ｖであるので、消去動作は行われない。
【００１０】図５は、列制御回路２２を詳細に示すブロ
ック図である。同図において、列制御回路２２は、複数
のスイッチ回路２２１〜２２３と、電圧切替えスイッチ
２２４から構成される。スイッチ回路２２１〜２２３は
夫々、端子ａ、ｂ、ｃを有している。各端子ａには、電
源電圧ＶR又はプログラム電圧ＶppＨが供給される。各
端子ｂは、選択線ＳＬ、又はビット線ＢＬ０、ＢＬｎに
夫々接続される。また、各端子ｃには、スイッチ回路の
開閉制御信号Ｃ1〜Ｃ3が入力される。電圧切替えスイッ
チ２２４は、読出し、書込み、消去の各モードに対応し
て電源電圧ＶRとプログラム電圧ＶppＨとを切り替え
る。
ック図である。同図において、列制御回路２２は、複数
のスイッチ回路２２１〜２２３と、電圧切替えスイッチ
２２４から構成される。スイッチ回路２２１〜２２３は
夫々、端子ａ、ｂ、ｃを有している。各端子ａには、電
源電圧ＶR又はプログラム電圧ＶppＨが供給される。各
端子ｂは、選択線ＳＬ、又はビット線ＢＬ０、ＢＬｎに
夫々接続される。また、各端子ｃには、スイッチ回路の
開閉制御信号Ｃ1〜Ｃ3が入力される。電圧切替えスイッ
チ２２４は、読出し、書込み、消去の各モードに対応し
て電源電圧ＶRとプログラム電圧ＶppＨとを切り替え
る。
【００１１】選択線ＳＬを制御する開閉制御信号Ｃ
1は、供給されるアドレス信号を列制御回路（図示せ
ず）でデコードした信号である。また、ビット線ＢＬ０
〜ＢＬｎを制御する開閉制御信号Ｃ2、Ｃ3は、書込み動
作／消去動作のモード信号と、書込み値又は消去値とを
論理積した信号である。読出し動作においては、開閉制
御信号Ｃ1〜Ｃ3が“１”のとき、端子ｂはＶppＨ／ＶR
を出力し、開閉制御信号Ｃ1〜Ｃ3が“０”のとき、端子
ｂは０Ｖを出力する。１つの列制御回路２２に内蔵され
るスイッチ回路２２２、２２３の数は不揮発性半導体記
憶装置の構成で決まり、例えば８〜３２個あり、また、
装置全体では数百個にも及ぶ。
1は、供給されるアドレス信号を列制御回路（図示せ
ず）でデコードした信号である。また、ビット線ＢＬ０
〜ＢＬｎを制御する開閉制御信号Ｃ2、Ｃ3は、書込み動
作／消去動作のモード信号と、書込み値又は消去値とを
論理積した信号である。読出し動作においては、開閉制
御信号Ｃ1〜Ｃ3が“１”のとき、端子ｂはＶppＨ／ＶR
を出力し、開閉制御信号Ｃ1〜Ｃ3が“０”のとき、端子
ｂは０Ｖを出力する。１つの列制御回路２２に内蔵され
るスイッチ回路２２２、２２３の数は不揮発性半導体記
憶装置の構成で決まり、例えば８〜３２個あり、また、
装置全体では数百個にも及ぶ。
【００１２】図６に、各スイッチ回路２２１〜２２３の
詳細な回路図を示す。スイッチ回路２２１〜２２３（図
５）は、夫々、Ｐチャネル型ＭＯＳトランジスタ（以
下、PMOSトランジスタと呼ぶ）から成るトランジスタTr
15及びTr16と、Ｎチャネル型ＭＯＳトランジスタ（以
下、NMOSトランジスタと呼ぶ）から成るトランジスタTr
17及びTr18と、インバータ１１とを備えた相補回路（フ
リップフロップ回路）から成り、レベルシフターとして
機能する。
詳細な回路図を示す。スイッチ回路２２１〜２２３（図
５）は、夫々、Ｐチャネル型ＭＯＳトランジスタ（以
下、PMOSトランジスタと呼ぶ）から成るトランジスタTr
15及びTr16と、Ｎチャネル型ＭＯＳトランジスタ（以
下、NMOSトランジスタと呼ぶ）から成るトランジスタTr
17及びTr18と、インバータ１１とを備えた相補回路（フ
リップフロップ回路）から成り、レベルシフターとして
機能する。
【００１３】トランジスタTr15は、ソース（端子ａ）に
ＶR又はプログラム電圧ＶppＨが供給され、ドレインが
トランジスタTr17のドレインに接続され、ゲートがトラ
ンジスタTr18のドレインに接続されている。トランジス
タTr16は、ソース（端子ａ）にＶR又はプログラム電圧
ＶppＨが供給され、ドレインがトランジスタTr18のドレ
インに接続され、ゲートがトランジスタTr17のドレイン
に接続される。トランジスタTr17は、ソースが接地さ
れ、ゲートがインバータ１１の入力側に接続される。ト
ランジスタTr18は、ソースが接地され、ゲートがインバ
ータ１１の出力側に接続される。トランジスタTr15のド
レインとトランジスタTr17のドレインとトランジスタTr
16のゲートとの共通接続点から出力ＶO1が取り出され、
トランジスタTr16のドレインとトランジスタTr18のドレ
インとトランジスタTr15のゲートとの共通接続点（端子
ｂ）から出力ＶO2が取り出される。インバータ１１の入
力Ｃ i（端子ｃ）には、５ＶがHIGH信号として、また、
０ＶがLOW信号として選択的に入力される。
ＶR又はプログラム電圧ＶppＨが供給され、ドレインが
トランジスタTr17のドレインに接続され、ゲートがトラ
ンジスタTr18のドレインに接続されている。トランジス
タTr16は、ソース（端子ａ）にＶR又はプログラム電圧
ＶppＨが供給され、ドレインがトランジスタTr18のドレ
インに接続され、ゲートがトランジスタTr17のドレイン
に接続される。トランジスタTr17は、ソースが接地さ
れ、ゲートがインバータ１１の入力側に接続される。ト
ランジスタTr18は、ソースが接地され、ゲートがインバ
ータ１１の出力側に接続される。トランジスタTr15のド
レインとトランジスタTr17のドレインとトランジスタTr
16のゲートとの共通接続点から出力ＶO1が取り出され、
トランジスタTr16のドレインとトランジスタTr18のドレ
インとトランジスタTr15のゲートとの共通接続点（端子
ｂ）から出力ＶO2が取り出される。インバータ１１の入
力Ｃ i（端子ｃ）には、５ＶがHIGH信号として、また、
０ＶがLOW信号として選択的に入力される。
【００１４】上記構成のスイッチ回路２２１〜２２３
は、次のように動作する。すなわち、インバータ１１の
入力である開閉制御信号ＣiとしてHIGH信号が入力され
ると、トランジスタTr17のゲートにHIGH信号が印加され
てオンし、そのドレインであるＶO1がLOWになる。ま
た、トランジスタTr18のゲートにLOW信号が印加されて
オフする。これにより、トランジスタTr16のゲートにLO
W信号が印加されてオンとなり、トランジスタTr16のド
レインであるＶO2がHIGHになる。同時に、トランジスタ
Tr15のゲートにHIGH信号が印加されてオフする。これに
より、ＶO2にプログラム電圧ＶppＨが供給され、このプ
ログラム電圧ＶppＨが出力ＶO2として取り出される。
は、次のように動作する。すなわち、インバータ１１の
入力である開閉制御信号ＣiとしてHIGH信号が入力され
ると、トランジスタTr17のゲートにHIGH信号が印加され
てオンし、そのドレインであるＶO1がLOWになる。ま
た、トランジスタTr18のゲートにLOW信号が印加されて
オフする。これにより、トランジスタTr16のゲートにLO
W信号が印加されてオンとなり、トランジスタTr16のド
レインであるＶO2がHIGHになる。同時に、トランジスタ
Tr15のゲートにHIGH信号が印加されてオフする。これに
より、ＶO2にプログラム電圧ＶppＨが供給され、このプ
ログラム電圧ＶppＨが出力ＶO2として取り出される。
【００１５】一方、開閉制御信号ＣiとしてLOW信号が入
力されると、トランジスタTr18のゲートにHIGH信号が印
加されてオンし、ＶO2がLOWになる。また、トランジス
タTr17のゲートにLOW信号が印加されてオフする。これ
により、トランジスタTr15のゲートにLOW信号が印加さ
れてオンし、ＶO1がHIGHになる。この結果、トランジス
タTr16のゲートにHIGH信号が印加されてオフし、ＶO2が
LOWになる。このようにしてＶ02は、選択されたセルア
レイＣＡへの選択線ＳＬ又はビット線ＢＬに選択的に供
給される。
力されると、トランジスタTr18のゲートにHIGH信号が印
加されてオンし、ＶO2がLOWになる。また、トランジス
タTr17のゲートにLOW信号が印加されてオフする。これ
により、トランジスタTr15のゲートにLOW信号が印加さ
れてオンし、ＶO1がHIGHになる。この結果、トランジス
タTr16のゲートにHIGH信号が印加されてオフし、ＶO2が
LOWになる。このようにしてＶ02は、選択されたセルア
レイＣＡへの選択線ＳＬ又はビット線ＢＬに選択的に供
給される。
【００１６】
【発明が解決しようとする課題】上記のように、従来の
ＥＥＰＲＯＭでは、セルトランジスタCTr11に供給され
る電圧は高い側でもプログラム電圧ＶppＬで足りるにも
拘わらず、セレクトトランジスタSTr11及びSTr12には、
プログラム電圧ＶppＬよりも高いＶppＨが供給される。
これにより、セレクトトランジスタSTr11及びSTr12とし
てドレイン・ソース間耐圧が高いトランジスタを用いな
ければならなくなる。このため、ドレイン・ソース間隔
が大きくなってセレクトトランジスタSTr11、STr12の構
成面積が大きくなる。更に、列制御回路２２がセレクト
トランジスタSTr11、STr12の各ドレインに対して必要以
上に高いプログラム電圧ＶppＨを供給するので、内蔵ト
ランジスタは耐圧を上げるために構成面積の大きいもの
が用いられることになり、ＥＥＰＲＯＭの大型化に繋が
る。
ＥＥＰＲＯＭでは、セルトランジスタCTr11に供給され
る電圧は高い側でもプログラム電圧ＶppＬで足りるにも
拘わらず、セレクトトランジスタSTr11及びSTr12には、
プログラム電圧ＶppＬよりも高いＶppＨが供給される。
これにより、セレクトトランジスタSTr11及びSTr12とし
てドレイン・ソース間耐圧が高いトランジスタを用いな
ければならなくなる。このため、ドレイン・ソース間隔
が大きくなってセレクトトランジスタSTr11、STr12の構
成面積が大きくなる。更に、列制御回路２２がセレクト
トランジスタSTr11、STr12の各ドレインに対して必要以
上に高いプログラム電圧ＶppＨを供給するので、内蔵ト
ランジスタは耐圧を上げるために構成面積の大きいもの
が用いられることになり、ＥＥＰＲＯＭの大型化に繋が
る。
【００１７】スイッチ回路２２１〜２２３を夫々構成す
る４つのトランジスタTr15〜Tr18は、ソース・ドレイン
間の耐圧として、プログラム電圧ＶppＨ以上が必要にな
る。これは、例えば、開閉制御信号Ｃiが“０”のと
き、トランジスタTr15とTr18がオンするので、トランジ
スタTr16とTr17のソース・ドレイン間にプログラム電圧
ＶppＨが印加される。逆に、開閉制御信号Ｃiが“１”
のときには、トランジスタTr15とTr18のソース・ドレイ
ン間にプログラム電圧ＶppＨが印加されることになる。
従って、４つのトランジスタTr15〜Tr18の各ソース・ド
レイン間耐圧はプログラム電圧ＶppＨ以上に確保してお
くことが必要になる。
る４つのトランジスタTr15〜Tr18は、ソース・ドレイン
間の耐圧として、プログラム電圧ＶppＨ以上が必要にな
る。これは、例えば、開閉制御信号Ｃiが“０”のと
き、トランジスタTr15とTr18がオンするので、トランジ
スタTr16とTr17のソース・ドレイン間にプログラム電圧
ＶppＨが印加される。逆に、開閉制御信号Ｃiが“１”
のときには、トランジスタTr15とTr18のソース・ドレイ
ン間にプログラム電圧ＶppＨが印加されることになる。
従って、４つのトランジスタTr15〜Tr18の各ソース・ド
レイン間耐圧はプログラム電圧ＶppＨ以上に確保してお
くことが必要になる。
【００１８】前述のように、スイッチ回路２２１〜２２
３は装置全体で数百個あり、トランジスタTr15〜Tr18の
数は、その４倍あるので千個以上にもなる。１つのトラ
ンジスタの面積増加は僅かであっても、スイッチ回路全
体では大きく増加することになる。このように多数個が
配設されるトランジスタによって占有される面積を如何
に小さくするかが大きな問題となっている。
３は装置全体で数百個あり、トランジスタTr15〜Tr18の
数は、その４倍あるので千個以上にもなる。１つのトラ
ンジスタの面積増加は僅かであっても、スイッチ回路全
体では大きく増加することになる。このように多数個が
配設されるトランジスタによって占有される面積を如何
に小さくするかが大きな問題となっている。
【００１９】この解決策として、負電圧電源を設けるこ
とによって、列制御回路に印加する電圧を相対的に下げ
ることが知られている。しかし、この場合には、正電圧
を発生するチャージポンプ回路に加え、負電圧を発生す
るチャージポンプ回路が必要になり、或いは、正電圧と
負電圧とを切り替えるための特殊な回路が必要になるな
ど、付加的な回路が増加する。更に、正電圧と負電圧と
を同じトランジスタで扱うため、トランジスタの製造工
程が増え、ウエル領域の電圧を制御することも考慮して
設計しなければならないといった問題もある。
とによって、列制御回路に印加する電圧を相対的に下げ
ることが知られている。しかし、この場合には、正電圧
を発生するチャージポンプ回路に加え、負電圧を発生す
るチャージポンプ回路が必要になり、或いは、正電圧と
負電圧とを切り替えるための特殊な回路が必要になるな
ど、付加的な回路が増加する。更に、正電圧と負電圧と
を同じトランジスタで扱うため、トランジスタの製造工
程が増え、ウエル領域の電圧を制御することも考慮して
設計しなければならないといった問題もある。
【００２０】本発明は、上記に鑑み、構成面積をより小
さくして一層の高集積化を可能にする不揮発性半導体記
憶装置を提供することを目的とする。
さくして一層の高集積化を可能にする不揮発性半導体記
憶装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の不揮発性半導体記憶装置は、フローティン
グゲートを含むセルトランジスタから成る複数の不揮発
性メモリセルが複数のワード線と複数のビット線との各
交差部分に行列状に配設され、選択されたメモリセルに
対する書込みモードと、複数のメモリセルに対する消去
モードとを少なくとも有する不揮発性半導体記憶装置に
おいて、第１の電圧が供給され、該第１の電圧から成る
選択信号を前記ワード線に印加するアドレス選択回路
と、前記第１の電圧よりも所定電圧低い第２の電圧を設
定する電圧設定回路と、前記第２の電圧が供給され、選
択されたビット線に前記第２の電圧から成る第１信号、
又は、前記第２の電圧よりも低い第３の電圧から成る第
２信号を選択的に印加する列制御回路とを備えることを
特徴とする。
に、本発明の不揮発性半導体記憶装置は、フローティン
グゲートを含むセルトランジスタから成る複数の不揮発
性メモリセルが複数のワード線と複数のビット線との各
交差部分に行列状に配設され、選択されたメモリセルに
対する書込みモードと、複数のメモリセルに対する消去
モードとを少なくとも有する不揮発性半導体記憶装置に
おいて、第１の電圧が供給され、該第１の電圧から成る
選択信号を前記ワード線に印加するアドレス選択回路
と、前記第１の電圧よりも所定電圧低い第２の電圧を設
定する電圧設定回路と、前記第２の電圧が供給され、選
択されたビット線に前記第２の電圧から成る第１信号、
又は、前記第２の電圧よりも低い第３の電圧から成る第
２信号を選択的に印加する列制御回路とを備えることを
特徴とする。
【００２２】本発明の不揮発性半導体記憶装置では、従
来の不揮発性半導体記憶装置に比して列制御回路に供給
される電圧が低く設定されるので、例えば列制御回路に
ＭＯＳトランジスタが用いられる際に、このトランジス
タにドレイン・ソース間耐圧が低くチャネル長が短いも
のを用いることができる。また、選択されたビット線に
印加される第１信号及び第２信号がいずれも第２の電圧
以下であるので、例えば信号の供給先がＭＯＳトランジ
スタである際に、このトランジスタとしてドレイン・ソ
ース間耐圧が低くチャネル長が短いものを用いることが
できる。これにより、列制御回路等の構成面積を小さく
し、不揮発性半導体記憶装置の一層の高集積化が可能に
なる。
来の不揮発性半導体記憶装置に比して列制御回路に供給
される電圧が低く設定されるので、例えば列制御回路に
ＭＯＳトランジスタが用いられる際に、このトランジス
タにドレイン・ソース間耐圧が低くチャネル長が短いも
のを用いることができる。また、選択されたビット線に
印加される第１信号及び第２信号がいずれも第２の電圧
以下であるので、例えば信号の供給先がＭＯＳトランジ
スタである際に、このトランジスタとしてドレイン・ソ
ース間耐圧が低くチャネル長が短いものを用いることが
できる。これにより、列制御回路等の構成面積を小さく
し、不揮発性半導体記憶装置の一層の高集積化が可能に
なる。
【００２３】ここで、電圧設定回路は、第１の電圧を分
割する分割手段を有することが好ましい。この場合、第
１の電圧を分割することによって第２の電圧を簡易に生
成することができる。
割する分割手段を有することが好ましい。この場合、第
１の電圧を分割することによって第２の電圧を簡易に生
成することができる。
【００２４】また、分割手段は、ゲートとドレインとが
相互に接続されたＭＯＳトランジスタと定電流回路、又
は、ダイオードと定電流回路とから成ることが好まし
い。この場合、極めて簡素な構成によって分割手段を実
現できる。
相互に接続されたＭＯＳトランジスタと定電流回路、又
は、ダイオードと定電流回路とから成ることが好まし
い。この場合、極めて簡素な構成によって分割手段を実
現できる。
【００２５】更に好ましくは、分割手段は、複数の抵抗
が直列に接続された回路から成る。これにより、分割手
段をより簡素な構成で実現することができる。
が直列に接続された回路から成る。これにより、分割手
段をより簡素な構成で実現することができる。
【００２６】電圧設定回路は、ドレインが第１の電圧に
接続され且つゲートが基準電圧に接続されたＭＯＳトラ
ンジスタを備え、該ＭＯＳトランジスタのソースに第２
の電圧を生成する構成から成ることが好ましい。これに
よると、極めて簡素な構成によって第２の電圧を生成す
ることができる。
接続され且つゲートが基準電圧に接続されたＭＯＳトラ
ンジスタを備え、該ＭＯＳトランジスタのソースに第２
の電圧を生成する構成から成ることが好ましい。これに
よると、極めて簡素な構成によって第２の電圧を生成す
ることができる。
【００２７】好適には、各メモリセルのコントロールゲ
ートに繋がる選択線を備えており、列制御回路は、選択
した選択線に第１信号又は第２信号を印加する構成を有
する。これにより、第１及び第２信号の供給先が例えば
ＭＯＳトランジスタである場合に、このトランジスタに
ドレイン・ソース間耐圧が低くチャネル長が短いものを
使用して、構成面積を小さくすることができる。
ートに繋がる選択線を備えており、列制御回路は、選択
した選択線に第１信号又は第２信号を印加する構成を有
する。これにより、第１及び第２信号の供給先が例えば
ＭＯＳトランジスタである場合に、このトランジスタに
ドレイン・ソース間耐圧が低くチャネル長が短いものを
使用して、構成面積を小さくすることができる。
【００２８】また、各メモリセルが、ワード線の選択に
応答して夫々動作する、選択線に電流路の一端が接続さ
れ且つ他端がコントロールゲートに接続された第１の選
択トランジスタ、及び、ビット線に電流路の一端が接続
され且つ他端がセルトランジスタの電流路の一端に接続
された第２の選択トランジスタを備えることが好まし
い。この場合、第１及び第２信号の供給先である第１及
び第２の選択トランジスタに、ドレイン・ソース間耐圧
が低くチャネル長が短いトランジスタを使用することが
できる。
応答して夫々動作する、選択線に電流路の一端が接続さ
れ且つ他端がコントロールゲートに接続された第１の選
択トランジスタ、及び、ビット線に電流路の一端が接続
され且つ他端がセルトランジスタの電流路の一端に接続
された第２の選択トランジスタを備えることが好まし
い。この場合、第１及び第２信号の供給先である第１及
び第２の選択トランジスタに、ドレイン・ソース間耐圧
が低くチャネル長が短いトランジスタを使用することが
できる。
【００２９】書込み時には、第１の選択トランジスタを
介してコントロールゲートに第２信号を印加し、且つ、
第２の選択トランジスタを介してセルトランジスタの電
流路の一端に第１信号を印加することが好ましい。これ
により、選択したメモリセルから電荷を引き抜く書込み
動作を円滑に行うことができる。
介してコントロールゲートに第２信号を印加し、且つ、
第２の選択トランジスタを介してセルトランジスタの電
流路の一端に第１信号を印加することが好ましい。これ
により、選択したメモリセルから電荷を引き抜く書込み
動作を円滑に行うことができる。
【００３０】消去時には、第１の選択トランジスタを介
してコントロールゲートに第１信号を印加し、且つ、第
２の選択トランジスタを介してセルトランジスタの電流
路の一端に第２信号を印加することが好ましい。この場
合、選択したメモリセルに電荷を注入する消去動作を円
滑に行うことができる。
してコントロールゲートに第１信号を印加し、且つ、第
２の選択トランジスタを介してセルトランジスタの電流
路の一端に第２信号を印加することが好ましい。この場
合、選択したメモリセルに電荷を注入する消去動作を円
滑に行うことができる。
【００３１】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の一実施形態例に係るＥＥ
ＰＲＯＭの要部を示す回路図である。このＥＥＰＲＯＭ
は、複数のワード線ＷＬと１本の選択線ＳＬに対応する
複数のビット線ＢＬとの各交差部分に、複数の不揮発性
メモリセルが行列状に配設されている。ＥＥＰＲＯＭは
更に、Ｘデコーダ（アドレス選択回路）１１、列制御回
路１２、電圧設定回路１５、及び、電圧設定回路１５に
必要な電圧を供給するチャージポンプ１３を備える。Ｘ
デコーダ１１は、行方向に延在する各ワード線ＷＬを介
してメモリセルに接続され、列制御回路１２は、ワード
線ＷＬと直交する選択線ＳＬ及びビット線ＢＬを介して
メモリセルに接続される。
に説明する。図１は、本発明の一実施形態例に係るＥＥ
ＰＲＯＭの要部を示す回路図である。このＥＥＰＲＯＭ
は、複数のワード線ＷＬと１本の選択線ＳＬに対応する
複数のビット線ＢＬとの各交差部分に、複数の不揮発性
メモリセルが行列状に配設されている。ＥＥＰＲＯＭは
更に、Ｘデコーダ（アドレス選択回路）１１、列制御回
路１２、電圧設定回路１５、及び、電圧設定回路１５に
必要な電圧を供給するチャージポンプ１３を備える。Ｘ
デコーダ１１は、行方向に延在する各ワード線ＷＬを介
してメモリセルに接続され、列制御回路１２は、ワード
線ＷＬと直交する選択線ＳＬ及びビット線ＢＬを介して
メモリセルに接続される。
【００３２】セルアレイＣＡには、セレクトトランジス
タSTr1及びSTr2と、フローティングゲートＦＧを有しメ
モリセルを構成するセルトランジスタCTr1とが配設され
る。セレクトトランジスタSTr1、STr2の各ゲートＧ１、
Ｇ２には、ワード線ＷＬが接続される。セレクトトラン
ジスタSTr1、STr2は、夫々、閾値電圧が相互にほぼ同じ
NMOSトランジスタから構成されている。セレクトトラン
ジスタSTr1は、ドレインが選択線ＳＬに接続され、ソー
スがセルトランジスタCTr1のコントロールゲートＣＧに
接続される。セレクトトランジスタSTr2は、ドレインが
ビット線ＢＬに接続され、ソースがセルトランジスタCT
r1のドレインに接続される。
タSTr1及びSTr2と、フローティングゲートＦＧを有しメ
モリセルを構成するセルトランジスタCTr1とが配設され
る。セレクトトランジスタSTr1、STr2の各ゲートＧ１、
Ｇ２には、ワード線ＷＬが接続される。セレクトトラン
ジスタSTr1、STr2は、夫々、閾値電圧が相互にほぼ同じ
NMOSトランジスタから構成されている。セレクトトラン
ジスタSTr1は、ドレインが選択線ＳＬに接続され、ソー
スがセルトランジスタCTr1のコントロールゲートＣＧに
接続される。セレクトトランジスタSTr2は、ドレインが
ビット線ＢＬに接続され、ソースがセルトランジスタCT
r1のドレインに接続される。
【００３３】本実施形態例において、セレクトトランジ
スタSTr2はその１個に対してセルトランジスタCTr1が１
個接続されているが、セレクトトランジスタSTr1はその
１個に対して、セルトランジスタCTr1が複数個接続され
てもよい。従って、１つの列制御回路１２には、１本の
選択線ＳＬと、複数のビット線ＢＬとが接続され、複数
のセルアレイＣＡが列方向に接続される。また行方向
に、複数の列制御回路１２が配設される。
スタSTr2はその１個に対してセルトランジスタCTr1が１
個接続されているが、セレクトトランジスタSTr1はその
１個に対して、セルトランジスタCTr1が複数個接続され
てもよい。従って、１つの列制御回路１２には、１本の
選択線ＳＬと、複数のビット線ＢＬとが接続され、複数
のセルアレイＣＡが列方向に接続される。また行方向
に、複数の列制御回路１２が配設される。
【００３４】電圧設定回路１５は、電圧生成トランジス
タDTrと、負荷回路（定電流回路）１６とを相互に従属
接続した分割手段を備えている。電圧生成トランジスタ
DTrは、チャージポンプ１３から第１の電圧としてプロ
グラム電圧ＶppＨ（例えば約１８Ｖ）が供給されたと
き、この第１の電圧よりも所定電圧低い第２の電圧とし
てプログラム電圧ＶppＬ（例えば約１５Ｖ）を生成す
る。
タDTrと、負荷回路（定電流回路）１６とを相互に従属
接続した分割手段を備えている。電圧生成トランジスタ
DTrは、チャージポンプ１３から第１の電圧としてプロ
グラム電圧ＶppＨ（例えば約１８Ｖ）が供給されたと
き、この第１の電圧よりも所定電圧低い第２の電圧とし
てプログラム電圧ＶppＬ（例えば約１５Ｖ）を生成す
る。
【００３５】電圧設定回路１５は、プログラム電圧Ｖpp
Ｈ及びＶppＬを負荷回路１６によってその出力電圧を検
出し、所定の電圧以上になったらチャージポンプの動作
を停止させ、或いは、所定の電圧以下になったらチャー
ジポンプの動作を再開させる。また、電圧設定回路１５
は、プログラム電圧ＶppＨ及びＶppＬをＸデコーダ１１
及び列制御回路１２に夫々供給する。なお、電圧生成ト
ランジスタDTrは、セレクトトランジスタSTr1、STr2等
と閾値電圧がほぼ同じNMOSトランジスタから構成されて
いる。
Ｈ及びＶppＬを負荷回路１６によってその出力電圧を検
出し、所定の電圧以上になったらチャージポンプの動作
を停止させ、或いは、所定の電圧以下になったらチャー
ジポンプの動作を再開させる。また、電圧設定回路１５
は、プログラム電圧ＶppＨ及びＶppＬをＸデコーダ１１
及び列制御回路１２に夫々供給する。なお、電圧生成ト
ランジスタDTrは、セレクトトランジスタSTr1、STr2等
と閾値電圧がほぼ同じNMOSトランジスタから構成されて
いる。
【００３６】本実施形態例における電圧生成トランジス
タDTrは、次の基本原理を利用している。すなわち、電
圧生成トランジスタDTrのゲートＧ３とドレインＤとを
相互に接続した、いわゆるダイオード接続の状態でドレ
インＤにプログラム電圧ＶppＨを印加すると、ソースか
らプログラム電圧ＶppＬが出力される。このプログラム
電圧ＶppＬは、プログラム電圧ＶppＨから電圧生成トラ
ンジスタDTrの順方向降下電圧、即ち閾値電圧Ｖthを減
じた値になる。
タDTrは、次の基本原理を利用している。すなわち、電
圧生成トランジスタDTrのゲートＧ３とドレインＤとを
相互に接続した、いわゆるダイオード接続の状態でドレ
インＤにプログラム電圧ＶppＨを印加すると、ソースか
らプログラム電圧ＶppＬが出力される。このプログラム
電圧ＶppＬは、プログラム電圧ＶppＨから電圧生成トラ
ンジスタDTrの順方向降下電圧、即ち閾値電圧Ｖthを減
じた値になる。
【００３７】プログラム電圧ＶppＬは、セルトランジス
タCTr1に書き込み、或いは、消去する際に必要な電圧で
あり、セルトランジスタCTr1の物理的な性質や書込み時
間などを考慮して決定される。プログラム電圧ＶppＨ
は、セレクトトランジスタSTr1、STr2をオンさせるため
に必要な電圧を印加しなければならない。セルトランジ
スタCTr1のドレイン、即ちセレクトトランジスタSTr1、
STr2のソースがプログラム電圧ＶppＬなので、ゲートに
は少なくともセレクトトランジスタSTr1、STr2の閾値電
圧Ｖthを加算した電圧を印加しなければ、セレクトトラ
ンジスタSTr1、STr2はオンしない。言い換えれば、 ＶppＨ≧ＶppＬ＋Ｖth を満たしていればよい。
タCTr1に書き込み、或いは、消去する際に必要な電圧で
あり、セルトランジスタCTr1の物理的な性質や書込み時
間などを考慮して決定される。プログラム電圧ＶppＨ
は、セレクトトランジスタSTr1、STr2をオンさせるため
に必要な電圧を印加しなければならない。セルトランジ
スタCTr1のドレイン、即ちセレクトトランジスタSTr1、
STr2のソースがプログラム電圧ＶppＬなので、ゲートに
は少なくともセレクトトランジスタSTr1、STr2の閾値電
圧Ｖthを加算した電圧を印加しなければ、セレクトトラ
ンジスタSTr1、STr2はオンしない。言い換えれば、 ＶppＨ≧ＶppＬ＋Ｖth を満たしていればよい。
【００３８】また、Ｘデコーダ１１は、アドレス信号に
従ってワード線ＷＬを選択する回路であり、電圧設定回
路１５から供給されるプログラム電圧ＶppＨから、ワー
ド線ＷＬを選択する選択信号を生成する。
従ってワード線ＷＬを選択する回路であり、電圧設定回
路１５から供給されるプログラム電圧ＶppＨから、ワー
ド線ＷＬを選択する選択信号を生成する。
【００３９】列制御回路１２は、１本の選択線ＳＬとそ
れに対応する複数のビット線ＢＬを単位に、各セルアレ
イＣＡ列毎に配設されており、電圧設定回路１５から供
給されるプログラム電圧ＶppＬ又はＶRから、選択され
た選択線ＳＬ及びビット線ＢＬに選択的に印加する第１
信号及び第２信号を生成する。第１信号は、第２の電圧
であるプログラム電圧ＶppＬから成り、第２信号は、プ
ログラム電圧ＶppＬよりも低い第３の電圧である０Ｖか
ら成る。
れに対応する複数のビット線ＢＬを単位に、各セルアレ
イＣＡ列毎に配設されており、電圧設定回路１５から供
給されるプログラム電圧ＶppＬ又はＶRから、選択され
た選択線ＳＬ及びビット線ＢＬに選択的に印加する第１
信号及び第２信号を生成する。第１信号は、第２の電圧
であるプログラム電圧ＶppＬから成り、第２信号は、プ
ログラム電圧ＶppＬよりも低い第３の電圧である０Ｖか
ら成る。
【００４０】本実施形態例のＥＥＰＲＯＭでは、書込み
モードにおいて、選択されたメモリセルに付加されたセ
レクトトランジスタSTr1、STr2の各ゲートＧ１、Ｇ２
が、ワード線ＷＬを介してプログラム電圧ＶppＨにバイ
アスされる。この際に、列制御回路１２が、選択線ＳＬ
を介してセレクトトランジスタSTr1のドレインを０Ｖに
バイアスするので、セルトランジスタCTr1のコントロー
ルゲートＣＧが０Ｖにバイアスされる。同時に、列制御
回路１２が、ビット線ＢＬを介してセレクトトランジス
タSTr2のドレインをプログラム電圧ＶppＬにバイアス
し、ゲートにプログラム電圧ＶppＨが印加されているの
で強くオンされ、セルトランジスタCTr1のドレインがプ
ログラム電圧ＶppＬにバイアスされる。これにより、フ
ローティングゲートＦＧに蓄えられていた電荷が引き抜
かれて書込みが行われる。セルトランジスタCTr1に
“０”を書き込むときには、選択線ＳＬを０Ｖ、ビット
線ＢＬを０Ｖにバイアスするため、セルトランジスタCT
r1のコントロールゲートＣＧとドレインの電圧とが共に
０Ｖになる。このため、フローティングゲートＦＧから
電荷が引き抜かれることがなく、消去状態“０”が保た
れる。
モードにおいて、選択されたメモリセルに付加されたセ
レクトトランジスタSTr1、STr2の各ゲートＧ１、Ｇ２
が、ワード線ＷＬを介してプログラム電圧ＶppＨにバイ
アスされる。この際に、列制御回路１２が、選択線ＳＬ
を介してセレクトトランジスタSTr1のドレインを０Ｖに
バイアスするので、セルトランジスタCTr1のコントロー
ルゲートＣＧが０Ｖにバイアスされる。同時に、列制御
回路１２が、ビット線ＢＬを介してセレクトトランジス
タSTr2のドレインをプログラム電圧ＶppＬにバイアス
し、ゲートにプログラム電圧ＶppＨが印加されているの
で強くオンされ、セルトランジスタCTr1のドレインがプ
ログラム電圧ＶppＬにバイアスされる。これにより、フ
ローティングゲートＦＧに蓄えられていた電荷が引き抜
かれて書込みが行われる。セルトランジスタCTr1に
“０”を書き込むときには、選択線ＳＬを０Ｖ、ビット
線ＢＬを０Ｖにバイアスするため、セルトランジスタCT
r1のコントロールゲートＣＧとドレインの電圧とが共に
０Ｖになる。このため、フローティングゲートＦＧから
電荷が引き抜かれることがなく、消去状態“０”が保た
れる。
【００４１】消去モードでは、選択されたメモリセルに
付加されたセレクトトランジスタSTr1、STr2の各ゲート
Ｇ１及びＧ２が、ワード線ＷＬを介してプログラム電圧
ＶppＨにバイアスされる。この際に、列制御回路１２
が、選択線ＳＬを介してセレクトトランジスタSTr1のド
レインをプログラム電圧ＶppＬにバイアスするので、コ
ントロールゲートＣＧがプログラム電圧ＶppＬにバイア
スされる。同時に、列制御回路１２が、ビット線ＢＬを
介してセレクトトランジスタSTr2のドレインを０Ｖにバ
イアスするので、セルトランジスタCTr1のドレインが０
Ｖにバイアスされる。これにより、フローティングゲー
トＦＧに電荷が注入されて一括消去が行われる。選択さ
れないセルアレイＣＡは、選択線ＳＬ又はワード線ＷＬ
のいずれかが０Ｖであり、ビット線ＢＬも０Ｖであるの
で、消去動作は行われない。
付加されたセレクトトランジスタSTr1、STr2の各ゲート
Ｇ１及びＧ２が、ワード線ＷＬを介してプログラム電圧
ＶppＨにバイアスされる。この際に、列制御回路１２
が、選択線ＳＬを介してセレクトトランジスタSTr1のド
レインをプログラム電圧ＶppＬにバイアスするので、コ
ントロールゲートＣＧがプログラム電圧ＶppＬにバイア
スされる。同時に、列制御回路１２が、ビット線ＢＬを
介してセレクトトランジスタSTr2のドレインを０Ｖにバ
イアスするので、セルトランジスタCTr1のドレインが０
Ｖにバイアスされる。これにより、フローティングゲー
トＦＧに電荷が注入されて一括消去が行われる。選択さ
れないセルアレイＣＡは、選択線ＳＬ又はワード線ＷＬ
のいずれかが０Ｖであり、ビット線ＢＬも０Ｖであるの
で、消去動作は行われない。
【００４２】電圧設定回路１５は、図１に示すような電
圧生成トランジスタDTrと負荷回路１６とから構成した
ものに限定されるものではなく、図２に示すような他の
構成を備えるものであってもよい。
圧生成トランジスタDTrと負荷回路１６とから構成した
ものに限定されるものではなく、図２に示すような他の
構成を備えるものであってもよい。
【００４３】図２(a)は、図１における負荷抵抗１６に
代えて定電流源（定電流回路）Ｉを用いた例を示してい
る。つまりこの例では、ゲートとドレインとが相互に接
続されたNMOSトランジスタＴと定電流源Ｉとから分割手
段が構成される。図２(b)は、図１における電圧生成ト
ランジスタDTrに代えて複数のダイオードＤを用いた例
を示している。つまりこの例では、ダイオードＤと負荷
抵抗（定電流回路）１６とから分割手段が構成される。
代えて定電流源（定電流回路）Ｉを用いた例を示してい
る。つまりこの例では、ゲートとドレインとが相互に接
続されたNMOSトランジスタＴと定電流源Ｉとから分割手
段が構成される。図２(b)は、図１における電圧生成ト
ランジスタDTrに代えて複数のダイオードＤを用いた例
を示している。つまりこの例では、ダイオードＤと負荷
抵抗（定電流回路）１６とから分割手段が構成される。
【００４４】また、図２(c)は、電圧生成トランジスタD
Trを抵抗Ｒ１で置き換え、負荷抵抗Ｒ２と抵抗ＲＩとの
分割比で出力電圧が決まるように接続した例を示す。つ
まりこの例では、複数の抵抗Ｒ１、Ｒ２が直列に接続さ
れた回路から分割手段が構成される。
Trを抵抗Ｒ１で置き換え、負荷抵抗Ｒ２と抵抗ＲＩとの
分割比で出力電圧が決まるように接続した例を示す。つ
まりこの例では、複数の抵抗Ｒ１、Ｒ２が直列に接続さ
れた回路から分割手段が構成される。
【００４５】図２(d)は、トランジスタＴ、抵抗Ｒ及び
基準電圧源Ｅから電圧設定回路１５を構成した例を示
す。この例では、トランジスタＴのソースに、基準電圧
源ＥよりトランジスタＴの閾値電圧Ｖth分低い電圧が得
られる。図２(e)は、プログラム電圧ＶppＬを別のチャ
ージポンプ１３２から供給するように構成した電圧設定
回路１５の例を示す。
基準電圧源Ｅから電圧設定回路１５を構成した例を示
す。この例では、トランジスタＴのソースに、基準電圧
源ＥよりトランジスタＴの閾値電圧Ｖth分低い電圧が得
られる。図２(e)は、プログラム電圧ＶppＬを別のチャ
ージポンプ１３２から供給するように構成した電圧設定
回路１５の例を示す。
【００４６】本実施形態例におけるＥＥＰＲＯＭでは、
列制御回路１２に内蔵されるトランジスタ、及びセルア
レイＣＡ内のトランジスタSTr1、STr2が、夫々、従来の
ＥＥＰＲＯＭの場合よりも低いプログラム電圧ＶppＬで
動作する。従って、これらの列制御回路１２内のトラン
ジスタや、トランジスタSTr1、STr2は、ソース・ドレイ
ン間耐圧が低くて足り、同じ動作電流であれば、電圧を
低くした分だけ消費電力を低減できるので、バッテリが
長持ちする等の点で有利である。また、前記トランジス
タのチャネル長が短くでき、構成面積を小さくしてトラ
ンジスタサイズをより小さくできるので、一層の高集積
化が可能になる。なお、列制御回路１２内のトランジス
タや、セルアレイＣＡ内のトランジスタSTr1、STr2で
は、ドレイン電圧がプログラム電圧ＶppＨの場合にチャ
ネル長が例えば約７μｍになり、ドレイン電圧がプログ
ラム電圧ＶppＬの場合にチャネル長が例えば約５μｍに
なる。１つのトランジスタによる面積の減少は僅かであ
っても、複数の列制御回路１２全体では、トランジスタ
が占める面積を大きく削減することができる。
列制御回路１２に内蔵されるトランジスタ、及びセルア
レイＣＡ内のトランジスタSTr1、STr2が、夫々、従来の
ＥＥＰＲＯＭの場合よりも低いプログラム電圧ＶppＬで
動作する。従って、これらの列制御回路１２内のトラン
ジスタや、トランジスタSTr1、STr2は、ソース・ドレイ
ン間耐圧が低くて足り、同じ動作電流であれば、電圧を
低くした分だけ消費電力を低減できるので、バッテリが
長持ちする等の点で有利である。また、前記トランジス
タのチャネル長が短くでき、構成面積を小さくしてトラ
ンジスタサイズをより小さくできるので、一層の高集積
化が可能になる。なお、列制御回路１２内のトランジス
タや、セルアレイＣＡ内のトランジスタSTr1、STr2で
は、ドレイン電圧がプログラム電圧ＶppＨの場合にチャ
ネル長が例えば約７μｍになり、ドレイン電圧がプログ
ラム電圧ＶppＬの場合にチャネル長が例えば約５μｍに
なる。１つのトランジスタによる面積の減少は僅かであ
っても、複数の列制御回路１２全体では、トランジスタ
が占める面積を大きく削減することができる。
【００４７】上記のように、本発明において、メモリセ
ルに印加される電圧は従来と同様であるため、メモリセ
ルには従来の物をそのまま使うことが可能であり、何ら
変更や修正を行う必要はない。
ルに印加される電圧は従来と同様であるため、メモリセ
ルには従来の物をそのまま使うことが可能であり、何ら
変更や修正を行う必要はない。
【００４８】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の不揮発性半導体記憶装置
は、上記実施形態例にのみ限定されるものではなく、上
記実施形態例から種々の修正及び変更を施した不揮発性
半導体記憶装置も、本発明の範囲に含まれる。
づいて説明したが、本発明の不揮発性半導体記憶装置
は、上記実施形態例にのみ限定されるものではなく、上
記実施形態例から種々の修正及び変更を施した不揮発性
半導体記憶装置も、本発明の範囲に含まれる。
【００４９】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によると、列制御回路に印加される電圧
をＶppＨよりも低いＶppＬにすることで、高電圧が印加
される内蔵トランジスタの耐圧を下げることができ、列
制御回路に内蔵されるトランジスタや、セルアレイに設
けられたセレクトトランジスタ等の構成面積をより小さ
くできるので、一層の高集積化が可能になる。
半導体記憶装置によると、列制御回路に印加される電圧
をＶppＨよりも低いＶppＬにすることで、高電圧が印加
される内蔵トランジスタの耐圧を下げることができ、列
制御回路に内蔵されるトランジスタや、セルアレイに設
けられたセレクトトランジスタ等の構成面積をより小さ
くできるので、一層の高集積化が可能になる。
【図１】本発明の一実施形態例に係るＥＥＰＲＯＭの要
部を示す回路図である。
部を示す回路図である。
【図２】電圧設定回路の他の構成例を示す回路図であ
り、(a)は定電流源を用いた例、(b)はダイオードを用い
た例、(c)は複数の抵抗の分割比で出力電圧を決める構
成の例、(d)はトランジスタ、抵抗及び基準電圧源から
構成した例、(e)は別のチャージポンプからプログラム
電圧ＶppＬを供給する構成例を夫々示す。
り、(a)は定電流源を用いた例、(b)はダイオードを用い
た例、(c)は複数の抵抗の分割比で出力電圧を決める構
成の例、(d)はトランジスタ、抵抗及び基準電圧源から
構成した例、(e)は別のチャージポンプからプログラム
電圧ＶppＬを供給する構成例を夫々示す。
【図３】従来のＥＥＰＲＯＭの要部を示す回路図であ
る。
る。
【図４】書込み、一括消去、通常の読出しの各モードで
の各ノードへ印加される電圧の状態を示す対応表であ
る。
の各ノードへ印加される電圧の状態を示す対応表であ
る。
【図５】列制御回路を詳細に示すブロック図である。
【図６】スイッチ回路を詳細に示す回路図である。
１１ Ｘデコーダ（アドレス選択回路）
１２ 列制御回路
１５ 電圧設定回路
１６ 負荷抵抗
ＢＬ ビット線
ＣＧ コントロールゲート
CTr1 セルトランジスタ
Ｄ ダイオード
DTr 電圧生成トランジスタ
Ｅ 基準電圧源
ＦＧ フローティングゲート
Ｉ 定電流源
Ｒ、Ｒ１、Ｒ２ 抵抗
ＳＬ 選択線
STr1 セレクトトランジスタ（第１の選択トランジス
タ） STr2 セレクトトランジスタ（第２の選択トランジス
タ） Ｔ トランジスタ ＷＬ ワード線
タ） STr2 セレクトトランジスタ（第２の選択トランジス
タ） Ｔ トランジスタ ＷＬ ワード線
Claims (10)
- 【請求項１】 フローティングゲート及びコントロール
ゲートを備えるセルトランジスタを有する複数の不揮発
性メモリセルが複数のワード線と複数のビット線との各
交差部分に行列状に配設され、各メモリセルが前記ビッ
ト線に電流路の一端が接続され且つ他端が前記セルトラ
ンジスタの電流路の一端に接続され前記ワード線の選択
に応答して動作する第１の選択トランジスタを備え、選
択されたメモリセルに対する書込みモードと、複数のメ
モリセルに対する消去モードとを少なくとも有する不揮
発性半導体記憶装置において、 第１の電圧が供給され、該第１の電圧から成る選択信号
を前記ワード線に印加するアドレス選択回路と、 前記第１の電圧よりも前記第１の選択トランジスタのし
きい値電圧分だけ低い第２の電圧を設定する電圧設定回
路と、 前記第２の電圧が供給され、選択されたビット線に前記
第２の電圧から成る第１信号、又は、前記第２の電圧よ
りも低い第３の電圧から成る第２信号を選択的に印加す
る列制御回路とを備えることを特徴とする不揮発性半導
体記憶装置。 - 【請求項２】 前記電圧設定回路は、前記第１の電圧を
分割する分割手段を有することを特徴とする請求項１に
記載の不揮発性半導体記憶装置。 - 【請求項３】 前記分割手段は、ゲートとドレインとが
相互に接続されたＭＯＳトランジスタと定電流回路、又
は、ダイオードと定電流回路とから成ることを特徴とす
る請求項２に記載の不揮発性半導体記憶装置。 - 【請求項４】 前記分割手段は、複数の抵抗が直列に接
続された回路から成ることを特徴とする請求項２に記載
の不揮発性半導体記憶装置。 - 【請求項５】 前記電圧設定回路は、ドレインが前記第
１の電圧に接続され且つゲートが基準電圧に接続された
ＭＯＳトランジスタを備え、該ＭＯＳトランジスタのソ
ースに前記第２の電圧を生成することを特徴とする請求
項１に記載の不揮発性半導体記憶装置。 - 【請求項６】 前記コントロールゲートに繋がる選択線
を備えており、前記列制御回路は、選択した前記選択線
に前記第１信号又は第２信号を印加する構成を有するこ
とを特徴とする請求項１乃至５の内の何れか１項に記載
の不揮発性半導体記憶装置。 - 【請求項７】 前記選択線に電流路の一端が接続され且
つ他端が前記コントロールゲートに接続され、前記ワー
ド線の選択に応答して動作する第２の選択トランジスタ
を更に備えることを特徴とする請求項６に記載の不揮発
性半導体記憶装置。 - 【請求項８】 書込み時には、前記第２の選択トランジ
スタを介して前記コントロールゲートに前記第２信号を
印加し、且つ、前記第１の選択トランジスタを介して前
記セルトランジスタの電流路の一端に前記第１信号を印
加することを特徴とする請求項７に記載の不揮発性半導
体記憶装置。 - 【請求項９】 消去時には、前記第２の選択トランジス
タを介して前記コントロールゲートに前記第１信号を印
加し、且つ、前記第１の選択トランジスタを介して前記
セルトランジスタの電流路の一端に前記第２信号を印加
することを特徴とする請求項７又は８に記載の不揮発性
半導体記憶装置。 - 【請求項１０】 行列状に配設された複数の不揮発性メ
モリセルを含むセルアレイを有し、各メモリセルが、フ
ローティングゲート及びコントロールゲートを備えるセ
ルトランジスタを有すると共に、複数のワード線と複数
のビット線との各交差部分に配設され、選択されたメモ
リセルに対する書込みモードと、複数のメモリセルに対
する消去モードとを少なくとも有する不揮発性半導体記
憶装置において、 各セルアレイに配設された、前記コントロールゲートと
列選択線との間に接続されワード線からの行選択信号を
受ける第１の選択トランジスタ、及び、ビット線の１つ
と、前記セルトランジスタの電流路の一端との間に接続
されワード線からの行選択信号を受ける第２の選択トラ
ンジスタと、 第１の電圧が供給され、該第１の電圧から成る行選択信
号を生成するアドレス選択回路と、 ゲートとドレインとが相互に接続された電圧生成トラン
ジスタを含み、該電圧生成トランジスタのソース・ドレ
イン間での電圧降下によって前記第１の電圧より前記電
圧生成トランジスタのしきい値分だけ低い第２の電圧を
生成する電圧設定回路と、 前記第２の電圧から成る第１の信号、又は、前記第２の
電圧より低い第３の電圧から成る第２の信号を選択する
ことによって列選択信号を生成する列制御回路とを備
え、 前記第１及び第２の選択トランジスタが、前記電圧生成
トランジスタの閾値電圧と実質的に等しい閾値電圧を有
することを特徴とする不揮発性半導体記憶装置。
Priority Applications (7)
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| JP05947698A JP3362661B2 (ja) | 1998-03-11 | 1998-03-11 | 不揮発性半導体記憶装置 |
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