JP2000268590A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 データ消去時の非選択ワード線を零電位に設
定して誤動作を防止するようにしたロウデコーダを持つ
半導体記憶装置を提供する。 【解決手段】 メモリセルアレイ、ワード線選択を行う
ロウデコーダ、ビット線選択を行うカラムデコーダ、読
み出しデータをセンスし書き込みデータをラッチするセ
ンスアンプ／データラッチを備え、ロウデコーダは、Ｍ
本のワード線の中の一本を選択する機能を備えて、所定
のワード線駆動電圧を供給するためのメインデコーダ２
１と、ブロックを選択する機能を備えて、ワード線駆動
電圧をワード線駆動信号線に転送するめの第１の転送ゲ
ート２２と、ブロック内のＮ個のワード線ユニットを選
択する機能を備えて、ワード線駆動信号線に転送された
駆動電圧を選択されたワード線に転送するための第２の
転送ゲート２３とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特にメモリセルアレイのワード線選択を行うロ
ウデコーダ部の改良に関する。

【０００２】

【従来の技術】図７は、従来のＥＥＰＲＯＭフラッシュ
メモリの二つのメモリブロックＢ０，Ｂ１についてのワ
ード線選択回路部の構成を示している。例えば、ブロッ
クＢ０ＭＢ１はそれぞれ、１２８×８＝１０２４本のワ
ード線を持つ６４Ｋバイトの容量とする。このとき、各
メモリブロックＢ０，Ｂ１には、１２８本のメインワー
ド線対が配設され、各メインワード線対毎にこれにより
駆動される８本のワード線ＷＬが配設され、ワード線Ｗ
Ｌに交差してビット線ＢＬが配設される。

【０００３】ワード線選択を行うロウデコーダは、メイ
ンワード線対により選択される８本のワード線のうちど
の一本のワード線を選択するかを決める８個で１セット
のメインデコーダ６１と、１２８対のメインワード線対
のどれを選択するかを決定する１２８個のサブデコーダ
６２（６２ａ，６２ｂ）とから構成される。データ読み
出し及び書き込み時には、サプデコーダ６２により、１
２８のメインビット線対の一つが選択され、これに接続
される８本のワード線の一つがメインデコーダ６１によ
り選択される。

【０００４】図８は、サブデコーダ６２の構成であり、
図示のようにメインデコーダ６１からの８本の信号出力
Ｆ０〜Ｆ７を、メインワード線対ＭＩ，ＭＩＢにより制
御されてワード線ＷＬに転送する転送ゲートを構成して
いる。同様の転送ゲートが、メインワード線対ＭＩ，Ｍ
ＩＢの数、即ち１２８個配置される。

【０００５】図９は、データ読み出し及び書き込みのと
きの、サブデコーダにより駆動されるメモリセルＭＣの
電位関係を示している。メインワード線対ＭＩ．ＭＩＢ
が、（ＭＩ，ＭＩＢ）＝（Ｈ，Ｌ）のときに、メインデ
コーダの出力Ｆ０〜Ｆ７のＨ，Ｌがそれぞれワード線Ｗ
Ｌに転送される。

【０００６】図９は同じく、データ消去時の電位関係を
示している。データ消去はブロック単位で行われる。選
択ブロックについては例えば、メインワード線が、ＭＩ
＝２．５Ｖ、ＭＩＢ＝−７．５Ｖとなり、メインデコー
ダの出力Ｆ０〜Ｆ７が全て負電圧Ｆ＝−７．５Ｖとな
り、これがワード線ＷＬに転送される。ソースには＋
６．５Ｖが与えられ、ビット線ＢＬ（即ちドレイン）は
オープンとされる。これにより、選択ブロックのメモリ
セルＭＣでは、フローティングゲートの電荷がソースに
放電され、データ消去がなされる。

【０００７】非選択ブロックでは、メインデコーダの出
力Ｆ０〜Ｆ７が全てＨレベルのＦ＝２．５Ｖに固定さ
れ、これが選択ブロックと同じ条件のメインワード線対
ＭＩ，ＭＩＢにより制御されて、ワード線ＷＬに転送さ
れる。即ち、非選択ブロックでは、ワード線ＷＬに負の
消去電圧はかからないが、正電圧２．５Ｖが係る。ソー
スは０Ｖとされる。

【０００８】

【発明が解決しようとする課題】従来のワード線デコー
ド方式では、データ消去時、選択ブロックの隣の非選択
ブロックでは、図９で説明したように、ワード線に２．
５Ｖの電圧がかかる。一段の転送ゲートでは、２．５Ｖ
と−７．５Ｖの二つの電位しか転送できないからであ
る。従ってもし、非選択ブロック内にワード線とビット
線が短絡しているような不良があった場合に短絡電流が
流れて、ワード線電位は降下し、これがロウデコーダを
動作不能にするおそれがある。

【０００９】通常この種のフラッシュメモリでは、不良
救済のための冗長回路が用いられ、短絡不良のワード線
があった場合にこれを予備ワード線で置き換えることが
行われる。しかしワード線置き換えを行うのは、データ
読み出し及び書き込み動作についてのみである。データ
消去を行う場合の非選択ブロックにおいて、不良のワー
ド線のみを特別にオープン或いは接地状態にするために
は、複雑なデコード回路を必要とするため、通常は全ワ
ード線が同じ電位に設定される。このため、不良ワード
線があった場合に上述のような問題が生じる。

【００１０】またロウデコーダでは、一般にｎ本のロウ
アドレス信号線を受けて、２ⁿ本の信号を生成する。従
って１セットのメインデコーダには、２ⁿ個の回路が必
要である。これらの回路は、ワード線の急速な充放電を
行うために容量の大きな出力バッファが必要であり、従
って回路面積も大きくなる。

【００１１】この発明は、上記事情を考慮してなされた
もので、データ消去時の非選択ワード線を零電位に設定
して誤動作を防止するようにしたロウデコーダを持つ半
導体記憶装置を提供することを目的としている。

【００１２】

【課題を解決するための手段】この発明は、ビット線と
ワード線により選択されるメモリセルが配列形成され、
一つのブロックがＭ本ずつのワード線からなるＮ個のワ
ード線ユニットにより構成される複数ブロックに分割さ
れたメモリセルアレイと、このメモリセルアレイのワー
ド線選択を行うロウデコーダと、前記メモリセルアレイ
のビット線選択を行うカラムデコーダと、前記メモリセ
ルアレイの読み出しデータをセンスし書き込みデータを
ラッチするセンスアンプ／データラッチとを備え、前記
ロウデコーダは、Ｍ本のワード線の中の一本を選択する
機能を備えて、所定のワード線駆動電圧を供給するため
のメインデコーダと、ブロックを選択する機能を備え
て、前記ワード線駆動電圧をワード線駆動信号線に転送
するための第１の転送ゲートと、ブロック内のＮ個のワ
ード線ユニットを選択する機能を備えて、前記ワード線
駆動信号線に転送された駆動電圧を選択されたワード線
に転送するための第２の転送ゲートとを有することを特
徴とする。

【００１３】この発明において例えば、メモリセルは、
電気的書き換え可能な不揮発性メモリセルであり、メイ
ンデコーダは、ワード線ユニット内の１本のワード線を
選択するメインデコード部と、データ読み出し、書き込
み及び消去のモードに応じて必要なワード線駆動電圧を
発生するワード線駆動電圧発生回路と、データ消去時に
ブロック選択を行って前記メインデコード部の出力のワ
ード線駆動電圧発生回路への転送を禁止し、読み出し及
び書き込み時に前記メインデコード部の出力をワード線
駆動電圧発生回路に転送するモード設定回路とを有する
ものとする。

【００１４】また、第１の転送ゲートは例えば、ブロッ
ク選択信号線のレベルに応じ、且つデータ読み出し、書
き込み及び消去に応じて、選択ブロックのワード線選択
信号電圧を発生するワード線選択信号発生回路と、この
ワード線選択信号発生回路から発生されるワード線選択
信号電圧により駆動されて前記メインデコーダから発生
されるワード線駆動電圧をワード線駆動信号線に転送す
る転送ゲート部とを備えて構成される。更に第２の転送
ゲートは例えば、ワード線ユニットを選択して選択され
たメインデータ線にデータ読み出し、書き込み及び消去
に応じてメインデータ線駆動電圧を発生するユニットデ
コード部と、このユニットデコード部の出力が与えられ
るメインデータ線により駆動されて前記第１の転送ゲー
トを介して転送されたワード線駆動電圧をワード線に転
送する転送ゲート部とを備えて構成される。

【００１５】この発明によると、ワード線選択を行うロ
ウデコーダを、ユニット内の１本のワード線選択を行う
ためのメインデコーダと、第１及び第２の２段の転送ゲ
ートとから構成して、データ消去時に非選択ブロックの
ワード線を零電位に設定するようにしている。これによ
り、ワード線短絡不良があった場合にもロウデコーダが
動作不能になる事態を防止することが可能になる。

【００１６】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の一実施の
形態のＥＥＰＲＯＭフラッシュメモリのブロック構成を
示す。メモリセルアレイ１１は、ワード線ＷＬとビット
線ＢＬにより選択されるＮＯＲ型のメモリセルが配列形
成されている。このメモリセルアレイ１１のワード線選
択を行うのがロウデコーダ１２であり、ビット線選択を
行うのでカラムデコーダ１４である。

【００１７】センスアンプ（兼データラッチ）１３は、
カラム選択ゲート１５を介してメモリセルアレイ１１の
ビット線データをセンスし、データ入出力バッファ１８
を介して取り込まれる書き込みデータをラッチする。デ
ータ入出力バッファ１８はここでは、アドレスバッファ
及びコマンドバッファを含む。制御回路１７は、データ
の書き込み／読み出し／消去の制御を行う各種制御信号
を生成する。また昇圧回路１６は、データ書き込み及び
消去に必要な正の高電圧及び負の高電圧を発生させる。

【００１８】図１のメモリセルアレイ１１は、１２８×
８＝１０２４本のワード線を持つ６４Ｋバイトずつの複
数個のブロックに分割されている。即ち、各ブロック
は、Ｎ＝１２８個のワード線ユニットを有し、各ユニッ
トにＭ＝８本のワード線を有する。図２はその中の４個
のメモリブロックＢ０〜Ｂ３と、これらのメモリブロッ
クのワード線選択駆動を行うロウデコーダ１２の部分の
構成を示している。ロウデコーダ１２は、メインワード
線対ＭＩ，ＭＩＢにより選択されるＭ＝８本のワード線
ＷＬのうち１本を選択するためのメインデコーダ２１
と、このメインデコーダ２１の出力Ｆｉを受ける各メモ
リブロック毎に設けられた第１の転送ゲート２２（２２
０〜２２３）と、更にその出力を受ける第２の転送ゲー
ト２３（２３０〜２３３）とから構成されている。第２
の転送ゲート２３はサブデコーダとなる。

【００１９】第１の転送ゲート２２は、ブロック選択機
能を有し、図２の例では４ブロックのうち一つを選択し
て、メインデコーダ２１の出力であるワード線駆動電圧
をワード線駆動信号線に転送する。第２の転送ゲート
は、Ｎ個のワード線ユニットを選択する機能を有し、選
択されたユニットにつき、メインデコーダで選択された
ワード線に対してワード線駆動電圧を転送することにな
る。

【００２０】図３は、メインデコーダ２１の構成であ
る。ロウアドレス信号ＲＡ０〜ＲＡ２の組み合わせの一
致検出を行って、８本のワード線中の１本を選択するの
が、ＮＡＮＤゲートＧ１であり、これがメインデコード
部となる。従ってこの実施の形態の場合、図３に示すメ
インデコーダ２１は、８個設けられる。これら８個のう
ち、１個でＮＡＮＤゲートＧ１の出力が“Ｌ”（選択状
態）となる。このＮＡＮＤゲートＧ１の出力は、更に２
段のＮＡＮＤゲートＧ２，Ｇ３を通り、ワード線駆動電
圧発生回路３２に送られる。

【００２１】ワード線駆動電圧発生回路３２は、ＮＡＮ
ＤゲートＧ３の出力とこれをインバータＩ２で反転した
相補出力に基づいて、“Ｈ”レベル電圧を、２段の電圧
レベルシフト回路により所望のワード線駆動電圧にレベ
ルシフトさせる。初段の電圧レベルシフト回路３２１
は、昇圧回路或いは電源から得られる正電圧ＶＳＷＥと
ＶSSの間のレベルにシフトするものであり、２段目の電
圧レベルシフト回路３２２は更に、正電圧ＶＳＷＥと昇
圧回路から得られる負の電圧ＶＢＢの間でレベルシフト
する。レベルシフトされた電圧は、ＶＳＷＥ−ＶＢＢを
電源とするインバータＩ３〜Ｉ５を介して、ワード線駆
動電圧Ｆｉとして取り出される。

【００２２】ＮＡＮＤゲートＧ２，Ｇ３の制御入力に
は、書き込み／読み出し／消去のモードに応じてモード
設定回路３１から発生される信号が供給される。消去モ
ードの場合にブロック単位でデータ消去を行うため、こ
のモード設定回路３１が用いられる。即ち、図２の４ブ
ロックに対応して、４本のブロック選択信号線ｂ０〜ｂ
３が配置されて、その一つが“Ｌ”になると、ＮＡＮＤ
ゲートＧ４の出力が“Ｈ”になり、これにより消去ブロ
ックの選択がなされる。

【００２３】消去モードセット信号ＥＲＳは、消去モー
ドのとき“Ｈ”になる。ＮＡＮＤゲートＧ４の出力が
“Ｈ”であり、且つ消去モードセット信号ＥＲＳが
“Ｈ”である時、トランスファゲートＴＧがオフであ
り、ＮＡＮＤゲートＧ４の出力がクロックトインバータ
ＣＩにより反転されて、ＮＡＮＤゲートＧ３に入る。即
ち選択ブロックでは、ＮＡＮＤゲートＧ３に“Ｌ”が入
る。また、インバータＩ１を介して、ＮＡＮＤゲートＧ
２にも“Ｌ”が入る。従って、消去モードのとき、選択
されたブロックでは、ＮＡＮＤゲートＧ１によるデコー
ド出力の転送が禁止され、ＮＡＮＤゲートＧ３の出力が
“Ｈ”に保持される。これにより、選択ブロックの全ワ
ード線にたいして、ワード線駆動電圧発生回路３２から
負の消去電圧が発生される。

【００２４】データ読み出し及び書き込みの場合は、消
去モードセット信号ＥＲＳ＝“Ｌ”である。このとき、
ＮＡＮＤゲートＧ４の出力がトランスファゲートＴＧを
介してＮＡＮＤゲートＧ３に入り、ＮＡＮＤゲートＧ２
にはインバータＩ１を介して“Ｈ”が入る。これによ
り、読み出し／書き込みに応じて、ＮＡＮＤゲートＧ１
により選択される１本のワード線に対する駆動電圧が駆
動電圧発生回路３２から発生される。

【００２５】図４は、第１の転送ゲート２２の構成を示
す。この転送ゲート２２は、ワード線選択信号電圧発生
回路４１と、このワード線選択信号電圧発生回路から出
力される相補信号電圧ＲＢｉ，ＢＲＢｉにより駆動され
て、ワード線駆動電圧Ｆｉを次の第２の転送ゲート２３
に転送する転送ゲート段４２を有する。

【００２６】信号電圧発生回路４１は、基本的に図３に
示す駆動電圧発生回路３２と同様の構成を有する。即
ち、４本のブロックのうち一つを選択するブロック選択
信号ＰＢｉに応じて、２段の電圧レベルシフト回路４１
１、４１２により所望のレベルシフトを行い、これが入
力されるインバータＩ４１，Ｉ４２，Ｉ４３により、ワ
ード線駆動電圧に応じてレベルが選択された相補信号電
圧ＲＢｉ，ＢＲＢｉが発生される。即ち、選択されたブ
ロックについて、選択信号ＰＢｉ＝“Ｈ”になり、読み
出し／書き込み／消去の各モードに応じてレベル設定さ
れた相補信号電圧ＲＢｉ，ＢＲＢｉが発生される。選択
ブロックについては、ＲＢｉ＝“Ｌ”、ＢＲＢｉ＝
“Ｈ”となる。具体的にデータ消去の場合であれば、選
択ブロックについて、ＲＢｉ＝−７．５Ｖ、ＢＲＢｉ＝
２．５Ｖとなる。このとき、転送ゲート段４２がオンに
なる。

【００２７】転送ゲート段４２は、メインデコーダ２１
から得られる８個のワード線駆動電圧Ｆｉをそれぞれ、
ワード線駆動信号線ＢＬＫＦｉに転送するためのもの
で、相補信号電圧ＲＢｉ，ＢＲＢｉにより駆動されるＮ
ＭＯＳトランジスタＱＮ１とＰＭＯＳトランジスタＱＰ
１の対、及びワード線駆動信号線ＢＬＫＦｉを接地電位
に落とすための、信号電圧ＢＲＢｉにより駆動されるＮ
ＭＯＳトランジスタＱＮ２をもって構成される。なおこ
の転送ゲート段のＰＭＯＳトランジスタＱＰ１が形成さ
れたｎ型ウェルには、正の電圧ＶＳＷＥが与えられ、Ｎ
ＭＯＳトランジスタＱＮ１，ＱＮ２が形成されたｐ型ウ
ェルには、負の電圧ＶＢＢが与えられる。

【００２８】図５は、第２の転送ゲート２３の構成であ
る。この第２の転送ゲート２３は、１ブロック当たり１
２８対のメインワード線ＭＩ，ＭＩＢ毎に設けられる。
即ち、ロウアドレスＲＡ３〜ＲＡ９をデコードして１２
８個のユニットから１ユニットを選択するユニットデコ
ード部５１と、これにより選択されるメインワード線対
ＭＩ，ＭＩＢにより駆動されるＰＭＯＳトランジスタも
ＱＰ２とＮＭＯＳトランジスタとＱＮ３の対、及びワー
ド線ＷＬを接地するためのＮＭＯＳトランジスタＱＮ４
を有する転送ゲート段５２とから構成される。

【００２９】ユニットデコード部５１は、図３に示すモ
ード設定回路３１及び駆動電圧発生回路３２と同様の回
路を内蔵し、動作モードに応じて選択されたメインデー
タ線対ＭＩ，ＭＩＢに相補信号電圧を発生する。メイン
ワード線対ＭＩ，ＭＩＢが、ＭＩ＝“Ｌ”，ＭＩＢ＝
“Ｈ”となることにより、ワード線駆動信号線ＢＬＫＦ
ｉに転送されたワード線駆動電圧が選択されたワード線
ＷＬに供給される。ワード線ＷＬとヒット線ＢＬの交差
部には、図示のように電気的書き換え可能なメモリセル
ＭＣが配置される。メモリセルＭＣは例えばフローティ
ングゲートを持つ積層ゲート構造のＭＯＳトランジスタ
である。この転送ゲート２３においても、ＰＭＯＳトラ
ンジスタＱＰ３が形成されたｎ型ウェルには、正の電圧
ＶＳＷＥが与えられ、ＮＭＯＳトランジスタＱＮ３，Ｑ
Ｎ４が形成されたｐ型ウェルには、負の電圧ＶＢＢが与
えられる。

【００３０】この実施の形態のフラッシュメモリのデー
タ読み出し及び書き込みの動作は、従来と変わらない。
読み出し動作では、選択されたワード線に例えば０Ｖを
与え、メモリセルの導通、非導通によるビット線電位変
化をセンスする。書き込み時は、選択されたワード線に
昇圧された正の書き込み電圧を与え、選択メモリセルに
ビット線から電流を流して、メモリセルのフローティン
グゲートにホットエレクトロン注入を行う。

【００３１】データ消去は、ブロック単位で行われるこ
とは従来と同じである。図３のメインデコーダ２１で
は、データ消去時には全ワード線に対して、負の消去電
圧が発生される。この消去電圧は、図４に示す第１の転
送ゲート２２により、選択されたブロックについてのみ
転送される。第２の転送ゲート２３では、選択ブロック
内の全メインデータ線対ＭＩ，ＭＩＢに、ＭＩ＝“Ｈ”
（例えば２．５Ｖ）、ＭＩＢ＝“Ｌ”（例えば−７．５
Ｖ）が発生され、これにより全ワード線ＷＬに与えられ
る負の消去電圧が与えられる。

【００３２】図６は、選択ブロックと非選択ブロックで
のメモリセルＭＣのバイアス関係の例を示している。選
択ブロックでは、転送ゲート段４２がＲＢｉ＝−７．５
Ｖ、ＢＲＢｉ＝２．５Ｖにより駆動されて、消去電圧−
７．５Ｖがワード線駆動信号線ＢＬＫＦｉに転送され
る。選択ブロックでは転送ゲート段５２も同様に、ＭＩ
＝２．５Ｖ，ＭＩＢ＝−７．５Ｖにより駆動されて、消
去電圧はワード線ＷＬに転送される。メモリセルＭＣの
ソースには、例えば＋６．５Ｖが与えられ、ビット線は
オープンとする。これにより、選択ブロックのメモリセ
ルＭＣではフローティングゲートの電荷がソース側に放
出され、データ消去がなされる。

【００３３】非選択ブロックでは、第１の転送ゲート２
２のブロック選択機能によって、その転送ゲート段４２
には、選択ブロックとは逆に、ＲＢｉ＝２．５Ｖ，ＢＲ
Ｂｉ＝−７．５Ｖが与えられる。これにより、転送ゲー
ト段４２はオフになり、ワード線駆動信号線ＢＬＫＦｉ
＝０Ｖとなる。また第２の転送ゲート２３においても、
選択ブロックと逆に、メインワード線対は、ＭＩ＝−
７．５Ｖ、ＭＩＢ＝２．５Ｖとなり、転送ゲート段５２
がオフになる。従って、非選択のワード線ＷＬは０Ｖと
なり、データ消去されない。

【００３４】以上のようにこの実施の形態では、データ
消去時、非選択プロック内のワード線とビット線が短絡
している不良があったとしても、無用な短絡電流が流れ
ることはない。従って、ロウデコーダの機能が不良ワー
ド線に起因して動作不能になるような事態が防止され
る。またこの実施の形態によると、２段階の転送ゲート
を設けることにより、大きな面積を必要とするメインデ
コーダがサポートできるブロック数が多くなり、それだ
けチップ面積を小さくすることが可能になる。

【００３５】

【発明の効果】以上述べたようにこの発明によれば、ロ
ウデコーダにブロック選択機能を持ってワード線駆動電
圧を転送する第１の転送ゲートと、その転送されたワー
ド線駆動電圧を更にワード線に転送するためのワード線
ユニット選択機能を持つ第２の転送ゲートを備えること
により、データ消去時の非選択ワード線を零電位に設定
して誤動作を防止するようにした半導体記憶装置を提供
することができる。

【図面の簡単な説明】

【図１】この発明の一実施の形態によるフラッシュメモ
リの構成を示す図である。

【図２】同実施の形態のフラッシュメモリの４ブロック
についてロウデコーダ構成を示す図である。

【図３】同実施の形態におけるメインデコーダの構成を
示す図である。

【図４】同実施の形態における第１の転送ゲートの構成
を示す図である。

【図５】同実施の形態における第２の転送ゲートの構成
を示す図である。

【図６】同実施の形態におけるデータ消去時のメモリセ
ルのバイアス関係を示す図である。

【図７】従来例のフラッシュメモリでのロウデコーダ構
成を示す図である。

【図８】同従来例のロウサブデコーダの具体的構成を示
す図である。

【図９】同従来例のデータ読み出し／書き込み時のワー
ド線選択の動作を説明するための図でたある。

【図１０】同従来例のデータ消去時のメモリセルのバイ
アス関係を示す図である。

【符号の説明】

１１…メモリセルアレイ、１２…ロウデコーダ、１３…
センスアンプ／データラッチ、１４…カラムデコーダ、
１５…カラム選択ゲート、１６…昇圧回路、１７…制御
回路、１８…データ入出力バッファ、Ｂ０〜Ｂ３…ブロ
ック、２１…メインデコーダ、２２…第１の転送ゲー
ト、２３…第２の転送ゲート（ロウサブデコーダ）、３
１…モード設定回路、３２…ワード線駆動電圧発生回
路、４１…ワード線選択信号電圧発生回路、４２…転送
ゲート段、５１…ユニットデコード部、５２…転送ゲー
ト段。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ビット線とワード線により選択されるメ
   モリセルが配列形成され、一つのブロックがＭ本ずつの
   ワード線からなるＮ個のワード線ユニットにより構成さ
   れる複数ブロックに分割されたメモリセルアレイと、 このメモリセルアレイのワード線選択を行うロウデコー
   ダと、 前記メモリセルアレイのビット線選択を行うカラムデコ
   ーダと、 前記メモリセルアレイの読み出しデータをセンスし書き
   込みデータをラッチするセンスアンプ／データラッチと
   を備え、前記ロウデコーダは、 Ｍ本のワード線の中の一本を選択する機能を備えて、所
   定のワード線駆動電圧を供給するためのメインデコーダ
   と、 ブロックを選択する機能を備えて、前記ワード線駆動電
   圧をワード線駆動信号線に転送するための第１の転送ゲ
   ートと、 ブロック内のＮ個のワード線ユニットを選択する機能を
   備えて、前記ワード線駆動信号線に転送された駆動電圧
   を選択されたワード線に転送するための第２の転送ゲー
   トとを有することを特徴とする半導体記憶装置。
2. 【請求項２】 前記メモリセルは、電気的書き換え可能
   な不揮発性メモリセルであり、 前記メインデコーダは、ワード線ユニット内の１本のワ
   ード線を選択するメインデコード部と、データ読み出
   し、書き込み及び消去のモードに応じて必要なワード線
   駆動電圧を発生するワード線駆動電圧発生回路と、デー
   タ消去時にブロック選択を行って前記メインデコード部
   の出力のワード線駆動電圧発生回路への転送を禁止し、
   読み出し及び書き込み時に前記メインデコード部の出力
   をワード線駆動電圧発生回路に転送するモード設定回路
   とを有することを特徴とする請求項１記載の半導体記憶
   装置。
3. 【請求項３】 前記第１の転送ゲートは、ブロック選択
   信号線のレベルに応じ、且つデータ読み出し、書き込み
   及び消去に応じて、選択ブロックのワード線選択信号電
   圧を発生するワード線選択信号発生回路と、このワード
   線選択信号発生回路から発生されるワード線選択信号電
   圧により駆動されて前記メインデコーダから発生される
   ワード線駆動電圧をワード線駆動信号線に転送する転送
   ゲート部とを有することを特徴とする請求項２記載の半
   導体記憶装置。
4. 【請求項４】 前記第２の転送ゲートは、ワード線ユニ
   ットを選択して選択されたメインデータ線にデータ読み
   出し、書き込み及び消去に応じてメインデータ線駆動電
   圧を発生するユニットデコード部と、このユニットデコ
   ード部の出力が与えられるメインデータ線により駆動さ
   れて前記第１の転送ゲートを介して転送されたワード線
   駆動電圧をワード線に転送する転送ゲート部とを有する
   ことを特徴とする請求項２記載の半導体記憶装置。