JPH06103798A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06103798A JPH06103798A JP24995892A JP24995892A JPH06103798A JP H06103798 A JPH06103798 A JP H06103798A JP 24995892 A JP24995892 A JP 24995892A JP 24995892 A JP24995892 A JP 24995892A JP H06103798 A JPH06103798 A JP H06103798A
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Abstract
(57)【要約】
【目的】ロウ冗長を行うことができ、欠陥救済の自在性
を高めた半導体記憶装置の提供を目的とする。 【構成】本発明は、フローティングゲート、コントロー
ルゲート、ソース電極及びドレイン電極を有する多数の
メモリセルをマトリクス状に配列して共通基板上に形成
し、各メモリセルのコントロールゲートを行（ロウ）単
位でワード線に接続するとともに、各メモリセルのドレ
イン電極を列（コラム）単位でビット線に接続し、か
つ、全てのメモリセルのソース電極を共通のソース配線
に接続して構成する半導体記憶装置であって、前記ワー
ド線の少なくとも１本を冗長ワード線とし、該冗長ワー
ド線以外のワード線に繋がるメモリセルに欠陥が生じた
場合には、該欠陥ワード線を冗長ワード線で置換する置
換手段を備え、かつ、特定のメモリセルのデータを消去
する場合は、該特定のメモリセルに繋がるワード線に所
定の負電位を与えるとともに、他のワード線にゼロ電位
又は所定の正電位を与え、さらに、前記共通のソース配
線又は前記共通基板に所定の正電位を与える電位付与手
段を備えたことを特徴とする。
を高めた半導体記憶装置の提供を目的とする。 【構成】本発明は、フローティングゲート、コントロー
ルゲート、ソース電極及びドレイン電極を有する多数の
メモリセルをマトリクス状に配列して共通基板上に形成
し、各メモリセルのコントロールゲートを行（ロウ）単
位でワード線に接続するとともに、各メモリセルのドレ
イン電極を列（コラム）単位でビット線に接続し、か
つ、全てのメモリセルのソース電極を共通のソース配線
に接続して構成する半導体記憶装置であって、前記ワー
ド線の少なくとも１本を冗長ワード線とし、該冗長ワー
ド線以外のワード線に繋がるメモリセルに欠陥が生じた
場合には、該欠陥ワード線を冗長ワード線で置換する置
換手段を備え、かつ、特定のメモリセルのデータを消去
する場合は、該特定のメモリセルに繋がるワード線に所
定の負電位を与えるとともに、他のワード線にゼロ電位
又は所定の正電位を与え、さらに、前記共通のソース配
線又は前記共通基板に所定の正電位を与える電位付与手
段を備えたことを特徴とする。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、特
に、一括消去型の不揮発性半導体記憶装置、いわゆるフ
ラッシュＥＥＰＲＯＭ（electrically erasable progra
mmable read only memory）に関する。
に、一括消去型の不揮発性半導体記憶装置、いわゆるフ
ラッシュＥＥＰＲＯＭ（electrically erasable progra
mmable read only memory）に関する。
【０００２】
【従来の技術】図５はフラッシュＥＥＰＲＯＭのメモリ
セル構造図である。ｐ型半導体基板１に形成した２つの
ｎ型拡散領域２、３をそれぞれソース電極（Ｓ）、ドレ
イン電極（Ｄ）とし、両電極間のチャネル領域４の直上
に、絶縁膜５を介してフローティングゲート（ＦＧ）を
配置し、さらに、ＦＧの上に同じく絶縁膜６を介してコ
ントロールゲート（ＣＧ）を配置して構成する。Ｖg は
ＣＧ用の電源、ＶS はソース電極２の電源、ＶD はドレ
イン電極３の電源、ＶSUB は基板用の電源であり、
Ｖg 、ＶS 、ＶD は、フラッシュＥＥＰＲＯＭの３つの
モード、すなわち「消去」、「書込み」及び「読み出
し」の各モードにおいて適宜の電位が与えられるように
なっている。次表１は、代表的なフラッシュＥＥＰＲＯ
Ｍのモードと電位の対応表である。
セル構造図である。ｐ型半導体基板１に形成した２つの
ｎ型拡散領域２、３をそれぞれソース電極（Ｓ）、ドレ
イン電極（Ｄ）とし、両電極間のチャネル領域４の直上
に、絶縁膜５を介してフローティングゲート（ＦＧ）を
配置し、さらに、ＦＧの上に同じく絶縁膜６を介してコ
ントロールゲート（ＣＧ）を配置して構成する。Ｖg は
ＣＧ用の電源、ＶS はソース電極２の電源、ＶD はドレ
イン電極３の電源、ＶSUB は基板用の電源であり、
Ｖg 、ＶS 、ＶD は、フラッシュＥＥＰＲＯＭの３つの
モード、すなわち「消去」、「書込み」及び「読み出
し」の各モードにおいて適宜の電位が与えられるように
なっている。次表１は、代表的なフラッシュＥＥＰＲＯ
Ｍのモードと電位の対応表である。
【０００３】 但し、ＶH は高電圧（例えば＋１２Ｖ）、ＶM はＶH よ
りも低い中電圧（例えば＋６Ｖ）、ＶL はＶM よりも低
い低電圧（例えば＋５Ｖ）である。
りも低い中電圧（例えば＋６Ｖ）、ＶL はＶM よりも低
い低電圧（例えば＋５Ｖ）である。
【０００４】消去モードでは、ソース電極２の高電圧
（ＶH ）によって、ＦＧ内の電子を引き抜き、メモリセ
ルを導通状態（論理１の書込みに相当）にする。一方、
書込みモードでは、この逆に、ＣＧの高電圧（ＶH ）と
ドレイン電極３の中電圧（ＶM）によってドレイン近傍
のピンチオフ領域にホットエレクトロン（高エネルギー
を持つ電子）を発生させ、この電子をＦＧに注入するこ
とによって、メモリセルを非導通状態（論理０の書込み
に相当）にする。読み出しモードでは、メモリセルを単
なるＭＯＳトランジスタとして動作させ、チャネル電流
（ドレイン電流）の有無をセンスアンプで検出する。す
なわち、読み出しデータは、ドレイン電流が流れれば論
理１、流れなければ論理０となる。
（ＶH ）によって、ＦＧ内の電子を引き抜き、メモリセ
ルを導通状態（論理１の書込みに相当）にする。一方、
書込みモードでは、この逆に、ＣＧの高電圧（ＶH ）と
ドレイン電極３の中電圧（ＶM）によってドレイン近傍
のピンチオフ領域にホットエレクトロン（高エネルギー
を持つ電子）を発生させ、この電子をＦＧに注入するこ
とによって、メモリセルを非導通状態（論理０の書込み
に相当）にする。読み出しモードでは、メモリセルを単
なるＭＯＳトランジスタとして動作させ、チャネル電流
（ドレイン電流）の有無をセンスアンプで検出する。す
なわち、読み出しデータは、ドレイン電流が流れれば論
理１、流れなければ論理０となる。
【０００５】ここで、フラッシュＥＥＰＲＯＭは、全て
のメモリセルのソース電極を共通配線（便宜的にソース
配線という）に接続し、消去モード時には、このソース
配線を介して全てのメモリセルのソース電極に高電圧
（ＶH ）を印加することにより、一括消去を行うように
なっている。また、＋５Ｖ単一電源化達成のために、消
去モード時の電位を次表２又は次表３のようすること
（以下、ゲート負電位印加方式）も検討されている。
のメモリセルのソース電極を共通配線（便宜的にソース
配線という）に接続し、消去モード時には、このソース
配線を介して全てのメモリセルのソース電極に高電圧
（ＶH ）を印加することにより、一括消去を行うように
なっている。また、＋５Ｖ単一電源化達成のために、消
去モード時の電位を次表２又は次表３のようすること
（以下、ゲート負電位印加方式）も検討されている。
【０００６】 図６は従来のフラッシュＥＥＰＲＯＭのブロック図であ
る。この図において、１０はコラム（列）アドレスバッ
ファ、１１はロウ（行）アドレスバッファ、１２はコラ
ムデコーダ、１３はロウデコーダ、１４は書込み回路、
１５はセンスアンプ、１６は入出力バッファ、１７はソ
ース電源回路、１８は一致判定回路、１９は冗長デコー
ダ、２０はメモリセルアレイである。
る。この図において、１０はコラム（列）アドレスバッ
ファ、１１はロウ（行）アドレスバッファ、１２はコラ
ムデコーダ、１３はロウデコーダ、１４は書込み回路、
１５はセンスアンプ、１６は入出力バッファ、１７はソ
ース電源回路、１８は一致判定回路、１９は冗長デコー
ダ、２０はメモリセルアレイである。
【０００７】メモリセルアレイ２０は、ｎ行×ｍ列（こ
こでは便宜的に２×４）のマトリクス状に配列されたｎ
×ｍ個のメモリセルＭw,b （ｗは１、２、ｂは１〜４；
以下同様）を備えている。なお、４列目の２個のメモリ
セルＭ1,4 、Ｍ2,4 は、「コラム冗長」のためのスペア
・メモリセルである。コラム冗長用のスペア・メモリセ
ルを含む全てのメモリセルＭw,b は、コントロールゲー
トＣＧ、フローティングゲートＦＧ、ドレイン電極Ｄ及
びソース電極Ｓを有して共通基板上に形成されており
（構造は図５を参照）、各々のドレイン電極Ｄを列単位
でビット線ＢＬb （但し、ＢＬ4 は冗長ビット線）に接
続するとともに、コントロールゲートＣＧを行単位にワ
ード線ＷＬw に接続し、かつ、全てのソース電極Ｓを共
通配線（ソース配線）２１に接続している。なお、Ｔ
SWbはビット線ＢＬb とバス線２２の間を選択的に接続
するスイッチングトランジスタである。
こでは便宜的に２×４）のマトリクス状に配列されたｎ
×ｍ個のメモリセルＭw,b （ｗは１、２、ｂは１〜４；
以下同様）を備えている。なお、４列目の２個のメモリ
セルＭ1,4 、Ｍ2,4 は、「コラム冗長」のためのスペア
・メモリセルである。コラム冗長用のスペア・メモリセ
ルを含む全てのメモリセルＭw,b は、コントロールゲー
トＣＧ、フローティングゲートＦＧ、ドレイン電極Ｄ及
びソース電極Ｓを有して共通基板上に形成されており
（構造は図５を参照）、各々のドレイン電極Ｄを列単位
でビット線ＢＬb （但し、ＢＬ4 は冗長ビット線）に接
続するとともに、コントロールゲートＣＧを行単位にワ
ード線ＷＬw に接続し、かつ、全てのソース電極Ｓを共
通配線（ソース配線）２１に接続している。なお、Ｔ
SWbはビット線ＢＬb とバス線２２の間を選択的に接続
するスイッチングトランジスタである。
【０００８】ここで、フラッシュＥＥＰＲＯＭでは一般
に、一括消去後の各メモリセルのしきい値（ＶTH）を揃
えておく必要から、消去動作の前に論理０の書込みが行
われる。ゼロ書込みを行わずに消去動作を実行すると、
しきい値の下がりすぎ、いわゆる過消去状態のメモリセ
ルが発生するからで、当該メモリセルが常にオン（ノー
マリオン）状態となって動作不良になるからである。
に、一括消去後の各メモリセルのしきい値（ＶTH）を揃
えておく必要から、消去動作の前に論理０の書込みが行
われる。ゼロ書込みを行わずに消去動作を実行すると、
しきい値の下がりすぎ、いわゆる過消去状態のメモリセ
ルが発生するからで、当該メモリセルが常にオン（ノー
マリオン）状態となって動作不良になるからである。
【０００９】
【発明が解決しようとする課題】ところで、かかる従来
の半導体記憶装置にあっては、欠陥メモリセルの救済を
ビット線単位、すなわち「コラム冗長」でしか行うこと
ができない欠点があり、欠陥救済の自在性が低いといっ
た問題点がある。これは、ロウ冗長のためのワード線を
例えばＷＬ2 とし、このＷＬ2 と他のワード線（Ｗ
Ｌ1 ）とを置換するものと仮定すると、ＷＬ1 を選択し
ようとしたときには、常にＷＬ2 が選択されるから、Ｗ
Ｌ1 に繋がるメモリセルＭ1,1 、Ｍ1, 2 、Ｍ1,3 、……
に対するゼロ書込みが不可能となり、したがって、一括
消去の実行によってＷＬ1 に繋がるメモリセルが過消去
（ノーマリオン状態）となることがあり、ノーマリオン
状態のメモリセルを通してビット線電位がグランド電位
（論理１に相当する電位）に固定されてしまう結果、ビ
ット線単位（列単位）に動作不良となるからである。 ［目的］そこで、本発明は、ロウ冗長を行うことがで
き、欠陥救済の自在性を高めた半導体記憶装置の提供を
目的とする。
の半導体記憶装置にあっては、欠陥メモリセルの救済を
ビット線単位、すなわち「コラム冗長」でしか行うこと
ができない欠点があり、欠陥救済の自在性が低いといっ
た問題点がある。これは、ロウ冗長のためのワード線を
例えばＷＬ2 とし、このＷＬ2 と他のワード線（Ｗ
Ｌ1 ）とを置換するものと仮定すると、ＷＬ1 を選択し
ようとしたときには、常にＷＬ2 が選択されるから、Ｗ
Ｌ1 に繋がるメモリセルＭ1,1 、Ｍ1, 2 、Ｍ1,3 、……
に対するゼロ書込みが不可能となり、したがって、一括
消去の実行によってＷＬ1 に繋がるメモリセルが過消去
（ノーマリオン状態）となることがあり、ノーマリオン
状態のメモリセルを通してビット線電位がグランド電位
（論理１に相当する電位）に固定されてしまう結果、ビ
ット線単位（列単位）に動作不良となるからである。 ［目的］そこで、本発明は、ロウ冗長を行うことがで
き、欠陥救済の自在性を高めた半導体記憶装置の提供を
目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、フローティングゲート、コントロールゲ
ート、ソース電極及びドレイン電極を有する多数のメモ
リセルをマトリクス状に配列して共通基板上に形成し、
各メモリセルのコントロールゲートを行（ロウ）単位で
ワード線に接続するとともに、各メモリセルのドレイン
電極を列（コラム）単位でビット線に接続し、かつ、全
てのメモリセルのソース電極を共通のソース配線に接続
して構成する半導体記憶装置であって、前記ワード線の
少なくとも１本を冗長ワード線とし、該冗長ワード線以
外のワード線に繋がるメモリセルに欠陥が生じた場合に
は、該欠陥ワード線を冗長ワード線で置換する置換手段
を備え、かつ、特定のメモリセルのデータを消去する場
合は、該特定のメモリセルに繋がるワード線に所定の負
電位を与えるとともに、他のワード線にゼロ電位又は所
定の正電位を与え、さらに、前記共通のソース配線又は
前記共通基板に所定の正電位を与える電位付与手段を備
えたことを特徴とする。
成するために、フローティングゲート、コントロールゲ
ート、ソース電極及びドレイン電極を有する多数のメモ
リセルをマトリクス状に配列して共通基板上に形成し、
各メモリセルのコントロールゲートを行（ロウ）単位で
ワード線に接続するとともに、各メモリセルのドレイン
電極を列（コラム）単位でビット線に接続し、かつ、全
てのメモリセルのソース電極を共通のソース配線に接続
して構成する半導体記憶装置であって、前記ワード線の
少なくとも１本を冗長ワード線とし、該冗長ワード線以
外のワード線に繋がるメモリセルに欠陥が生じた場合に
は、該欠陥ワード線を冗長ワード線で置換する置換手段
を備え、かつ、特定のメモリセルのデータを消去する場
合は、該特定のメモリセルに繋がるワード線に所定の負
電位を与えるとともに、他のワード線にゼロ電位又は所
定の正電位を与え、さらに、前記共通のソース配線又は
前記共通基板に所定の正電位を与える電位付与手段を備
えたことを特徴とする。
【００１１】
【作用】本発明では、特定のメモリセルを含む行（又は
当該行を含む行ブロック）のメモリセルに対しては、そ
のコントロールゲートに所定の負電位が与えられるとと
もに、そのソース電極又は基板に所定の正電位が与えら
れて、データの消去動作が行われるが、特定のメモリセ
ルを含まない他の行（又は他の行ブロック）のメモリセ
ルに対しては、そのコントロールゲートにゼロ電位又は
前記所定の正電位に相当する電位が与えられるため、同
消去動作は実行されない。
当該行を含む行ブロック）のメモリセルに対しては、そ
のコントロールゲートに所定の負電位が与えられるとと
もに、そのソース電極又は基板に所定の正電位が与えら
れて、データの消去動作が行われるが、特定のメモリセ
ルを含まない他の行（又は他の行ブロック）のメモリセ
ルに対しては、そのコントロールゲートにゼロ電位又は
前記所定の正電位に相当する電位が与えられるため、同
消去動作は実行されない。
【００１２】したがって、例えば、特定のメモリセルを
含まない他の行（又は他の行ブロック）に欠陥行が存在
していても、その欠陥行には過消去（ノーマリオン状
態）のメモリセルが生じないから、列単位に動作不良と
なることはない。
含まない他の行（又は他の行ブロック）に欠陥行が存在
していても、その欠陥行には過消去（ノーマリオン状
態）のメモリセルが生じないから、列単位に動作不良と
なることはない。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図４は本発明に係る半導体記憶装置の一実
施例を示すフラッシュＥＥＰＲＯＭの構成図である。ま
ず、構成を説明する。図１において、３０はコラムアド
レスバッファ、３１はロウアドレスバッファ、３２はコ
ラムデコーダ、３３はロウデコーダ、３４は一致判定回
路、３５は冗長デコーダ、３６は試験ワード線デコー
ダ、３７は書込み回路、３８はセンスアンプ、３９は入
出力バッファ、４０はソース電源回路、４１はメモリセ
ルアレイである。
する。図１〜図４は本発明に係る半導体記憶装置の一実
施例を示すフラッシュＥＥＰＲＯＭの構成図である。ま
ず、構成を説明する。図１において、３０はコラムアド
レスバッファ、３１はロウアドレスバッファ、３２はコ
ラムデコーダ、３３はロウデコーダ、３４は一致判定回
路、３５は冗長デコーダ、３６は試験ワード線デコー
ダ、３７は書込み回路、３８はセンスアンプ、３９は入
出力バッファ、４０はソース電源回路、４１はメモリセ
ルアレイである。
【００１４】コラムアドレスバッファ３０及びロウアド
レスバッファ３１は、外部からのアドレス入力（コラム
アドレス及びロウアドレス）をコラムデコーダ３２及び
ロウデコーダ３３に伝達するものであり、特に、ロウア
ドレスバッファ３１は、所定の信号（後述の一致信号）
に応答してそのバッファ出力を所定論理（Ｌレベル）に
固定することが可能なものである。すなわち、図２にお
いて、ロウアドレスバッファ３１は、ノアゲート３１
ａ、３１ｂ、３１ｃ及びインバータゲート３１ｄを備え
て構成し、ノアゲート３１ａの一方入力に信号ＰＤ（デ
バイス動作中は常にＬレベルの信号）を与えるととも
に、他方入力にアドレス入力を与え、このノアゲート３
１ａの出力をインバータゲート３１ｄ、ノアゲート３１
ｂ及び３１ｃからなる論理回路に与えてロウデコーダ３
３に伝達するための相補アドレス信号ＡＤ、ＡＤバーを
生成するものであるが、一致判定回路３４からの一致判
定信号がＨレベルで入力したとき（アドレス入力と冗長
アドレスが一致したとき）は、相補アドレス信号ＡＤ、
ＡＤバーを共にＬレベル固定とするものである。これに
より、ロウデコーダ３３の選択動作（ビット線選択動
作）を停止することができる。
レスバッファ３１は、外部からのアドレス入力（コラム
アドレス及びロウアドレス）をコラムデコーダ３２及び
ロウデコーダ３３に伝達するものであり、特に、ロウア
ドレスバッファ３１は、所定の信号（後述の一致信号）
に応答してそのバッファ出力を所定論理（Ｌレベル）に
固定することが可能なものである。すなわち、図２にお
いて、ロウアドレスバッファ３１は、ノアゲート３１
ａ、３１ｂ、３１ｃ及びインバータゲート３１ｄを備え
て構成し、ノアゲート３１ａの一方入力に信号ＰＤ（デ
バイス動作中は常にＬレベルの信号）を与えるととも
に、他方入力にアドレス入力を与え、このノアゲート３
１ａの出力をインバータゲート３１ｄ、ノアゲート３１
ｂ及び３１ｃからなる論理回路に与えてロウデコーダ３
３に伝達するための相補アドレス信号ＡＤ、ＡＤバーを
生成するものであるが、一致判定回路３４からの一致判
定信号がＨレベルで入力したとき（アドレス入力と冗長
アドレスが一致したとき）は、相補アドレス信号ＡＤ、
ＡＤバーを共にＬレベル固定とするものである。これに
より、ロウデコーダ３３の選択動作（ビット線選択動
作）を停止することができる。
【００１５】コラムデコーダ３２は、コラムアドレスバ
ッファ３０からのコラムアドレス信号をデコードし、そ
のデコード結果に従ってメモリセルアレイ４１のスイッ
チングトランジスタＴSW1 〜ＴSW3 の１つをオンさせる
もので、これにより、メモリセルアレイ４１のビット線
ＢＬ1 〜ＢＬ3 の１つを選択し、バス線４２を介して書
込み回路３７やセンスアンプ３８に接続することができ
るものである。
ッファ３０からのコラムアドレス信号をデコードし、そ
のデコード結果に従ってメモリセルアレイ４１のスイッ
チングトランジスタＴSW1 〜ＴSW3 の１つをオンさせる
もので、これにより、メモリセルアレイ４１のビット線
ＢＬ1 〜ＢＬ3 の１つを選択し、バス線４２を介して書
込み回路３７やセンスアンプ３８に接続することができ
るものである。
【００１６】ロウデコーダ３３は、ロウアドレスバッフ
ァ３１からのロウアドレス信号をデコードし、そのデコ
ード結果に従ってメモリセルアレイ４１の常用ワード線
ＷＬ 1 、ＷＬ2 （冗長ワード線ＷＬ3 、ＷＬ4 やサービ
スワード線ＷＬ5 以外のワード線）の１つを選択し、選
択された常用ワード線（以下、選択常用ワード線）に、
所定の正電位に相当する電位を有する電圧を与えると共
に、その選択常用ワード線以外の常用ワード線（以下、
非選択常用ワード線）に、所定の負電位に相当する電位
を有する電圧を与えるものである。図３はロウデコーダ
３３（又は冗長デコーダ３５あるいは試験ワード線デコ
ーダ３６）の構成例であり、３３ａはナンドゲート（但
し、冗長デコーダ３５ではナンドゲート３３ａの代わり
にインバータゲート３３ｊが設けられ、又、試験ワード
線デコーダ３６では同じくナンドゲート３３ａの代わり
にインバータゲート３３ｋが設けられる）、３３ｂ〜３
３ｆはｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯ
Ｓ）、３３ｇ〜３３ｉはｐチャネル型ＭＯＳトランジス
タ（以下、ｐＭＯＳ）である。ここに、ＶCC、ＶSS、Ｖ
DD1 、ＶDD2 、ＶDS1 、ＶDS2 はそれぞれ電源であり、
ＶCCは＋５Ｖ、ＶSSは０Ｖ、ＶDD1 は−ＶE 、ＶDD2 は
ＶL 、ＶDS1 はＶL 、ＶDS2 は−ＶE である。ナンドゲ
ート３３ａの出力がＬレベルになると、すなわち、ロウ
アドレス信号のデコード結果に従って選択されたメモリ
セルアレイ４１の常用ワード線ＷＬ1、ＷＬ2 の１つ
（選択常用ワード線）に、発明の要旨に記載の所定の負
電位に相当する電位を有する電源ＶDD1 が印加される一
方、それ以外の非選択常用ワード線に、発明の要旨に記
載のゼロ電位又は所定の正電位に相当する電位を有する
電源ＶDS1 が印加される。
ァ３１からのロウアドレス信号をデコードし、そのデコ
ード結果に従ってメモリセルアレイ４１の常用ワード線
ＷＬ 1 、ＷＬ2 （冗長ワード線ＷＬ3 、ＷＬ4 やサービ
スワード線ＷＬ5 以外のワード線）の１つを選択し、選
択された常用ワード線（以下、選択常用ワード線）に、
所定の正電位に相当する電位を有する電圧を与えると共
に、その選択常用ワード線以外の常用ワード線（以下、
非選択常用ワード線）に、所定の負電位に相当する電位
を有する電圧を与えるものである。図３はロウデコーダ
３３（又は冗長デコーダ３５あるいは試験ワード線デコ
ーダ３６）の構成例であり、３３ａはナンドゲート（但
し、冗長デコーダ３５ではナンドゲート３３ａの代わり
にインバータゲート３３ｊが設けられ、又、試験ワード
線デコーダ３６では同じくナンドゲート３３ａの代わり
にインバータゲート３３ｋが設けられる）、３３ｂ〜３
３ｆはｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯ
Ｓ）、３３ｇ〜３３ｉはｐチャネル型ＭＯＳトランジス
タ（以下、ｐＭＯＳ）である。ここに、ＶCC、ＶSS、Ｖ
DD1 、ＶDD2 、ＶDS1 、ＶDS2 はそれぞれ電源であり、
ＶCCは＋５Ｖ、ＶSSは０Ｖ、ＶDD1 は−ＶE 、ＶDD2 は
ＶL 、ＶDS1 はＶL 、ＶDS2 は−ＶE である。ナンドゲ
ート３３ａの出力がＬレベルになると、すなわち、ロウ
アドレス信号のデコード結果に従って選択されたメモリ
セルアレイ４１の常用ワード線ＷＬ1、ＷＬ2 の１つ
（選択常用ワード線）に、発明の要旨に記載の所定の負
電位に相当する電位を有する電源ＶDD1 が印加される一
方、それ以外の非選択常用ワード線に、発明の要旨に記
載のゼロ電位又は所定の正電位に相当する電位を有する
電源ＶDS1 が印加される。
【００１７】なお、冗長デコーダ３５においては、一致
判定回路３４からの一致判定信号がＨレベルで入力した
とき（アドレス入力と冗長アドレスが一致したとき）
に、インバータゲート３３ｊの出力がＬレベルとなり、
冗長ワード線に、発明の要旨に記載の所定の負電位に相
当する電位を有する電源ＶDD1 が印加され、それ以外の
とき（アドレス入力と冗長アドレスが不一致のとき）に
は同冗長ワード線に、発明の要旨に記載のゼロ電位又は
所定の正電位に相当する電位を有する電源ＶDS1が印加
される。また、試験ワード線デコーダ３６においては、
所定の試験信号がＨレベルで入力したとき（試験ワード
線を使用するとき）に、インバータゲート３３ｋの出力
がＬレベルとなり、試験ワード線に、発明の要旨に記載
の所定の負電位に相当する電位を有する電源ＶDD1 が印
加され、それ以外のとき（試験ワード線を使用しないと
き）に同試験ワード線に、発明の要旨に記載のゼロ電位
又は所定の正電位に相当する電位を有する電源ＶDS1 が
印加される。ここで、試験ワード線とは、デバイス完成
試験等の結果を格納するためのワード線（サービスワー
ド線とも呼ばれる）であり、一般にデバイスの記憶容量
には含まれず、ユーザーに開放されないワード線であ
る。
判定回路３４からの一致判定信号がＨレベルで入力した
とき（アドレス入力と冗長アドレスが一致したとき）
に、インバータゲート３３ｊの出力がＬレベルとなり、
冗長ワード線に、発明の要旨に記載の所定の負電位に相
当する電位を有する電源ＶDD1 が印加され、それ以外の
とき（アドレス入力と冗長アドレスが不一致のとき）に
は同冗長ワード線に、発明の要旨に記載のゼロ電位又は
所定の正電位に相当する電位を有する電源ＶDS1が印加
される。また、試験ワード線デコーダ３６においては、
所定の試験信号がＨレベルで入力したとき（試験ワード
線を使用するとき）に、インバータゲート３３ｋの出力
がＬレベルとなり、試験ワード線に、発明の要旨に記載
の所定の負電位に相当する電位を有する電源ＶDD1 が印
加され、それ以外のとき（試験ワード線を使用しないと
き）に同試験ワード線に、発明の要旨に記載のゼロ電位
又は所定の正電位に相当する電位を有する電源ＶDS1 が
印加される。ここで、試験ワード線とは、デバイス完成
試験等の結果を格納するためのワード線（サービスワー
ド線とも呼ばれる）であり、一般にデバイスの記憶容量
には含まれず、ユーザーに開放されないワード線であ
る。
【００１８】一致判定回路３４は、ロウアドレス信号と
あらかじめプログラムされた冗長アドレスとを比較して
両アドレスが一致の場合にＨレベルの一致信号を発生す
るもの、書込み回路３７はメモリセルへの書込み電圧を
発生するもの、センスアンプ３８はメモリセルのデータ
を読み出すもの、入出力バッフ３９はセンスアンプ３８
によって読み出されたデータを外部に出力したり、外部
からの書込みデータを取り込んだりするもの、ソース電
源回路４０は消去電圧を発生してソース配線４３に与え
るものである。なお、一致判定回路３４および冗長デコ
ーダ３５は置換手段としての機能を有し、又、ロウデコ
ーダ３３、冗長デコーダ３５および試験ワード線デコー
ダ３６は電位付与手段としての機能を有している。
あらかじめプログラムされた冗長アドレスとを比較して
両アドレスが一致の場合にＨレベルの一致信号を発生す
るもの、書込み回路３７はメモリセルへの書込み電圧を
発生するもの、センスアンプ３８はメモリセルのデータ
を読み出すもの、入出力バッフ３９はセンスアンプ３８
によって読み出されたデータを外部に出力したり、外部
からの書込みデータを取り込んだりするもの、ソース電
源回路４０は消去電圧を発生してソース配線４３に与え
るものである。なお、一致判定回路３４および冗長デコ
ーダ３５は置換手段としての機能を有し、又、ロウデコ
ーダ３３、冗長デコーダ３５および試験ワード線デコー
ダ３６は電位付与手段としての機能を有している。
【００１９】メモリセルアレイ４１は、ｎ行×ｍ列（こ
こでは便宜的に４×３）のマトリクス状に配列されたｎ
×ｍ個のメモリセルＭi,j （ｉは１〜４、ｊは１〜３；
以下同様）を備え、各メモリセルＭi,j は、コントロー
ルゲートＣＧ、フローティングゲートＦＧ、ドレイン電
極Ｄ及びソース電極Ｓを有し（構造は図５を参照）、各
々のドレイン電極Ｄを列単位でビット線ＢＬj （ＢＬ1
〜ＢＬ3 ）に接続するとともに、コントロールゲートＣ
Ｇを行単位にワード線ＷＬi （ＷＬ1 〜ＷＬ4）に接続
し、かつ、全てのメモリセルＭi,j のソース電極Ｓを共
通のソース配線４３に接続して構成する。なお、ＴSWj
（ＴSW1 〜ＴSW3 ）はビット線ＢＬj とバス線４２の間
を選択的に接続するスイッチングトランジスタ、Ｗ
Ｌ1 、ＷＬ2は常用ワード線、ＷＬ3 は冗長ワード線、
ＷＬ4 は試験ワード線（サービスワード線とも言う）で
ある。
こでは便宜的に４×３）のマトリクス状に配列されたｎ
×ｍ個のメモリセルＭi,j （ｉは１〜４、ｊは１〜３；
以下同様）を備え、各メモリセルＭi,j は、コントロー
ルゲートＣＧ、フローティングゲートＦＧ、ドレイン電
極Ｄ及びソース電極Ｓを有し（構造は図５を参照）、各
々のドレイン電極Ｄを列単位でビット線ＢＬj （ＢＬ1
〜ＢＬ3 ）に接続するとともに、コントロールゲートＣ
Ｇを行単位にワード線ＷＬi （ＷＬ1 〜ＷＬ4）に接続
し、かつ、全てのメモリセルＭi,j のソース電極Ｓを共
通のソース配線４３に接続して構成する。なお、ＴSWj
（ＴSW1 〜ＴSW3 ）はビット線ＢＬj とバス線４２の間
を選択的に接続するスイッチングトランジスタ、Ｗ
Ｌ1 、ＷＬ2は常用ワード線、ＷＬ3 は冗長ワード線、
ＷＬ4 は試験ワード線（サービスワード線とも言う）で
ある。
【００２０】次に、作用を説明する。一般に、半導体記
憶装置の容量増大に伴って欠陥セルの絶無化が困難にな
り、歩留りを向上するための欠陥救済対策、すなわち冗
長構成が不可欠となる。冗長構成としては、ビット線単
位に行う「コラム冗長」又はワード線単位に行う「ロウ
冗長」あるいはこれらの併用があるが、冒頭で述べた従
来のフラッシュＥＥＰＲＯＭでは「ロウ冗長」ができ
ず、欠陥救済の自在性の面で不十分なものであった。し
かも、試験ワード線（サービスワード線）を設けること
ができなかったため、完成試験のデータ収集を効率よく
行うことができないといった不具合もあった。
憶装置の容量増大に伴って欠陥セルの絶無化が困難にな
り、歩留りを向上するための欠陥救済対策、すなわち冗
長構成が不可欠となる。冗長構成としては、ビット線単
位に行う「コラム冗長」又はワード線単位に行う「ロウ
冗長」あるいはこれらの併用があるが、冒頭で述べた従
来のフラッシュＥＥＰＲＯＭでは「ロウ冗長」ができ
ず、欠陥救済の自在性の面で不十分なものであった。し
かも、試験ワード線（サービスワード線）を設けること
ができなかったため、完成試験のデータ収集を効率よく
行うことができないといった不具合もあった。
【００２１】かかる問題点の要因は、欠陥メモリセルを
含むワード線に対しても消去動作が行われることにあ
る。すなわち、同ワード線は、欠陥救済によって冗長ワ
ード線と置換されるため、消去に先立つ論理０の書き込
み動作（これは消去後のメモリセルトランジスタのしき
い値ＶTHを揃えるために不可欠）の対象外となる。した
がって、同ワード線につながるメモリセルに対しては、
書き込みを経ずに消去動作が実行されることとなり、過
消去となってノーマリオン状態のメモリセルが出現しや
すくなる。ノーマリオン状態のメモリセルは、そのメモ
リセルのつながるビット線の電位をゼロ固定とするか
ら、結局、１列（コラム）分のメモリセルを動作不良と
することになる。
含むワード線に対しても消去動作が行われることにあ
る。すなわち、同ワード線は、欠陥救済によって冗長ワ
ード線と置換されるため、消去に先立つ論理０の書き込
み動作（これは消去後のメモリセルトランジスタのしき
い値ＶTHを揃えるために不可欠）の対象外となる。した
がって、同ワード線につながるメモリセルに対しては、
書き込みを経ずに消去動作が実行されることとなり、過
消去となってノーマリオン状態のメモリセルが出現しや
すくなる。ノーマリオン状態のメモリセルは、そのメモ
リセルのつながるビット線の電位をゼロ固定とするか
ら、結局、１列（コラム）分のメモリセルを動作不良と
することになる。
【００２２】以上のことに鑑み、本実施例では、要する
に、特定のメモリセルのデータを消去する場合は、該特
定のメモリセルに繋がるワード線に所定の負電位を与え
るとともに、他のワード線にゼロ電位又は前記所定の正
電位に相当する電位を与え、さらに、前記共通のソース
配線又は前記共通電極に所定の正電位を与えるようにし
ている。
に、特定のメモリセルのデータを消去する場合は、該特
定のメモリセルに繋がるワード線に所定の負電位を与え
るとともに、他のワード線にゼロ電位又は前記所定の正
電位に相当する電位を与え、さらに、前記共通のソース
配線又は前記共通電極に所定の正電位を与えるようにし
ている。
【００２３】すなわち、特定のメモリセルを含む１ワー
ド分のメモリセルのコントロールゲートに所定の負電位
を与えると共に、他のメモリセルのコントロールゲート
に所定の正電位を与え、さらに、全てのメモリセルのソ
ース電極又は共通基板に所定の正電位を与えるようにし
ている。これにより、特定のメモリセルにあっては、負
電位のコントロールゲートと正電位のソース電極又は基
板間の電位差により、フローティングゲートの電荷をソ
ース側又は基板側に引き抜いて消去動作を行うことがで
きる一方、他のメモリセルにあっては、正電位のコント
ロールゲートと同じく正電位のソース電極又は基板間の
電位差（電位差ほぼゼロ）により、フローティングゲー
トの電荷をそのままにして消去動作を行わないようにす
ることができる。
ド分のメモリセルのコントロールゲートに所定の負電位
を与えると共に、他のメモリセルのコントロールゲート
に所定の正電位を与え、さらに、全てのメモリセルのソ
ース電極又は共通基板に所定の正電位を与えるようにし
ている。これにより、特定のメモリセルにあっては、負
電位のコントロールゲートと正電位のソース電極又は基
板間の電位差により、フローティングゲートの電荷をソ
ース側又は基板側に引き抜いて消去動作を行うことがで
きる一方、他のメモリセルにあっては、正電位のコント
ロールゲートと同じく正電位のソース電極又は基板間の
電位差（電位差ほぼゼロ）により、フローティングゲー
トの電荷をそのままにして消去動作を行わないようにす
ることができる。
【００２４】したがって、本実施例によれば、置換され
た欠陥ワード線（非選択ワード線）を消去対象外とする
ことができ、ノーマリオン状態のメモリセルの出現を回
避できるから、ロウ冗長および試験用ワード線（サービ
スワード線）の導入の可能なフラッシュＥＥＰＲＯＭを
実現できる。なお、本実施例では、消去動作時、ロウデ
コーダ３３（図３参照）によって選択ワード線と非選択
ワード線を識別し、選択ワード線には所定の負電位を又
非選択ワード線には所定の正電位を与えるようにしてい
るが、ロウデコーダ３３に故障が発生すると、かかるワ
ード線の識別ができなくなり、全てのワード線が選択ワ
ード線か非選択ワード線となってしまうから、不良デバ
イスとしてリジェクトしなければならない。不良デバイ
スの判定は、ロウアドレスバッファ３１又はロウデコー
ダ３３にワード線の全選択機能あるいは全非選択機能を
付加し、全選択時又は全非選択時におけるロウデコーダ
３３の消費電流をモニタすることによって容易に行うこ
とができる。
た欠陥ワード線（非選択ワード線）を消去対象外とする
ことができ、ノーマリオン状態のメモリセルの出現を回
避できるから、ロウ冗長および試験用ワード線（サービ
スワード線）の導入の可能なフラッシュＥＥＰＲＯＭを
実現できる。なお、本実施例では、消去動作時、ロウデ
コーダ３３（図３参照）によって選択ワード線と非選択
ワード線を識別し、選択ワード線には所定の負電位を又
非選択ワード線には所定の正電位を与えるようにしてい
るが、ロウデコーダ３３に故障が発生すると、かかるワ
ード線の識別ができなくなり、全てのワード線が選択ワ
ード線か非選択ワード線となってしまうから、不良デバ
イスとしてリジェクトしなければならない。不良デバイ
スの判定は、ロウアドレスバッファ３１又はロウデコー
ダ３３にワード線の全選択機能あるいは全非選択機能を
付加し、全選択時又は全非選択時におけるロウデコーダ
３３の消費電流をモニタすることによって容易に行うこ
とができる。
【００２５】ワード線の全非選択機能を実現するには、
例えば、ロウアドレスバッファ３２の出力段のノアゲー
ト（同一構成のコラムアドレスバッファ３１のノアゲー
ト３１ｃ、３１ｂ；図２参照）に、所定の非選択信号
（Ｈレベル）を入力すればよく、又、ワード線の全選択
機能を実現するには、例えば、図４にロウデコーダの他
の例を示すように、ナンドゲート３３ａの出力とＶ
SS（Ｌレベルに相当）の間にｎＭＯＳ３３ｍを挿入し、
このｎＭＯＳ３３ｍのゲートに所定の全選択信号（Ｈレ
ベル）を与えてオンさせればよい。
例えば、ロウアドレスバッファ３２の出力段のノアゲー
ト（同一構成のコラムアドレスバッファ３１のノアゲー
ト３１ｃ、３１ｂ；図２参照）に、所定の非選択信号
（Ｈレベル）を入力すればよく、又、ワード線の全選択
機能を実現するには、例えば、図４にロウデコーダの他
の例を示すように、ナンドゲート３３ａの出力とＶ
SS（Ｌレベルに相当）の間にｎＭＯＳ３３ｍを挿入し、
このｎＭＯＳ３３ｍのゲートに所定の全選択信号（Ｈレ
ベル）を与えてオンさせればよい。
【００２６】なお、上記実施例では、ワード線単位に置
換を行う例を示したが、これに限るものではなく、ブロ
ック単位のワード線であっても本発明を適用できること
は勿論である。
換を行う例を示したが、これに限るものではなく、ブロ
ック単位のワード線であっても本発明を適用できること
は勿論である。
【００２７】
【発明の効果】本発明によれば、以上のように構成した
ので、ロウ冗長を行うことができ、欠陥救済の自在性を
高めた半導体記憶装置を提供できる。
ので、ロウ冗長を行うことができ、欠陥救済の自在性を
高めた半導体記憶装置を提供できる。
【図１】一実施例の全体ブロック図である。
【図２】一実施例のコラムアドレスバッファの構成図で
ある。
ある。
【図３】一実施例のロウデコーダの構成図である。
【図４】一実施例のロウデコーダの他の構成図である。
【図５】メモリセルの構造図である。
【図６】従来の全体ブロック図である。
ＢＬ1 〜ＢＬ3 ：ビット線 ＣＧ：コントロールゲート ＦＧ：フローティングゲート Ｍ1,1 〜Ｍ4,3 ：メモリセル ＷＬ1 〜ＷＬ4 ：ワード線 ＷＬ3 ：冗長ワード線 ２：ソース電極 ３：ドレイン電極 ３３：ロウデコーダ（電位付与手段） ３４：一致判定回路（置換手段） ３５：冗長デコーダ（置換手段、電位付与手段） ３６：試験ワード線デコーダ（電位付与手段） ４３：ソース配線
Claims (1)
- 【請求項１】フローティングゲート、コントロールゲー
ト、ソース電極及びドレイン電極を有する多数のメモリ
セルをマトリクス状に配列して共通基板上に形成し、 各メモリセルのコントロールゲートを行（ロウ）単位で
ワード線に接続するとともに、 各メモリセルのドレイン電極を列（コラム）単位でビッ
ト線に接続し、 かつ、全てのメモリセルのソース電極を共通のソース配
線に接続して構成する半導体記憶装置であって、 前記ワード線の少なくとも１本を冗長ワード線とし、 該冗長ワード線以外のワード線に繋がるメモリセルに欠
陥が生じた場合には、該欠陥ワード線を冗長ワード線で
置換する置換手段を備え、 かつ、特定のメモリセルのデータを消去する場合は、該
特定のメモリセルに繋がるワード線に所定の負電位を与
えるとともに、他のワード線にゼロ電位又は所定の正電
位を与え、さらに、前記共通のソース配線又は前記共通
基板に所定の正電位を与える電位付与手段を備えたこと
を特徴とする半導体記憶装置。
Priority Applications (18)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24995892A JPH06103798A (ja) | 1992-09-18 | 1992-09-18 | 半導体記憶装置 |
| DE69233305T DE69233305T2 (de) | 1991-11-20 | 1992-11-20 | Halbleiterspeichervorrichtung |
| EP01109363A EP1126474B1 (en) | 1991-11-20 | 1992-11-20 | Semiconductor memory device |
| EP97119754A EP0841667B1 (en) | 1991-11-20 | 1992-11-20 | Flash-erasable semiconductor memory device having an improved reliability |
| KR1019920021922A KR970001347B1 (ko) | 1991-11-20 | 1992-11-20 | 향상된 신뢰성을 갖는 섬광-소거가능 반도체 메모리 장치 |
| EP92310606A EP0543656B1 (en) | 1991-11-20 | 1992-11-20 | Flash-erasable semiconductor memory device having an improved reliability |
| EP01109362A EP1126473B1 (en) | 1991-11-20 | 1992-11-20 | Semiconductor memory device |
| EP01109361A EP1126472B1 (en) | 1991-11-20 | 1992-11-20 | Flash-erasable semiconductor memory device |
| DE69232470T DE69232470T2 (de) | 1991-11-20 | 1992-11-20 | Flash-löschbare Halbleiterspeicheranordnung mit verbesserter Zuverlässigkeit |
| DE69232950T DE69232950T2 (de) | 1991-11-20 | 1992-11-20 | Halbleiterspeichervorrichtung |
| DE69227011T DE69227011T2 (de) | 1991-11-20 | 1992-11-20 | Löschbare Halbleiterspeicheranordnung mit verbesserter Zuverlässigkeit |
| DE69232949T DE69232949T2 (de) | 1991-11-20 | 1992-11-20 | Löschbare Flash-Halbleiterspeichervorrichtung |
| US07/978,976 US5761127A (en) | 1991-11-20 | 1992-11-20 | Flash-erasable semiconductor memory device having an improved reliability |
| US08/986,339 US5910916A (en) | 1991-11-20 | 1997-12-05 | Flash-erasable semiconductor memory device having improved reliability |
| US08/986,575 US5870337A (en) | 1991-11-20 | 1997-12-05 | Flash-erasable semiconductor memory device having an improved reliability |
| US08/986,337 US6014329A (en) | 1991-11-20 | 1997-12-05 | Flash-erasable semiconductor memory device having an improved reliability |
| US08/986,338 US5835416A (en) | 1991-11-20 | 1997-12-05 | Flash-erasable semiconductor memory device having an improved reliability |
| US08/985,714 US5835408A (en) | 1991-11-20 | 1997-12-05 | Flash-erasable semiconductor memory device having an improved reliability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24995892A JPH06103798A (ja) | 1992-09-18 | 1992-09-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103798A true JPH06103798A (ja) | 1994-04-15 |
Family
ID=17200720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24995892A Pending JPH06103798A (ja) | 1991-11-20 | 1992-09-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103798A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07296592A (ja) * | 1994-04-27 | 1995-11-10 | Nec Corp | 不揮発性半導体記憶装置 |
| KR100447417B1 (ko) * | 2000-08-28 | 2004-09-04 | 마쯔시다덴기산교 가부시키가이샤 | 불휘발성 반도체 기억장치 |
| US7099220B2 (en) * | 2002-05-29 | 2006-08-29 | Micron Technology, Inc. | Methods for erasing flash memory |
-
1992
- 1992-09-18 JP JP24995892A patent/JPH06103798A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07296592A (ja) * | 1994-04-27 | 1995-11-10 | Nec Corp | 不揮発性半導体記憶装置 |
| KR100447417B1 (ko) * | 2000-08-28 | 2004-09-04 | 마쯔시다덴기산교 가부시키가이샤 | 불휘발성 반도체 기억장치 |
| US7099220B2 (en) * | 2002-05-29 | 2006-08-29 | Micron Technology, Inc. | Methods for erasing flash memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010925 |