JPH08249896A - 列冗長可能な不揮発性半導体メモリの消去検証回路 - Google Patents
列冗長可能な不揮発性半導体メモリの消去検証回路Info
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- JPH08249896A JPH08249896A JP1650196A JP1650196A JPH08249896A JP H08249896 A JPH08249896 A JP H08249896A JP 1650196 A JP1650196 A JP 1650196A JP 1650196 A JP1650196 A JP 1650196A JP H08249896 A JPH08249896 A JP H08249896A
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- G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory
Abstract
(57)【要約】
【課題】 故障ビット線の列冗長がある場合でもメモリ
セル消去検証をパスできるような高信頼性の消去検証を
行う不揮発性半導体メモリを提供する。 【解決手段】 ビット線断線等による故障ビット線が存
在すると、該ビット線と接続したページバッファのデー
タラッチは消去検証で常にフェイルデータを貯蔵するこ
とになり消去検証をパスできない。そこで、ビット線及
び冗長ビット線のそれぞれに接続したデータラッチ（１
６）を利用してパスデータ又はフェイルデータを貯蔵す
ることにより消去検証を行う消去検証回路を備えた不揮
発性半導体メモリにおいて、故障ビット線の列アドレス
を記憶可能で該列アドレスの記憶がある場合にこれを示
すアドレス信号を消去検証で発生し列デコーダ２２へ提
供する消去検証制御回路２４と、この列デコーダ２２に
従って列選択を行い、該選択列に接続したデータラッチ
に対しパスデータを提供する列選択回路２０と、を備え
るようにする。
セル消去検証をパスできるような高信頼性の消去検証を
行う不揮発性半導体メモリを提供する。 【解決手段】 ビット線断線等による故障ビット線が存
在すると、該ビット線と接続したページバッファのデー
タラッチは消去検証で常にフェイルデータを貯蔵するこ
とになり消去検証をパスできない。そこで、ビット線及
び冗長ビット線のそれぞれに接続したデータラッチ（１
６）を利用してパスデータ又はフェイルデータを貯蔵す
ることにより消去検証を行う消去検証回路を備えた不揮
発性半導体メモリにおいて、故障ビット線の列アドレス
を記憶可能で該列アドレスの記憶がある場合にこれを示
すアドレス信号を消去検証で発生し列デコーダ２２へ提
供する消去検証制御回路２４と、この列デコーダ２２に
従って列選択を行い、該選択列に接続したデータラッチ
に対しパスデータを提供する列選択回路２０と、を備え
るようにする。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リに関するもので、特に、列冗長を可能とした不揮発性
半導体メモリの消去検証回路に関する。
リに関するもので、特に、列冗長を可能とした不揮発性
半導体メモリの消去検証回路に関する。
【０００２】
【従来の技術】電気的消去可能でプログラム可能な不揮
発性半導体メモリ（ＥＥＰＲＯＭ）は、集積性を向上さ
せる微細エッチングのような製造技術が開発されたこと
により、チップ面積を抑えた高密度の大メモリ容量化が
いっそう進められる傾向にある。この高集積・高密度化
は一方でメモリセル等の欠陥発生率を増加させ、歩留り
の低下を招いている。そこで歩留りを向上させるため
に、ノーマルメモリセルアレイに対し余分に設けた冗長
メモリセルアレイをメモリセルアレイに構成し、ノーマ
ルメモリセルアレイ内のノーマルメモリセルが故障した
ときに、これを冗長メモリセルアレイ内の冗長メモリセ
ルに置換える冗長技術が使用されている。このような冗
長技術は、故障したノーマルメモリセルに接続のノーマ
ル行線つまりノーマルワード線を冗長メモリセルに接続
の冗長ワード線へ交換する行冗長技術と、故障したノー
マルメモリセルに接続のノーマル列線を冗長列線へ交換
する列冗長技術と、に分類することができる。
発性半導体メモリ（ＥＥＰＲＯＭ）は、集積性を向上さ
せる微細エッチングのような製造技術が開発されたこと
により、チップ面積を抑えた高密度の大メモリ容量化が
いっそう進められる傾向にある。この高集積・高密度化
は一方でメモリセル等の欠陥発生率を増加させ、歩留り
の低下を招いている。そこで歩留りを向上させるため
に、ノーマルメモリセルアレイに対し余分に設けた冗長
メモリセルアレイをメモリセルアレイに構成し、ノーマ
ルメモリセルアレイ内のノーマルメモリセルが故障した
ときに、これを冗長メモリセルアレイ内の冗長メモリセ
ルに置換える冗長技術が使用されている。このような冗
長技術は、故障したノーマルメモリセルに接続のノーマ
ル行線つまりノーマルワード線を冗長メモリセルに接続
の冗長ワード線へ交換する行冗長技術と、故障したノー
マルメモリセルに接続のノーマル列線を冗長列線へ交換
する列冗長技術と、に分類することができる。
【０００３】ところで通常のＥＥＰＲＯＭは、高速読出
のために、選択した１ワード線に接続している全メモリ
セルから一度にデータを読出すページ読出動作が可能に
なっている。即ち、この動作を遂行するために、多数の
列線つまりビット線はそれぞれ、読出されたデータを一
時的に貯蔵するページバッファと呼ばれるデータラッチ
と接続されている。そして、このページバッファに一旦
貯蔵したデータを、列選択回路を通じてデータ入出力端
子へ４ビット、８ビット、ないしは１６ビットずつ順次
に出力することでページ読出動作が可能である。
のために、選択した１ワード線に接続している全メモリ
セルから一度にデータを読出すページ読出動作が可能に
なっている。即ち、この動作を遂行するために、多数の
列線つまりビット線はそれぞれ、読出されたデータを一
時的に貯蔵するページバッファと呼ばれるデータラッチ
と接続されている。そして、このページバッファに一旦
貯蔵したデータを、列選択回路を通じてデータ入出力端
子へ４ビット、８ビット、ないしは１６ビットずつ順次
に出力することでページ読出動作が可能である。
【０００４】また、ＥＥＰＲＯＭでは書込動作前に消去
動作を行わなければならない。そしてこの消去動作後に
は、消去メモリセルが所定のしきい値電圧を有するよう
に消去されたか否かを判断検証するための消去検証が行
われる。消去検証の結果、消去メモリセルのいずれか１
つでも消去に失敗していれば、再消去及び再消去検証動
作が繰返し行われる。
動作を行わなければならない。そしてこの消去動作後に
は、消去メモリセルが所定のしきい値電圧を有するよう
に消去されたか否かを判断検証するための消去検証が行
われる。消去検証の結果、消去メモリセルのいずれか１
つでも消去に失敗していれば、再消去及び再消去検証動
作が繰返し行われる。
【０００５】ＥＥＰＲＯＭの消去は、行と列のマトリッ
クス形態で配列された多数のメモリセルのすべて、或い
は１つの行内のメモリセル、又は隣接した複数行をまと
めた１つの行ブロック内のメモリセルに対して行われ
る。通常、ＥＥＰＲＯＭのメモリセルは、半導体基板の
一表面部に形成のＰ形ウェル内に設けたフローティング
ゲート形のＮチャネルＭＯＳＦＥＴである。各フローテ
ィングゲート形のＮチャネルＭＯＳＦＥＴは、Ｐ形ウェ
ル内に相互離隔して形成されたソース及びドレイン領域
と、このソース領域とドレイン領域との間のチャネル領
域上に形成されたトンネル酸化膜と、このトンネル酸化
膜上に形成された多結晶シリコンのフローティングゲー
トと、このフローティングゲート上に誘電体絶縁膜を介
して形成された制御ゲートと、から構成される。従っ
て、メモリセル全体の消去は、Ｐ形ウェルに消去電圧
（例えば約１８Ｖ）を印加し、同時にメモリセルの制御
ゲートに接続するワード線に基準電圧（例えば接地電
圧）を印加することによって行われる。これにより、メ
モリセルのフローティングゲートにある電子がＦ−Ｎ(F
owler-Nordheim) 電流によりＰ形ウェルへ放出され、負
のしきい値電圧を有するデプレション形のトランジスタ
に変更される。一方、メモリセルの部分消去、例えば選
択行ブロック内のメモリセルの消去は、選択行ブロック
内のメモリセルと接続するワード線に接地電圧を印加す
ると共に非選択行ブロック内のワード線をフローティン
グさせ、そしてＰ形ウェルに消去電圧を印加することに
よって行われる。これにより、非選択行ブロック内のワ
ード線は容量カップリングによりほぼ消去電圧となって
消去が自動に防止される一方、選択行ブロック内のワー
ド線は接地電圧を維持するので、選択行ブロック内のメ
モリセルが上述のようにして消去される。
クス形態で配列された多数のメモリセルのすべて、或い
は１つの行内のメモリセル、又は隣接した複数行をまと
めた１つの行ブロック内のメモリセルに対して行われ
る。通常、ＥＥＰＲＯＭのメモリセルは、半導体基板の
一表面部に形成のＰ形ウェル内に設けたフローティング
ゲート形のＮチャネルＭＯＳＦＥＴである。各フローテ
ィングゲート形のＮチャネルＭＯＳＦＥＴは、Ｐ形ウェ
ル内に相互離隔して形成されたソース及びドレイン領域
と、このソース領域とドレイン領域との間のチャネル領
域上に形成されたトンネル酸化膜と、このトンネル酸化
膜上に形成された多結晶シリコンのフローティングゲー
トと、このフローティングゲート上に誘電体絶縁膜を介
して形成された制御ゲートと、から構成される。従っ
て、メモリセル全体の消去は、Ｐ形ウェルに消去電圧
（例えば約１８Ｖ）を印加し、同時にメモリセルの制御
ゲートに接続するワード線に基準電圧（例えば接地電
圧）を印加することによって行われる。これにより、メ
モリセルのフローティングゲートにある電子がＦ−Ｎ(F
owler-Nordheim) 電流によりＰ形ウェルへ放出され、負
のしきい値電圧を有するデプレション形のトランジスタ
に変更される。一方、メモリセルの部分消去、例えば選
択行ブロック内のメモリセルの消去は、選択行ブロック
内のメモリセルと接続するワード線に接地電圧を印加す
ると共に非選択行ブロック内のワード線をフローティン
グさせ、そしてＰ形ウェルに消去電圧を印加することに
よって行われる。これにより、非選択行ブロック内のワ
ード線は容量カップリングによりほぼ消去電圧となって
消去が自動に防止される一方、選択行ブロック内のワー
ド線は接地電圧を維持するので、選択行ブロック内のメ
モリセルが上述のようにして消去される。
【０００６】このようにして消去が行われた結果、メモ
リセルが所定のしきい値電圧をもつように消去成功して
いる場合、当該メモリセルは、対応ワード線に接地電圧
が印加されるときに導通状態となる。従って、消去メモ
リセルは消去によりオンセルとなる。これを利用した消
去検証が消去後に行われる。即ち、消去検証は、例えば
選択行ブロック内のワード線に消去検証電圧（例えば接
地電圧）を印加すると共に選択行ブロック内のメモリセ
ルのドレインと接続した列線つまりビット線に感知電流
を提供することによって行われる。もし、選択行ブロッ
ク内のメモリセルが所定のしきい値電圧まで消去成功し
ていれば、選択行ブロック内のメモリセルはオンセルに
なるのでビット線と接続されたページバッファは初期の
リセット状態を維持する。これに従って、ページバッフ
ァの出力と接続されたパス／フェイル回路からパス（成
功）信号が出力され、選択行ブロック内のメモリセルの
消去成功が判断される。一方、選択行ブロック内のメモ
リセルのいずれか１つでも消去成功していなければ、未
消去のメモリセルが消去検証中に非導通状態のオフセル
として動作する。従って、当該メモリセルに接続したビ
ット線は感知電流により所定電圧に充電され、このビッ
ト線と接続したデータラッチが初期リセット状態の相補
状態、即ちフェイル（失敗）状態を示すフェイルデータ
をラッチすることになる。これにより、パス／フェイル
回路からフェイル信号が出力されて消去失敗が判断さ
れ、再度、消去及び消去検証動作が行われる。このよう
な消去及び消去検証については、特願平７−２２６８１
７号に記載されている。
リセルが所定のしきい値電圧をもつように消去成功して
いる場合、当該メモリセルは、対応ワード線に接地電圧
が印加されるときに導通状態となる。従って、消去メモ
リセルは消去によりオンセルとなる。これを利用した消
去検証が消去後に行われる。即ち、消去検証は、例えば
選択行ブロック内のワード線に消去検証電圧（例えば接
地電圧）を印加すると共に選択行ブロック内のメモリセ
ルのドレインと接続した列線つまりビット線に感知電流
を提供することによって行われる。もし、選択行ブロッ
ク内のメモリセルが所定のしきい値電圧まで消去成功し
ていれば、選択行ブロック内のメモリセルはオンセルに
なるのでビット線と接続されたページバッファは初期の
リセット状態を維持する。これに従って、ページバッフ
ァの出力と接続されたパス／フェイル回路からパス（成
功）信号が出力され、選択行ブロック内のメモリセルの
消去成功が判断される。一方、選択行ブロック内のメモ
リセルのいずれか１つでも消去成功していなければ、未
消去のメモリセルが消去検証中に非導通状態のオフセル
として動作する。従って、当該メモリセルに接続したビ
ット線は感知電流により所定電圧に充電され、このビッ
ト線と接続したデータラッチが初期リセット状態の相補
状態、即ちフェイル（失敗）状態を示すフェイルデータ
をラッチすることになる。これにより、パス／フェイル
回路からフェイル信号が出力されて消去失敗が判断さ
れ、再度、消去及び消去検証動作が行われる。このよう
な消去及び消去検証については、特願平７−２２６８１
７号に記載されている。
【０００７】
【発明が解決しようとする課題】例えば製造工程中に発
生し得るビット線断線を原因としたオープンノーマルビ
ット線が存在すると、消去検証において、当該ビット線
と接続するノーマルメモリセルの消去状態に関係なく常
にフェイル状態が現れることになる。この場合、数サイ
クルに渡って消去を繰返したとしても、消去検証でパス
になることはない。このようなオープンノーマルビット
線に関連するフェイル状態は、オープンノーマルビット
線を冗長ビット線（又は列線）へ交換しても発生するこ
とになる。その理由は、オープンノーマルビット線と接
続したデータラッチが消去検証の度に常にフェイルデー
タを貯蔵することになるからである。従って、オープン
ノーマルビット線があると、これに対し列冗長を実施し
たとしても消去検証をパスできないという影響が生じ
る。
生し得るビット線断線を原因としたオープンノーマルビ
ット線が存在すると、消去検証において、当該ビット線
と接続するノーマルメモリセルの消去状態に関係なく常
にフェイル状態が現れることになる。この場合、数サイ
クルに渡って消去を繰返したとしても、消去検証でパス
になることはない。このようなオープンノーマルビット
線に関連するフェイル状態は、オープンノーマルビット
線を冗長ビット線（又は列線）へ交換しても発生するこ
とになる。その理由は、オープンノーマルビット線と接
続したデータラッチが消去検証の度に常にフェイルデー
タを貯蔵することになるからである。従って、オープン
ノーマルビット線があると、これに対し列冗長を実施し
たとしても消去検証をパスできないという影響が生じ
る。
【０００８】そこで本発明の目的は、オープンノーマル
ビット線つまりオープンビット線が存在していても消去
検証はパスすることが可能で、より歩留りを向上させら
れるような信頼性の高い消去検証を実行する不揮発性半
導体メモリを提供することにある。
ビット線つまりオープンビット線が存在していても消去
検証はパスすることが可能で、より歩留りを向上させら
れるような信頼性の高い消去検証を実行する不揮発性半
導体メモリを提供することにある。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために本発明は、行と列に配列された多数のフローテ
ィングゲート形のノーマルメモリセル及び冗長メモリセ
ルをもつメモリセルアレイと、各列のノーマルメモリセ
ルと接続された複数のノーマルビット線と、各列の冗長
メモリセルと接続された複数の冗長ビット線と、を備え
た不揮発性半導体メモリにおいて、ノーマルビット線及
び冗長ビット線とそれぞれ接続され、メモリセル消去後
の消去検証で、メモリセルの消去成功を示すパスデー
タ、及び少なくとも１つの故障ノーマルビット線がある
ときにはこれによるフェイルデータを感知し貯蔵可能な
ページバッファと、消去検証中に前記ページバッファに
貯蔵されたフェイルデータをパスデータに変更するパス
データ変更回路と、を用いてなる消去検証回路を備える
ことを特徴とする。
るために本発明は、行と列に配列された多数のフローテ
ィングゲート形のノーマルメモリセル及び冗長メモリセ
ルをもつメモリセルアレイと、各列のノーマルメモリセ
ルと接続された複数のノーマルビット線と、各列の冗長
メモリセルと接続された複数の冗長ビット線と、を備え
た不揮発性半導体メモリにおいて、ノーマルビット線及
び冗長ビット線とそれぞれ接続され、メモリセル消去後
の消去検証で、メモリセルの消去成功を示すパスデー
タ、及び少なくとも１つの故障ノーマルビット線がある
ときにはこれによるフェイルデータを感知し貯蔵可能な
ページバッファと、消去検証中に前記ページバッファに
貯蔵されたフェイルデータをパスデータに変更するパス
データ変更回路と、を用いてなる消去検証回路を備える
ことを特徴とする。
【００１０】即ち、本発明による消去検証方法は、多数
のフローティングゲート形のノーマルメモリセル及び冗
長メモリセルと接続された複数のノーマルビット線及び
冗長ビット線を有するメモリセルアレイと、ノーマルビ
ット線及び冗長ビット線とそれぞれ接続されたデータラ
ッチと、消去後の消去検証で故障ノーマルビット線に関
連したデータラッチにフェイルデータが貯蔵されるよう
にノーマルビット線とそれぞれ接続された感知回路と、
を有する不揮発性半導体メモリの消去検証方法におい
て、消去検証中にフェイルデータを貯蔵した前記データ
ラッチについてそのフェイルデータをパスデータに変更
することを特徴とする。
のフローティングゲート形のノーマルメモリセル及び冗
長メモリセルと接続された複数のノーマルビット線及び
冗長ビット線を有するメモリセルアレイと、ノーマルビ
ット線及び冗長ビット線とそれぞれ接続されたデータラ
ッチと、消去後の消去検証で故障ノーマルビット線に関
連したデータラッチにフェイルデータが貯蔵されるよう
にノーマルビット線とそれぞれ接続された感知回路と、
を有する不揮発性半導体メモリの消去検証方法におい
て、消去検証中にフェイルデータを貯蔵した前記データ
ラッチについてそのフェイルデータをパスデータに変更
することを特徴とする。
【００１１】このような消去検証回路のパスデータ変更
回路は、ページバッファと接続され、消去検証において
故障ノーマルビット線を選択可能な列選択回路と、この
列選択回路と接続され、消去検証において前記列選択回
路を通じてフェイルデータ変更用のパスデータを前記ペ
ージバッファへ伝送するためのパスデータ設定トランジ
スタと、を有するものとする。またこのときの列選択回
路は、故障ノーマルビット線を指定するアドレス信号を
貯蔵可能な少なくとも１つの故障列プログラム回路と、
前記アドレス信号をデコーディングするための列デコー
ダと、に従い動作するものとする。
回路は、ページバッファと接続され、消去検証において
故障ノーマルビット線を選択可能な列選択回路と、この
列選択回路と接続され、消去検証において前記列選択回
路を通じてフェイルデータ変更用のパスデータを前記ペ
ージバッファへ伝送するためのパスデータ設定トランジ
スタと、を有するものとする。またこのときの列選択回
路は、故障ノーマルビット線を指定するアドレス信号を
貯蔵可能な少なくとも１つの故障列プログラム回路と、
前記アドレス信号をデコーディングするための列デコー
ダと、に従い動作するものとする。
【００１２】或いは、本発明によれば、ビット線に故障
が発生した場合にこれを冗長ビット線へ置き換える列冗
長が可能とされ、そして、ビット線及び冗長ビット線の
それぞれに接続したデータラッチを利用してパスデータ
又はフェイルデータを貯蔵することによりメモリセルの
消去検証を行う消去検証回路を備えた不揮発性半導体メ
モリにおいて、故障ビット線の列アドレスを記憶可能と
され、該列アドレスの記憶がある場合にその列アドレス
を示すアドレス信号を消去検証で発生し列デコーダへ提
供する消去検証制御回路と、前記アドレス信号に応じる
列デコーダに従って列選択を行い、該選択列に接続した
前記データラッチに対しパスデータを提供する列選択回
路と、を備えることを特徴とする。
が発生した場合にこれを冗長ビット線へ置き換える列冗
長が可能とされ、そして、ビット線及び冗長ビット線の
それぞれに接続したデータラッチを利用してパスデータ
又はフェイルデータを貯蔵することによりメモリセルの
消去検証を行う消去検証回路を備えた不揮発性半導体メ
モリにおいて、故障ビット線の列アドレスを記憶可能と
され、該列アドレスの記憶がある場合にその列アドレス
を示すアドレス信号を消去検証で発生し列デコーダへ提
供する消去検証制御回路と、前記アドレス信号に応じる
列デコーダに従って列選択を行い、該選択列に接続した
前記データラッチに対しパスデータを提供する列選択回
路と、を備えることを特徴とする。
【００１３】
【発明の実施の形態】以下、本発明の実施形態を添付の
図面を参照して詳細に説明する。尚、図中の同じ構成要
素対しては共通符号を付して説明するものとする。
図面を参照して詳細に説明する。尚、図中の同じ構成要
素対しては共通符号を付して説明するものとする。
【００１４】下記の説明において、メモリセルの種類、
例えばＮＡＮＤ構造やＮＯＲ構造のメモリセル、電圧
値、回路構成、部品等の多くの特定事項が本発明のより
全般的な理解のために提供される。しかし本発明はこれ
に限られるものではなく、その他の形態でも実施可能で
あることは、この技術分野で通常の知識を有する者にと
っては自明のことである。
例えばＮＡＮＤ構造やＮＯＲ構造のメモリセル、電圧
値、回路構成、部品等の多くの特定事項が本発明のより
全般的な理解のために提供される。しかし本発明はこれ
に限られるものではなく、その他の形態でも実施可能で
あることは、この技術分野で通常の知識を有する者にと
っては自明のことである。
【００１５】本実施形態のＥＥＰＲＯＭはＣＭＯＳ製造
技術を使用して製作され、約−１．８Ｖのしきい値電圧
を有するデプレション形のＮチャネルＭＯＳＦＥＴ
（“Ｄ形トランジスタ”とする）と、約０．７Ｖのしき
い値電圧を有するエンハンスメント形のＮチャネルＭＯ
ＳＦＥＴ（“Ｎ形トランジスタ”とする）と、約−０．
９Ｖのしきい値電圧を有するＰチャネルＭＯＳＦＥＴ
（“Ｐ形トランジスタ”とする）が使用される。
技術を使用して製作され、約−１．８Ｖのしきい値電圧
を有するデプレション形のＮチャネルＭＯＳＦＥＴ
（“Ｄ形トランジスタ”とする）と、約０．７Ｖのしき
い値電圧を有するエンハンスメント形のＮチャネルＭＯ
ＳＦＥＴ（“Ｎ形トランジスタ”とする）と、約−０．
９Ｖのしきい値電圧を有するＰチャネルＭＯＳＦＥＴ
（“Ｐ形トランジスタ”とする）が使用される。
【００１６】図１は、本発明による消去検証回路の実施
形態を示したブロック図である。図中のメモリセルアレ
イ１０は、行と列のマトリックス形態で配列された多数
のＮＡＮＤセルユニットで構成される。前述のように、
ＮＡＮＤセルユニットは半導体基板の一表面部に形成の
Ｐ形ウェル領域内に設けられる。各ＮＡＮＤセルユニッ
トは、ドレイン−ソース通路を直列接続した第１選択ト
ランジスタ、複数のメモリセル、及び第２選択トランジ
スタで構成されている。各ＮＡＮＤセルユニット内の第
１選択トランジスタのドレインは列方向に伸長する対応
ビット線と接続され、また第２選択トランジスタのソー
スは共通ソース線と接続されている。同一行に配列され
たメモリセルの制御ゲートは１ワード線に接続され、同
一行に配列された第１及び第２選択トランジスタの各ゲ
ートは第１及び第２選択線にそれぞれ接続されている。
このようなメモリセルの配置構造は、韓国特許公開第９
４−１８８７０号で開示されている。
形態を示したブロック図である。図中のメモリセルアレ
イ１０は、行と列のマトリックス形態で配列された多数
のＮＡＮＤセルユニットで構成される。前述のように、
ＮＡＮＤセルユニットは半導体基板の一表面部に形成の
Ｐ形ウェル領域内に設けられる。各ＮＡＮＤセルユニッ
トは、ドレイン−ソース通路を直列接続した第１選択ト
ランジスタ、複数のメモリセル、及び第２選択トランジ
スタで構成されている。各ＮＡＮＤセルユニット内の第
１選択トランジスタのドレインは列方向に伸長する対応
ビット線と接続され、また第２選択トランジスタのソー
スは共通ソース線と接続されている。同一行に配列され
たメモリセルの制御ゲートは１ワード線に接続され、同
一行に配列された第１及び第２選択トランジスタの各ゲ
ートは第１及び第２選択線にそれぞれ接続されている。
このようなメモリセルの配置構造は、韓国特許公開第９
４−１８８７０号で開示されている。
【００１７】このメモリセルアレイ１０は、同一行に配
列されたＮＡＮＤセルユニットで構成される複数の行ブ
ロックを有している。また、メモリセルアレイ１０は複
数のビット線ごとの８グループに分割されており、これ
ら各グループが列ブロックＣＢ０〜ＣＢ７を構成してい
る。８つの列ブロックＣＢ０〜ＣＢ７内の各複数のビッ
ト線のうち、一部が冗長ビット線を構成し、残りのビッ
ト線がノーマルビット線を構成する。冗長ビット線に接
続のメモリセルは冗長メモリセルとされ、ノーマルビッ
ト線に接続のメモリセルはノーマルメモリセルとされて
いる。
列されたＮＡＮＤセルユニットで構成される複数の行ブ
ロックを有している。また、メモリセルアレイ１０は複
数のビット線ごとの８グループに分割されており、これ
ら各グループが列ブロックＣＢ０〜ＣＢ７を構成してい
る。８つの列ブロックＣＢ０〜ＣＢ７内の各複数のビッ
ト線のうち、一部が冗長ビット線を構成し、残りのビッ
ト線がノーマルビット線を構成する。冗長ビット線に接
続のメモリセルは冗長メモリセルとされ、ノーマルビッ
ト線に接続のメモリセルはノーマルメモリセルとされて
いる。
【００１８】行デコーダ１２は、各種動作モード、例え
ば消去、書込、読出、消去検証、書込検証のような動作
モードに応じて、行線制御回路１４からの制御信号に従
って行ブロックを選択しそして該行ブロック内の選択ワ
ード線及び非選択ワード線へ適切な動作電圧を提供す
る。各種動作モードごとに動作電圧を提供する技術は上
記韓国特許公開第９４−１８８７０号に開示されてい
る。
ば消去、書込、読出、消去検証、書込検証のような動作
モードに応じて、行線制御回路１４からの制御信号に従
って行ブロックを選択しそして該行ブロック内の選択ワ
ード線及び非選択ワード線へ適切な動作電圧を提供す
る。各種動作モードごとに動作電圧を提供する技術は上
記韓国特許公開第９４−１８８７０号に開示されてい
る。
【００１９】ページバッファ１６は、メモリセルアレイ
１０からのノーマル及び冗長ビット線に対応するデータ
ラッチで構成される。本実施形態におけるページバッフ
ァ１６は、選択されたノーマル及び冗長メモリセルの消
去後の消去検証動作において、その選択ノーマル及び冗
長メモリセルに関連したノーマル及び冗長ビット線に感
知電流を提供してパス又はフェイルを感知する感知回路
を有しており、そして、選択ノーマル及び冗長メモリセ
ルの消去が成功しているかどうかを示すパスデータ又は
このパスデータと相補関係にあるフェイルデータを貯蔵
する。
１０からのノーマル及び冗長ビット線に対応するデータ
ラッチで構成される。本実施形態におけるページバッフ
ァ１６は、選択されたノーマル及び冗長メモリセルの消
去後の消去検証動作において、その選択ノーマル及び冗
長メモリセルに関連したノーマル及び冗長ビット線に感
知電流を提供してパス又はフェイルを感知する感知回路
を有しており、そして、選択ノーマル及び冗長メモリセ
ルの消去が成功しているかどうかを示すパスデータ又は
このパスデータと相補関係にあるフェイルデータを貯蔵
する。
【００２０】パス／フェイル検出回路１８は、ページバ
ッファ１６を構成する各データラッチの出力に対し接続
され、消去検証において、データラッチに貯蔵されたデ
ータに応答して選択ノーマル及び冗長メモリセルの消去
成功を判断する。即ち、データラッチの全部がパスデー
タを貯蔵していればパス／フェイル検出回路１８から選
択ノーマル及び冗長メモリセルの消去成功を示すパス信
号が出力され、データラッチのいずれか１つでもフェイ
ルデータを貯蔵していればパス／フェイル検出回路１８
から選択ノーマル及び冗長メモリセルの消去失敗を示す
フェイル信号が出力される。
ッファ１６を構成する各データラッチの出力に対し接続
され、消去検証において、データラッチに貯蔵されたデ
ータに応答して選択ノーマル及び冗長メモリセルの消去
成功を判断する。即ち、データラッチの全部がパスデー
タを貯蔵していればパス／フェイル検出回路１８から選
択ノーマル及び冗長メモリセルの消去成功を示すパス信
号が出力され、データラッチのいずれか１つでもフェイ
ルデータを貯蔵していればパス／フェイル検出回路１８
から選択ノーマル及び冗長メモリセルの消去失敗を示す
フェイル信号が出力される。
【００２１】列選択回路２０、列デコーダ２２、及び消
去検証制御回路２４は、少なくとも１つのノーマルビッ
ト線が製造工程で断線する等してオープンノーマルビッ
ト線となった場合に、これに接続したデータラッチに貯
蔵されるフェイルデータをパスデータへ変更するデータ
変更手段（又はデータ変更回路）を構成する。即ち、列
選択回路２０は、消去検証で列デコーダ２２に従って選
択されるオープンノーマルビット線に接続のデータラッ
チに貯蔵されたフェイルデータをパスデータに変更する
ために、当該データラッチを選択する機能をもつ。消去
検証制御回路２４は、少なくとも１つのオープンノーマ
ルビット線のアドレスを記憶可能とされ、消去検証にお
いてそのアドレスを列デコーダ２２へ提供する機能をも
つ。これにより列選択回路２０は、記憶したアドレスに
対応するノーマルビット線に接続のデータラッチを選択
し、その貯蔵されたフェイルデータをパスデータへ変更
することができる。
去検証制御回路２４は、少なくとも１つのノーマルビッ
ト線が製造工程で断線する等してオープンノーマルビッ
ト線となった場合に、これに接続したデータラッチに貯
蔵されるフェイルデータをパスデータへ変更するデータ
変更手段（又はデータ変更回路）を構成する。即ち、列
選択回路２０は、消去検証で列デコーダ２２に従って選
択されるオープンノーマルビット線に接続のデータラッ
チに貯蔵されたフェイルデータをパスデータに変更する
ために、当該データラッチを選択する機能をもつ。消去
検証制御回路２４は、少なくとも１つのオープンノーマ
ルビット線のアドレスを記憶可能とされ、消去検証にお
いてそのアドレスを列デコーダ２２へ提供する機能をも
つ。これにより列選択回路２０は、記憶したアドレスに
対応するノーマルビット線に接続のデータラッチを選択
し、その貯蔵されたフェイルデータをパスデータへ変更
することができる。
【００２２】データ入出力回路２６は列選択回路２０に
接続され、書込動作でデータ入出力端子からの書込デー
タをラッチし、読出動作で読出データをデータ入出力端
子へ提供する。またデータ入出力回路２６は、データ入
出力端子を通じて入力される命令信号をラッチし、この
命令信号を図示せぬ命令レジスタに提供する機能をも
つ。
接続され、書込動作でデータ入出力端子からの書込デー
タをラッチし、読出動作で読出データをデータ入出力端
子へ提供する。またデータ入出力回路２６は、データ入
出力端子を通じて入力される命令信号をラッチし、この
命令信号を図示せぬ命令レジスタに提供する機能をも
つ。
【００２３】図２に、図１に示すメモリセルアレイの一
部分について等価回路を図示している。図示の部分は、
第ｋ番目の列ブロックＣＢｋのうちの２行ブロック分に
配列されたＮＡＮＤ構造のメモリセルである。同一行ブ
ロックとして配列されたＮＡＮＤセルユニットは、ノー
マルＮＡＮＤセルユニットＮＮＵと冗長ＮＡＮＤセルユ
ニットＲＮＵで構成される。各ノーマルＮＡＮＤセルユ
ニットＮＮＵは、ドレイン−ソース通路を直列接続した
第１選択トランジスタＳＴ１、ノーマルメモリセルＮＭ
１〜ＮＭ１６、及び第２選択トランジスタＳＴ２から構
成されている。第１選択トランジスタＳＴ１のドレイン
は対応ノーマルビット線ＮＢＬ０〜ＮＢＬ５１１と接続
されており、第２選択トランジスタＳＴ２のソースは共
通ソース線ＣＳＬと接続されている。各冗長ＮＡＮＤセ
ルユニットＲＮＵは、ドレイン−ソース通路を直列接続
した第１選択トランジスタＳＴ１、冗長メモリセルＲＭ
１〜ＲＭ１６、及び第２選択トランジスタＳＴ２で構成
されている。この冗長ＮＡＮＤセルユニットＲＮＵ内に
ある第１選択トランジスタＳＴ１のドレインは対応冗長
ビット線ＲＢＬ０〜ＲＢＬ７に接続され、第２選択トラ
ンジスタＳＴ２のソースは共通ソース線ＣＳＬに接続さ
れる。
部分について等価回路を図示している。図示の部分は、
第ｋ番目の列ブロックＣＢｋのうちの２行ブロック分に
配列されたＮＡＮＤ構造のメモリセルである。同一行ブ
ロックとして配列されたＮＡＮＤセルユニットは、ノー
マルＮＡＮＤセルユニットＮＮＵと冗長ＮＡＮＤセルユ
ニットＲＮＵで構成される。各ノーマルＮＡＮＤセルユ
ニットＮＮＵは、ドレイン−ソース通路を直列接続した
第１選択トランジスタＳＴ１、ノーマルメモリセルＮＭ
１〜ＮＭ１６、及び第２選択トランジスタＳＴ２から構
成されている。第１選択トランジスタＳＴ１のドレイン
は対応ノーマルビット線ＮＢＬ０〜ＮＢＬ５１１と接続
されており、第２選択トランジスタＳＴ２のソースは共
通ソース線ＣＳＬと接続されている。各冗長ＮＡＮＤセ
ルユニットＲＮＵは、ドレイン−ソース通路を直列接続
した第１選択トランジスタＳＴ１、冗長メモリセルＲＭ
１〜ＲＭ１６、及び第２選択トランジスタＳＴ２で構成
されている。この冗長ＮＡＮＤセルユニットＲＮＵ内に
ある第１選択トランジスタＳＴ１のドレインは対応冗長
ビット線ＲＢＬ０〜ＲＢＬ７に接続され、第２選択トラ
ンジスタＳＴ２のソースは共通ソース線ＣＳＬに接続さ
れる。
【００２４】この図２に示す列ブロックＣＢｋ（ｋ＝
０，１，２，…，７）は、５１２本のノーマルビット線
ＮＢＬ０〜ＮＢＬ５１１と８本の冗長ビット線ＲＢＬ０
〜ＲＢＬ７を有しているが、本発明はそのビット線数に
限られるものではない。また、各列ブロックＣＢｋ内の
冗長ビット線ＲＢＬ０〜ＲＢＬ７は、各列ブロックＣＢ
ｋ内でノーマルメモリセルアレイの両側に分割配置する
ことも可能である。
０，１，２，…，７）は、５１２本のノーマルビット線
ＮＢＬ０〜ＮＢＬ５１１と８本の冗長ビット線ＲＢＬ０
〜ＲＢＬ７を有しているが、本発明はそのビット線数に
限られるものではない。また、各列ブロックＣＢｋ内の
冗長ビット線ＲＢＬ０〜ＲＢＬ７は、各列ブロックＣＢ
ｋ内でノーマルメモリセルアレイの両側に分割配置する
ことも可能である。
【００２５】このようなメモリセルアレイ１０に対して
は、チップ面積を抑えて高密度大メモリ容量を達成可能
なインタリーブビット線技術を用いることが可能であ
る。インタリーブビット線技術は、メモリセルアレイの
上部と下部に第１及び第２ページバッファを配し、ビッ
ト線を交互にそれら第１及び第２ページバッファと接続
する技術である。このような技術は特願平７−３２９２
８１号に開示されている。
は、チップ面積を抑えて高密度大メモリ容量を達成可能
なインタリーブビット線技術を用いることが可能であ
る。インタリーブビット線技術は、メモリセルアレイの
上部と下部に第１及び第２ページバッファを配し、ビッ
ト線を交互にそれら第１及び第２ページバッファと接続
する技術である。このような技術は特願平７−３２９２
８１号に開示されている。
【００２６】これに関連して図３に、図２の列ブロック
ＣＢｋに対するページバッファ、列選択回路、及びパス
／フェイル検出回路の概略的回路図を示す。列ブロック
ＣＢｋのノーマルビット線ＮＢＬ０，ＮＢＬ２，ＮＢＬ
４，…，ＮＢＬ５１０及び冗長ビット線ＲＢＬ０〜ＲＢ
Ｌ３の各下端は、それぞれドレイン−ソース通路が直列
接続されたＤ形トランジスタ３０及びＮ形トランジスタ
３１，３２の一端すなわちＤ形トランジスタ３０のドレ
インへ接続されている。Ｎ形トランジスタ３１，３２の
ソース・ドレインの接続点３４と接地電圧Ｖｓｓとの間
には、Ｎ形トランジスタ３３のドレイン−ソース通路が
それぞれ設けられている。Ｄ形トランジスタ３０とＮ形
トランジスタ３１〜３３の各ゲートには、制御信号バー
φｂｌｓｈ，ＢＬＳＨＦ，ＳＢＬ，ＤＣＢがそれぞれ入
力される。
ＣＢｋに対するページバッファ、列選択回路、及びパス
／フェイル検出回路の概略的回路図を示す。列ブロック
ＣＢｋのノーマルビット線ＮＢＬ０，ＮＢＬ２，ＮＢＬ
４，…，ＮＢＬ５１０及び冗長ビット線ＲＢＬ０〜ＲＢ
Ｌ３の各下端は、それぞれドレイン−ソース通路が直列
接続されたＤ形トランジスタ３０及びＮ形トランジスタ
３１，３２の一端すなわちＤ形トランジスタ３０のドレ
インへ接続されている。Ｎ形トランジスタ３１，３２の
ソース・ドレインの接続点３４と接地電圧Ｖｓｓとの間
には、Ｎ形トランジスタ３３のドレイン−ソース通路が
それぞれ設けられている。Ｄ形トランジスタ３０とＮ形
トランジスタ３１〜３３の各ゲートには、制御信号バー
φｂｌｓｈ，ＢＬＳＨＦ，ＳＢＬ，ＤＣＢがそれぞれ入
力される。
【００２７】下部ページバッファ１６Ｂを構成するデー
タラッチ３５はＮ形トランジスタ３２のソースとそれぞ
れ接続される。各データラッチ３５は、第１及び第２ノ
ード３６，３７の間に逆向並列接続した１対のインバー
タからなるラッチと、第２ノード３７から接地電圧Ｖｓ
ｓへドレイン−ソース通路を直列接続したＮ形感知トラ
ンジスタ３８，３９と、電源電圧ＶｃｃとＮ形トランジ
スタ３８のゲートとの間にソース−ドレイン通路を設け
たＰ形電流源トランジスタ４０と、から構成されてい
る。Ｎ形感知トランジスタ３８，３９の各ゲートは接続
点３４と制御信号φｌａｔにそれぞれ接続されている。
また、Ｐ形トランジスタ４０のゲートはライン４１に接
続され、該ライン４１の他端は電流源の基準部と接続さ
れている。この基準部は、Ｐ形トランジスタ４２，４３
とＮ形トランジスタ４４，４５で構成され、基準部とＰ
形電流源トランジスタ４０とでカレントミラー形の電流
源回路をなしている。
タラッチ３５はＮ形トランジスタ３２のソースとそれぞ
れ接続される。各データラッチ３５は、第１及び第２ノ
ード３６，３７の間に逆向並列接続した１対のインバー
タからなるラッチと、第２ノード３７から接地電圧Ｖｓ
ｓへドレイン−ソース通路を直列接続したＮ形感知トラ
ンジスタ３８，３９と、電源電圧ＶｃｃとＮ形トランジ
スタ３８のゲートとの間にソース−ドレイン通路を設け
たＰ形電流源トランジスタ４０と、から構成されてい
る。Ｎ形感知トランジスタ３８，３９の各ゲートは接続
点３４と制御信号φｌａｔにそれぞれ接続されている。
また、Ｐ形トランジスタ４０のゲートはライン４１に接
続され、該ライン４１の他端は電流源の基準部と接続さ
れている。この基準部は、Ｐ形トランジスタ４２，４３
とＮ形トランジスタ４４，４５で構成され、基準部とＰ
形電流源トランジスタ４０とでカレントミラー形の電流
源回路をなしている。
【００２８】下部パス／フェイル検出回路１８Ｂは、Ｎ
形トランジスタ４７，４８，５３、Ｄ形トランジスタ４
９、Ｐ形トランジスタ５０、ＮＯＲゲート５１、及びイ
ンバータ５２で構成される。Ｎ形トランジスタ４７のド
レインはデータラッチ３５の第１ノード３６へそれぞれ
接続され、このＮ形トランジスタ４７のソースはＮ形ト
ランジスタ４８のゲートにそれぞれ接続される。そし
て、Ｎ形トランジスタ４８のドレイン−ソース通路は２
つのライン５４，５５の間に並列接続されており、ライ
ン５５と接地電圧Ｖｓｓとの間にはＮ形トランジスタ５
３のドレイン−ソース通路が設けられている。Ｎ形トラ
ンジスタ５３のゲートにはパス／フェイル制御信号φｆ
ｐが入力される。電源電圧Ｖｃｃとライン５４の一端と
の間にはＤ形トランジスタ４９とＰ形トランジスタ５０
のソース−ドレイン通路が並列接続されている。このＤ
形トランジスタ４９のゲートはライン５４と接続され、
Ｐ形トランジスタ５０のゲートはパス／フェイル制御信
号φｆｐを入力とする。ＮＯＲゲート５１の２入力端子
はライン５４の一端及びパス／フェイル制御信号φｆｐ
の相補信号バーφｆｐと接続される。このＮＯＲゲート
５１の出力は、インバータ５２を通じて第ｋ番目の列ブ
ロックＣＢｋに関するパス／フェイル判断信号ＦＰｋと
して出力される。
形トランジスタ４７，４８，５３、Ｄ形トランジスタ４
９、Ｐ形トランジスタ５０、ＮＯＲゲート５１、及びイ
ンバータ５２で構成される。Ｎ形トランジスタ４７のド
レインはデータラッチ３５の第１ノード３６へそれぞれ
接続され、このＮ形トランジスタ４７のソースはＮ形ト
ランジスタ４８のゲートにそれぞれ接続される。そし
て、Ｎ形トランジスタ４８のドレイン−ソース通路は２
つのライン５４，５５の間に並列接続されており、ライ
ン５５と接地電圧Ｖｓｓとの間にはＮ形トランジスタ５
３のドレイン−ソース通路が設けられている。Ｎ形トラ
ンジスタ５３のゲートにはパス／フェイル制御信号φｆ
ｐが入力される。電源電圧Ｖｃｃとライン５４の一端と
の間にはＤ形トランジスタ４９とＰ形トランジスタ５０
のソース−ドレイン通路が並列接続されている。このＤ
形トランジスタ４９のゲートはライン５４と接続され、
Ｐ形トランジスタ５０のゲートはパス／フェイル制御信
号φｆｐを入力とする。ＮＯＲゲート５１の２入力端子
はライン５４の一端及びパス／フェイル制御信号φｆｐ
の相補信号バーφｆｐと接続される。このＮＯＲゲート
５１の出力は、インバータ５２を通じて第ｋ番目の列ブ
ロックＣＢｋに関するパス／フェイル判断信号ＦＰｋと
して出力される。
【００２９】下部列選択回路２０Ｂは、列デコーダ２２
からの下部デコーディング信号ＹＡ０ｂ〜ＹＡ１５ｂ，
ＹＢ０ｂ〜ＹＢ１５ｂ及び下部冗長列選択信号ＣＲ０〜
ＣＲ３に応答する。この下部列選択回路２０Ｂは、通常
の選択トランジスタ５９に加えて、消去検証でフェイル
データをパスデータに変更するためのパスデータ設定ト
ランジスタとして、データ線５７と接地電圧Ｖｓｓとの
間にドレイン−ソース通路を設けたＮ形トランジスタ５
８を備えている。Ｎ形トランジスタ５８のゲートには、
消去検証フラグ信号バーＳｅｒａｖｆの相補信号Ｓｅｒ
ａｖｆが入力される。
からの下部デコーディング信号ＹＡ０ｂ〜ＹＡ１５ｂ，
ＹＢ０ｂ〜ＹＢ１５ｂ及び下部冗長列選択信号ＣＲ０〜
ＣＲ３に応答する。この下部列選択回路２０Ｂは、通常
の選択トランジスタ５９に加えて、消去検証でフェイル
データをパスデータに変更するためのパスデータ設定ト
ランジスタとして、データ線５７と接地電圧Ｖｓｓとの
間にドレイン−ソース通路を設けたＮ形トランジスタ５
８を備えている。Ｎ形トランジスタ５８のゲートには、
消去検証フラグ信号バーＳｅｒａｖｆの相補信号Ｓｅｒ
ａｖｆが入力される。
【００３０】一方、上部ページバッファ１６Ｔ、上部パ
ス／フェイル検出回路１８Ｔ、及び上部列選択回路２０
Ｔの構成は、上部ページバッファ１６Ｔを構成するデー
タラッチ３５が、ノーマルビット線ＮＢＬ１，ＮＢＬ
３，ＮＢＬ５，…，ＮＢＬ５１１及び冗長ビット線ＲＢ
Ｌ４〜ＲＢＬ７の上端部とそれぞれ接続され、そして上
部列選択回路２０Ｔが、上部ノーマル列選択信号ＹＡ０
ｔ〜ＹＡ１５ｔ，ＹＢ０ｔ〜ＹＢ１５ｔ及び冗長列選択
信号ＣＲ４〜ＣＲ７に応答する点が異なるだけで、その
他は上記下部ページバッファ１６Ｂ、下部パス／フェイ
ル検出回路１８Ｂ、及び下部列選択回路２０Ｂの構成と
同様である。
ス／フェイル検出回路１８Ｔ、及び上部列選択回路２０
Ｔの構成は、上部ページバッファ１６Ｔを構成するデー
タラッチ３５が、ノーマルビット線ＮＢＬ１，ＮＢＬ
３，ＮＢＬ５，…，ＮＢＬ５１１及び冗長ビット線ＲＢ
Ｌ４〜ＲＢＬ７の上端部とそれぞれ接続され、そして上
部列選択回路２０Ｔが、上部ノーマル列選択信号ＹＡ０
ｔ〜ＹＡ１５ｔ，ＹＢ０ｔ〜ＹＢ１５ｔ及び冗長列選択
信号ＣＲ４〜ＣＲ７に応答する点が異なるだけで、その
他は上記下部ページバッファ１６Ｂ、下部パス／フェイ
ル検出回路１８Ｂ、及び下部列選択回路２０Ｂの構成と
同様である。
【００３１】図４は、消去検証制御回路２４の一部を構
成する故障列プログラム回路の概略回路図である。この
故障列プログラム回路６０−ｉの配設数は、各列ブロッ
ク内において冗長ビット線数と同数にしてある。各故障
列プログラム回路６０−ｉは、故障列アドレスを記憶し
て消去検証で故障列アドレス信号（ＲＥＤｉｊ）を提供
し、読出又は書込動作では記憶したアドレスをもって冗
長ビット線を特定する機能をもつ。これら故障列プログ
ラム回路６０−ｉのうち、部分回路６０−０〜６０−３
は下部列選択回路２０Ｂと関連するもので、残りの部分
回路６０−４〜６０−７は上部列選択回路２０Ｔと関連
するものである。
成する故障列プログラム回路の概略回路図である。この
故障列プログラム回路６０−ｉの配設数は、各列ブロッ
ク内において冗長ビット線数と同数にしてある。各故障
列プログラム回路６０−ｉは、故障列アドレスを記憶し
て消去検証で故障列アドレス信号（ＲＥＤｉｊ）を提供
し、読出又は書込動作では記憶したアドレスをもって冗
長ビット線を特定する機能をもつ。これら故障列プログ
ラム回路６０−ｉのうち、部分回路６０−０〜６０−３
は下部列選択回路２０Ｂと関連するもので、残りの部分
回路６０−４〜６０−７は上部列選択回路２０Ｔと関連
するものである。
【００３２】故障列プログラム回路６０−ｉのそれぞれ
は、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列接続
したマスタヒューズ６１とＮ形トランジスタ６２及びＤ
形トランジスタ６３のドレイン−ソース通路とを有して
いる。Ｎ形トランジスタ６２のゲートには、チップエネ
ーブルで“Ｈ”レベルになるチップエネーブル信号ＣＥ
が入力される。そして電流消費を抑制するためにチャネ
ル長を長くしたＤ形トランジスタ６３のゲートには接地
電圧Ｖｓｓが入力される。マスタヒューズ６１は、故障
したノーマルビット線を指定するアドレスをプログラム
するときにレーザビームによって切断される。
は、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列接続
したマスタヒューズ６１とＮ形トランジスタ６２及びＤ
形トランジスタ６３のドレイン−ソース通路とを有して
いる。Ｎ形トランジスタ６２のゲートには、チップエネ
ーブルで“Ｈ”レベルになるチップエネーブル信号ＣＥ
が入力される。そして電流消費を抑制するためにチャネ
ル長を長くしたＤ形トランジスタ６３のゲートには接地
電圧Ｖｓｓが入力される。マスタヒューズ６１は、故障
したノーマルビット線を指定するアドレスをプログラム
するときにレーザビームによって切断される。
【００３３】Ｐ形トランジスタ６５，６６のソース−ド
レイン通路が電源電圧Ｖｃｃとライン６４との間に並列
接続されている。Ｐ形トランジスタ６５のゲートは、マ
スタヒューズ６１とＮ形トランジスタ６２のドレインと
の接続点６７へ接続される。またＰ形トランジスタ６６
のゲートは、ＮＯＲゲート６８の出力を反転するインバ
ータ６９へ接続される。ＮＯＲゲート６８の２入力端子
は、接続点６７と、故障ノーマルビット線に対する列ア
ドレスローディング期間を決める故障列アドレスローデ
ィング制御信号ＳＣＡＮｒｅｄｉの相補信号バーＳＣＡ
Ｎｒｅｄｉとに接続される。
レイン通路が電源電圧Ｖｃｃとライン６４との間に並列
接続されている。Ｐ形トランジスタ６５のゲートは、マ
スタヒューズ６１とＮ形トランジスタ６２のドレインと
の接続点６７へ接続される。またＰ形トランジスタ６６
のゲートは、ＮＯＲゲート６８の出力を反転するインバ
ータ６９へ接続される。ＮＯＲゲート６８の２入力端子
は、接続点６７と、故障ノーマルビット線に対する列ア
ドレスローディング期間を決める故障列アドレスローデ
ィング制御信号ＳＣＡＮｒｅｄｉの相補信号バーＳＣＡ
Ｎｒｅｄｉとに接続される。
【００３４】Ｎ形トランジスタ７０のドレインとヒュー
ズ７１〜７６の一端がライン６４へ接続されている。Ｎ
形トランジスタ７０のソースは接地電圧Ｖｓｓへつなが
れ、ゲートにはチップエネーブル信号ＣＥの相補信号バ
ーＣＥが入力される。ヒューズ７１〜７６の他端と接地
電圧Ｖｓｓとの間にはＮ形トランジスタ７７〜８２のド
レイン−ソース通路がそれぞれ接続される。これらトラ
ンジスタ７７〜８２のゲートは、後述する列アドレスカ
ウンタからのノーマル列選択アドレス信号Ａ１ｂ，バー
Ａ１ｂ（Ａ１ｔ，バーＡ１ｔ）〜Ａ８ｂ，バーＡ８ｂ
（Ａ８ｔ，バーＡ８ｔ）をそれぞれ受けている。ヒュー
ズ７１，７３，…，７５の他端と接地電圧Ｖｓｓとの間
には、ドレイン−ソース通路を直列接続したＮ形トラン
ジスタ及びＤ形トランジスタ対８３−８４，８５−８
６，…，８７−８８がそれぞれ接続されている。Ｎ形ト
ランジスタ８３，８５，…，８７のゲートには消去検証
フラグ信号バーＳｅｒａｖｆの相補信号Ｓｅｒａｖｆが
入力され、消去検証における電流消費を抑制するために
チャネル長を長くしたＤ形トランジスタ８４，８６，
…，８８のゲートは接地電圧Ｖｓｓへ接続されている。
ズ７１〜７６の一端がライン６４へ接続されている。Ｎ
形トランジスタ７０のソースは接地電圧Ｖｓｓへつなが
れ、ゲートにはチップエネーブル信号ＣＥの相補信号バ
ーＣＥが入力される。ヒューズ７１〜７６の他端と接地
電圧Ｖｓｓとの間にはＮ形トランジスタ７７〜８２のド
レイン−ソース通路がそれぞれ接続される。これらトラ
ンジスタ７７〜８２のゲートは、後述する列アドレスカ
ウンタからのノーマル列選択アドレス信号Ａ１ｂ，バー
Ａ１ｂ（Ａ１ｔ，バーＡ１ｔ）〜Ａ８ｂ，バーＡ８ｂ
（Ａ８ｔ，バーＡ８ｔ）をそれぞれ受けている。ヒュー
ズ７１，７３，…，７５の他端と接地電圧Ｖｓｓとの間
には、ドレイン−ソース通路を直列接続したＮ形トラン
ジスタ及びＤ形トランジスタ対８３−８４，８５−８
６，…，８７−８８がそれぞれ接続されている。Ｎ形ト
ランジスタ８３，８５，…，８７のゲートには消去検証
フラグ信号バーＳｅｒａｖｆの相補信号Ｓｅｒａｖｆが
入力され、消去検証における電流消費を抑制するために
チャネル長を長くしたＤ形トランジスタ８４，８６，
…，８８のゲートは接地電圧Ｖｓｓへ接続されている。
【００３５】ヒューズ７１，７３，…，７５の他端には
また、ＮＯＲゲート８９〜９１の第１入力端子がそれぞ
れ接続され、これらＮＯＲゲート８９〜９１の第２入力
端子に制御信号バーＳＣＡＮｒｅｄｉが入力されてい
る。ＮＡＮＤゲート９２，９３の第１入力端子はライン
６４と接続され、その各第２入力端子はそれぞれ故障列
アドレスローディング制御信号ＳＣＡＮｒｅｄｉと消去
検証フラグ信号バーＳｅｒａｖｆを入力とする。ＮＡＮ
Ｄゲート９２の出力はインバータ９４を通じて冗長検出
信号ＤＥＴｒｅｄｉとして出力され、ＮＡＮＤゲート９
３の出力はインバータ９５を通じて冗長列選択信号ＣＲ
ｉとして出力される。
また、ＮＯＲゲート８９〜９１の第１入力端子がそれぞ
れ接続され、これらＮＯＲゲート８９〜９１の第２入力
端子に制御信号バーＳＣＡＮｒｅｄｉが入力されてい
る。ＮＡＮＤゲート９２，９３の第１入力端子はライン
６４と接続され、その各第２入力端子はそれぞれ故障列
アドレスローディング制御信号ＳＣＡＮｒｅｄｉと消去
検証フラグ信号バーＳｅｒａｖｆを入力とする。ＮＡＮ
Ｄゲート９２の出力はインバータ９４を通じて冗長検出
信号ＤＥＴｒｅｄｉとして出力され、ＮＡＮＤゲート９
３の出力はインバータ９５を通じて冗長列選択信号ＣＲ
ｉとして出力される。
【００３６】故障ノーマルビット線と関連する列アドレ
スをプログラムするために切断されるヒューズ７１〜７
６は、当該アドレスを示す“Ｈ”レベルのアドレス信号
を入力するＮ形トランジスタに係るヒューズである。例
えば、故障したノーマルビット線を指定するアドレスの
アドレス信号Ａ１ｂ（Ａ１ｔ）〜Ａ８ｂ（Ａ８ｔ）が
“Ｈ”レベルであれば、ヒューズ７１，７３，…，７５
がレーザビームによって溶断される。従って、故障列ア
ドレスローディング制御信号バーＳＣＡＮｒｅｄｉが
“Ｌ”レベルのときにＮＯＲゲート８９〜９１の出力Ｒ
ＥＤｉ１〜ＲＥＤｉ８は“Ｈ”レベルとなる。これによ
り、プログラムされた故障ノーマルビット線が特定され
る。
スをプログラムするために切断されるヒューズ７１〜７
６は、当該アドレスを示す“Ｈ”レベルのアドレス信号
を入力するＮ形トランジスタに係るヒューズである。例
えば、故障したノーマルビット線を指定するアドレスの
アドレス信号Ａ１ｂ（Ａ１ｔ）〜Ａ８ｂ（Ａ８ｔ）が
“Ｈ”レベルであれば、ヒューズ７１，７３，…，７５
がレーザビームによって溶断される。従って、故障列ア
ドレスローディング制御信号バーＳＣＡＮｒｅｄｉが
“Ｌ”レベルのときにＮＯＲゲート８９〜９１の出力Ｒ
ＥＤｉ１〜ＲＥＤｉ８は“Ｈ”レベルとなる。これによ
り、プログラムされた故障ノーマルビット線が特定され
る。
【００３７】図５は、図１の消去検証制御回路２４を構
成する故障列アドレスローディング制御信号発生回路の
概略的回路図である。故障列アドレスローディング制御
信号発生回路１００は、２つのステージ１０１，１０２
による２進カウンタ、インバータ１０３〜１１２、ＮＯ
Ｒゲート１１３，１１４、及びＮＡＮＤゲート１１５，
１１６で構成される。この故障列アドレスローディング
制御信号発生回路１００を構成する２進カウンタのステ
ージ１０１，１０２のそれぞれは、特願平７−２２６８
１７号に記載されている。このような故障列アドレスロ
ーディング制御信号発生回路１００は、消去検証におい
て、アドレスローディング信号ＡＤｌｏａｄに応答して
故障列アドレスローディング制御信号ＳＣＡＮｒｅｄｉ
とその相補信号バーＳＣＡＮｒｅｄｉを発生する。
成する故障列アドレスローディング制御信号発生回路の
概略的回路図である。故障列アドレスローディング制御
信号発生回路１００は、２つのステージ１０１，１０２
による２進カウンタ、インバータ１０３〜１１２、ＮＯ
Ｒゲート１１３，１１４、及びＮＡＮＤゲート１１５，
１１６で構成される。この故障列アドレスローディング
制御信号発生回路１００を構成する２進カウンタのステ
ージ１０１，１０２のそれぞれは、特願平７−２２６８
１７号に記載されている。このような故障列アドレスロ
ーディング制御信号発生回路１００は、消去検証におい
て、アドレスローディング信号ＡＤｌｏａｄに応答して
故障列アドレスローディング制御信号ＳＣＡＮｒｅｄｉ
とその相補信号バーＳＣＡＮｒｅｄｉを発生する。
【００３８】図６は、図１の消去検証制御回路２４を構
成する列デコーダエネーブル信号発生回路の概略的回路
図である。列デコーダエネーブル信号発生回路１２０
は、本例の場合、下部列デコーダエネーブル信号発生回
路と上部列デコーダエネーブル信号発生回路とで構成さ
れる。冗長列選択信号ＣＲ０〜ＣＲ３と冗長検出信号Ｄ
ＥＴｒｅｄ０〜ＤＥＴｒｅｄ３に応答して下部列デコー
ダエネーブル信号ＹＥｂを出力する下部列デコーダエネ
ーブル信号発生回路の構成は、冗長列選択信号ＣＲ４〜
ＣＲ７と冗長検出信号ＤＥＴｒｅｄ４〜ＤＥＴｒｅｄ７
に応答して上部列デコーダエネーブル信号ＹＥｔを発生
する上部列デコーダエネーブル信号発生回路の構成と同
じである。
成する列デコーダエネーブル信号発生回路の概略的回路
図である。列デコーダエネーブル信号発生回路１２０
は、本例の場合、下部列デコーダエネーブル信号発生回
路と上部列デコーダエネーブル信号発生回路とで構成さ
れる。冗長列選択信号ＣＲ０〜ＣＲ３と冗長検出信号Ｄ
ＥＴｒｅｄ０〜ＤＥＴｒｅｄ３に応答して下部列デコー
ダエネーブル信号ＹＥｂを出力する下部列デコーダエネ
ーブル信号発生回路の構成は、冗長列選択信号ＣＲ４〜
ＣＲ７と冗長検出信号ＤＥＴｒｅｄ４〜ＤＥＴｒｅｄ７
に応答して上部列デコーダエネーブル信号ＹＥｔを発生
する上部列デコーダエネーブル信号発生回路の構成と同
じである。
【００３９】下部及び上部列デコーダエネーブル信号発
生回路１２０のそれぞれは、ＮＯＲゲート１２１，１２
２、インバータ１２３〜１２５、ＮＡＮＤゲート１２
７、及び入力信号の“Ｌ”レベル遷移に応答して短パル
スを発生する短パルス発生回路１２６で構成される。消
去検証において冗長列選択信号ＣＲ０〜ＣＲ７は“Ｌ”
レベルにあるので、下部，上部列デコーダエネーブル信
号ＹＥｂ，ＹＥｔの論理レベルは、冗長検出信号ＤＥＴ
ｒｅｄ０〜ＤＥＴｒｅｄ７の論理状態によって決定され
る。即ち、冗長検出信号ＤＥＴｒｅｄ０〜ＤＥＴｒｅｄ
３のいずれか１つでも“Ｈ”レベルのパルスとなれば、
下部列デコーダエネーブル信号ＹＥｂはそのパルスの
“Ｌ”レベル遷移に応答する“Ｈ”レベルの短パルスと
なる。同様に、冗長検出信号ＤＥＴｒｅｄ４〜ＤＥＴｒ
ｅｄ７のいずれか１つでも“Ｈ”レベルのパルスになれ
ば、上部列デコーダエネーブル信号ＹＥｔはそのパルス
の“Ｌ”レベル遷移に伴って短い“Ｈ”レベルのエネー
ブルパルスとなる。一方、書込及び読出動作においては
冗長検出信号ＤＥＴｒｅｄ０〜ＤＥＴｒｅｄ７が“Ｌ”
レベルにあるので、冗長列選択信号ＣＲ０〜ＣＲ７のい
ずれか１つが“Ｈ”レベルになるときに下部，上部列デ
コーダエネーブル信号ＹＥｂ，ＹＥｔは“Ｌ”レベルに
なり、これにより、下部又は上部列デコーダをディスエ
ーブル可能である。
生回路１２０のそれぞれは、ＮＯＲゲート１２１，１２
２、インバータ１２３〜１２５、ＮＡＮＤゲート１２
７、及び入力信号の“Ｌ”レベル遷移に応答して短パル
スを発生する短パルス発生回路１２６で構成される。消
去検証において冗長列選択信号ＣＲ０〜ＣＲ７は“Ｌ”
レベルにあるので、下部，上部列デコーダエネーブル信
号ＹＥｂ，ＹＥｔの論理レベルは、冗長検出信号ＤＥＴ
ｒｅｄ０〜ＤＥＴｒｅｄ７の論理状態によって決定され
る。即ち、冗長検出信号ＤＥＴｒｅｄ０〜ＤＥＴｒｅｄ
３のいずれか１つでも“Ｈ”レベルのパルスとなれば、
下部列デコーダエネーブル信号ＹＥｂはそのパルスの
“Ｌ”レベル遷移に応答する“Ｈ”レベルの短パルスと
なる。同様に、冗長検出信号ＤＥＴｒｅｄ４〜ＤＥＴｒ
ｅｄ７のいずれか１つでも“Ｈ”レベルのパルスになれ
ば、上部列デコーダエネーブル信号ＹＥｔはそのパルス
の“Ｌ”レベル遷移に伴って短い“Ｈ”レベルのエネー
ブルパルスとなる。一方、書込及び読出動作においては
冗長検出信号ＤＥＴｒｅｄ０〜ＤＥＴｒｅｄ７が“Ｌ”
レベルにあるので、冗長列選択信号ＣＲ０〜ＣＲ７のい
ずれか１つが“Ｈ”レベルになるときに下部，上部列デ
コーダエネーブル信号ＹＥｂ，ＹＥｔは“Ｌ”レベルに
なり、これにより、下部又は上部列デコーダをディスエ
ーブル可能である。
【００４０】図７は、図１の消去検証制御回路２４を構
成する列アドレスディスエーブル信号発生回路の概略的
回路図である。列アドレスディスエーブル信号発生回路
１３０はインバータ１３１〜１３３とＮＡＮＤゲート１
３４で構成される。この列アドレスディスエーブル信号
発生回路１３０は、消去検証で発生するアドレスローデ
ィング信号ＡＤｌｏａｄに応答して列アドレスディスエ
ーブル信号バーＹＡＤＤｄｉｓを発生する。この列アド
レスディスエーブル信号ＹＡＤＤｄｉｓは、消去検証に
おいてアドレスローディング信号ＡＤｌｏａｄが“Ｈ”
レベルになる度に“Ｌ”レベルとなる。
成する列アドレスディスエーブル信号発生回路の概略的
回路図である。列アドレスディスエーブル信号発生回路
１３０はインバータ１３１〜１３３とＮＡＮＤゲート１
３４で構成される。この列アドレスディスエーブル信号
発生回路１３０は、消去検証で発生するアドレスローデ
ィング信号ＡＤｌｏａｄに応答して列アドレスディスエ
ーブル信号バーＹＡＤＤｄｉｓを発生する。この列アド
レスディスエーブル信号ＹＡＤＤｄｉｓは、消去検証に
おいてアドレスローディング信号ＡＤｌｏａｄが“Ｈ”
レベルになる度に“Ｌ”レベルとなる。
【００４１】図８Ａ及び図８Ｂは、図４の故障列プログ
ラム回路６０−ｉによる故障列アドレス信号ＲＥＤ０ｊ
〜ＲＥＤ７ｊ（ｊ＝１，２，…，８）に応答して代替ア
ドレス信号ＲＡｊｂ，ＲＡｊｔを発生する代替アドレス
信号発生回路の概略的回路図である。図８Ａに示すのは
下部代替アドレス信号発生回路、図８Ｂに示すのは上部
代替アドレス信号発生回路である。
ラム回路６０−ｉによる故障列アドレス信号ＲＥＤ０ｊ
〜ＲＥＤ７ｊ（ｊ＝１，２，…，８）に応答して代替ア
ドレス信号ＲＡｊｂ，ＲＡｊｔを発生する代替アドレス
信号発生回路の概略的回路図である。図８Ａに示すのは
下部代替アドレス信号発生回路、図８Ｂに示すのは上部
代替アドレス信号発生回路である。
【００４２】下部代替アドレス信号発生回路１６５は、
ＮＯＲゲート１６０とインバータ１６１で構成され、上
部代替アドレス信号発生回路１６６はＮＯＲゲート１６
２とインバータ１６３で構成される。下部代替アドレス
信号発生回路１６５は、図４に示す構成の下部故障列プ
ログラム回路６０−０〜６０−３による故障列アドレス
信号ＲＥＤ０ｊ〜ＲＥＤ３ｊに応答して下部代替アドレ
ス信号ＲＡｊｂを発生する。同様に、上部代替アドレス
信号発生回路１６６は、上部故障列プログラム回路６０
−４〜６０−７による故障列アドレス信号ＲＥＤ４ｊ〜
ＲＥＤ７ｊに応答して上部代替アドレス信号ＲＡｊｔを
発生する。
ＮＯＲゲート１６０とインバータ１６１で構成され、上
部代替アドレス信号発生回路１６６はＮＯＲゲート１６
２とインバータ１６３で構成される。下部代替アドレス
信号発生回路１６５は、図４に示す構成の下部故障列プ
ログラム回路６０−０〜６０−３による故障列アドレス
信号ＲＥＤ０ｊ〜ＲＥＤ３ｊに応答して下部代替アドレ
ス信号ＲＡｊｂを発生する。同様に、上部代替アドレス
信号発生回路１６６は、上部故障列プログラム回路６０
−４〜６０−７による故障列アドレス信号ＲＥＤ４ｊ〜
ＲＥＤ７ｊに応答して上部代替アドレス信号ＲＡｊｔを
発生する。
【００４３】図９は、消去検証制御回路の一部を構成す
る列アドレスカウンタの概略的回路図である。この列ア
ドレスカウンタ１４０も下部列アドレスカウンタと上部
列アドレスカウンタで構成される。下部列アドレスカウ
ンタは、消去検証で下部代替アドレス信号ＲＡ１ｂ〜Ｒ
Ａ８ｂを入力し、下部ノーマル列選択アドレス信号Ａ１
ｂ〜Ａ８ｂとその相補信号バーＡ１ｂ〜バーＡ８ｂを発
生する機能をもつ。同様に、上部列アドレスカウンタ
は、消去検証で上部代替アドレス信号ＲＡ１ｔ〜ＲＡ８
ｔを入力し、上部ノーマル列選択アドレス信号Ａ１ｔ〜
Ａ８ｔとその相補信号バーＡ１ｔ〜バーＡ８ｔを発生す
る機能をもつ。列アドレスカウンタ１４０は、“Ｌ”レ
ベルの列アドレスディスエーブル信号バーＹＡＤＤｄｉ
ｓに応答してノーマル列選択アドレス信号Ａ１ｂ〜Ａ８
ｂ，Ａ１ｔ〜Ａ８ｔ及びその相補信号バーＡ１ｂ〜バー
Ａ８ｂ，バーＡ１ｔ〜バーＡ８ｔを“Ｌ”レベルにディ
スエーブルとする。
る列アドレスカウンタの概略的回路図である。この列ア
ドレスカウンタ１４０も下部列アドレスカウンタと上部
列アドレスカウンタで構成される。下部列アドレスカウ
ンタは、消去検証で下部代替アドレス信号ＲＡ１ｂ〜Ｒ
Ａ８ｂを入力し、下部ノーマル列選択アドレス信号Ａ１
ｂ〜Ａ８ｂとその相補信号バーＡ１ｂ〜バーＡ８ｂを発
生する機能をもつ。同様に、上部列アドレスカウンタ
は、消去検証で上部代替アドレス信号ＲＡ１ｔ〜ＲＡ８
ｔを入力し、上部ノーマル列選択アドレス信号Ａ１ｔ〜
Ａ８ｔとその相補信号バーＡ１ｔ〜バーＡ８ｔを発生す
る機能をもつ。列アドレスカウンタ１４０は、“Ｌ”レ
ベルの列アドレスディスエーブル信号バーＹＡＤＤｄｉ
ｓに応答してノーマル列選択アドレス信号Ａ１ｂ〜Ａ８
ｂ，Ａ１ｔ〜Ａ８ｔ及びその相補信号バーＡ１ｂ〜バー
Ａ８ｂ，バーＡ１ｔ〜バーＡ８ｔを“Ｌ”レベルにディ
スエーブルとする。
【００４４】図示のように列アドレスカウンタ１４０
は、ステージ１４１〜１４３のカウンタと、インバータ
１４４〜１５２及びＮＡＮＤゲート１５３〜１５８で構
成される。この列アドレスカウンタ１４０の各ステージ
１４１〜１４３は、特願平７−２５２４６９号に記載さ
れている。このような構成の列アドレスカウンタ１４０
は、アドレスローディング信号ＡＤｌｏａｄが“Ｈ”レ
ベルのときに入力する代替アドレス信号ＲＡ１ｂ〜ＲＡ
８ｂ，ＲＡ１ｔ〜ＲＡ８ｔをラッチすると共に、“Ｌ”
レベルにある列アドレスディスエーブル信号バーＹＡＤ
Ｄｄｉｓに応答して“Ｌ”レベルの信号Ａ１ｂ／バーＡ
１ｂ〜Ａ８ｂ／バーＡ８ｂ，Ａ１ｔ／バーＡ１ｔ〜Ａ８
ｔ／バーＡ８ｔを出力する。その後、アドレスローディ
ング信号ＡＤｌｏａｄが“Ｌ”レベルになったときに、
列アドレスカウンタ１４０の出力であるノーマル列選択
アドレス信号Ａ１ｂ〜Ａ８ｂ，Ａ１ｔ〜Ａ８ｔは、前記
ラッチしたアドレス信号となる。即ち、このときの下部
及び上部列アドレスカウンタ１４０の出力Ａ１ｂ／バー
Ａ１ｂ〜Ａ８ｂ／バーＡ８ｂ，Ａ１ｔ／バーＡ１ｔ〜Ａ
８ｔ／バーＡ８ｔは、故障したノーマル列を指定するア
ドレス信号である。尚、列アドレスカウンタ１４０の第
１ステージ１４１には図示せぬアドレスバッファからア
ドレス信号ＰＡ０が入力され、これにより下部，上部ア
ドレス信号Ａ０ｂ，Ａ０ｔが発生される。そしてこれに
従って、読出動作でマルチプレクサ（図示略）が下部及
び上部データバスを選択する。この辺に関しては本発明
に特に関連するものではないので、その説明は省略す
る。
は、ステージ１４１〜１４３のカウンタと、インバータ
１４４〜１５２及びＮＡＮＤゲート１５３〜１５８で構
成される。この列アドレスカウンタ１４０の各ステージ
１４１〜１４３は、特願平７−２５２４６９号に記載さ
れている。このような構成の列アドレスカウンタ１４０
は、アドレスローディング信号ＡＤｌｏａｄが“Ｈ”レ
ベルのときに入力する代替アドレス信号ＲＡ１ｂ〜ＲＡ
８ｂ，ＲＡ１ｔ〜ＲＡ８ｔをラッチすると共に、“Ｌ”
レベルにある列アドレスディスエーブル信号バーＹＡＤ
Ｄｄｉｓに応答して“Ｌ”レベルの信号Ａ１ｂ／バーＡ
１ｂ〜Ａ８ｂ／バーＡ８ｂ，Ａ１ｔ／バーＡ１ｔ〜Ａ８
ｔ／バーＡ８ｔを出力する。その後、アドレスローディ
ング信号ＡＤｌｏａｄが“Ｌ”レベルになったときに、
列アドレスカウンタ１４０の出力であるノーマル列選択
アドレス信号Ａ１ｂ〜Ａ８ｂ，Ａ１ｔ〜Ａ８ｔは、前記
ラッチしたアドレス信号となる。即ち、このときの下部
及び上部列アドレスカウンタ１４０の出力Ａ１ｂ／バー
Ａ１ｂ〜Ａ８ｂ／バーＡ８ｂ，Ａ１ｔ／バーＡ１ｔ〜Ａ
８ｔ／バーＡ８ｔは、故障したノーマル列を指定するア
ドレス信号である。尚、列アドレスカウンタ１４０の第
１ステージ１４１には図示せぬアドレスバッファからア
ドレス信号ＰＡ０が入力され、これにより下部，上部ア
ドレス信号Ａ０ｂ，Ａ０ｔが発生される。そしてこれに
従って、読出動作でマルチプレクサ（図示略）が下部及
び上部データバスを選択する。この辺に関しては本発明
に特に関連するものではないので、その説明は省略す
る。
【００４５】図１０は、図１に示す列デコーダ２２の概
略的回路図である。この列デコーダ２２も下部デコーダ
と上部デコーダに分けられる。下部及び上部列デコーダ
２２は、ＮＡＮＤゲート１７１〜１７４、ＮＯＲゲート
１７５，１７６、及びインバータ１７７〜１８０で構成
される。下部デコーダは、下部列アドレスカウンタ１４
０からの下部ノーマル列選択アドレス信号Ａ１ｂ，バー
Ａ１ｂ〜Ａ８ｂ，バーＡ８ｂをデコーディングし、ノー
マル列を選択する下部デコーディング信号ＹＡｎｂ，Ｙ
Ｂｎｂ（ｎ＝０，１，…，１５）を発生する。同様に、
上部デコーダは、上部列アドレスカウンタ１４０からの
上部ノーマル列選択アドレス信号Ａ１ｔ，バーＡ１ｂ〜
Ａ８ｔ，バーＡ８ｔをデコーディングし、ノーマル列を
選択する上部デコーディング信号ＹＡｎｔ，ＹＢｎｔを
発生する。下部デコーダは下部列デコーダエネーブル信
号ＹＥｂが“Ｌ”レベルのときにディスエーブルされ、
上部デコーダは上部列デコーダエネーブル信号ＹＥｔが
“Ｌ”レベルのときにディスエーブルされる。
略的回路図である。この列デコーダ２２も下部デコーダ
と上部デコーダに分けられる。下部及び上部列デコーダ
２２は、ＮＡＮＤゲート１７１〜１７４、ＮＯＲゲート
１７５，１７６、及びインバータ１７７〜１８０で構成
される。下部デコーダは、下部列アドレスカウンタ１４
０からの下部ノーマル列選択アドレス信号Ａ１ｂ，バー
Ａ１ｂ〜Ａ８ｂ，バーＡ８ｂをデコーディングし、ノー
マル列を選択する下部デコーディング信号ＹＡｎｂ，Ｙ
Ｂｎｂ（ｎ＝０，１，…，１５）を発生する。同様に、
上部デコーダは、上部列アドレスカウンタ１４０からの
上部ノーマル列選択アドレス信号Ａ１ｔ，バーＡ１ｂ〜
Ａ８ｔ，バーＡ８ｔをデコーディングし、ノーマル列を
選択する上部デコーディング信号ＹＡｎｔ，ＹＢｎｔを
発生する。下部デコーダは下部列デコーダエネーブル信
号ＹＥｂが“Ｌ”レベルのときにディスエーブルされ、
上部デコーダは上部列デコーダエネーブル信号ＹＥｔが
“Ｌ”レベルのときにディスエーブルされる。
【００４６】以下、本実施形態の消去検証回路の動作に
ついて図１１及び図１２に示すタイミング図を参照して
説明する。尚、本例における消去検証の前にはブロック
消去が行われるが、この選択行ブロック内のすべてのメ
モリセルを消去する技術については上述した韓国特許公
開第９４−１８８７０号に開示されている。
ついて図１１及び図１２に示すタイミング図を参照して
説明する。尚、本例における消去検証の前にはブロック
消去が行われるが、この選択行ブロック内のすべてのメ
モリセルを消去する技術については上述した韓国特許公
開第９４−１８８７０号に開示されている。
【００４７】通常、消去後消去検証動作を実施するため
に、例えばヘクサコード(hexa code) ６０の消去命令が
行われ、その後、例えばヘクサコードＤ０の消去開始命
令が入力される。消去開始命令の入力により“Ｌ”レベ
ルとなる消去検証フラグ信号バーＳｅｒａｖｆが図示せ
ぬ命令レジスタから出力され、選択行ブロックに対する
消去が約５ｍｓｅｃの間で行われる。この消去動作は図
１１の時刻ｔ0 で終了する。
に、例えばヘクサコード(hexa code) ６０の消去命令が
行われ、その後、例えばヘクサコードＤ０の消去開始命
令が入力される。消去開始命令の入力により“Ｌ”レベ
ルとなる消去検証フラグ信号バーＳｅｒａｖｆが図示せ
ぬ命令レジスタから出力され、選択行ブロックに対する
消去が約５ｍｓｅｃの間で行われる。この消去動作は図
１１の時刻ｔ0 で終了する。
【００４８】時刻ｔ0 で消去終了するとページバッファ
１６をリセットする動作が行われる。ページバッファ１
６をリセットする際には、図３の制御信号ＢＬＳＨＦ，
ＳＰＢが“Ｌ”レベルに維持され、制御信号ＤＣＢ，Ｓ
ＢＬが“Ｈ”レベルにされる。すると、トランジスタ３
１，４７は非導通化され、トランジスタ３２，３３は導
通化される。従って、ページバッファ１６を構成するデ
ータラッチ３５の第１ノード３６は“Ｌ”レベルにラッ
チされ、第２ノード３７は“Ｈ”レベルにラッチされ
る。
１６をリセットする動作が行われる。ページバッファ１
６をリセットする際には、図３の制御信号ＢＬＳＨＦ，
ＳＰＢが“Ｌ”レベルに維持され、制御信号ＤＣＢ，Ｓ
ＢＬが“Ｈ”レベルにされる。すると、トランジスタ３
１，４７は非導通化され、トランジスタ３２，３３は導
通化される。従って、ページバッファ１６を構成するデ
ータラッチ３５の第１ノード３６は“Ｌ”レベルにラッ
チされ、第２ノード３７は“Ｈ”レベルにラッチされ
る。
【００４９】ページバッファ１６に対するリセット後、
時刻ｔ1 で、選択行ブロック内のメモリセルが所望のし
きい値電圧を持つように消去されたか否かを感知するた
めの消去感知動作が開始される。この消去感知動作を行
うために、制御信号バーφｂｌｓｈ，ＤＣＢ，ＳＢＬ，
ＳＰＢが“Ｌ”レベルとされ、制御信号ＢＬＳＨＦ，φ
ｓａｅが“Ｈ”レベルに維持される。すると、トランジ
スタ３２，３３，４７は非導通化され、トランジスタ３
１，４５は導通化される。これにより、ライン４１が
“Ｌ”レベルになって電流源トランジスタ４０は導通化
される。従って、接続点３４とトランジスタ３１，３０
を介してノーマルビット線ＮＢＬ０〜ＮＢＬ５１１及び
冗長ビット線ＲＢＬ０〜ＲＢＬ７へ電流が流れ、選択行
ブロックのメモリセルに約４μＡの電流が供給される。
これに応じて、選択行ブロック内のメモリセルが所望の
しきい値電圧を持つように消去されていれば、接続点３
４は“Ｌ”レベルになり、トランジスタ３８は非導通化
される。その結果、データラッチ３５の第１ノード３６
は上述のリセット状態すなわちパスデータをもつ。
時刻ｔ1 で、選択行ブロック内のメモリセルが所望のし
きい値電圧を持つように消去されたか否かを感知するた
めの消去感知動作が開始される。この消去感知動作を行
うために、制御信号バーφｂｌｓｈ，ＤＣＢ，ＳＢＬ，
ＳＰＢが“Ｌ”レベルとされ、制御信号ＢＬＳＨＦ，φ
ｓａｅが“Ｈ”レベルに維持される。すると、トランジ
スタ３２，３３，４７は非導通化され、トランジスタ３
１，４５は導通化される。これにより、ライン４１が
“Ｌ”レベルになって電流源トランジスタ４０は導通化
される。従って、接続点３４とトランジスタ３１，３０
を介してノーマルビット線ＮＢＬ０〜ＮＢＬ５１１及び
冗長ビット線ＲＢＬ０〜ＲＢＬ７へ電流が流れ、選択行
ブロックのメモリセルに約４μＡの電流が供給される。
これに応じて、選択行ブロック内のメモリセルが所望の
しきい値電圧を持つように消去されていれば、接続点３
４は“Ｌ”レベルになり、トランジスタ３８は非導通化
される。その結果、データラッチ３５の第１ノード３６
は上述のリセット状態すなわちパスデータをもつ。
【００５０】一方、ノーマルビット線ＮＢＬ０〜ＮＢＬ
５１１のいずれか１つでもオープンビット線になってい
ると、このオープンノーマルビット線は前記供給電流に
よって充電される。そして、オープンノーマルビット線
と接続した接続点３４が所定電圧に充電されるので、該
接続点３４と接続するトランジスタ３８は導通化される
ことになる。この後に制御信号φｌａｔが“Ｈ”レベル
になってトランジスタ３９が導通化されると、オープン
ノーマルビット線と接続したデータラッチ３５の第２ノ
ード３７は“Ｌ”レベルに変化すると共に第１ノード３
６は“Ｈ”レベルに変化する。従って、このオープンノ
ーマルビット線と接続したデータラッチ３５はフェイル
データを貯蔵することになる。
５１１のいずれか１つでもオープンビット線になってい
ると、このオープンノーマルビット線は前記供給電流に
よって充電される。そして、オープンノーマルビット線
と接続した接続点３４が所定電圧に充電されるので、該
接続点３４と接続するトランジスタ３８は導通化される
ことになる。この後に制御信号φｌａｔが“Ｈ”レベル
になってトランジスタ３９が導通化されると、オープン
ノーマルビット線と接続したデータラッチ３５の第２ノ
ード３７は“Ｌ”レベルに変化すると共に第１ノード３
６は“Ｈ”レベルに変化する。従って、このオープンノ
ーマルビット線と接続したデータラッチ３５はフェイル
データを貯蔵することになる。
【００５１】時刻ｔ2 で消去感知動作は終了し、列冗長
対象のオープンノーマルビット線に関するフェイルデー
タをパスデータに変更する動作が開始される。
対象のオープンノーマルビット線に関するフェイルデー
タをパスデータに変更する動作が開始される。
【００５２】１番目の列ブロックＣＢ０の第１ノーマル
ビット線ＮＢＬ０がオープンビット線になったと仮定
し、このノーマルビット線ＮＢＬ０を指定する列アドレ
ス信号はすべて“Ｌ”レベルのものと仮定して説明す
る。この場合、図４に示す下部故障列プログラム回路６
０−０内のマスタヒューズ６１とヒューズ７２，７４，
…，７６が切断されることになる。
ビット線ＮＢＬ０がオープンビット線になったと仮定
し、このノーマルビット線ＮＢＬ０を指定する列アドレ
ス信号はすべて“Ｌ”レベルのものと仮定して説明す
る。この場合、図４に示す下部故障列プログラム回路６
０−０内のマスタヒューズ６１とヒューズ７２，７４，
…，７６が切断されることになる。
【００５３】図１１の時間ｔ2 〜ｔ3 におけるフェイル
データ変更期間の詳細タイミング図を図１２の時間ｔ2
〜ｔ3 に示している。図１２を参照すると、時刻ｔ2 後
に図示せぬタイマから約１２０ｎｓｅｃ周期のアドレス
ローディング信号ＡＤｌｏａｄが発生される。図５に示
した故障列アドレスローディング制御信号発生回路１０
０は、このアドレスローディング信号ＡＤｌｏａｄと消
去検証フラグ信号バーＳｅｒａｖｆに応答して“Ｈ”レ
ベルのアドレスローディング信号ＡＤｌｏａｄに同期す
る故障列アドレスローディング制御信号ＳＣＡＮｒｅｄ
０〜ＳＣＡＮｒｅｄ７とその相補信号バーＳＣＡＮｒｅ
ｄ０〜バーＳＣＡＮｒｅｄ７を発生する。これら故障列
アドレスローディング信号ＳＣＡＮｒｅｄ０，バーＳＣ
ＡＮｒｅｄ０〜ＳＣＡＮｒｅｄ７，バーＳＣＡＮｒｅｄ
７は、図４の故障列プログラム回路６０−０〜６０−７
にそれぞれ入力される。
データ変更期間の詳細タイミング図を図１２の時間ｔ2
〜ｔ3 に示している。図１２を参照すると、時刻ｔ2 後
に図示せぬタイマから約１２０ｎｓｅｃ周期のアドレス
ローディング信号ＡＤｌｏａｄが発生される。図５に示
した故障列アドレスローディング制御信号発生回路１０
０は、このアドレスローディング信号ＡＤｌｏａｄと消
去検証フラグ信号バーＳｅｒａｖｆに応答して“Ｈ”レ
ベルのアドレスローディング信号ＡＤｌｏａｄに同期す
る故障列アドレスローディング制御信号ＳＣＡＮｒｅｄ
０〜ＳＣＡＮｒｅｄ７とその相補信号バーＳＣＡＮｒｅ
ｄ０〜バーＳＣＡＮｒｅｄ７を発生する。これら故障列
アドレスローディング信号ＳＣＡＮｒｅｄ０，バーＳＣ
ＡＮｒｅｄ０〜ＳＣＡＮｒｅｄ７，バーＳＣＡＮｒｅｄ
７は、図４の故障列プログラム回路６０−０〜６０−７
にそれぞれ入力される。
【００５４】下部故障列プログラム回路６０−０のライ
ン６４は、切断されたマスタヒューズ６１と導通化され
たトランジスタ６２，６３によってトランジスタ６５，
６６が導通化されているので、“Ｈ”レベルに充電され
る。すると、冗長検出信号ＤＥＴｒｅｄ０は、故障列ア
ドレスローディング制御信号ＳＣＡＮｒｅｄ０の“Ｈ”
レベルに応答して“Ｈ”レベルとなる。一方、冗長列選
択信号ＣＲ０は、“Ｌ”レベルにある消去検証フラグ信
号バーＳｅｒａｖｆにより“Ｌ”レベルを維持する。且
つ、アドレスローディング信号ＡＤｌｏａｄが“Ｈ”レ
ベルのときは図７の列アドレスディスエーブル信号バー
ＹＡＤＤｄｉｓは“Ｌ”レベルにあるので、図９の下部
及び上部列アドレスカウンタ１４０による下部及び上部
ノーマル列選択アドレス信号Ａ１ｂ／バーＡ１ｂ〜Ａ８
ｂ／バーＡ８ｂ，Ａ１ｔ／バーＡ１ｔ〜Ａ８ｔ／バーＡ
８ｔはすべて“Ｌ”レベルとなる。これに応じて下部故
障列プログラム６０−０内のトランジスタ７７〜８２は
非導通化され、ＮＯＲゲート８９〜９１の出力信号ＲＥ
Ｄ０１〜ＲＥＤ０８は“Ｌ”レベルとなる。一方、故障
列アドレスローディング制御信号ＳＣＡＮｒｅｄ０が上
記“Ｈ”レベルにあるときにその他の故障列アドレスロ
ーディング制御信号ＳＣＡＮｒｅｄ１〜ＳＣＡＮｒｅｄ
７は“Ｌ”レベルにあるので、故障列プログラム回路６
０−１〜６０−７内のＮＯＲゲート８９〜９１の出力は
すべて“Ｌ”レベルである。
ン６４は、切断されたマスタヒューズ６１と導通化され
たトランジスタ６２，６３によってトランジスタ６５，
６６が導通化されているので、“Ｈ”レベルに充電され
る。すると、冗長検出信号ＤＥＴｒｅｄ０は、故障列ア
ドレスローディング制御信号ＳＣＡＮｒｅｄ０の“Ｈ”
レベルに応答して“Ｈ”レベルとなる。一方、冗長列選
択信号ＣＲ０は、“Ｌ”レベルにある消去検証フラグ信
号バーＳｅｒａｖｆにより“Ｌ”レベルを維持する。且
つ、アドレスローディング信号ＡＤｌｏａｄが“Ｈ”レ
ベルのときは図７の列アドレスディスエーブル信号バー
ＹＡＤＤｄｉｓは“Ｌ”レベルにあるので、図９の下部
及び上部列アドレスカウンタ１４０による下部及び上部
ノーマル列選択アドレス信号Ａ１ｂ／バーＡ１ｂ〜Ａ８
ｂ／バーＡ８ｂ，Ａ１ｔ／バーＡ１ｔ〜Ａ８ｔ／バーＡ
８ｔはすべて“Ｌ”レベルとなる。これに応じて下部故
障列プログラム６０−０内のトランジスタ７７〜８２は
非導通化され、ＮＯＲゲート８９〜９１の出力信号ＲＥ
Ｄ０１〜ＲＥＤ０８は“Ｌ”レベルとなる。一方、故障
列アドレスローディング制御信号ＳＣＡＮｒｅｄ０が上
記“Ｈ”レベルにあるときにその他の故障列アドレスロ
ーディング制御信号ＳＣＡＮｒｅｄ１〜ＳＣＡＮｒｅｄ
７は“Ｌ”レベルにあるので、故障列プログラム回路６
０−１〜６０−７内のＮＯＲゲート８９〜９１の出力は
すべて“Ｌ”レベルである。
【００５５】従って、図８Ａの下部代替アドレス信号発
生回路１６５は“Ｌ”レベルの下部代替アドレス信号Ｒ
Ａ１ｂ〜ＲＡ８ｂを発生し、これら信号を入力する図９
に示す列アドレスカウンタ１４０のステージ１４２〜１
４３は、アドレスローディング信号ＡＤｌｏａｄが
“Ｈ”レベルにあるときにその下部代替アドレス信号Ｒ
Ａ１ｂ〜ＲＡ８ｂをラッチする。
生回路１６５は“Ｌ”レベルの下部代替アドレス信号Ｒ
Ａ１ｂ〜ＲＡ８ｂを発生し、これら信号を入力する図９
に示す列アドレスカウンタ１４０のステージ１４２〜１
４３は、アドレスローディング信号ＡＤｌｏａｄが
“Ｈ”レベルにあるときにその下部代替アドレス信号Ｒ
Ａ１ｂ〜ＲＡ８ｂをラッチする。
【００５６】故障列アドレスローディング制御信号ＳＣ
ＡＮｒｅｄ０が“Ｈ”レベルから“Ｌ”レベルになる
と、冗長検出信号ＤＥＴｒｅｄ０も“Ｈ”レベルから
“Ｌ”レベルになる。すると、図６の下部列デコーダエ
ネーブル信号ＹＥｂは“Ｈ”レベルの短いパルスとな
る。一方、アドレスローディング信号ＡＤｌｏａｄが
“Ｌ”レベルになることにより図７の列アドレスディス
エーブル信号バーＹＡＤＤｄｉｓは“Ｈ”レベルにな
り、これに従って図９の下部列アドレスカウンタ１４０
は“Ｌ”レベルラッチされた下部ノーマル列選択アドレ
ス信号ＲＡ１ｂ〜ＲＡ８ｂを出力する。図１０の下部列
デコーダ２２は“Ｈ”レベルの下部列デコーダエネーブ
ル信号ＹＥｂによってエネーブルされ、１番目の列ブロ
ックＣＢ０内の第１ノーマルビット線ＮＢＬ０を選択す
る下部デコーディング信号ＹＡｎｂ，ＹＢｎｂを発生す
る。
ＡＮｒｅｄ０が“Ｈ”レベルから“Ｌ”レベルになる
と、冗長検出信号ＤＥＴｒｅｄ０も“Ｈ”レベルから
“Ｌ”レベルになる。すると、図６の下部列デコーダエ
ネーブル信号ＹＥｂは“Ｈ”レベルの短いパルスとな
る。一方、アドレスローディング信号ＡＤｌｏａｄが
“Ｌ”レベルになることにより図７の列アドレスディス
エーブル信号バーＹＡＤＤｄｉｓは“Ｈ”レベルにな
り、これに従って図９の下部列アドレスカウンタ１４０
は“Ｌ”レベルラッチされた下部ノーマル列選択アドレ
ス信号ＲＡ１ｂ〜ＲＡ８ｂを出力する。図１０の下部列
デコーダ２２は“Ｈ”レベルの下部列デコーダエネーブ
ル信号ＹＥｂによってエネーブルされ、１番目の列ブロ
ックＣＢ０内の第１ノーマルビット線ＮＢＬ０を選択す
る下部デコーディング信号ＹＡｎｂ，ＹＢｎｂを発生す
る。
【００５７】そして、図３の導通化されたトランジスタ
５８によって提供される“Ｌ”レベルのデータつまりパ
スデータが、発生した下部デコーディング信号ＹＡｎ
ｂ，ＹＢｎｂに従ってノーマルビット線ＮＢＬ０と接続
されたデータラッチ３５へ入力され、これにより、
“Ｈ”レベルのフェイルデータが“Ｌ”レベルのパスデ
ータに変更される。
５８によって提供される“Ｌ”レベルのデータつまりパ
スデータが、発生した下部デコーディング信号ＹＡｎ
ｂ，ＹＢｎｂに従ってノーマルビット線ＮＢＬ０と接続
されたデータラッチ３５へ入力され、これにより、
“Ｈ”レベルのフェイルデータが“Ｌ”レベルのパスデ
ータに変更される。
【００５８】上記動作中、故障列プログラム回路６０−
１〜６０−７のヒューズは切断されていないので、この
回路に係るトランジスタ６２，６６は非導通化されてお
り、従って当該回路のライン６４は初期状態の放電状態
つまり“Ｌ”レベルにある。その結果、冗長検出信号Ｄ
ＥＴｒｅｄ１〜ＤＥＴｒｅｄ７は“Ｌ”レベルにあり、
図６の上部列デコーダエネーブル信号ＹＥｔ１２０は
“Ｌ”レベルとされる。即ち、上部列デコーダ２２はデ
ィスエーブル状態にある。
１〜６０−７のヒューズは切断されていないので、この
回路に係るトランジスタ６２，６６は非導通化されてお
り、従って当該回路のライン６４は初期状態の放電状態
つまり“Ｌ”レベルにある。その結果、冗長検出信号Ｄ
ＥＴｒｅｄ１〜ＤＥＴｒｅｄ７は“Ｌ”レベルにあり、
図６の上部列デコーダエネーブル信号ＹＥｔ１２０は
“Ｌ”レベルとされる。即ち、上部列デコーダ２２はデ
ィスエーブル状態にある。
【００５９】図１１において、時間ｔ3 〜ｔ4 の期間は
パス／フェイル決定期間である。この期間中にパス／フ
ェイル制御信号φｆｐが“Ｈ”レベルになり、データラ
ッチ３５がパスデータを貯蔵しているとトランジスタ４
８がすべて非導通化され、ライン５４上に充電された
“Ｈ”レベルによりパス／フェイル判断信号ＦＰｋは
“Ｈ”レベルで出力される。このパス／フェイル判断信
号ＦＰｋは列ブロックＣＢ０〜ＣＢ７にそれぞれ対応
し、これらパス／フェイル判断信号ＦＰｋの論理組合せ
からパス状態であることが判断される。
パス／フェイル決定期間である。この期間中にパス／フ
ェイル制御信号φｆｐが“Ｈ”レベルになり、データラ
ッチ３５がパスデータを貯蔵しているとトランジスタ４
８がすべて非導通化され、ライン５４上に充電された
“Ｈ”レベルによりパス／フェイル判断信号ＦＰｋは
“Ｈ”レベルで出力される。このパス／フェイル判断信
号ＦＰｋは列ブロックＣＢ０〜ＣＢ７にそれぞれ対応
し、これらパス／フェイル判断信号ＦＰｋの論理組合せ
からパス状態であることが判断される。
【００６０】もし故障したノーマルビット線がなけれ
ば、図４に示す故障列プログラム回路６０−０〜６０−
７内のマスタヒューズ６１及びヒューズ７１〜７６の切
断は行われず、これら故障列プログラム回路のライン６
４は“Ｌ”レベルになるので、消去検証において冗長検
出信号ＤＥＴｒｅｄ０〜ＤＥＴｒｅｄ７はすべて“Ｌ”
レベルにある。従って、図６の下部及び上部列デコーダ
エネーブル信号ＹＥｂ，ＹＥｔは“Ｌ”レベルのディス
エーブル状態にあり、図１０の下部及び上部列デコーダ
２２はディスエーブルされる。つまり、図３に示すデー
タ線５７上のパスデータは、列選択トランジスタ５９の
オフによりページバッファ１６へ伝達されない。
ば、図４に示す故障列プログラム回路６０−０〜６０−
７内のマスタヒューズ６１及びヒューズ７１〜７６の切
断は行われず、これら故障列プログラム回路のライン６
４は“Ｌ”レベルになるので、消去検証において冗長検
出信号ＤＥＴｒｅｄ０〜ＤＥＴｒｅｄ７はすべて“Ｌ”
レベルにある。従って、図６の下部及び上部列デコーダ
エネーブル信号ＹＥｂ，ＹＥｔは“Ｌ”レベルのディス
エーブル状態にあり、図１０の下部及び上部列デコーダ
２２はディスエーブルされる。つまり、図３に示すデー
タ線５７上のパスデータは、列選択トランジスタ５９の
オフによりページバッファ１６へ伝達されない。
【００６１】上記実施形態は、交互にビット線と接続さ
れる第１及び第２ページバッファを有するＥＥＰＲＯＭ
について説明したが、本発明の技術的思想はそのような
ＥＥＰＲＯＭに限定されるものではない。
れる第１及び第２ページバッファを有するＥＥＰＲＯＭ
について説明したが、本発明の技術的思想はそのような
ＥＥＰＲＯＭに限定されるものではない。
【００６２】
【発明の効果】以上述べてきたように本発明は、例えば
トランジスタ５８のような消去検証中にデータ線をパス
データに設定する手段を設け、そして、そのパスデータ
をもっって、オープンノーマルビット線と接続したデー
タラッチに貯蔵のフェイルデータをパスデータに変更す
る手段を設けたことにより、列冗長を行うメモリ装置に
ついて歩留りを向上させられるという効果がある。
トランジスタ５８のような消去検証中にデータ線をパス
データに設定する手段を設け、そして、そのパスデータ
をもっって、オープンノーマルビット線と接続したデー
タラッチに貯蔵のフェイルデータをパスデータに変更す
る手段を設けたことにより、列冗長を行うメモリ装置に
ついて歩留りを向上させられるという効果がある。
【図１】本発明による消去検証回路の実施形態を示すブ
ロック構成図。
ロック構成図。
【図２】図１のメモリセルアレイ１０中の１列ブロック
における部分等価回路図。
における部分等価回路図。
【図３】図１のメモリセルアレイ１０中の列ブロックの
１つと関連したページバッファ、列選択回路、及びパス
／フェイル検出回路を示す回路図。
１つと関連したページバッファ、列選択回路、及びパス
／フェイル検出回路を示す回路図。
【図４】図１の消去検証制御回路２４を構成する故障列
プログラム回路の１つを示す回路図。
プログラム回路の１つを示す回路図。
【図５】図１の消去検証制御回路２４を構成する故障列
アドレスローディング制御信号発生回路を示す回路図。
アドレスローディング制御信号発生回路を示す回路図。
【図６】図１の消去検証制御回路２４を構成する列デコ
ーダエネーブル信号発生回路を示す回路図。
ーダエネーブル信号発生回路を示す回路図。
【図７】図１の消去検証制御回路２４を構成する列デコ
ーダディスエーブル信号発生回路を示す回路図。
ーダディスエーブル信号発生回路を示す回路図。
【図８】図１の消去検証制御回路２４を構成する代替ア
ドレス信号発生回路を示す回路図。
ドレス信号発生回路を示す回路図。
【図９】図１の消去検証制御回路２４を構成する列アド
レスカウンタを示す回路図。
レスカウンタを示す回路図。
【図１０】図１の列デコーダ２２を示す回路図。
【図１１】図１の回路を用いた消去検証における主要信
号のタイミングを示した信号波形図。
号のタイミングを示した信号波形図。
【図１２】図１１中の時間ｔ2 〜ｔ3 における主要信号
の詳細波形図。
の詳細波形図。
１０ メモリセルアレイ １６ ページバッファ １８ パス／フェイル検出回路 ２０ 列選択回路 ２２ 列デコーダ ２４ 消去検証制御回路
Claims (4)
- 【請求項１】 行と列に配列された多数のフローティン
グゲート形のノーマルメモリセル及び冗長メモリセルを
もつメモリセルアレイと、各列のノーマルメモリセルと
接続された複数のノーマルビット線と、各列の冗長メモ
リセルと接続された複数の冗長ビット線と、を備えた不
揮発性半導体メモリにおいて、 ノーマルビット線及び冗長ビット線とそれぞれ接続さ
れ、メモリセル消去後の消去検証で、メモリセルの消去
成功を示すパスデータ、及び少なくとも１つの故障ノー
マルビット線があるときにはこれによるフェイルデータ
を感知し貯蔵可能なページバッファと、消去検証中に前
記ページバッファに貯蔵されたフェイルデータをパスデ
ータに変更するパスデータ変更回路と、を用いてなる消
去検証回路を備えることを特徴とする不揮発性半導体メ
モリ。 - 【請求項２】 パスデータ変更回路は、ページバッファ
と接続され、消去検証において故障ノーマルビット線を
選択可能な列選択回路と、この列選択回路と接続され、
消去検証において前記列選択回路を通じてフェイルデー
タ変更用のパスデータを前記ページバッファへ伝送する
ためのパスデータ設定トランジスタと、を有する請求項
１記載の不揮発性半導体メモリ。 - 【請求項３】 列選択回路は、故障ノーマルビット線を
指定するアドレス信号を貯蔵可能な少なくとも１つの故
障列プログラム回路と、前記アドレス信号をデコーディ
ングするための列デコーダと、に従い動作する請求項２
記載の不揮発性半導体メモリ。 - 【請求項４】 多数のフローティングゲート形のノーマ
ルメモリセル及び冗長メモリセルと接続された複数のノ
ーマルビット線及び冗長ビット線を有するメモリセルア
レイと、ノーマルビット線及び冗長ビット線とそれぞれ
接続されたデータラッチと、消去後の消去検証で故障ノ
ーマルビット線に関連したデータラッチにフェイルデー
タが貯蔵されるようにノーマルビット線とそれぞれ接続
された感知回路と、を有する不揮発性半導体メモリの消
去検証方法において、 消去検証中にフェイルデータを貯蔵した前記データラッ
チについてそのフェイルデータをパスデータに変更する
ようにしたことを特徴とする消去検証方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950002007A KR0142367B1 (ko) | 1995-02-04 | 1995-02-04 | 열 리던던씨를 가지는 불휘발성 반도체 메모리의 소거 검증회로 |
| KR1995P2007 | 1995-02-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08249896A true JPH08249896A (ja) | 1996-09-27 |
| JP3119810B2 JP3119810B2 (ja) | 2000-12-25 |
Family
ID=19407668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1650196A Expired - Fee Related JP3119810B2 (ja) | 1995-02-04 | 1996-02-01 | 列冗長可能な不揮発性半導体メモリの消去検証回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5671178A (ja) |
| JP (1) | JP3119810B2 (ja) |
| KR (1) | KR0142367B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013020694A (ja) * | 2011-07-12 | 2013-01-31 | Samsung Electronics Co Ltd | 不揮発性メモリ装置、不揮発性メモリ装置の消去方法、不揮発性メモリ装置の動作方法、不揮発性メモリ装置を含むメモリシステム、メモリシステムの動作方法、不揮発性メモリ装置を含むメモリカード、及びソリッドステートドライブ |
Families Citing this family (73)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0169419B1 (ko) * | 1995-09-28 | 1999-02-01 | 김광호 | 불휘발성 반도체 메모리의 독출방법 및 장치 |
| KR0172366B1 (ko) * | 1995-11-10 | 1999-03-30 | 김광호 | 불휘발성 반도체 메모리 장치의 독출 및 프로그램 방법과 그 회로 |
| KR100205240B1 (ko) * | 1996-09-13 | 1999-07-01 | 윤종용 | 단일 비트 및 다중 비트 셀들이 장착된 불휘발성 반도체 메모리 장치 |
| KR100332950B1 (ko) * | 1998-04-10 | 2002-08-21 | 삼성전자 주식회사 | 단일비트동작모드와다중비트동작모드를갖는불휘발성반도체메모리장치및그것의기입/독출방법 |
| US6009014A (en) * | 1998-06-03 | 1999-12-28 | Advanced Micro Devices, Inc. | Erase verify scheme for NAND flash |
| US5995417A (en) * | 1998-10-20 | 1999-11-30 | Advanced Micro Devices, Inc. | Scheme for page erase and erase verify in a non-volatile memory array |
| US6407944B1 (en) | 1998-12-29 | 2002-06-18 | Samsung Electronics Co., Ltd. | Method for protecting an over-erasure of redundant memory cells during test for high-density nonvolatile memory semiconductor devices |
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| US6351428B2 (en) * | 2000-02-29 | 2002-02-26 | Micron Technology, Inc. | Programmable low voltage decode circuits with ultra-thin tunnel oxides |
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| US6671204B2 (en) | 2001-07-23 | 2003-12-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory device with page buffer having dual registers and methods of using the same |
| US7042770B2 (en) * | 2001-07-23 | 2006-05-09 | Samsung Electronics Co., Ltd. | Memory devices with page buffer having dual registers and method of using the same |
| KR100437461B1 (ko) * | 2002-01-12 | 2004-06-23 | 삼성전자주식회사 | 낸드 플래시 메모리 장치 및 그것의 소거, 프로그램,그리고 카피백 프로그램 방법 |
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| KR100543310B1 (ko) * | 2003-12-24 | 2006-01-20 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 |
| KR100609567B1 (ko) * | 2004-01-09 | 2006-08-08 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그 소거 검증 방법 |
| US7379333B2 (en) * | 2004-10-28 | 2008-05-27 | Samsung Electronics Co., Ltd. | Page-buffer and non-volatile semiconductor memory including page buffer |
| JP4664804B2 (ja) * | 2005-04-28 | 2011-04-06 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US11948629B2 (en) | 2005-09-30 | 2024-04-02 | Mosaid Technologies Incorporated | Non-volatile memory device with concurrent bank operations |
| US20070076502A1 (en) * | 2005-09-30 | 2007-04-05 | Pyeon Hong B | Daisy chain cascading devices |
| US20070165457A1 (en) * | 2005-09-30 | 2007-07-19 | Jin-Ki Kim | Nonvolatile memory system |
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| WO2007036050A1 (en) | 2005-09-30 | 2007-04-05 | Mosaid Technologies Incorporated | Memory with output control |
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