KR0169419B1 - 불휘발성 반도체 메모리의 독출방법 및 장치 - Google Patents

불휘발성 반도체 메모리의 독출방법 및 장치 Download PDF

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Abstract

[청구범위에 기재된 발명이 속하는 기술분야]
불휘발성 반도체 메모리에 관한 것이다.
[발명이 해결하려고 하는 기술적 과제]
고속의 독출동작을 수행하고, 신뢰성있는 불휘발성 반도체 메모리를 제공함에 있다.
[발명의 해결방법의 요지]
다수의 비트라인들 중 미리 예정된 수의 제1그룹의 비트라인들과 나머지의 제2그룹의 비트라인들과 각각 접속되고 상기 제1 및 제2그룹의 비트라인들상의 독출데이타를 저장하기 위한 제1그룹 및 제2그룹페이지 버퍼와 데이타 독출 기간중 주기적으로 토글링하는 독출 인에이블신호에 따라 하나의 워드라인에 접속된 다수의 메모리셀들로 부터 데이타를 상기 제1그룹 및 제2그룹페이지 버퍼에 저장한 후 상기 제1그룹 페이지 버퍼에 저장된 데이타를 입출력단자들로의 전송이 끝나면, 상기 제2그룹 페이지 버퍼에 저장된 데이타를 상기 입출력단자들로 전송하는 동작과 상기 제1페이지 버퍼에 다음 워 드라인에 접속된 다수의 메모리셀들로 부터 데이타를 저장하는 동작이 동시에 수행하게 하는 독출제어수단을 구비한다.
[발명의 중요한 용도]
고속 독출 영구 메모리에 적합하게 사용된다.

Description

불휘발성 반도체 메모리의 독출방법 및 장치
제1도는 종래의 기술에 따른 불휘발성 반도체 메모리의 독출모드시 외부 타이밍도.
제2도는 제1도에 나타낸 타이밍도에 대한 독출동작 개념도.
제3도는 종래의 기술에 따른 불휘발성 반도체 메모리의 순차적인 독출모드시 외부 타이밍도.
제4도는 제3도에 나타낸 타이밍도에 대한 순차적인 독출동작 개념도.
제5도는 본 발명에 따라 순차적인 독출동작을 수행하기 위한 주변회로의 개략적인 블럭도.
제6도는 제5도에서 사용되는 메모리 셀 어레이와 페이지버퍼, 컬럼선택회로 및 데이타 입출력 버퍼를 보여주는 구체적인 회로도.
제7도는 제6도에서 사용되는 트라이스테이트 인버어터를 나타낸 구체 회로도.
제8도는 제6도에서 사용되는 여러 제어신호들을 발생하기 위한 독출클럭제어 회로의 개략적인 회로도.
제9도는 제6도에서 사용되는 여러 제어신호들을 발생하기 위한 독출클럭 회로의 개략적인 회로도.
제10도는 제6도에서 사용되는 여러 제어신호들을 발생하기 위한 순차적 독출제어 회로의 개략적인 회로도
제11(a), (b)도는 제6도에서 사용되는 여러 제어신호들의 타이밍 관계를 보여주는 타이밍도
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리 셀 어레이 2 : 독출클럭 제어회로
3 : 독출 클럭회로 4 : 순차적 독출제어회로
5 : 로우 어드레스 카운터 6 : 로우 프리디코더
7 : 로우 디코더 8 : 컬럼 어드레스 카운터
9 : 컬럼 디코더 10 : 데이타 입출력 버퍼
11 : 컬럼 어드레스 감지회로 12 : 페이지 버퍼
13 : 컬럼 선택회로 14 : 전류공급회로
15 : 입출력 패스부 16 : 독출동작 제어신로 발생회로
17 : 독출종료신호 발생회로 18 : 버퍼제어신호 발생회로
40 : 제어신호 발생회로 42 : 독출제어신호 발생회로
41 : 감지 및 래치제어신호 발생회로
99 : 카운트업 및 페이지 독출신호 발생회로
100 : 컬럼 어드레스 리셋신호 발생회로
본 발명은 전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체 메모리에 관한 것으로, 특히 불휘발성 반도체 메모리(이하 EEPROM이라 칭함)의 독출회로에 관한 것이다.
EEPRM은 고밀도로 집적되는 추세에 있고, 동시에 그 성능 및 동작속도 또한 향상되고 있다. 통상적으로, EEPROM은 플로팅 게이트, 제어게이트, 소오스 및 드레인을 가지는 플로팅 게이트 트랜지스터를 메모리셀로 사용하고 있다. 상기 메모리셀들은 행과 열의 매트릭스 형으로 배열되고 동일행들에 배열된 메모리셀들의 제어게이트들은 다수의 워드라인들과 접속되어 있고 동일 열들에 배열된 셀들의 드레인들은 다수의 비트라인들과 접속되어 있다. 상기 메모리셀들, 다수의 워드라인들 및 다수의 비트라인들은 메모리 셀 어레이를 구성한다. 그러한 EEPROM에서, 동작속도를 향상하기 위하여 다수의 워드 라인들 중 하나의 선택된 워드라인과 접속된 메모리셀들에 저장된 데이터를 상기 다수의 비트라인들을 통하여 일시에 독출을 한다. 그러한 독출 동작은 페이지 독출 동작이라 부른다. 상기 다수의 비트라인들상의 독출 데이터는 페이지 버퍼라 불리우는 데이터 래치들에 일시적으로 저장된다.
상기 페이지 독출동작은 본원 출원인에게 양도되고 1994년 8뭘 19일자로 공개된 대한민국 공개특허번호 94-18870호에 개시되어 있다.
EEPROM은 메모리 용량을 증가시키기 위하여 낸드구조로 된 메모리셀들(이하 스트링이라 칭함)을 개발되어 왔다. 이러한 스트링은 스트링을 선택하는 스트링 선택트랜지스터와 그라운드를 선택하는 그라운드 선택 트랜지스터 사이에 직렬로 연결된 복수개의 메모리셀을 가진다.
복수개의 상기 스트링을 가지는 메모리 셀 어레이에서의 독출동작시 어드레스의 입력후 입력된 어드레스에 의해 선택된 메모리셀의 데이타를 판독하는 페이지 독출시간이 수 ㎲가 걸리기 때문에 제1도의 EEPROM에서의 독출동작시 외부타이밍와 제2도의 EEPROM에서의 독출동작 개념도에서 볼수 있듯이 한 로우의 데이타(이하 페이지라 칭함)를 동시에 판독(이하 페이지 독출이라 칭함)하여 반도체 메모리 장치내부에 존재하는 저장수단에 의해 래치부에 저장한 후 외부의 연속적인 출력신호인 외부 독출 인에이블신호에 의해 순차적으로 읽어내야 한다.
도면중 시간 t0와 t1사이의 기간은 페이지 독출 명령의 입력기간이다. 시간 t0과 t1사이에서 외부 명령래치 인에이블신호 CLEx와 외부어드레스 래치 인에이블신호 ALEx가 H레벨과 L레벨에 각각 있을때, 외부 기입 인에이블신호를 L레벨로 토글링하면서 데이타 입출력단자들 I/O를 통해 페이지 독출 명령을 입력하는 것에 의해 페이지 독출 동작이 설정된다. 그 후 시간 t1과 t2사이의 기간은 외부 어드레스 신호들의 입력기간이며, 이 기간에서 외부 어드레스 래치 인에이블신호 ALEx에 의한 외부 열어드레스신호들과 외부 행어드레스신호들의 어드레스 래치동작을 수행한다.
시간 t2와 t3사이의 기간은 상기 래치된 열어드레스신호와 행어드레스신호들에 의해 상기 페이지 독출동작을 수행하는 기간이다. 즉, 제7도에서 제시될 페이지 버퍼내의 데이타 래치에 독출된 데이타를 저장하는 기간이다. 시간 t3 이후의 기간은 상기 독출된 데이타를 순차적으로 데이타 입출력 단자들 I/O을 통해 외부로 독출하는 기간이다. 또한 제2도에 개략적으로 나타낸 한 페이지 P1에 대한 독출동작 개념도는 제1도에서 설명한 바와 같이 상기 한 페이지 P1에 대한 래치 동작을 수행한 후 상기 데이타 입출력 단자들 I/O을 통해 독출하는 동작을 화살표를 통해 나타내었다.
한편, 제3도는 EEPROM에서의 순차적 독출시 외부 타이밍도이고, 제4도의 EEPROM에서의 순차적 독출동작 개념도이다. 제1도 및 제2도에 나타낸 것처럼 한 페이지 Pl에 대한 직접적인 접근동작이 상기 시간 t4에서 완료되면, 다음 페이지 P2의 어드레스 입력이 없더라도 칩 내부에서 자동적으로 다음 페이지 P2에 대한 페이지 독출동작을 시간 t4와 t5사이에서 전술한 시간 t2와 t3사이에서의 동작과 동일한 독출동작으로 래치시킨후 또 다시 외부의 연속적인 외부 독출 인에이블신호에 의해 연속적인 데이타를 출력(이하 순차적 독출이라 칭함)함으로써 각 페이지의 어드레스 입력동작을 제거할 수 있었다. 그러나 위에서 설명한 순차적 독출시 하나의 페이지 Pl에 대한 직접적인 독출동작과 다음 페이지 P2에 대한 직접적인 독출사이에는 다음 페이지에 대한 시간 t4와 t5사이에서의 페이지 독출시간이 필요하게 된다. 이러한 페이지 독출시간동안 외부의 출력신호가 대기상태로 유지되어야 하며, 이로 인하여 전체적인 데이타 출력시간 개선효과는 한계를 나타내며, 전체적인 시스템 수행능력이 저하되는 문제점이 있다.
따라서, 본 발명의 목적은 한 페이지이상의 연속적인 데이타 출력시 한 페이지에 대한 데이타 출력이 수행되는 동안 동시에 다음 페이지에 대한 데이타를 판독하여 데이타의 출력이 끝난 저장수단에 미리 저장해 놓음으로써, 외부의 출력신호가 대기상태로 유지되어야 하는 시간의 손실없이 연속적인 데이타 출력이 가능한 불휘발성 반도체 메모리 및 방법을 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 다수의 비트라인들 중 미리 예정된 수의 제1그룹의 비트라인들과 나머지의 제2그룹의 비트라인들과 각각 접속되고 상기 제1 및 제2그룹의 비트라인들상의 독출데이타를 저장하기 위한 제1그룹 및 제2그룹페이지버퍼와: 데이타 독출 기간중 주기적으로 토글링하는 독출 인에이블신호에 따라 하나의 워드 라인에 접속된 다수의 메모리셀들로 부터 데이타를 상기 제1그룹 및 제2그룹페이지 버퍼에 저장한 후 상기 제1그룹 페이지 버퍼에 저장된 데이타를 입출력단자들로의 전송이 끝나면, 상기 제2그룹 페이지 버퍼에 저장된 데이타를 상기 입출력단자들로 전송하는 동작과 상기 제1페이지 버퍼에 다음 워드라인에 접속된 다수의 메모리셀들로 부터 데이타를 저장하는 동작이 동시에 수행하게 하는 독출제어수단을 가지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
하기 설명에서 메모리셀들과 낸드셀들 및 비트라인들의 수, 전압값, 회로구성, 및 부품들 등과 같은 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위하여 나타나있다. 이들 특정 상세들없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다.
본 명세서에서 사용되는 메모리셀이란 용어는 소오스, 드레인, 플로팅 게이트 및 제어 게이트를 가지는 플로팅 게이트 MOSFET를 나타낸다. 프로그램이란 용어는 선택된 메모리셀로 데이터의 영구적 기입을 의미한다.
본 명세서에서 전원공급전압 Vcc는 3.3볼트가 사용된다. 그러나 본 발명은 이 전압값에 한정되는 것이 아님을 유의하여야 한다.
본 발명의 EEPROM은 동일 칩상에 CMOS제조기술을 사용하여 제작되고 약 -1.8볼트의 임계전압을 가지는 디플레숀 모우드의 N채널 모오스 트랜지스터들 (이하 D형 트랜지스터들이라 칭함)과 약 0.7볼트의 임계전압을 가지는 인한스멘트 모우드의 N채널 모오스 트랜지스터들(이하 N채널 트랜지스터들이라 칭함) 및 약 -0.9볼트의 임 계전압을 가지는 P채널 모오스트랜지스터들(이하 P채널 트랜지스터들이라 칭함)이 사용된다.
본 발명의 바람직한 실시예는 4M x 8 비트의 낸드형의 전기적으로 소거 및 프로그램 가능한 EEPROM(이하 EEPROM)에 대하여 설명이 되지만 본 발명은 낸드형의 EEPROM에 국한되는 것이 아님을 유의하여야 한다.
제5도는 본 발명의 바람직한 실시예에 따라 EEPROM의 독출동작을 행하기 위한 회로 블럭도를 나타낸 것이다.
순차적인 독출동작시 어드레스 버퍼(도시되지 않음)로 부터의 로우 어드레스 신호와 클럭발생회로(도시되지 않음)로부터의 카운트 업신호 XCNTup에 응답하여 카운트 업하는 작용을 하는 로우 어드레스 카운터회로(5)와, 상기 어드레스 카운터회로(5)의 출력에 응답하여 로우디코더(7)를 제어하는 신호를 발생하는 로우 프리디코더 (6)와, 외부의 독출인에이블신호의한 순차적인 데이타를 출력하기 위한 컬럼 어드레스 카운터(8) 및 컬럼 디코더(9)와, 순차적인 독출동작을 위한 컬럼 어드레스 감지회로(11) 및 순차적 독출 제어회로(4)와, 페이지 독출동작을 위한 독출클럭회로(3) 및 독출 클럭 제어신호 발생회로(2)와, 데이타 출력을 위한 데이타 입출력 버퍼(10)와, 상기 컬럼 어드레스 카운터(6)의 출력신호를 감지하여 페이지 독출의 활성화를 위한 신호를 발생하는 컬럼 어드레스 감지 회로(11)와, 행과 열의 매트릭스 형태로 배열된 메모리 셀 어레이(1)와, 상기 메모리 셀 어레이(1)를 제어하기 위한 로우 디코더(7) 및 페이지 버퍼(12)와, 컬럼 선택을 위한 컬럼 선택회로(13)가 도시되어 있다.
상기 열 어드레스 카운터(5)는 본 명세서에서 참조되는 1994년 10월 1일자 출원된 대한민국 특허출원 번호 94-25243호에 개시된 열어드레스 카운터를 사용할 수 있다.
제6도는 본 발명에 따라 데이타의 독출동작을 수행하기 위한 개략적인 회로도이다. 도면중 상기 메모리 셀 어레이(1)는 두개의 상하위 서브 메모리 셀 어레이 (1A), (1B)로 구성되는데 본 발명에서는 512바이트를 한 페이지로 구성하였다. 그러나 1024바이트를 한 페이지로 구성할 수도 있다.
상기 메모리 셀 어레이(1)내의 비트라인들 BL0∼BL511과 각기 접속되어 데이타를 판독하는 센스앰프기능과 판독한 데이타를 일시적으로 저장하는 기능을 가지는 상하위 페이지 버퍼(12A),(12B)와, 상기 상하위 페이지 버퍼 (12A),(12B)로 구성된 페이지 버퍼(12)의 일측에 접속되어 메모리셀의 데이타를 판독할 때 비트라인 BL에 공급되는 전류의 양을 조절하는 기능을 하는 전류미러로 구성된 전류공급회로(14)와 상기 페이지 버퍼(12)의 출력 단자에 접속되어 데이타의 입출력시 외부의 제어신호를 인가받아 패스를 결정하는 상하위 입출력 패스부(15A),(15B)와, 상기 비트라인들 BLO∼BL511을 선택하기 위해 상기 입출력 패스부(15A),(15B)의 출력단자와 접속된 컬럼 선택 트랜지스터들로 구성된 컬럼 선택회로(13)와, 상기 컬럼 패스 트랜지스터들과 각기 접속되어 데이타 입출력단자들 1/O을 통하여 입력하는 외부 데이타를 씨모오스(CMOS) 레벨의 데이타로 변환하고 래치한후, 래치 인에이블신호 또는 데이타 출력 인에이블신호에 응답하여 상기 래치된 데이타를 데이타버스 및 데이타 입출력 단자들 I/O에 제공하는 작용을 하는 데이타 입출력 버퍼 (10)가 도시되어 있다.
상기 하위 서브 메모리 셀 어레이(1A)는 256개의 낸드 셀 유닛으로 구성된다. 각 낸드 셀 유닛은 제1선택트랜지스터 ST1의 소오스와 제2선택트랜지스터 ST2의 드레인 사이에 채널들이 직렬로 접속된 16개의 메모리셀들 Ml∼Ml6로 구성되어 있다. 각 낸드셀 유닛의 상기 제1선택트랜지스터 ST1의 드레인은 저항접속을 통하여 대응 비트라인 BL에 접속된다. 상기 각 낸드 셀 유닛의 상기 제2선택트랜지스터 ST2의 소오스는 공통 소오스 라인 CSL에 접속된다. 동일행들에 배열된 제1선택트랜지스터들 ST1의 제어 게이트들, 메모리셀들 Ml∼Ml6의 제어 게이트들 및 제2선택트랜지스터들 ST2의 제어 게이트들은 제1선택 라인 SSL, 워드라인들 WLO∼WLl5 및 제2선택라인 GSL과 각각 접속된다. 상기 하위 서브 메모리 셀 어레이(1A)에 있는 제1선택 라인들 SSL, 제2선택 라인들 GSL, 워드라인들 WLO∼WLl5은 각각 상기 로우 디코더(7)와 접속된다. 또한 상기 상위 서브 메모리 셀 어레이(B)는 상기 하위 서브 메모리 셀 어레이(IA)와 동일한 구조를 가진다.
상기 메모리 셀 어레이 (1)를 구성 하는 낸드 셀 유닛들의 구조 및 평면 레이아웃은 대한민국 공개특허번호 제94-18870호에 개시되어 있다
상기 비트라인 BL과 접속되는 상기 페이지 버퍼(12)는 도면중 비트라인 BL상의 고전압 전송을 방지하기 위한 D형 트랜지스터 T1의 드레인은 상기 비트라인 BL과 접속되고 상기 트랜지 스터 T1의 게이트로 비트라인 제어신호 BLct1가 인가된다. 상기 트랜지 스터 T1의 소오스는 독출동작중 상기 비트라인 BL상의 프리 차아지 레벨을 설정하기 위한 N형 트랜지스터 T2의 드레인과 접속되고 이 트랜지스터 T2의 게이트로 전원전압 Vcc가 인가된다. 상기 N형 트랜지스터 T2의 소오스는 선택된 메모리 트랜지스터에 저장된 데이터를 감지하고 래치하는 작용을 노오드들 Nl과 N2사이에 드레인 소오스통로가 접속된 N형 트랜지스터 T5와 노오드 Nl과 접지전압 Vss사이에 드레인 소오스 통로가 접속된 N형 트랜지스터 T4와 노오드들 N2와 N4사이에 교차 접속된 인버어터들 G1과 G2과 노오드 N3와 접지 전압 Vss사이에 드레인 소오스 통로들이 직렬로 접속된 N형 트랜지스터들 T6과 T7 과, N형 트랜지스터 T6의 게이트인 데이타 감지라인 SO와 전원전압 Vcc사이에 드레인 소오스통로가 접속된 P형 트랜지스터 T3로 구성된다. 노오드들 N2와 N3사이에 교차 접속된 인버어터들 G1와 G2은 데이타 래치회로 G3를 제공하고 노오드 N3와 접지전압 Vss사이에 직렬 접속된 트랜지스터들 T6과 T7과 데이터 감지라인 SO은 데이터 감지회로를 제공한다. N형 트랜지스터 T4의 게이트는 초기화 제어 신호 φDCB가 접속되고 N형 트랜지스터 T5의 게이트는 하위 분리 제어신호 φSBLL와 접속된다. N형 트랜지스터 T5의 게이트는 하위 분리 제어신호 φSBLL에 응답하여 노오드들 Nl과 N2사이를 분리하는 작용을 한다. N형 트랜지스터 T7의 게이트는 하위 버퍼 래치신호 φLatchL와 접속된다. N형 트랜지스터들 T4과 T5은 상기 제어신호들 φDCB과 φSBLL에 응답하여 노오드 N3를 H레벨로 초기화하는 작용을 한다.
상기 전류미러형의 전류 공급회로(14)는 상기 P형 트랜지스터 T3와 접속되고 상기 비트라인 BL 및 상기 데이터 감지라인 SO을 프리차아지 하는 프리차아지 전류와 상기 비트라인과 접속된 메모리 트랜지스터에 저장된 데이터를 감지하기 위한 감지 전류를 제공하는 작용을 한다. 상기 전류공급회로(14)는 전원공급전압 Vcc와 접지전압 Vss사이에 P형 트랜지스터 T10의 소오스 드레인통로와 병렬 접속된 P형 트랜지스터들 T11와 T12의 소오스 드레인통로와 N형 트랜지스터들 T13과 T14의 드레인 소오스 통로들이 직렬로 접속되어 있다. P형 트랜지스터들 T3과 T12의 게이트들은 라인 Z0을 통하여 접속되어 있고 라인 Z0과 접지 전원 Vss사이에는 N형 트랜지스터 T15의 드레인 소오스통로가 접속되어 있다. N형 트랜지스터 T15와 P형 트랜지스터 T10의 게이트들은 프리차아지 제어신호 φPRE와 접속된다. P형 트랜지스터 T12의 게이트와 드레인은 공통으로 접속되며 N형 트랜지스터 T13의 게이트는 기준전압 Vref이 접속된다. N형 트랜지스터 T14의 게이트는 센스앰프 활성화신호 φSAE가 인가된다. 상기 트랜지스터 T14는 프리차아지 제어신호 φPRE에 응답하여 라인 Z0를 접지전압으로 풀다운시키고 이에 의해 P형 트랜지스터 T3는 온상태로 된다. P형 트랜지스터 T3의 상기 온상태로 인하여 비트라인 BL은 프리차아지 된다. 상기 P형 트랜지스터 T3는 충분히 크게 온상태에 있기 때문에 비트라인 BL은 신속하게 프리차아지된다. 그후 라인 Z0는 센스앰프 활성화신호 φSAE에 응답하여 미리 예정된 전압 레벨로 되고 이에 의해 상기 P형 트랜지스터 T3는 작게 온 상태로 되고 미소전류 Isense를 데이터 감지라인 SO상에 공급한다. 인버어터들 G1와 G2로 구성 된 데이터 래치 회로 G3에 저장된 데이터는 하위 독출 제어신호 φReadL에 응답하는 트라이스테이트 인버어터 G4를 통하여 상기 컬럼선택회로(13)내의 컬럼 선택 트랜지스터 T9의 드레인으로 인가된다. 상기 트라이스테이트 인버어터 G4의 입출력 단자사이에 N형 트랜지스터의 드레인 소오스통로가 직렬로 접속되고 이의 게이트는 제어신호 SPB와 접속된다. 도면의 설명 중 상기 하나의 비트라인 ØBL0에 접속된 페이지 버퍼 (12)와, 입출력 패스부(15)와, 컬럼 선택회로(13)가 설명되었는데, 나머지 비트라인들 BL1∼BL511도 동일한 회로로 구성된다. 그리고 상기 상위 페이지 버퍼 (12B)와 상위 입출력 패스부(15B)는 상위 분리제어신호 SBLH에 응답하는 N형 트랜지스터 T5와, 상위 버퍼 래치신호 ØLatchH에 응답하는 N형 트랜지스터 T7와, 상위 독출 제어신호 φReadH에 응답하는 트라이스테이트 인버어터 G4를 가짐을 특징으로 한다.
제7도는 제6도에 도시된 트라이스테이트 인버어터의 구체회로도이다.
상기 트라이스테이트 인버어터 G4는 P형 트랜지스터들 T16, T17과 N형트랜지스터들 T18, T19로 구성되며, 상기 P형 트랜지스터 T17의 게이트와, 상기 N형 트랜지스터 T18의 게이트를 통하여 상보 독출 제어신호와 독출 제어신호 ØRead가 각기 접속된다.
제8도는 본 발명에 따른 독출 클럭 제어신호 발생회로에 관한 구체 회로도이다.
상기 독출 클럭 제어신호 발생회로(2)는 페이지 독출 동작중임을 나타내는 독출동작 제어신호 발생회로(16)와, 페이지 독출의 종료를 나타내는 독출종료신호 발생회로(17)와, 상기 접속된 페이지 버퍼 (12)를 제어하기 신호들을 발생하는 버퍼제어 신호 발생회로(18)로 구성된다.
독출동작 제어신호 발생회로(16)는 인버어터들(19)∼(21) 및 노아게이트들(22)∼(24)로 구성된다. 상기 노아게이트들(23)와 (24)는 플립플롭(25)을 형성하기 위하여 교차접속되어 있다. 상기 독출동작제어신호 발생회로(16)는 어드레스 래치종료신호의 L레벨 천이와 독출 인에이블신호 ØRen의 L레벨의 조합에 응답하여 L레벨로부터 H레벨로 가는 독출동작신호 Rop를 발생하고, 독출 종료 제어 신호 φSfin의 H레벨 천이에 응답하여 상기 독출동작 제어신호 Rop를 상기 H레벨로부터 L레벨로 디스에이블 시키는 작용을 한다
상기 독출종료신호 발생회로(17)는 카운트신호 Gsrst와 구동신호 φRcyen에 응답하여 독출 종료제어신호 φsfin를 발생한다. 상기 독출종료신호 발생회로(17)는 인버어터들(26)∼(30)과 지연회로들(31)∼(33)과 낸드게이트(34)와 노아게이트들(35) 및 (36)로 구성된다. 인버어터들(28) 및 (29)과 지 연회로(33) 및 낸드게이트(34)로 구성된 클럭 발생회로(37)는 페이지 독출동작이 1회 이상 수행되었음을 나타내는 카운트신호의 H의 레벨천이를 검출하고 H레벨의 짧은 펄스를 발생하는 작용을 한다. 상기 카운트신호의 H레벨천이와 구동신호 φRcyen의 짧은 폭의 'H레벨의 클럭에 의해 상기 노아게이트(35)로부터 발생되는 H레벨의 짧은 펄스와 상기 펄스발생회로(37)로 부터의 H레벨의 짧은 펄스에 응답하여 독출종료를 알리는 독출종료신호 φsfin를 L레벨로부터 H레벨의 짧은 펄스로 발생시킨다.
상기 버퍼제어신호 발생회로(18)는 어드레스신호 A8와 상보 어드레스신호와 상기 카운트신호 Gsrst와 독출 모드임을 나타내는 플래그 신호 Sgsr에 응답하여 상기 페이지 버퍼(12)의 활성화를 제어하는 상하위 버퍼제어신호,를 발생한다. 상기 버퍼제어신호 발생회로(18)는 낸드 게이트들(38) 및 (39)로 구성된다.
제9도는 본 발명에 따라 구성된 독출 클럭회로가 도시되어있다.
상기 독출 클럭회로(3)는 제어신호 발생회로(40)와 감지 및 래치제어신호 발생회로(41)와 독출제어 신호 발생회로(42)로 구성된다.
상기 제어신호 발생회로(40)는 인버어터들(43)∼(54)과 지연회로들(55)과 (56) 및 낸드게이트들(57)와 (60)로 구성된다. 상기 제어신호 발생회로(40)는 상기 독출동작 제어신호 발생회로(16)로부터의 독출동작신호 Rop와 상기 상하위 버퍼제어신호,에 응답하여 상하위 분리제어신호 φSBLL, φSBLH과 비트라인 제어신호 BLct1과 초기화 제어신호 φDCB 및 프리차아지 제어신호 φPRE를 발생하는 작용을 한다. 인버어터들(43)과 (44) 및 지연회로(55) 및 낸드게이트(57)로 구성 되는 클럭 발생회로(61)는 상기 독출동작신호 Rop의 H레벨천이에 응답하여 상기 지연회로(55)의 시간지연에 의해 정해지는 H레벨의 클럭을 발생하는 작용을 한다. 낸드게이트들(58)과 (59) 및 인버어터들(48)과 (49)은 상기 클럭발생회로(61)로 부터의 상기 H레벨의 클럭과 상기 상하위 버퍼제어신호,에 응답하여 상하위 분리제어 신호 φSBLL, φSBLH을 각각 출력한다. 인버어터들(5O)과 (51)은 상기 클럭발생회로(61)로부터의 상기 H레벨의 클럭에 응답하여 H레벨의 클럭인 초기화 제어신호 φDCB를 출력한다. 인버어터들(52) ∼(54)과 지연회로(56) 및 낸드게이트(60)로 구성되는 클럭발생회로(62)는 상기 클럭 발생회로(61)로 부터의 상기 클럭의 L레벨천이에 응답하여 상기 지연회로(56)의 지연시간에 의해 정해지는 H'레벨의 클럭 즉 프리차아지 제어신호 φPRE를 발생한다. 인버어터들 (46)∼(47)은 상기 독출동작신호 Rop에 응답하여 L레벨의 클럭 즉 비트 라인 제어신호 BLct1을 출력한다.
상기 감지 및 래치제어신호 발생회로(41)는 상기 프리차아지 제어신호 φPRE와 상기 상하위 버퍼제어신호,에 응답하여 감지 및 래치제어신호들 φSAE와 φLatchL, φLatchH을 발생한다. 인버어터들(63)∼(66)과 지연회로들(67) 및 (68)과 낸드게이트(69)로 구성되는 감지제어신호 발생회로(75)는 상기 제어신호 발생회로(40)로부터의 프리차아지 제어신호 φPRE의 H레벨 천이에 응답하여 지연회로들(67)과 (68)의 지연시간들의 합에 의해 정해지는 펄스폭의 H레벨의 클럭 즉 감지제어신호 φSAE를 발생하는 작용을 한다. 인버어터들(63)과 (71) 및 (72)와 지연회로(68)와 낸드게이트(70)과 노아게이트들(73)과 (74)로 구성되는 래치제어신호 발생회로(76)는 지연회로(67)를 통한 상기 프리차아지 제어신호 φPRE에 응답하여 지연회로(68)의 지연시간에 의해 정해지는 펄스폭의 클럭인 상하위 래치제어신호 φLatchL, φLatchH를 발생하는 작용을 한다.
독출제어신호 발생회로(42)는 상기 감지제어신호 발생회로(75)로 부터의 감지제어신호 φSAE와 상기 플래그신호 Sgsr와 상기 구동신호 φRcyen 및 상기 상하위 버퍼제어신호,에 응답하여 하위 독출제어신호 φReadL와 그 상보신호및 상위 독출 제어신호 φReadH와 그 상보신호를 발생하는 작용을 한다. 상기 독출제어 신호 발생회로(42)는 인버어터들(77)∼(88)과 지연회로(89)와 낸드게이트(90)와 노아게이트들(91)∼(96)로 구성된다. 인버어터들(77)∼(79)과 지연회로(89) 및 낸드게이트(90)로 구성된 클럭발생회로(97)은 상기 감지제어신호 φSAE의 L레벨천이에 응답하여 H레벨의 짧은 펄스를 발생하고, 이 펄스는 상기 구동신호 φRcyen로 사용된다. 노아게이트들(91)와 (92)로 구성된 플립플롭(98)은 클럭 발생회로(97)로부터의 H레벨을 짧은 펄스에 응답하여 H레벨에서 L레벨로 가는 신호를 발생하고 이에 의해 상기 카운트신호 Gsrst은 L레벨에서 H레벨로 천이 한다. 상기 카운트신호 Gsrst와 상기 감지제어신호 φSAE 및 상기 상하위 버퍼제어신호,을 각기 인가받는 노아게이트들(95)와 (93)을 통하여 감지종료시 즉 상기신호 φSAE가 'L레벨로 갈때 상기 독출제어신호들 φReadL,,φReadH,을 발생한다.
제10도는 본 발명에 따라 구성된 순차적 독출제어회로가 도시되어 있다.
상기 순차적 독출제어회로(4)는 카운트업 및 페이지 독출신호 발생회로(99)와 컬럼 어드레스 리셋신호 발생회로(100)로 구성된다. 상기 페이지 독출신호 발생회로(99)는 컬럼 어드레스의 독출동작이 완료되었음을 알리는 컬럼 어드레스 감지신호 Hsay와 컬럼시작신호 φFsay와 상기 플래그신호 Sgsr에 응답하여 외부 카운트업신호 XCNTup와 페이지 독출 인에이블신호 φRen를 발생한다. 상기 페이지 독출신호 발생회로(99)는 인버어터들(101)∼(108)과 낸드게이트들(109)∼(112)과 지연회로(113) 및 노아게이트(114)로 구성된다. 낸드게이트들(111)과 (112)로 구성된 플립플롭(116)은 상기 컬럼시작신호 φFsay의 H레벨의 짧은 펄스와 플래그신호 Sgsr의 H레벨에 응답하여 L레벨에서 H레벨로 천이하는 신호를 발생한다. 인버어터(102)와 지연회로(113) 및 낸드게이트(110)로 구성된 클럭발생회로(115)는 상기 컬럼어드레스 감지 신호 Hsay의 L레벨에서 H레벨로의 천이와 플립플롭(116)의 H레벨 천이에 응답하여 L레벨의 짧은 펄스를 발생한다. 이 L레벨의 짧은 펄스는 인버어터들(103)∼(105)을 통해 H레벨의 짧은 펄스 즉 상기 외부 카운트업신호 XCNTup을 발생한다. 상기 노아게이트(114)와 인버어터(106)는 상기 클럭발생회로(115)로부터의 L레벨 천이와 상기 컬럼시작신호 φFsay의 H레벨의 짧은 펄스에 응답하여 H레벨의 짧은 펄스 즉 상기 페이지 독출 인에이블신호 φRen를 발생한다.
상기 컬럼 어드레스 리셋신호 발생회로(100)는 토글링하는 상기 외부 독출 인에이블신호와 컬럼종료신호 Fsay의 H레벨의 짧은 펄스와 L레벨의 데이타 전송종료신호 Ropdis에 응답하여 H레벨의 짧은 펄스 즉 컬럼시작신호 φFsay을 발생한다. 상기 컬럼 어드레스 리셋신호 발생회로(100)는 인버어터들(117) ∼ (119)과 낸드게이트들(120)∼(123) 및 지연회로(124)로 구성된다. 상기 낸드게이트들(121)과 (122)로 구성된 플립플롭(125)은 상기 신호들, Fsay, φFsay에 응답하여 H레벨의 짧은 펄스를 발생하고, 이 H레벨의 짧은 펄스를 인가받아 클럭 발생회로(126)는 'H'레벨의 짧은 펄스를 출력한다. 상기 클럭발생회로(126)는 인버어터들(118) 및 (119)과 지연회로(124)와 낸드게이트(123)으로 구성된다.
제11(a),(b)도는 본 발명에 따라 독출동작을 수행하기 위한 타이밍도이다.
제5도∼제11도를 통하여 본 발명에 따른 독출동작을 살펴볼 것이다.
먼저 시간 MO과 Ml사이의 기간은 독출동작을 위한 명령을 입력하기 위한 기간이며, 반도체 메모리 장치의 내부에 존재하는 명령 레지스터(도시되지 않음)로부터의 독출동작 모드임을 나타내는 상기 플래그신호 SGSR가 L레벨에서 H레벨로 천이한다. 이어서 시간 Ml과 M2사이의 기간은 컬럼 어드레스와 로우 어드레스를 입력하는 구간인데, 마지막 어드레스가 입력되면 메모리셀에 대한 페이지 독출동작의 활성화 신호인 어드레스 래치 인에이블가 H레벨에서 L레벨로 짧은 기간동안 토글링되며, 이에 의해 페이지 독출동작중임을 나타내는 독출동작신호 Rop가 L 레벨에서 H레벨로 천이된다. 상기 독출동작신호 Rop가 L레벨에서 H 레벨로 천이하게 되면 독출동작을 수힝하게 되는데 이 M2와 M3사이의 구간에서는 한 페이지에 대한 독출동작을 수행하게 된다.
따라서,상기 시간 M2와 M3사이의 구간에서는 상기 비트라인들 BL0∼ BL511을 D형 트랜지스터의 차단전압(Shut Off Voltage) 레벨이하로 유지시키는 비트라인제어신호 BLct1이 H레벨에서 L레벨로 천이되며, 상기 비트라인들을 방전 및 상기 페이지 버퍼(12)를 설정하는 클럭신호들 φSBLL, φSBLH, φDCB이 L레벨에서 H레벨로 일정기간동안 활성화되어 제6도의 N형 트랜지스터 T4, T5를 통해 모든 상기 비트라인들이 그라운드벨로 방전되고, 각 비트라인들에 연결된 페이지 버퍼(12)가 모두 설정된다. 이때 페이지 독출동작시 한 페이지 를 구성하는 페이지 버퍼(12)중 상기 하위 메모리 셀 어레이 (1A)를 선택하기 위한 어드레스에 의해 선택되는 비트라인들 BL0∼BL255에 접속된 하위페이지 버퍼(12A)와 상기 상위 메모리 셀 어레이(1B)를 선택하기 위한 어드레스에 의해 선택되는 비트라인들 BL256∼BL511에 접속된 상위페이지 버퍼(12B)의 활성화를 제어하는 상위 버퍼제어신호와, 하위버퍼제어신호은 모두 H레벨 상태로 유지된다. 상기 비트라인들의 방전 및 상하위 페이지 버퍼들(12A, l2B)중 하나에 대한 설정이 종료되면, 프리 차아지 제어신호 φPRE 및 센스앰프활성화신호 ØSAE가 L레벨에서 H레벨로 천이된다. 이로인해 상기 비트라인들에 연결된 P형 트랜지스터 T3의 게이트에 인가되는 전압이 L레벨로 되어 다량의 전류가 상기 비트라인들에 각기 인가되며, 따라서 모든 비트 라인들은 D형 트랜지스터의 차단전압레벨로 프리차아지되고 데이타 감지 라인 S0∼S511은 전원 전압레벨로 된다. 이상과 같이 비 트라인들의 프리차아지가 충분하게 수행된 후, 상기 비트라인 프리차아지신호 ØPRE가 H레벨에서 L레벨로 천이되어 비활성화상태가 되며, 이에 의해 비트라인들에 연결된 P형 트랜지스퍼 T3의 게이트전압이 L레벨에서 일정한 전압레벨로 상숭하게 되어 미소전류 Isence만을 비트라인들에 공급하게 된다. 이때 상기 전류공급회로(14)내의 N형 트랜지스터 T13의 게이트로 인가되는 기준전압 Vref은 항상 일정한 전압레벨로 유지된다. 그러면 상기 차단전압레벨로 프리차아지된 비트라인들은 상기 비트라인들에 연결된 선택된 메모리셀의 데이타에 따라 상기 선택된 메모리셀에 의해 그라운드레벨로 빠져나가는 전류가 비트라인들에 유입된 미소전류 Isense보다 클 경우에는 그라운드레벨로 되고, 작을 경우에는 차단전압레벨로 되어 각 데이타 감지라인 Si(i=0~511)이 선택된 메모리셀의 데이타에 따라 전원전압 또는 그라운드레벨이 된다.
상기 선택된 메모리셀의 데이타에 따라 각 데이타 감지 라인 Si의 전압레벨이 결정되어지면, 판독된 데이타를 페이지 버 퍼(12)로 저장시키는 하위 및 상위 버퍼래치신호 ØLatchL, ØLarchH가 L레벨에서 H레벨로 활성화된다 그러면, 상기 선택된 메모리 셀의 데이타에 의해 상기 데이타 감지라인 SOi이 전원전압 레벨(오프 셀의 독출일 경우)인 페이지 버퍼(12)는 상기 N형 트랜지스터들 T6,T7이 모두 턴-온되어 있기에 상기 페이지 버퍼(12)의 상태가 반전된다. 한편, 상기 데이타 감지라인 SOi이 그라운드레벨(온 셀일 경우)인 상기 페이지 버퍼(12)들은 상기 N형 트랜지스터 T7은 턴-온 되었지만 상기 엔모오스 트렌지스터 T6가 턴-오프되어 있기에 상기 페이지 버퍼(12)의 상태를 그대로 유지하게 된다. 이와같은 방법으로 판독된 메모리셀의 데이타가 상기 페이지 버퍼(12)에 저장되면, 판독된 데이타로 저장되게 하는 하위 및 상위버퍼래치신호 φLarchL, φLatchH와 센스앰프활성화신호 φSAE가 H레벨에서 L레벨로 천이되어 비활성화된다.
상기 센스앰프활성화신호 φSAE가 H레벨에서 L레벨로 천이함에 따라 상기 트라이스테이트 인버어터 G4를 활성화시 키기 위한 상하위 독출제어신호들 φReadL,,φReadH,을 활성화시키는 구동신호 φRcyen가 L레벨에서 일정기간 H레벨로 토글링한다. 이에 의해 상기 상하위 독출제어신호들 φReadL,,φReadH,이 활성화되어, 외부의 출력신호에 의한 페이지 버퍼(12)의 데이타 출력이 가능하게 되며, 메모리 셀에 대한 페이지 독출동작이 1회 이상 수행되었음을 나타내는 카운트신호 Gsrst가 L레벨에서 H레벨로 천이한다. 이에 의해 페이지 독출시 상위 컬럼 어드레스 신호에 의해 선택되는 비트라인에 연결된 페이지 버퍼(12)의 활성화는 제어하는 상위버퍼제어신호가 H레벨에서 L레벨로 천이되며, 페이지 독출동작의 종료를 나타내는 독출종료신호 φSfin가 L레벨에서 H레벨로 짧은 기간동안 토글된다.
상기 독출종료신호 ØSfin가 토글되면, 페이지 독출동작중임을 나타내는 독출동작신호 Rop H레벨에서 L레벨로 천이 되며, 상기 비트라인을 D형 트랜지스터의 차단전압레벨 이하로 유지시키는 비트라인제어신호 BLct1가 L레벨에서 H레벨로 천이되고, 상기 페이지 독출동작이 종료되어, 선택된 한 페이지에 대한 메모리셀로부터 상기 페이지 버퍼(12)로의 데이타 전송이 종료된다.
이어서, 시간 M3와 M4사이의 기간은 상기 하위 메모리셀 어레이(1A)에 대한 데이타를 입출력단자 I/O를 통해 출력하는 기간이다. 이 기간에서는 상기 선택된 한 페이지에 대하여 메모리셀에서 상기 페이지 버퍼(12)로의 데이타 전송이 종료되면, 외부 독출인에이블신호의 토글에 의해 컬럼 어드레스는 하나씩 증가된다. 따라서, 상기 외부 독출인에이블 신호의 토글에 의해 연속적이며 순차적인 데이타의 출력이 가능해진다. 상기 외부 독출인에이블신호의 토글에 의해 연속적이며 순차적인 데이타의 출력이 수행되다가, 상기 하위 컬럼 어드레스에 의해 선택되는 비트라인에 연결된 페이지 버퍼(12A)의 데이타 출력이 종료되면, 중간 컬럼 어드레스(256) 및 마지막 컬럼 어드레스(512)를 감지하는 컬럼 어드레스 감지 회로의 출력인 중간 컬럼 어드레스임을 나타내는 상기 컬럼어드레스감지신호 Hsay가 L레벨에서 H레벨로 천이된다.
이어서, 시간 M4와 M5사이의 기간은 상기 하위 메모리셀 어레이(1A)로부터 하위 페이지버퍼(12A)로의 데이타 전송을 나타내는 구간이고, 시간 M4와 M6사이의 구간은 상기 상위 페이지버퍼(125)에 래치된 데이타를 입출력단자 I/O로의 출력동작을 수행하기 위한 구간이다. 상기 시간 M4와 M5사이의 구간에서 상기 컬럼 어드레스감지신호 Hsay가 L레벨에서 H레벨로 천이하면, 로우어드레스를 증가시키는 외부 카운트 업신호 XCNTup가 L레벨에서 일정기간동안 H레벨로 1회 토글되어 로우 어드레스를 증가시켜서 다음 페이지 (N+l번째)가 선택되도록 하며, 페이지 독출을 활성화시키는 어드레스 래치 인에이블신호이외에 또다른 페이지 독출인에이블신호 φRen가 L레벨에서 H레벨로 토글되며, 이에 의해 페이지 독출동작중임을 나타내는 독출동작신호 Rop가 L레벨에서 H레벨로 또다시 천이된다. 이때 외부 출력신호인 외부 독출인에이블신호는 연속적으로 토글하여 다음 페이지에 대한 페이지 독출 동작의 활성화와는 상관없이 상위 컬럼 어드레스에 의해 선택되는 비트라인에 연결된 페이지 버퍼(12B)의 데이타를 출력시킬 수 있다.
상기 시간 M4와 M5사이의 구간에서 페이지 독출동작중임을 나타내는 독출동작신호 Rop H레벨 천이에 의해 페이지 독출동작시 비트라인 레벨을 D형 트랜지스터의 차단전압레벨 이하로 유지시키는 비트라인제어신호 BLct1가 H레벨에서 L레벨로 천이된다. 이때 상위 컬럼 어드레스에 의해 선택되는 비트라인에 연결된 상위 페이지 버퍼(12B)의 활성화를 제어하는 상위버퍼제어신호가 L레벨이기 때문에 비트라인 방전 및 상기 하위 페이지 버퍼(12A)를 설정하는 하위분리제어신호 φSBLL와 초기화제어신호 φDCB만이 L레벨에서 H레벨로 일정기간동안 활성화되어 상기 엔모오스 트랜지스터 T4,T5를 통해 모든 비트라인을 그라운드레벨로 방전시키고, 상기 하위 컬럼 어드레스에 의해 선택 되는 각 비트라인에 연결된 하위 페이지 버퍼 (12A)만이 설정된다.
모든 비트라인들의 방전 및 상기 하위페이지에 해당하는 하위 페이지버퍼 (12A)의 설정이 종료되면, 상기 비트라인 프리차아지를 활성화시키기 위한 프리차아지 제어신호 φPRE 및 센스앰프 활성화신호 ØSAE가 L레벨에서 H레벨로 또다시 천이된다.
상기 프리차아지 제어신호 ØPRE 및 센스앰프 활성화신호 φSAE가 L레벨에서 H레벨로 천이되면, 상기 상위 컬럼 어드레스에 의해 선택되는 비트라인에 연결된 상위페이지버퍼(12B)의 활성화를 제어하는 상위 버퍼제어신호가 L레벨이기 때문에, 상기 트라이스테이트 인버어터 G4를 활성화시키기 위한 하위독출제어신호들,φReadL이 비활성화되며, 모든 비트라인에 연결된 P형 트랜지스터 T3의 게이트에 인가되는 전압이 또다시 그라운드레벨로 되어 다량의 전류가 비트라인에 주입되고, 이에 의해 모든 비트라인에 연결된 상기 D형 트랜지스터 T1의 차단전압레벨로 다시 프리차아지되며, 모든 데이타 감지라인 S0∼S511은 다시 전원전압 레벨이 된다. 이상과 같이 비트라인의 프리차아지가 충분히 수행된 후, 상기 비트라인 제어 신호 φPRE는 H레벨에서 L레벨로 천이되어 비활성화상태가 되며, 이에 따라 모든 비트라인에 연결된 상기 피모오스 트랜지스터 T3의 게이트에 인가되는 전압이 그라운드 레벨에서 일정한 전압레벨로 상승하게 되어 또다시 상기 미소전류 Isence만을 비트라인에 공급하게 된다. 그러면, 상기 D형 트랜지스터 T1의 차단전압레벨로 프리 차아지되어 있는 비트라인들은 비트라인에 연결된 선택된 메모리셀의 데이타에 따라, 상기 설명된 동일한 방법에 의해 그 전압레벨이 결정되며, 이에 의해 데이타 감지라인 Si도 선택된 메모리 셀의 데이타에 따라 다시 전원전압 또는 그라운드 레벨이 된다
상기 선택된 메모리셀의 데이타에 따라 각 데이타 감지라인 Si의 전압레벨이 결정되어지면, 판독된 데이타를 페이지 버퍼(12)로 저장되게 하는 상하위 버퍼래치신호들 ØLatchL, ØLatchH중에서 하위버퍼래치신호 ØφLatchL만이 활성화되어 상기 설명한 방법과 동일한 방법으로 하위 컬럼 어드레스에 의해 선택되는 비트라인에 연결된 상기 하위페이지 버퍼 (12A)에만 선택적으로 판독된 데이타를 저장한다.
상기 하위페이지 버퍼(12A)에만 선택적으로 판독된 데이타를 저장하는 동작이 종료되면, 상기 판독된 데이타를 상기 하위페이지버퍼(12A)로 저장되게 하는 상기 하위버퍼래치신호 φLatchL와 센스앰프 활성화신호 φSAE가 H레벨에서 L레벨로 천이되어 비활성화된다.
상기 센스앰프 활성화신호 φSAE가 H레벨에서 L레벨로 천이되면, 이에 의해 상기 트라이스테이트 인버어터 G4를 활성화시키는 하위독출제어신호들 φReadL,이 활성화되며, 상기 상하위독출제어신호들 φReadL,,φReadH,를 활성화시키는 구동신호 φRcyen가 L레벨에서 일정기간 H레벨로 또다시 토글된다.
그러나, 이때 상기 트라이 스테이트 인버어터 G4를 활성화시키는 상기 상하위 독출제어신호 φReadL,,φReadH,는 그 전에 활성화되어 있다. 그리고 페이지 독출동작이 1회 이상 수행되었는지를 나타내는 카운트신호 Gsrst이 H레벨상태이기 때문에 페이지 독출동작의 종료를 나타내는 독출종료신호 Øsfin가 L레벨에서 H레벨로 짧은 기간동안 토글된다. 상기 독출종료신호 ØSfin가 토글되면, 페이지 독출동작중임을 나타내는 독출동작신호 Rop가 H레벨에서 L레벨로 천이되며, 이에 의해 비트라인 레벨을 상기 D형 트랜지스터 T1의 차단전압레벨 이하로 유지시키는 비트라인제어 신호 Blct1가 L레벨에서 H레벨로 천이된다
따라서, 페이지 독출동작이 종료하게 되고, N+l번째 페이지에 대한 상기 하위 컬럼 어드레스에 의해 선택되는 비트라인에 연결된 메모리셀에서 하위컬럼 어드레스에 의해 선택되는 비트라인에 연결된 상기 하위페이지 버퍼(12A)로의 데이타 전송이 종료된다.
한편, 상기 외부 독출인에이블신호의 토글에 의한 연속적인 처리(Serial Access)의 사이클 시간이 50ns이며, 페이지 독출시간이 31㎲라고 가정하면. N+l번째 페이지에 대한 하위 컬럼 어드레스에 의해 선택되는 비트라인에 연결된 메모리 셀에서 하위컬럼 어드레스에 의해 선택되는 비트라인에 연결된 상기 하위 페이지 버퍼(12A)로의 데이타 전송이 종료되어도, N+l번째 페이지에 대한 상위 컬럼 어드레스에 의해 선택되는 비트라인에 연결된 상위페이지버퍼(12B)에 저장되어 있는 데이타의 연속적인 처리가 진행중이다.
상기 외부 독출인에이블신호의 토글에 의해서 N번째 페이지에 대한 상위 컬럼 어드레스에 의해 선택되는 비트라인에 연결된 상기 상위페이지 버퍼(12B) 에 저장되어 있는 데이타의 연속적인 처리가 진행되어 마지막 데이타가 출력되면 중간 컬럼 어드레스 및 마지막 컬럼 어드레스를 감지하는 컬럼 어드레스 감지회로의 출력인 컬럼종료신호 Fsay가 L레벨에서 H 레벨로 천이된다.
따라서, 상기 상위 페이지 버퍼(12B)에 저장된 데이타를 출력하는 동작을 상기 시간 M4와 M6사이에서 수행하게 된다.
이어서, 시간 M6와 M7사이의 구간은 상기 상위 메모리셀 어 레이(1B)로부터 상위 페이지버퍼(12B)로의 데이타 전송을 나타내는 구간이고, 시간 M6이후의 구간은 상기 하위페이지 버퍼(12A)에 래치된 데이타를 입출력단자 I/0로의 출력동작을 수행하기 위한 구간이다. 마지막 컬럼 어드레스임을 나타내는 컬럼종료신호 Fsay가 L레벨에서 H레벨로 천이하면, 컬럼 어드레스를 재설정 (Reset)하는 컬럼시작신호 φFsay가 L레벨에서 일정기간동안 H레벨로 토글되어 컬럼 어드레스 카운터가 재설정되면, 페이지 독출동작을 활성화하기 위한 페이지독출 인에이블신호 φRen가 L레벨에서 H레벨로 토글된다.
상기 컬럼 어드레스가 재설정되면, 마지막 컬럼 어드레스임을 나타내는 컬럼종료신호 Fsay가 H레벨에서 L레벨로 천이되며, 상기 상위페이지 버퍼(12B)의 활성화를 제어하는 상위버퍼제어신호가 L레벨에서 H레벨로 천이하고, 상기 하위페이지버퍼(12A)의 활성화를 제어하는 하위버퍼제어신호가 H레벨에서 L 레벨로 천이한다.
페이지 독출동작을 활성화시키는 페이지 독출 인에이블신호 ØRen가 L레벨에서 H레벨로 토글되면, 페이지 독출동작중임을 나타내는 독출동작신호 Rop이 L레벨에서 H레벨로 또다시 천이된다. 이때 상기 외부 독출인에이블신호는 연속적으로 토글하여 페이지독출동작의 활성화와는 상관없이 상기 하위페이지버퍼(12A)의 데이타를 출력시킬 수 있으며, 이때 상기 하위페이지버퍼(12A)의 데이타는 N+l번째 페이지의 하위컬럼 어드레스에 의해 선택되는 비트라인에 연결된 메모리셀의 데이타를 저장하고 있다.
페이지 독출동작중임을 나타내는 독출동작신호 Rop가 L레벨에서 H레벨로 또다시 천이되면, 페이지 독출동작시 비트라인 레벨을 상기 D형 트랜지스터 T1의 차단전압레벨 이하로 유지시키는 비트라인 제어신호 BLct1가 H레벨에서 L레벨로 천이되며, 상기 하위페이지버퍼(12A)의 활성화를 제어하는 하위버퍼제어신호가 L레벨이고, 상기 상위페이지버퍼(12B)의 활성화를 제어하는 상위버퍼제어신호가 H레벨이므로 상기 하위페이지버퍼(12A)를 설정 및 비트라인을 방전하는 하위분리제어신호 φSBLL과 초기화제어신호 φDCB만이 L레벨에서 H레벨로 일정기간동안 활성화되어 상기 N형 트랜지스터들 T4,T5를 통해 모든 비트라인이 그라운드레벨로 방전되고, 상기 상위페이지 버퍼(12B)의 설정이 종료되면, 상기 프리차아지제어 신호 φPRE 및 센스앰프 활성화 신호 φSAE가 L레벨에서 H레벨로 또다시 천이된다.
상기 프리차아지제어신호 φPRE 및 센스앰프 활성화신호 φSAE가 L레벨에서 H레벨로 천이되면, 상기 하위페이지 버퍼 (12A)의 활성화를 제어하는 상기 하위버퍼제어신호가 L레벨이기 때문에 상기 트라이스테이트 인버어터 G4를 활성화시키는 상위 독출제어신호,φReadH가 비활성화된다. 이후의 비트라인 레벨 및 데이타 감지 라인 Si의 레벨결정은 상기 설명한 방법과 동일한 방법에 의해 이루어진다.
상기 비트라인 레벨 및 데이타 감지 라인 Si의 레벨이 결정되면, 판독된 데이타를 페이지버퍼(12)로 저장시키기 위한 상하위 버퍼래치신호 φLatchL, φLatchH중에서 상위버퍼래치신호 φLatchH만이 활성화되어 상기 설명한 방법으로 상위 컬럼 어드레스에 의해 선택되는 비트라인에 연결된 상위페이지버퍼 (12B)에만 선택적으로 판독된 데이타가 저장된다. 상기 상위페이지 버퍼(12B)에만 선택적으로 판독된 데이타를 저장하는 동작이 완료되면, 판독된 데이타를 상기 상위 페이지버퍼(12B)로 저장되게 하는 상위버퍼래치신호 φLatchH와 센스앰프 활성화신호 φSAE가 H레벨에서 L레벨 천이되어 비활성화된다. 상기 센스앰프 활성화신호 φSAE가 H레벨에서 L레벨 천이됨에 따라 상기 트라이스테이트 인버어터 G4를 활성화시키는 상위 독출제어신호,φReadH가 활성화되며, 상기 상하위 독출제어신호,φReadL,,φReadH를 활성화시키는 구동신호 φRcyen가 L레벨에서 일정기간 H레벨로 또다시 토글된다. 그러나, 이 때에도 상기 트라이스테이트 인버어터 G4를 활성화시키는 신호인 상하위 독출제어신호,φReadL,,φReadH는 그 전에 이미 활성화되어 있다. 그리고 페이지 독출동작이 1회 이상 수행되었는지를 나타내는 카운트신호 Gsrst가 H레벨 상태이기 때문에 페이지 독출동작을 알리는 독출종료신호 φSfin이 L레벨에서 H레벨로 짧은 기간동안 토글된다.
상기 독출종료신호 φSfin가 토글되면, 페이지 독출동작중임을 나타내는 독출동작신호 Rop이 H레벨에서 L레벨로 천이되며, 이에 의해 비트라인 레벨을 D형 트랜지스터의 차단전압레벨이하로 유지시키는 비트라인 제어신호 BLct1가 L레벨에서 H레벨로 천이되고,페이지 독출동작이 종료되어 N+l번째 페이지에 대한 상위 컬럼 어드레스에 의해 선택되는 비트라인에 연결된 메모리 셀에서 상위 컬럼 어드레스에 의해 선택되는 비트라인에 연결된 상위 페이지버퍼(12B)로의 데이타 전송이 완료된다.
상기 상위페이지버퍼(12B)로의 데이타 전송이 종료되어도, 하위 컬럼 어드레스에 의해 선택되는 비트라인에 연결된 하위 페이지 버퍼(12A)에 저장되어 있는 데이타의 연속적인 처리가 진행중이다.
전술한 바와 같이 본 발명은 연속적인 데이타 출력이 수행되는 가운데 다음 페이지에 대한 페이지 독출동작을 수행함으로써 외부출력신호의 대기시간이 필요없게 할 수 있는 효과가 있다. 또한 본 발명은 전체 시스템의 수행능력과 출력시간의 개선효과를 얻을 수 있는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적사상을 벗어나지 않는 범 위 내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (6)

  1. 다수의 워드라인들과 접속된 다수의 메모리셀들에 저장된 데이타를 상기 메모리셀들과 접속된 다수의 비트라인들을 통하여 일시에 독출하기 위한 불휘발성 반도체 메모리에 있어서,상기 다수의 비트라인들 중 미리 예정된 수의 제1그룹의 비트라인들과 나머지의 제2그룹의 비트라인들과 각각 접속되고 상기 제1 및 제2그룹의 비트라인들상의 독출데이타를 저장하기 위한 제1그룹 및 제2그룹 페이지버퍼와, 데이타 독출 기간중 주기적으로 토글링하는 독출인에이블신호에 따라 하나의 워드라인에 접속된 다수의 메모리셀들로 부터 데이타를 상기 제1그룹 및 제2그룹 페이지 버퍼에 저장한 후 상기 제1그룹 페이지 버퍼에 저장된 데이타를 입출력 단자들로의 전송이 끝나면, 상기 제2그룹 페이지 버퍼에 저장된 데이타를 상기 입출력 단자들로 전송하는 동작과 상기 제1페이지 버퍼에 다음 워드라인에 접속된 다수의 메모리셀들로부터 데이타를 저장하는 동작이 동시에 수행하게 하는 독출제어수단을 가짐을 특징으로 하는 불휘발성 반도체 메모리.
  2. 제1항에 있어서, 상기 독출제어 수단은 상기 데이타 독출기간중 상기 독출 인에이블신호와 컬럼 어드레스신호들에 응답하여 상기 컬럼 어드레스신호들을 카운트업하는 컬럼 어드레스 카운터와, 상기 컬럼 어드레스 카운터로부터의 카운트업된 컬럼 어드레스 신호들을 감지하여 다음 페이지 독출의 활성화를 위한 제어신호를 발생하는 컬럼 어드레스 감지회로와, 상기 컬럼 어드레스 카운터로부터 카운트업되는 열 어드레스신호들에 응답하여 상기 제1그룹 및 제2그룹 페이지 버퍼에 저장된 데이타를 상기 입출력단자로 진송하기 위한 신호를 제공하는 컬럼 디코더와, 외부의 어드레스신호들을 인가받아 상기 컬럼 어드레스 카운터의 카운트업을 제어하기 위한 신호와, 페이지 독출을 활성화하기 위한 신호를 발생하는 순차적 독출제어회로와, 상기 카운트업된 신호와 외부 독출 인에이블신호를 인가받아 독출동작을 활성화 및 종료시키기 위한 신호와 상기 제1그룹 및 제2그룹 페이지 버퍼를 각기 제어하기 위한 신호를 발생하는 독출클럭 제어신호 발생회로와, 상기 독출클럭 제어신호 발생회로부터 발생되는 출력신호들을 인가받아 상기 비트라인의 프리차아지동작과 데이타의 저장동작 및 상기 입출력 버퍼로의 데이타 전송동작을 제어하기 위한 신호들을 발생하는 독출클럭회로로 구성됨을 특징으로 하는 불휘발성 반도체 메모리.
  3. 행들과 열들의 매트릭스 형태로 배열된 복수개의 메모리 트랜지스터들을 가지는 제1 및 제2메모리 셀 어레이와, 상기 제1 및 제2메모리 셀 어레이내의 비트라인들과 접속되어 독출동작시 데이타를 래치하기 위한 래치수단과 증폭하기 위한 증폭수단을 가지는 페이지버퍼들과, 상기 페이지 버퍼들에 프리차아지 전압을 제공하기 위한 전류공급회로를 적어도 구비하는 불휘발성 반도체 메모리 장치의 독출방법에 있어서,상기 메모리 셀 어레이 내의 데이타를 상기 저장수단에 저장하는 제1과정과 상기 제1메모리 셀 어레이 내의 데이타가 입출력 단자로 전송하는 제2과정과, 상기 제2과정이 종료된 후 제2메모리 셀 어레이 내의 데이타를 상기 입출력단자로 전송하는 동작과 상기 제1메모리 셀 어레이내의 데이타를 상기 페이지 버퍼들에 래치하는 동작을 동시에 수행하는 제3과정과, 상기 제3과정이 종료된후 제1메모리 셀 어레이 내의 데이타를 상기 입출력단자로 전송하는 동작과 상기 제2메모리 셀 어레이내의 데이타를 상기 페이지 버퍼들에 래치하는 동작을 동시에 수행하는 제4과정으로 구성됨을 특징으로 하는 불휘발성 반도체 메모리 장치의 독출방법.
  4. 제3항에 있어서, 상기 제2과정이 종료된 후 상기 제3과정과 제4과정이 반복적으로 수행됨을 특징으로 하는 불휘발성 반도체 메모리 장치의 독출방법.
  5. 플로팅게이트를 각기 가지는 메모리셀들을 포함하는 낸드 셀 유닛들이 각 비트라인마다 연결되고, 워드라인들이 상기 메모리셀들과 순차적으로 연결되는 각 비트라인에 존재하는 낸드 셀 유닛들내의 메모리 낸드구조를 가지는 불휘발성 반도체 메모리에 있어서, 상기 다수의 비트라인들 중 미리 설정된 수의 비트라인들과 그 나머지 비트라인들에 각기 구분되어 접속되고, 대응접속된 비트라인상에 나타나는 상기 메모리셀의 이진 데이타를 제1,2 저장제어신호에 응답하여 페이지 단위로 저장하는 제1,2그룹 저장수단과, 상기 워드라인들중 선택된 하나의 워드라인에 연결된 모든 메모리 셀의 데이타를 상기 제1,2그룹 저장수단에 저장시키고, 상기 제1그룹 저장수단에 저장된 모든 데이타를 입출력 단자들을 통해 순차적으로 전송시킨 후, 상기 제2그룹 저장수단에 저장된 데이타를 상기 입출력단자들을 통해 전송시킴과 동시에 상기 선택된 워드라인의 다음 워드라인에 연결된 메모리 셀들의 데이타를 상기 제1그룹 저장수단에 순차적으로 저장시키는 동작을 제어하기 위해 상기 제1,2그룹 저장수단과 연결된 독출제어수단을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  6. 제5항에 있어서, 상기 독출제어수단은 상기 데이타 독출기간중 상기 독출 인에이블신호와 컬럼 어드레스신호들에 응답하여 상기 컬럼 어드레스신호들을 카운트업하는 컬럼어드레스 카운터와, 상기 컬럼 어드레스 카운터로부터의 카운트업된 컬럼 어드레스 신호들을 감지하여 다음 페이지 독출의 활성화를 위한 제어신호를 발생하는 컬럼 어드레스 감지회로와, 상기 컬럼 어드레스 카운터로부터 카운트업되는 열 어드레스신호들에 응답하여 상기 제1그룹 및 제2그룹 페이지버퍼에 저장된 데이타를 상기 입출력단자로 전송하기 위한 신호를 제공하는 컬럼 디코더와, 외부의 어드레스신호들을 인가받아 상기 컬럼 어드레스 카운터의 카운트업을 제어하기 위한 신호와 페이지 독출을 활성화하기 위한 신호를 발생하는 순차적 독출제어회로와 상기 카운트업된 신호와 외부 독출인에이블신호를 인가받아 독출동작을 활성화 및 종료시키기 위한 신호와 상기 제1그룹 및 제2그룹 페이지 버퍼를 각기 제어하기 위한 신호를 발생하는 독출클럭 제어신호 발생회로와, 상기 독출클럭 제어신호 발생회로로부터 발생되는 출력신호들을 인가받아 상기 비트라인의 프리차아지동작과 데이타의 저장동작 및 상기 입출력 버퍼로의 데이타 전송동작을 제어하기 위한 신호들을 발생하는 독출클럭회로로 구성됨을 특징으로 하는 불휘발성 반도체 메모리.
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