JP2001344987A

JP2001344987A - 半導体記憶装置及びデータの読み出し方法

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Publication number: JP2001344987A
Application number: JP2000159024A
Authority: JP
Inventors: Junichi Suzuki; 潤一鈴木
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-05-29
Filing date: 2000-05-29
Publication date: 2001-12-14
Also published as: KR20010109114A; US6496446B2; US20010046178A1; TW508586B

Abstract

(57)【要約】【課題】スタンバイ状態から動作状態に復帰した場合
に、メモリセルに記憶されているデータを誤り無く、バ
ースト出力可能な半導体記憶装置を提供する。【解決手段】本願発明の半導体装置は、メモリセルア
レイ9と、チップイネーブル信号が入力されていると
き、メモリセルの読出動作を行うイネーブル信号を出力
し、一方、入力されないとき、メモリセルの読出動作を
停止するスタンバイ信号を出力するイネーブル回路25
と、メモリセルアレイ9のデータを判定するセンスアン
プ回路8に共通に接続された第1及び第2のラッチグルー
プの何れか一方に、センスアンプ回路8からのデータを
記憶させ、他からデータを読出しを制御するラッチ選択
回路8及びセンスアンプ制御回路19とを具備し、チップ
イネーブル信号が入力されなくなっても、イネーブル回
路25が、ラッチ回路７がデータをラッチさせる期間、イ
ネーブル信号を継続出力することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリカードなど
に用いられる、高速読みだしが可能なバーストアクセス
モードを有する半導体記憶装置に係わるものである。

【０００２】

【従来の技術】近年、プロセス技術の進展により、半導
体記憶装置の集積度が向上し、動作速度が向上してい
る。特に、ＣＰＵ（中央処理装置）における動作速度の
向上に著しいものがある。このため、ＣＰＵの動作速度
に対応して、半導体記憶装置から記憶されているプログ
ラムデータを高速に読み出す必要があり、半導体記憶装
置の読み出し時における動作速度の向上が要求されてい
る。特に、音楽情報やアニメーションなどの画像情報を
１つの半導体チップに記憶させ、この音楽情報をスピー
カにより再生、また、画像情報を表示装置の表示画面に
再生することができるようになっている。これらの音声
情報及び画像情報を読み出すとき、読み出し処理中に読
み出し速度が変動すると、再生された音楽や画像が不連
続となり、使用しているユーザへ違和感を感じさせるこ
とになる。従って、これらの音声情報及び画像情報を読
み出すときには、高速であって、かつ読み出し速度が一
定であることが要求される。

【０００３】上述の半導体記憶装置に対する高速アクセ
スの要求に対応して、半導体記憶装置の動作にバースト
モードを持たせることが行われている。すなわち、バー
ストモードでは、例えば、データのバースト読み出しに
おいて、基準となるアドレスを半導体記憶装置へ与える
と、ページに対応するデータを一度にラッチに読み出し
ておき、半導体記憶装置に対する読み出しイネーブル信
号に基づき、以降の上記ラッチからのバースト読み出し
の処理に必要なアドレスを、順次、内部の回路で連続的
に生成して、ラッチされているデータの読み出し動作を
行うため、新たにアドレスを読み込む必要がなく、メモ
リの読み出しにおけるアクセスが高速となる。

【０００４】すなわち、図５に示すように、例えば、レ
ーテンシー期間に「０」番ｂｙｔｅ〜「１５」番ｂｙｔ
ｅの１６ｂｙｔｅ分のメモリセルのデータを読み出し、
次に、この「０」番ｂｙｔｅ〜「１５」番ｂｙｔｅが出
力されている間に、「１６」ｂｙｔｅ〜「３１」ｂｙｔ
ｅの１６ｂｙｔｅ分のメモリセルのデータを読み出す。
この読み出し処理が、順次、繰り返される。

【０００５】しかしながら、上述したバーストモードに
おいて、一つのページの読み出しが終了する毎に、次の
ページのアドレスが新たに半導体記憶装置に与えられ
る。このため、次のページの読み出しに対して、入力さ
れたアドレスのデコード処理などの時間、すなわち、セ
ンスアンプによるメモリセルからのページ読み出し時間
が必要となり、半導体記憶装置に対する外部からの制御
の信号が保留されることになる。特に、図６に示される
様に、１６ｂｙｔｅの途中、例えば、「１５」ｂｙｔｅ
目から読み出す場合、１ｂｙｔｅ分の読み出し時間の間
しか、次の「１６」ｂｙｔｅ〜「３１」ｂｙｔｅのデー
タを、メモリセルから読み出す余裕がないため、連続的
なデータの出力が行えない。

【０００６】従って、上述した半導体記憶装置の様な１
ページ分のデータをラッチさせる方法では、実質的に高
速アクセスに対するアクセスタイムの改善には限界があ
る。従って、この半導体記憶装置を使用したシステムに
おいては、システム全体の処理速度を向上させることが
出来ないという欠点がある。

【０００７】上述した欠点を解決するため、ページの切
り替わり毎に、新たなアドレスの入力の必要が無くなる
様に、メモリのデータを読み出すビットラインの全てに
センスアンプとラッチとを設けることが行われている
（特開平９−１０６６８９）。この結果、全てのビット
ラインから一括してデータを読み出し、各々ラッチに蓄
えているため、ワードラインの切り換え時以外に、新た
なアドレスの入力を必要とせずに高速な読み出し／書き
込み処理が行われる。これにより、この半導体記憶装置
を利用したシステムは、ページの切り替わりにおけるペ
ージ読み出時間をなくすことが出来、全体の処理速度を
向上させることが可能となる。

【０００８】しかしながら、上述した半導体記憶装置に
は、全てのビットラインに各々対応したセンスアンプ、
及びこのセンスアンプからのデータを蓄えるラッチを有
するため、アクセスタイムを高速にすることはできる
が、センスアンプとラッチとがチップに占める面積が非
常に大きくなり、同容量な通常の半導体記憶装置と比較
するとチップ面積が大きくなってしまうという欠点があ
る。

【０００９】また、上述した半導体記憶装置には、全て
のビットラインに各々対応したセンスアンプ、及びこの
センスアンプからのデータを蓄えるラッチを有するた
め、データ読み出しなどの動作時の消費電力が非常に大
きくなり、バッテリ駆動を行う携帯情報機器に使用した
場合、携帯情報機器の稼働時間が短くなってしまうとい
う問題がある。

【００１０】以上示してきた様な、半導体記憶装置の欠
点の解決策として、メモリセルアレイを複数のブロック
に分割し、これらのブロックにある複数のカラムに対し
て１つのセンスアンプを共有させて、センスアンプの数
を削減する読み出し回路の構成がある（特開平１１−１
７６１８５）。このとき、複数のブロックにおいて、各
々選択されたカラムのデータが１組のデータとして取り
扱われる。

【００１１】しかしながら、上記読み出し回路では、セ
ンスアンプからシフトレジスタへ１組目のデータを転送
すると、カラムアドレスをインクリメントさせ、２組目
のデータをセンスアンプへ読み出すようになっている。
そして、この読みだし回路では、シフトレジスタへ転送
された１組目のデータの最後のデータが出力されると、
２組目のデータがシフトレジスタへ転送され、カラムア
ドレスをインクリメントさせ、３組目のデータがセンス
アンプへ読み出す処理が行われる。

【００１２】従って、この読みだし回路は、所定のラン
ダムアクセス時間（例えば、１μsec）が経過した後、
シフトレジスタからデータの出力を開始する。このた
め、この読み出し回路は、１組目のデータの出力が終了
するとき、２組目のデータがセンスアンプにおける判定
が終了したか否かの検出を行う手段を設けていない。

【００１３】従って、この読み出し回路は、外部回路ま
たは回部装置のランダムアクセス時間が、半導体記憶装
置のアクセスタイムに対して短かい場合に、１組目のデ
ータの出力が終了した時点で、シフトレジスタへのデー
タの読み出しが終了していない２組目のデータを、あた
かもシフトレジスタから出力されているように、外部回
路または回部装置が読み出すため、正確なデータの読み
出しが行えないという欠点がある。

【００１４】また、この読み出し回路は、センスアンプ
からシフトレジスタへ１組目のデータを転送すると、カ
ラムアドレスをインクリメントさせ、２組目のデータを
センスアンプへ読み出すようになっているため、常にセ
ンスアンプを動作状態としている。このため、この読み
出し回路は、センスアンプに常に電流が流れている状態
となっており、電流消費が大きくなるという問題があ
る。

【００１５】

【発明が解決しようとする課題】このため、上述の問題
を解決するため、メモリセルアレイを複数のブロックに
分割し、これらのブロックにある複数のカラムに対して
１つのセンスアンプを共有させて、センスアンプから読
み出したデータを蓄積するラッチを２系統設ける構成が
考えられる。

【００１６】そして、この構成においては、図７に示す
ように、一方のラッチに蓄えられている「０」番ｂｙｔ
ｅ〜「１５」番ｂｙｔｅの１６ｂｙｔｅ分のメモリセル
のデータを出力している間に、他方のラッチに「１６」
番ｂｙｔｅ〜「３１」番ｂｙｔｅの１６ｂｙｔｅ分のメ
モリセルのデータを読み出し、ラッチ信号によりラッチ
に蓄積させる。図７のタイミングチャートにおいて、チ
ップセレクト信号ＳＥが「Ｈ」レベルとなっており、半
導体記憶装置が選択されて、アクセス可能な状態となっ
ている。この各々のラッチに対する読み出し処理と蓄積
処理とが、順次、繰り返される。このとき、センスアン
プは、ラッチへのデータの読み出しの期間のみを、動作
状態（信号SAEBが「Ｌ」レベル）とする。

【００１７】このデータ出力とデータ蓄積の処理を交互
に行うことにより、センスアンプの数を削減できるた
め、チップ面積を大きくすることなく、かつ、センスア
ンプをメモリセルからのデータの読み出し時にのみ駆動
させるため、消費電力を増加させずに、バーストモード
におけるアクセスタイムを向上させることが可能とな
る。

【００１８】しかしながら、上述した構成のメモリにお
いて、データ出力とデータ蓄積の処理を交互に行なって
いるとき、チップセレクト信号ＣＥが「Ｌ」レベルとな
り、メモリが非選択状態、すなわち、スタンバイ状態と
なった場合、内部回路の動作が停止させられることによ
り、センスアンプの動作が中断されるため、次に出力す
るデータを蓄積状態に設定されているラッチに正常に蓄
積できない。

【００１９】すなわち、図８に示すように、スタンバイ
状態となると、センスアンプ及びワード線（ＷＯＲＤ
線）がアクティブ状態から非アクティブ状態となり、メ
モリセルからセンスアンプ回路に読み出されているデー
タが消失してしまう。そして、この後、チップセレクト
信号ＣＥが「Ｈ」レベルとなり、半導体記憶装置がスタ
ンバイ状態からアクティブ状態に移行し、再度、メモリ
セルアレイの何れかのメモリセルが選択状態となった場
合、このメモリセルのメモリセルトランジスタに接続さ
れているワード線が活性化されるとき、短時間に十分な
電圧レベルまで立ち下がらないため、メモリセルからセ
ンスアンプ回路へデータを読み出すことができない。

【００２０】この結果、メモリセルに記憶されているデ
ータが、センスアンプにより読み出されないため、蓄積
状態に設定されているラッチに、本来選択されたメモリ
セルに記憶されているデータが蓄積（記憶）されない。
そして、「０」ｂｙｔｅから「１５」ｂｙｔｅまでが読
み出された後、ラッチ間において読み出し状態と蓄積状
態との処理が交換され、「１６」ｂｙｔｅから「３１」
ｂｙｔｅまでを読みだす場合、このラッチには、スタン
バイ時にラッチに正しいデータが蓄積されていないた
め、正しいデータが出力されることはない。

【００２１】本発明はこのような背景の下になされたも
ので、チップ面積を増加させずに、バースト読み出しに
よる高速な読み出し動作が可能であり、スタンバイ状態
から動作状態に復帰した場合に、メモリセルに記憶され
ているデータを誤り無く出力可能な半導体記憶装置を提
供する事にある。

【００２２】

【課題を解決するための手段】請求項１記載の発明は、
半導体記憶装置において、カラムアドレスとロウアドレ
スとにより選択されるメモリセルが複数配置されたメモ
リセルアレイと、チップイネーブル信号が入力されてい
るとき、メモリセルの読出動作を行うイネーブル信号を
出力し、チップイネーブル信号が入力されないとき、メ
モリセルの読出動作を停止するスタンバイ信号を出力す
るイネーブル制御回路と、前記ロウアドレスにより選択
された複数のメモリセルが各々接続されたビットライン
から、前記カラムアドレスに基づき、所定の数のビット
ラインで構成されるグループを選択するビットライン選
択回路と、選択された前記グループの複数のビットライ
ンを介して入力される、メモリセルからの出力信号を、
各々このビットラインに対応して判定するセンスアンプ
から構成され、判定結果として各々のビットライン毎の
データを出力するセンスアンプ部と、共通に接続され
た、このセンスアンプ部から出力されるビットライン毎
の前記データを記憶する第１のラッチグループ及び第２
のラッチグループと、交互に、前記第１のラッチグルー
プまたは前記第２のラッチグループの、いずれか一方に
センスアンプからのデータを記憶させ、他方に記憶され
ているデータの読み出させる処理を制御するラッチ選択
回路とを具備し、前記チップイネーブル信号が入力され
なくなった場合、前記イネーブル制御回路が、センスア
ンプからのデータをラッチに記憶させるための期間、前
記スタンバイ信号を出力せずに、前記イネーブル信号を
継続して出力することを特徴とする。

【００２３】請求項２記載の発明は、請求項１記載の半
導体記憶装置において、前記メモリセルからのデータの
読み出しを行うときに、前記センスアンプを駆動状態と
するセンスアンプ駆動信号を出力するセンスアンプ制御
手段を具備することを特徴とする。請求項３記載の発明
は、請求項１または請求項２記載の半導体記憶装置にお
いて、前記イネーブル制御回路が、前記チップイネーブ
ル信号が入力されなくなった場合に、前記センスアンプ
駆動信号の出力されている期間、前記イネーブル信号を
出力することを特徴とする。

【００２４】請求項４記載の発明は、半導体記憶装置か
らのデータ読み出し方法において、イネーブル制御回路
が、チップイネーブル信号の入力されているとき、メモ
リセルの読出動作を行うイネーブル信号を出力し、チッ
プイネーブル信号が入力されないとき、メモリセルの読
出動作を停止するスタンバイ信号を出力する第１の過程
と、カラムアドレスとロウアドレスとにより選択される
メモリセルが複数配置されたメモリセルアレイから、前
記ロウアドレスにより複数の前記メモリセルを選択する
第２の過程と、ビットライン選択回路が、選択された前
記複数のメモリセルが各々接続されたビットラインか
ら、前記カラムアドレスに基づき、所定の数のビットラ
インから構成されるグループを選択する第３の過程と、
センスアンプ部が、選択された前記グループの複数のビ
ットラインを介して入力される、メモリセルからの出力
信号を、各々このビットラインに対応するセンスアンプ
により判定し、判定結果として各々のビットライン毎の
データを出力する第４の過程と、前記センスアンプ部に
共通に接続された第１のラッチまたは第２のラッチの何
れかが、このセンスアンプ部から出力されるビットライ
ン毎の前記データを記憶する第５の過程と、ラッチ選択
回路が、前記第１のラッチのデータまたは前記第２のラ
ッチのデータの何れを出力するかを選択し、選択された
ラッチのデータを読み出しデータとして出力する第６の
過程とを有し、前記チップイネーブル信号が入力されな
くなった場合、前記イネーブル制御回路が、センスアン
プからのデータをラッチに記憶させるための期間、前記
スタンバイ信号を出力せずに、前記イネーブル信号を継
続して出力することを特徴とする。

【００２５】請求項５記載の発明は、請求項４記載の半
導体記憶装置からのデータ読み出し方法において、前記
メモリセルからのデータの読み出しを行うときに、前記
センスアンプを駆動状態とするセンスアンプ駆動信号を
出力するセンスアンプ制御手段を具備することを特徴と
する。請求項６記載の発明は、請求項４または請求項５
記載の半導体記憶装置からのデータ読み出し方法におい
て、前記イネーブル制御回路が、前記チップイネーブル
信号が入力されなくなった場合に、前記センスアンプ駆
動信号の出力されている期間、前記イネーブル信号を出
力することを特徴とする。

【００２６】本願発明の半導体装置は、メモリセルアレ
イ9と、チップイネーブル信号が入力されているとき、
メモリセルの読出動作を行うイネーブル信号を出力し、
一方、入力されないとき、メモリセルの読出動作を停止
するスタンバイ信号を出力するイネーブル回路25と、メ
モリセルアレイ9のデータを判定するセンスアンプ回路8
に共通に接続された第1及び第2のラッチグループの何れ
か一方に、センスアンプ回路8からのデータを記憶さ
せ、他からデータを読出しを制御するラッチ選択回路8
及びセンスアンプ制御回路19とを具備し、チップイネー
ブル信号が入力されなくなっても、イネーブル回路25
が、ラッチ回路７がデータをラッチさせる期間、イネー
ブル信号を継続出力することを特徴とする。

【００２７】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よる半導体記憶装置の構成を示すブロック図である。ま
た、図１は構成例として、８ビット出力の１２８Ｍｂｉ
ｔ（メガビット）の容量のマスＲＯＭ（読み出し専用メ
モリ）の構成を示しているが、本発明はこのようなマス
クＲＯＭに限定されるものではない。

【００２８】この図において、アドレスレジスタ１は、
外部から入力端子を介して、入力される２４ビットのア
ドレス信号ＡＤ0〜アドレス信号ＡＤ23を、波形成形を
行い、かつ内部回路の電圧レベルへの変換を行い、変換
された内部信号として、各々内部アドレス信号Ａ0〜内
部アドレス信号Ａ13及びロウアドレス信号ＲＡ5〜ロウ
アドレス信号ＲＡ14へ変更する。またアドレスレジスタ
１は、内部アドレス信号Ａ0〜内部アドレス信号Ａ13及
び内部アドレス信号ＲＡ5〜内部アドレス信号ＲＡ14
を、例えば信号Ｗの立ち上がりにおいてラッチする。そ
して、アドレスレジスタ１は、ラッチされた内部アドレ
ス信号Ａ0〜内部アドレス信号Ａ3をカウンタ回路２Ｄへ
出力し、内部アドレス信号Ａ4〜内部アドレス信号Ａ13
をカウンタ回路２Ｕへ出力する。

【００２９】カウンタ回路２Ｄは、４ビットのカウンタ
であり、入力される内部アドレス信号Ａ0〜内部アドレ
ス信号Ａ3を、制御信号Ｔ０の立ち上がりのタイミング
においてラッチする。すなわち、カウンタ回路２Ｄは、
内部アドレス信号Ａ0〜内部アドレス信号Ａ3を、バース
トアドレスの初期値として、制御信号Ｔ０の立ち上がり
のエッジによりラッチする。また、カウンタ回路２Ｄ
は、このラッチされた内部アドレス信号の数値から、読
み出し信号Ｒの立ち上がりエッジにより計数動作を行
う。

【００３０】また、カウンタ回路２Ｄは、計数結果をペ
ージアドレス信号ＰＡ0〜ページアドレス信号ＰＡ3とし
て、ページデコーダ１８（図１参照）へ出力する。そし
て、カウントアップして、計数値が「１１１１」から
「００００」へ変化するとき、カウンタ回路２Ｕへカウ
ントアップ信号ＣＲを出力する。ここで、計数値「１１
１１」の最上位ビットはページアドレス信号ＰＡ3の値
であり、最下位ビットはページアドレス信号ＰＡ0の値
である。

【００３１】カウンタ回路２Ｕは、１０ビットのカウン
タであり、入力される内部アドレス信号Ａ4〜内部アド
レス信号Ａ13を、制御信号Ｔ０の立ち上がりのタイミン
グにおいてラッチする。すなわち、カウンタ回路２Ｕ
は、内部アドレス信号Ａ4〜内部アドレス信号Ａ13を、
バーストアドレスの初期値として、制御信号Ｔ０の立ち
上がりのエッジによりラッチする。また、カウンタ回路
２Ｕは、このラッチされた内部アドレス信号の数値か
ら、制御信号Ｔ１の立ち上がりエッジ、またはカウント
アップ信号ＣＲの立ち上がりエッジにより計数動作を行
う。

【００３２】また、カウンタ回路２Ｕは、１０ビットの
うち下位５ビットを使用し、入力されるアドレス信号Ａ
4〜アドレス信号Ａ8を初期値として、カラムアドレス信
号ＣＡ０〜カラムアドレス信号ＣＡ４を生成し、カラム
デコーダ１１へ出力する。また、カウンタ回路２Ｕは、
１０ビットのうち上位５ビットを使用し、入力されるア
ドレス信号Ａ9〜アドレス信号Ａ13を初期値として、ロ
ウアドレス信号ＲＡ０〜ロウアドレス信号ＲＡ４を生成
し、ロウデコーダ１０へ出力する。このとき、ロウアド
レス信号ＲＡ0〜ロウアドレス信号ＲＡ4を、アドレスレ
ジスタ１から出力されるロウアドレス信号ＲＡ5〜ロウ
アドレス信号ＲＡ14とされたものと合わせた、ロウアド
レス信号ＲＡ0〜ロウアドレス信号ＲＡ14が、ロウデコ
ーダ１０へ出力する。

【００３３】このため、カウンタ回路２Ｕは、ワード選
択線を含めたデータ読み出しのバーストモードに対応し
た構成となっており、ロウアドレス信号ＲＡ0〜ロウア
ドレス信号ＲＡ14のうち、アドレス信号Ａ9〜アドレス
信号Ａ13をバーストアドレスの初期値とする、計数値デ
ータとしてのロウアドレス信号ＲＡ0〜ロウアドレス信
号ＲＡ4の範囲において、ワード選択線ＷＤ0〜ワード選
択線ＷＤ16383における、ワード選択線の活性化（ワー
ド線選択）の遷移を行うバーストアドレスを生成するこ
とができる。

【００３４】ＷＥバッファ４は、外部から入力される信
号ＷＥＢに対して、波形成形及び内部回路の電圧レベル
への変換を行い、変換結果として、同相の書き込み信号
ＷＥを出力する。ＡＴＤ回路３は、ＷＥバッファ４から
入力される書き込み信号ＷＥの変化を検出して、書き込
み信号ＷＥ及びカウントアップ信号ＣＲが入力された場
合、検出結果として、例えば、制御信号Ｔ0を所定の幅
の「Ｌ」レベルのワンショットパルスとして、カウンタ
回路２及びディレイ回路５へ出力する。

【００３５】デイレイ回路５は、入力される「Ｌ」レベ
ルのパルスのパルス制御信号Ｔ0を遅延させ、遅延結果
として、制御信号Ｔ０と同一の極性（「Ｌ」レベル）の
所定の幅のパルスの制御信号Ｔ1を出力する。また、デ
ィレイ回路５は、それぞれ予め設定されたディレイタイ
ムを加えたタイミングにより、制御信号Ｔ０を各々遅延
させ、所定の幅の制御信号Ｔ０と同一の極性（「Ｌ」レ
ベル）のパルスとして制御信号ＳＡＬＦを生成し、制御
信号Ｔ１の「Ｌ」レベルのパルスを遅延させ、所定の幅
の制御信号Ｔ１と同一の極性（「L」レベル）のパルス
として制御信号ＳＡＬＳを生成し、制御信号ＳＡＬＦ及
び制御信号ＳＡＬＳをラッチパルス選択回路６へ出力す
る。

【００３６】ラッチパルス選択回路６は、入力される制
御信号ＳＡＬＦ及び制御信号ＳＡＬＳの各々を、制御信
号ＣＡ０Ｔの値により、ラッチ回路７内の第１のラッチ
グループへのラッチ信号となるラッチパルスＳＡＬ０，
またはラッチ回路７内の第２のラッチグループへのラッ
チ信号となるラッチパルスＳＡＬ１として出力する。す
なわち、ラッチパルス選択回路６は、制御信号ＣＡ０Ｔ
が「Ｌ」レベルのとき、制御信号ＳＡＬＦを制御信号Ｓ
ＡＬ０として出力し、制御信号ＳＡＬ１を出力せず、一
方、制御信号ＣＡ０Ｔが「Ｈ」レベルのとき、制御信号
ＳＡＬＳを制御信号ＳＡＬ１として出力し、制御信号Ｓ
ＡＬ０を出力しない。

【００３７】このとき、出力されるラッチパルス（ラッ
チ信号）ＳＡＬ０及びラッチパルス（ラッチ信号）ＳＡ
Ｌ１は、制御信号ＳＡＬＳまたは制御信号ＳＡＬＦと逆
の極性（「Ｈ」レベル）の所定の幅のパルスとして出力
される。すなわち、ラッチパルス選択回路６は、制御信
号ＳＡＬ０及び制御信号ＳＡＬ１のパルス出力を、入力
される制御信号ＣＡ０Ｔのレベルにより出力制御する。

【００３８】ＲＥバッファ１５は、外部から入力される
信号ＲＥＢに対して、波形成形及び内部回路の電圧レベ
ルへの変換を行い、変換結果として同じ位相の読み出し
信号ＲＥを出力する。

【００３９】ロウデコーダ１０は、カウンタ回路２Ｕか
ら入力されるロウアドレス信号ＲＡ0〜ロウアドレス信
号ＲＡ4，及びアドレスレジスタ１から入力されるロウ
アドレスＲＡ5〜ロウアドレスＲＡ14のデコード処理を
行い、ワード選択線ＷＤ0〜ワード選択線ＷＤ16383の何
れか１本を活性化させ、メモリセルアレイ９においてこ
のワード線に接続されているメモリセルトランジスタの
ゲートに「Ｌ」レベルの電圧を与え、選択された以外の
ワード選択線全てを非活性化させ、メモリセルアレイ９
においてこのワード線に接続されているメモリセルのメ
モリセルトランジスタのゲートに「Ｈ」レベル（エンハ
ンスメント型のメモリセルトランジスタのしきい値以
上）の電圧を与える。

【００４０】カラムデコーダ１１は、カウンタ回路２Ｄ
から入力されるカラムアドレス信号ＣＡ0〜カラムアド
レス信号ＣＡ4のデコード処理を行い、Ｙセレクタ１２
を構成するＹスイッチ（ｎチャンネル型トランジスタ）
をオン状態とするため、制御信号ＹＳ0〜制御信号ＹＳ3
1の何れか１本を活性化（「Ｈ」レベル状態）させ、上
述したＹスイッチのゲートに「Ｈ」レベルの電圧を与え
る。ここで、デジット線ＤＧ0〜デジット線ＤＧ4095の
全てには、各々Ｙスイッチを構成するトランジスタが接
続されている。

【００４１】メモリセルアレイ９は、ワード選択線ＷＤ
0〜ワード選択線ＷＤ16383と、デジット（ビット）線Ｄ
Ｇ0〜デジット（ビット）線ＤＧ4095とが各々マトリク
ス状に交差し、各々の交点に、図示しないメモリセルト
ランジスタが設けられている。このメモリセルは、ＮＡ
ＮＤ型であり、メモリセルトランジスタに記憶される情
報が、このトランジスタのしきい値により表されてい
る。すなわち、このＮＡＮＤ型の接続では、例えば、メ
モリセルトランジスタがｎチャネル型である場合、メモ
リセルトランジスタのゲートにｎ型の不純物をイオン注
入することでディプレション型として「１」のデータを
表し、メモリセルトランジスタのゲートにイオン注入を
せずにエンハンスメント型として「０」のデータを表し
ている。

【００４２】このとき、ＮＡＮＤ型として、ソースとド
レインとが各々他のメモリセルトランジスタへ接続され
たメモリセルトランジスタ（ｎチャンネル型）は、各々
ゲートがワード選択線ＷＤ0〜ワード選択線ＷＤ16383の
何れかへ接続され、最終段のメモリセルトランジスタの
ソースが接地され、初段のメモリセルトランジスタのド
レインがデジット線ＤＧ0（デジット線ＤＧ1〜デジット
線ＤＧ4095）へ接続されている。この場合、ワード選択
線ＷＤ0が活性化（「Ｌ」レベル状態）され、他のワー
ド選択線が非活性化（「Ｈ」レベル状態）されると、デ
ジット線ＤＧ0には、活性化されたワード線ＷＤ0がゲー
トに接続されているメモリセルトランジスタに記憶され
ているデータに対応した電流値の情報電流が流れ、この
情報電流（データ信号ＹＤ0〜データ信号ＹＤ127）がセ
ンスアンプ回路８へ出力される。

【００４３】すなわち、活性化されたワード選択線にゲ
ートが接続されたメモリセルトランジスタに「１」のデ
ータが書き込まれている場合、メモリセルトランジスタ
はディプレション型となっているため電流が流れる。一
方、活性化されたワード選択線にゲートが接続されたメ
モリセルトランジスタに「０」のデータが書き込まれて
いる場合、メモリセルトランジスタはエンハンスメント
型となっているため電流が流れない。

【００４４】ここで、活性化されたワード選択線の電圧
は、エンハンスメント型のメモリセルトランジスタのし
きい値以下とし、エンハンスメント型のメモリセルトラ
ンジスタをオフ状態とし、電流が流れないようにする。
また、非活性化されたワード選択線の電圧は、エンハン
スメント型のメモリセルトランジスタのしきい値以上と
し、エンハンスメント型のメモリセルトランジスタをオ
ン状態とし、電流が流れるようにする（選択されたメモ
リセルトランジスタ以外の他のメモリセルトランジスタ
を配線と同様に導通状態とする）。これにより、選択さ
れたメモリセルトランジスタに「１」が書き込まれてい
るとき、初段のメモリセルトランジスタのドレインか
ら、最終段のメモリセルトランジスタのソースを介し
て、接地点に情報電流が流れる状態となる。

【００４５】一方、選択されたメモリセルトランジスタ
に「０」が書き込まれているとき、初段のメモリセルト
ランジスタのドレインから最終段のメモリセルトランジ
スタのソースを介して、接地点に情報電流が流れない状
態となる。そして、上記情報電流がメモリセルトランジ
スタに記憶されているデータを示している。これによ
り、デジット線ＤＧ0〜デジット線ＤＧ4095に流れる情
報電流は、Ｙセレクタ１２を介してセンスアンプ回路８
へ供給される。

【００４６】Ｙセレクタ１２は、カラムデコーダ１１か
ら入力される制御信号ＹＳ0〜制御信号ＹＳ31の何れか
が活性化（「Ｈ」レベルとなる）すると、活性化された
制御信号（制御信号ＹＳ0〜制御信号ＹＳ31の何れか）
がゲートに接続されているＹスイッチがオン状態とな
り、対応する１２８本のデジット線が、それぞれに接続
されたＹスイッチを介してセンスアンプ回路８へ各々接
続される。

【００４７】例えば、カラムデコーダ１１が制御信号Ｙ
Ｓ0を活性化すると、Ｙセレクタ１２において、デジッ
ト線ＤＧ0〜デジット線ＤＧ15，デジット線ＤＧ512〜デ
ジット線ＤＧ527，デジット線ＤＧ1024〜デジット線Ｄ
Ｇ1039，デジット線ＤＧ1536〜デジット線ＤＧ1551，デ
ジット線ＤＧ2048〜デジット線ＤＧ2063，デジット線Ｄ
Ｇ2560〜デジット線ＤＧ2575，デジット線ＤＧ3072〜デ
ジット線ＤＧ3087，デジット線ＤＧ3584〜デジット線Ｄ
Ｇ3599（１ページ分のデータ）に各々接続されているＹ
スイッチがオン状態となり、デジット線ＤＧ0〜デジッ
ト線ＤＧ15，デジット線ＤＧ512〜デジット線ＤＧ527，
デジット線ＤＧ1024〜デジット線ＤＧ1039，デジット線
ＤＧ1536〜デジット線ＤＧ1551，デジット線ＤＧ2048〜
デジット線ＤＧ2063，デジット線ＤＧ2560〜デジット線
ＤＧ2575，デジット線ＤＧ3072〜デジット線ＤＧ3087，
デジット線ＤＧ3584〜デジット線ＤＧ3599が各々Ｙスイ
ッチを介して、センスアンプ回路８に接続され、各々の
センスアンプ回路８へ接続されたデジット線に流れる情
報電流が、信号ＹＤ0〜信号ＹＤ127としてセンスアンプ
回路８へ出力する。

【００４８】ここで、デジット線ＤＧ0〜デジット線Ｄ
Ｇ4095は、例えば、出力端子ＴＯ0〜出力端子ＴＯ7各々
に対して、それぞれデジット線ＤＧ0〜デジット線ＤＧ5
11，デジット線ＤＧ512〜デジット線ＤＧ1023，デジッ
ト線1024〜デジット線1535，デジット線1536〜デジット
線2047，デジット線ＤＧ2048〜デジット線ＤＧ2559，デ
ジット線ＤＧ2560〜デジット線ＤＧ3071，デジット線Ｄ
Ｇ3072〜デジット線ＤＧ3583，デジット線3584〜デジッ
ト線4095の各々のデジット線が対応している。

【００４９】例えば、デジット線ＤＧ0〜デジット線Ｄ
Ｇ511において、出力端子ＴＯ0に対してはデジット線Ｄ
Ｇ0〜デジット線ＤＧ15、出力端子ＴＯ1に対してはデジ
ット線ＤＧ16〜デジット線ＤＧ31、出力端子ＴＯ2に対
してはデジット線ＤＧ32〜デジット線ＤＧ47、出力端子
ＴＯ3に対してはデジット線ＤＧ48〜デジット線ＤＧ6
3、出力端子ＴＯ4に対してはデジット線ＤＧ64〜デジッ
ト線ＤＧ79、出力端子ＴＯ5に対してはデジット線ＤＧ8
0〜デジット線ＤＧ95、出力端子ＴＯ6に対してはデジッ
ト線ＤＧ96〜デジット線ＤＧ111、出力端子ＴＯ7に対し
てはデジット線ＤＧ112〜デジット線ＤＧ127が、各々対
応している。

【００５０】そして、デジット線ＤＧ0〜デジット線Ｄ
Ｇ511のデータは、バースト読み出しの度に２ｂｙｔｅ
（例えば、デジット線ＤＧ0〜デジット線ＤＧ15）ずつ
の組を構成して、１ビットずつ順に、出力端子ＴＯ0か
ら、順次出力される。他の出力端子ＴＯ1〜出力端子Ｔ
Ｏ7においても同様に、デジット線ＤＧ0〜デジット線Ｄ
Ｇ511にいて対応するデジット線から、バースト読み出
しの度に２ｂｙｔｅずつの組を構成して、１ビットずつ
順にデータが出力される。

【００５１】センスアンプ回路８は、１６ｂｙｔｅ（１
ページ）分の、すなわち１２８個のセンスアンプから構
成されており、各々のセンスアンプが、Ｙセレクタ１２
から入力される情報電流、すなわち信号ＹＤ0〜信号Ｙ
Ｄ127により、メモリセルに記憶されているデータの判
定を行い、例えばデータが書き込まれている場合には
「Ｈ」レベル、またデータが書き込まれていない場合に
は「Ｌ」レベルのデータ信号（データ信号ＤＴ0〜デー
タ信号ＤＴ127）を出力する。

【００５２】ラッチ回路７は、センスアンプ回路８から
出力されるデータ信号ＤＴ0からデータ信号ＤＴ127を、
１つが１２８個のラッチからなる、内部に設けられた２
つのラッチグループ、すなわち第１のラッチグループま
たは第２のラッチグループのいずれか一方に、制御信号
ＣＡ０Ｔと、ラッチ信号ＳＡＬ０またはラッチ信号ＳＡ
Ｌ１とにより選択してラッチする。ここで、ラッチ回路
７は、制御信号ＣＡ０Ｔが「Ｌ」レベルのとき、第１の
ラッチグループがデータ保持用に選択され、制御信号Ｃ
Ａ０Ｔが「Ｈ」レベルのとき、第２のラッチグループが
データ保持用に選択されている。

【００５３】すなわち、例えば、制御信号ＣＡ０Ｔが
「Ｌ」レベルのとき、デジット線ＤＧ0〜デジット線Ｄ
Ｇ127に対応したデータ信号ＤＴ0〜データ信号ＤＴ127
を第１のラッチグループにラッチ信号ＳＡＬ０によりラ
ッチし、次に、制御信号ＣＡ０Ｔが「Ｈ」レベルのと
き、デジット線ＤＧ128〜デジット線ＤＧ255に対応した
データ信号ＤＴ0〜データ信号ＤＴ127を第２のラッチグ
ループにラッチ信号ＳＡＬ１によりラッチする。

【００５４】また、ラッチ回路７は、第１のラッチグル
ープに記憶されているデータ信号ＤＴ0からデータ信号
ＤＴ127を、各々データ信号ＤＴＡ0〜データ信号ＤＴＡ
127として、第２のラッチグループに記憶されているデ
ータ信号ＤＴ0からデータ信号ＤＴ127を、各々データ信
号ＤＴＢ0〜データ信号ＤＴＢ127として、ラッチ出力セ
レクタ１６へ出力する。

【００５５】ラッチ出力セレクタ１６は、ラッチ回路７
から出力される、データ信号ＤＴＡ0〜データ信号ＤＴ
Ａ127の第１のラッチグループの出力，及びデータ信号
ＤＴＢ0〜データ信号ＤＴＢ127の第２のラッチグループ
の出力のどちらかを、ラッチ制御回路１７からの制御信
号ＣＡ０Ｂに基づき、データ信号ＤＬ0〜データ信号Ｄ
Ｌ127としてページセレクタ１３へ出力する。すなわ
ち、ラッチ出力セレクタ１６は、制御信号ＣＡ０Ｂが
「Ｌ」レベルのとき、第１のラッチグループの出力をペ
ージセレクタ１３へ出力し、制御信号ＣＡ０Ｂが「Ｈ」
レベルのとき、第２のラッチグループの出力をページセ
レクタ１３へ出力する。

【００５６】ラッチ制御回路１７は、カウンタ回路２Ｕ
からカラム系の最下位アドレスのカラムアドレス信号Ｃ
Ａ０を入力し、所定の時間遅延させて、制御信号ＣＡ０
Ｂ（カラムアドレス信号ＣＡ０と逆極性）及び制御信号
ＣＡ０Ｔ（カラムアドレス信号ＣＡ０と同一極性）を生
成する。また、ラッチ制御回路１７は、生成した制御信
号ＣＡ０Ｂをラッチ出力セレクタ１６へ出力し、生成し
た制御信号ＣＡ０Ｔをラッチ回路７及びラッチパルス回
路６へ出力する。このとき、ラッチ回路７において、制
御信号ＣＡ０Ｔが「Ｌ」レベルのとき、第１のラッチグ
ループがデータ保持用として選択され、制御信号ＣＡ０
Ｔが「Ｈ」レベルのとき、第２のラッチグループがデー
タ保持用として選択される。また、ラッチ出力セレクタ
１６は、制御信号ＣＡ０Ｂが「Ｌ」レベルのとき、第１
のラッチグループの各ラッチの出力をデータ出力用とし
て選択してページセレクタ１３へ出力し、制御信号ＣＡ
０Ｂが「Ｈ」レベルのとき、第２のラッチグループの各
ラッチの出力をデータ出力用として選択してページセレ
クタ１３へ出力する。

【００５７】ページセレクタ１３は、ページデコーダ１
８から出力される制御信号ＰＡＧＥ0〜制御信号ＰＡＧ
Ｅ15の値に基づき、ラッチ出力セレクタ１６から出力さ
れるデータ信号ＤＬ0〜データ信号ＤＬ127（ラッチグル
ープの各ラッチの出力）を、出力端子ＴＯ0〜出力端子
ＴＯ7の各々に対応させ、出力バッファ回路１４へ１ビ
ットずつ出力させる。例えば、出力端子ＴＯ0に注目す
ると、制御信号ＰＡＧＥ0〜制御信号ＰＡＧＥ15が、
「０００００００００００００００１」，「０００００
０００００００００１０」，〜，「０１０００００００
０００００００」，「１００００００００００００００
０」の１６通りに変化する毎に、順次、ラッチ出力セレ
クタ１６から出力されているデータ信号ＤＬ0〜データ
信号ＤＬ15を出力端子ＴＯ0から出力させる。ここで、
「１０００００００００００００００」の最上位（左
端）ビットは制御信号ＰＡＧＥ15であり、最下位ビット
（右端）は制御信号ＰＡＧＥ0である。

【００５８】ページデコーダ１８は、カウンタ回路２Ｄ
から入力されるページアドレス信号ＰＡ0〜ページアド
レス信号ＰＡ3をデコードして、制御信号ＰＡＧＥ0〜制
御信号ＰＡＧＥ15をページセレクタ１３へ出力する。例
えば、ページアドレス信号ＰＡ0〜ページアドレス信号
ＰＡ3を、「００００」，「０００１」，〜，「１１１
０」，「１１１１」としたとき、制御信号ＰＡＧＥ0〜
制御信号ＰＡＧＥ15を「００００００００００００００
０１」，「００００００００００００００１０」，〜，
「０１００００００００００００００」，「１００００
０００００００００００」として出力する。ここで、
「００００」の最上位（左端）ビットはページアドレス
信号ＰＡ3であり、最下位ビット（右端）はページアド
レス信号ＰＡ0である。

【００５９】センスアンプ制御回路１９は、レーテンシ
ー期間における、センスアンプ回路８がＹセレクタ１２
から入力されるデータ信号ＹＤ0〜データ信号ＹＤ127の
データを判定するタイミング、すなわちセンスアンプ回
路８の駆動を制御する制御信号ＳＡＥＢを、制御信号Ｔ
０及び制御信号Ｔ１に基づき生成し、この制御信号ＳＡ
ＥＢをセンスアンプ回路８へ出力する。

【００６０】このとき、センスアンプ回路８は、制御信
号ＳＡＥＢが「Ｌ」レベルのときに、活性（駆動状態）
化され、制御信号ＳＡＥＢが「Ｈ」レベルのときに、非
活性（非駆動状態）化され、Ｙセレクタ１２を介してメ
モリセルアレイ９から入力されるデータ信号ＹＤ0〜デ
ータ信号ＹＤ127に基づき、メモリセルアレイ９におい
て選択されたメモリセルトランジスタに記憶されている
データの判定を行う。

【００６１】ＢＵＳＹ信号発生回路２０は、ＡＴＤ回路
３から入力される制御信号Ｔ０，ＤＥＬＡＹ回路５から
入力される制御信号ＳＡＬＳ，及びセンスアンプ制御パ
ルス選択回路２３とに基づき、この半導体記憶装置がシ
ステムにより使用中であるか否かを示す制御信号のＲＥ
ＡＤＹ／ＢＵＳＹ信号を外部ピンから出力する。

【００６２】このとき、半導体記憶装置は、ＲＥＡＤＹ
／ＢＵＳＹ信号が「Ｌ」レベルのときデータ読み出し中
のＢＵＳＹ状態（レーテンシー状態）であり、新たなア
クセスが出来ないことを示しており、ＲＥＡＤＹ／ＢＵ
ＳＹ信号が「Ｈ」レベルのときデータの読み出しが完了
したＲＥＡＤＹ状態（サイクル動作状態）であり、新た
なアクセスが行えることを示している。

【００６３】出力バッファ１４は、ページセレクタ１３
から入力されるデータ信号Ｄ0〜データ信号Ｄ7を、各々
出力端子Ｔ0，…，出力端子Ｔ7へ、制御信号ＲＥが入力
される毎に、制御信号ＲＥの「Ｈ」レベルの時点で出力
する。イネーブル回路２５は、例えば、インバータ２２
及びナンド回路２３から構成されており、ＣＥバッファ
２１の出力する信号から、制御信号ＣＳ及び制御信号Ｃ
ＥＢを各々出力する。

【００６４】ここで、制御信号ＣＥＢは、ＣＥバッファ
２１の出力する信号をインバータ２２により、信号レベ
ルを反転した信号であり、出力バッファ１４へ出力され
ている。出力バッファ１４は、例えば、この入力される
制御信号ＣＥＢが「Ｌ」レベルの場合にデータの出力状
態となり、「Ｈ」レベルの場合にハイインピーダンス状
態となる。

【００６５】また、制御信号ＣＳは、ナンド回路２３及
びインバータ２４により、センスアンプ制御回路１９の
出力する制御信号ＳＡＥＢと制御信号ＣＥＢとの否定的
論理積の演算の結果として、アドレスレジスタ１，ＤＥ
ＬＡＹ回路５及びロウデコーダ１０に出力されている。
すなわち、イネーブル回路２５は、制御信号ＳＡＥＢお
よび制御信号ＣＥＢのいずれか一方でも「Ｌ」レベルの
場合に、「Ｈ」レベルの制御信号ＣＳを出力する。これ
により、制御信号ＣＳは、チップセレクト信号ＣＥが
「Ｌ」レベルとなった後も、制御信号ＳＡＥＢが「Ｌ」
レベルの期間、すなわち、メモリセルアレイ９における
選択されたメモリセルトランジスタに記憶されているデ
ータを読み出し、このデータをラッチ回路７の第１また
は第２のラッチグループのいずれかへ記憶させている期
間、イネーブル状態で出力されている。

【００６６】アドレスレジスタ１においては、例えば、
制御信号ＣＳが「Ｈ」レベルの期間、入力されたアドレ
ス信号ＡＤ0〜アドレス信号ＡＤ23を記憶し、一方、制
御信号ＣＳが「Ｌ」レベルとなると、記憶されていたア
ドレス信号ＡＤ0〜アドレス信号ＡＤ23が消失する。Ｄ
ＥＬＡＹ回路５においては、例えば、制御信号ＣＳが
「Ｈ」レベルの期間、ＡＴＤ回路３から入力される制御
信号Ｔ０に基づき、制御信号ＳＡＬＦ及び制御信号ＳＡ
ＬＳを出力し、制御信号ＣＳが「Ｌ」レベルとなると、
制御信号ＳＡＬＦ及び制御信号ＳＡＬＳの出力が行われ
ない。

【００６７】ロウデコーダ１０においては、例えば、制
御信号ＣＳが「Ｈ」レベルの期間、入力されるロウアド
レスＡ０からロウアドレスＡ１４までの値に基づき、ワ
ード線ＷＤ0〜ワード線ＷＤ16383のいずれかを活性化
（「Ｌ」レベル）させ、制御信号ＣＳが「Ｌ」レベルと
なると、選択されていたワード線を非活性化して全ての
ワード線を「Ｈ」レベルとする。

【００６８】上述の構成により、制御信号ＣＳが入力さ
れるアドレスレジスタ１，ＤＥＬＡＹ回路５及びロウデ
コーダ１０は、ラッチ回路７にメモリセルアレイ９から
読み出されたデータがラッチ回路７に書き込まれている
期間に、チップイネーブル信号ＣＥが「Ｌ」レベルとな
り、半導体記憶装置がスタンバイ状態となった場合に
も、制御信号ＳＡＥＢが出力されている期間において、
制御信号ＣＳが「Ｈ」レベルに保持されるので、イネー
ブル状態（動作状態）が継続される。この結果、メモリ
セルアレイ９から読み出されたデータは、チップイネー
ブル信号ＣＥが「Ｌ」レベルとなり、半導体記憶装置が
スタンバイ状態となった場合においても、確実にラッチ
回路７に書き込まれる。

【００６９】次に、図１及び図２を参照して、一実施形
態による半導体記憶装置の動作を説明する。図２は、一
実施形態による半導体記憶装置の読み出し動作のサイク
ル動作期間における動作例を示すタイミングチャートで
ある。また、レーテンシー期間（バースト出力の開始ア
ドレスの設定期間）において、本発明の半導体記憶装置
は、設定されたバースト出力の開始アドレスから第１の
ラッチグループ及び第２のラッチグループの各々のラッ
チに、順次、センスアンプ回路８から出力されるアドレ
スのデータ信号ＤＴ0〜データ信号ＤＴ127をラッチす
る。

【００７０】そして、サイクル動作期間（データのバー
スト読み出しを行う期間）において、ラッチ回路７は、
制御信号ＳＡＬ０，制御信号ＳＡＬ１及び制御信号ＣＡ
０Ｂにより、第１のラッチグループ及び第２のラッチグ
ループにおける、何れか一方のラッチグループにラッチ
されているデータを出力しているとき、他方のラッチグ
ループにセンスアンプ回路８からのデータ信号ＤＴ0〜
データ信号ＤＴ127をラッチする動作行う。

【００７１】そして、一実施形態の半導体記憶装置は、
第１のラッチグループ及び第２のラッチグループにおい
て、ラッチパルス選択回路６及びラッチ制御回路１７の
制御により、順次、データを出力するラッチグループ
と、データをラッチするグループとを交互に交換しなが
ら、データのバースト読み出しを行う。これにより、外
部から制御信号ＲＥＢが入力される毎に、制御信号ＣＡ
０Ｂにより選択された、第１のラッチグループ及び第２
のラッチグループの何れかから、各ラッチ記憶されてい
るデータが順に出力される。

【００７２】時刻ｔ0において、データが読み出されて
いるラッチグループを第２のラッチグループとする。こ
のとき、制御信号ＣＡ０Ｂは「Ｈ」レベルであり、第２
のラッチグループの出力するデータを、ページセレクタ
１３へ出力する。また、ぺージセレクタ１３は、ページ
デコーダ１８の制御信号ＰＡＧＥ０〜制御信号ＰＡＧＥ
１５の「１０００００００００００００００」に基づ
き、例えば、ラッチ出力セレクタ１６から入力される最
後のデータ信号ＤＬ15を出力バッファ１４を介し、出力
端子Ｔ0へ出力している。他の出力端子Ｔ1〜出力端子Ｔ
7においても同様に対応したデータ信号ＤＬ16〜データ
信号ＤＬ127のいずれかが出力される。

【００７３】そして、カウンタ回路２Ｄは、制御信号Ｒ
ＥＢが入力される毎に、ＲＥバッファ１５から出力され
る信号ＲＥを計数しており、「１６」を計数した後、す
なわち、ページアドレス信号ＰＡ0〜ページアドレス信
号ＰＡ3が「１１１１」から「００００」にカウントア
ップするとき、カウントアップ信号ＣＲを「Ｌ」レベル
のパルスで出力する。これにより、ＡＴＤ回路３は、カ
ウントアップ信号ＣＲのパルスの立ち下がりにより、制
御信号Ｔ０を「Ｌ」レベルのパルスで出力する。

【００７４】そして、ＤＥＬＡＹ回路５は、制御信号Ｔ
０のパルスの立ち下がりに対応して、制御信号Ｔ１を
「Ｌ」レベルのパルスで出力する。これにより、センス
アンプ制御回路１９は、ＤＥＬＡＹ回路５から出力され
る制御信号Ｔ１の立ち下がりにより、制御信号ＳＡＥＢ
を「Ｌ」レベルとし、センスアンプ回路８を活性化す
る。

【００７５】そして、カウンタ回路２Ｕは、カウントア
ップ信号ＣＲが入力されることにより、計数動作を行
い、計数値をカラムアドレスＣＡ0〜カラムアドレスＣ
Ａ４及びロウアドレス信号ＲＡ0〜ロウアドレス信号Ｒ
Ａ4として出力する。このとき、ロウデコーダ１０は、
ロウアドレス信号ＲＡ0〜ロウアドレス信号ＲＡ１４の
値に基づき、いずれかのワード線を活性化する。

【００７６】また、Ｙセレクタ１２は、カラムデコーダ
１１からのカラムアドレス信号ＣＡ0〜カラムアドレス
信号ＣＡ4の数値に基づき、上記活性化されたワード線
がゲートに接続されたメモリセルトランジスタのデータ
を、信号ＹＤ0〜信号ＹＤ127としてセンスアンプ回路８
へ出力する。

【００７７】次に、時刻ｔ00において、ラッチ制御回路
１７は、カウンタ回路２Ｕが入力されるカウントアップ
信号ＣＲにより計数動作を行うことにより、カラムアド
レス信号ＣＡ0が「Ｌ」レベルから「Ｈ」レベルに変更
されるため、制御信号ＣＡ0Ｔを「Ｌ」レベルから
「Ｈ」レベルに変更し、制御信号ＣＡ０Ｂを「Ｈ」レベ
ルから「Ｌ」レベルに変更する。これにより、ラッチ出
力セレクタ１６は、第２のラッチグループの各ラッチの
出力に代え、第１のラッチグループの各ラッチの出力を
ページセレクタ１３へ出力する。

【００７８】次に、時刻ｔ1〜時刻ｔ13において、カウ
ンタ回路２Ｄは、制御信号ＲＥが入力される毎に、この
制御信号ＲＥの立ち下がりにより、計数動作を行い、こ
の計数値をページアドレス信号ＰＡ0〜ページアドレス
信号ＰＡ3として出力する。また、ページセレクタ１３
は、順次、第１のラッチグループにおいて、ページデコ
ーダ１８の出力する制御信号ＰＡＧＥ0〜制御信号ＰＡ
ＧＥ15に対応したラッチに記憶されているデータを出力
バッファ１４を介して、出力端子Ｔ0〜出力端子Ｔ7へ出
力する。

【００７９】次に、時刻ｔ133において、ＤＥＬＡＹ回
路５は、入力される制御信号Ｔ０を遅延させて、制御信
号ＳＡＬＦ及び制御信号ＳＡＬＳを出力する。このＤＥ
ＬＡＹ回路５が遅延させる時間Ｔｄは、制御信号Ｔ１の
立ち下がり（すなわち、制御信号Ｔ０の立ち下がりに同
期して）から、センスアンプ回路８の出力するデータが
安定した出力となる時間までの時間で規定される。

【００８０】このとき、制御信号ＳＡＬＦ及び制御信号
ＳＡＬＳの波形の立ち上がりは、ラッチ回路７にデータ
信号ＤＴ0〜データ信号ＤＴ127を正確にラッチさせるた
め、制御信号ＳＡＥＢの立ち上がりより早いタイミング
に行われる必要がある。このため、センスアンプ制御回
路１９は、入力される制御信号ＳＡＬＦ及び制御信号Ｓ
ＡＬＳの立ち下がりに基づき、制御回路ＳＡＥＢを
「Ｌ」レベルから「Ｈ」レベルに遷移させる。

【００８１】次に、時刻ｔ135において、ラッチパルス
選択回路６は、第２のラッチグループにセンスアンプ回
路８の出力する信号ＤＴのデータをラッチするために、
ラッチ信号ＳＡＬ１をラッチ回路１６へ出力する。これ
により、センスアンプ回路８から出力されているデータ
信号ＤＴ0〜データ信号ＤＴ127の各々は、第２のラッチ
グループの各々の対応するラッチへラッチ（記憶）され
る。

【００８２】そして、センスアンプ制御回路１９は、制
御信号Ｔ０のパルスの立ち上がりに基づき、ＤＥＬＡＹ
回路５の出力する制御信号ＳＡＬＳ（または制御信号Ｓ
ＡＬＦ）のパルスの立ち下がりにより、制御信号ＳＡＥ
Ｂを「Ｌ」レベルから「Ｈ」レベルへと遷移させる。

【００８３】次に、時刻ｔ14〜時刻ｔ16において、カウ
ンタ回路２Ｄは、制御信号ＲＥＢが入力される毎に計数
動作を行い、この計数値をページアドレス信号ＰＡ0〜
ページアドレス信号ＰＡ3として出力する。また、ペー
ジセレクタ１３は、順次、第１のラッチグループにおい
て、ページデコーダ１８の出力する制御信号ＰＡＧＥ0
〜制御信号ＰＡＧＥ15に対応した、第１のラッチグルー
プの各ラッチに記憶されているデータを、出力バッファ
１４を介して、出力端子Ｔ0〜出力端子Ｔ7へ出力する。

【００８４】次に、時刻ｔ66において、データが読み出
されているラッチグループは、第１のラッチグループで
あり、制御信号ＣＡ０Ｂは「Ｌ」レベルであり、第１の
ラッチグループの各ラッチの出力するデータを、ページ
セレクタ１３へ出力する。また、ぺージセレクタ１３
は、ページデコーダ１８の制御信号ＰＡＧＥ０〜制御信
号ＰＡＧＥ１５の「１００００００００００００００
０」に基づき、例えば、ラッチ出力セレクタ１６から入
力される最後のデータ信号ＤＬ15を出力バッファ１４を
介し、出力端子Ｔ0へ出力している。さらに、他の出力
端子Ｔ1〜出力端子Ｔ7においても同様に対応したデータ
信号ＤＬが出力される。

【００８５】そして、ＡＴＤ回路３は、カウントアップ
信号ＣＲのパルスの立ち下がりに同期して、制御信号Ｔ
０を「Ｌ」レベルのパルスで出力する。また、ＤＥＬＡ
Ｙ回路５は、制御信号Ｔ０のパルスの立ち下がりに同期
して、制御信号Ｔ１を「Ｌ」レベルで出力する。

【００８６】これにより、センスアンプ制御回路１９
は、ＤＥＬＡＹ回路５から出力される「Ｌ」レベルのパ
ルスの制御信号Ｔ１の立ち下がり同期して、制御信号Ｓ
ＡＥＢを「Ｌ」レベルとし、センスアンプ回路８を活性
化する。そして、カウンタ回路２Ｕは、カウントアップ
信号ＣＲが入力されることにより、計数動作を行い、計
数値をカラムアドレスＣＡ0〜カラムアドレスＣＡ４及
びロウアドレス信号ＲＡ0〜ロウアドレス信号ＲＡ4とし
て出力する。

【００８７】そして、ラッチ制御回路１７は、カウンタ
回路２Ｕが計数動作を行うことで、カラムアドレス信号
ＣＡ0が「Ｈ」レベルから「Ｌ」レベルに変更されるこ
とにより、信号ＣＡ0Ｔを「Ｈ」レベルから「Ｌ」レベ
ルに変更し、制御信号ＣＡ０Ｂを「Ｌ」レベルから
「Ｈ」レベルに変更する。これにより、ラッチ出力セレ
クタ１６は、第１のラッチグループの各ラッチの出力に
代えて、第２のラッチグループの各ラッチの出力をペー
ジセレクタ１３へ出力する。

【００８８】このとき、ロウデコーダ１０は、ロウアド
レス信号ＲＡ0〜ロウアドレス信号ＲＡ１４の値に基づ
き、いずれかのワード線を活性化する。また、Ｙセレク
タ１２は、カラムデコーダ１１からのカラムアドレス信
号ＣＡ0〜カラムアドレス信号ＣＡ4の数値に基づき、上
記活性化されたワード線がゲートに接続されたメモリセ
ルトランジスタのデータを、信号ＹＤ0〜信号ＹＤ127と
してセンスアンプ回路８へ出力する。

【００８９】次に、時刻ｔ１７〜時刻ｔ22において、カ
ウンタ回路２Ｄは、制御信号ＲＥＢが入力される毎に計
数動作を行い、この計数値をページアドレス信号ＰＡ0
〜ページアドレス信号ＰＡ3として出力する。また、ペ
ージセレクタ１３は、順次、第２のラッチグループにお
いて、ページデコーダ１８の出力する制御信号ＰＡＧＥ
0〜制御信号ＰＡＧＥ15に対応した、第２のラッチグル
ープの各ラッチに記憶されているデータを、出力バッフ
ァ１４を介して、出力端子Ｔ0〜出力端子Ｔ7へ出力す
る。サイクル動作において、本願発明の半導体記憶装置
は、上述した処理を制御信号ＲＥＢが入力される毎に繰
り返す。

【００９０】次に、図１及び図３を用いて、イネーブル
回路２５の動作を説明する。図３は、イネーブル回路２
５の動作例を示すタイミングチャートである。チップイ
ネーブル信号ＣＥが「Ｈ」レベルで、ラッチ回路７にお
いて、第２のラッチグループのデータが読み出され、第
１のラッチグループにデータが書き込まれる（ラッチ）
状態とする。

【００９１】時刻ｔ50において、第２のラッチグループ
の最後のラッチのデータが読み出しが終了する。このと
き、すでに、第１のラッチグループには、センスアンプ
回路８から出力された次に読み出されるデータが、ラッ
チパルス選択回路６から出力された制御信号ＳＡＬ０の
パルスによりラッチされている。

【００９２】そして、カウンタ回路２Ｄは、入力される
制御信号ＲＥのパルスの立ち下がりにより計数動作を行
い、カウントアップすることによりカウントアップ信号
ＣＲをパルスとして出力する。これにより、ＡＴＤ回路
３は、カウントアップ信号ＣＲの入力により、制御信号
Ｔ０を出力する。

【００９３】そして、図２のタイミングチャートで説明
したように、センスアンプ制御回路１９は、制御信号Ｔ
０に基づき、制御信号ＳＡＥＢを「Ｈ」レベルから
「Ｌ」レベルへ遷移させ、センスアンプ回路８を活性化
する。これにより、センスアンプ回路８は、ロウデコー
ダ１０により活性化されたワード線にゲートが接続され
たメモリセルトランジスタのデータを、Ｙセレクタ１２
を介して入力し、記憶されているデータの判定を行い、
データ信号ＤＴ0〜データ信号ＤＴ127として出力する。
また、カウンタ回路２Ｕは、例えば、カウントアップ信
号ＣＲが入力されることにより計数動作を行い、出力す
るカラムアドレス信号ＣＡ0を「Ｌ」レベルから「Ｈ」
レベルへ遷移させる。この結果、ラッチ制御回路１７
は、制御信号ＣＡ０Ｂを「Ｈ」レベルから「Ｌ」レベル
へ変更し、制御信号ＣＡ０Ｔを「Ｌ」レベルから「Ｈ」
レベルへ変更する。

【００９４】そして、ラッチ制御回路１７は、カラムア
ドレス信号ＣＡ0が「Ｌ」レベルから「Ｈ」レベルへ遷
移されることにより、制御信号ＣＡ０Ｂを「Ｈ」レベル
から「Ｌ」レベルへ遷移させ、ラッチ回路７における第
１のラッチグループの各々のラッチからのデータ信号Ｄ
ＴＢ0〜データ信号ＤＴＢ127をページセレクタ１３へ出
力させる。これにより、第２のラッチグループは、メモ
リセルアレイ９から読み出され、センスアンプ回路８に
よりデータ判定が行われたデータをラッチ可能な状態と
なる。

【００９５】次に、時刻ｔ51において、半導体記憶装置
をスタンバイ状態とするため、図示しないＣＰＵ（中央
処理装置）等により、チップイネーブル信号ＣＥが
「Ｈ」レベルから「Ｌ」レベルへ遷移される。これによ
り、イネーブル回路２５は、ＣＥバッファ２１からの入
力信号が「Ｈ」レベルから「Ｈ」レベルに変化するが、
この時点において制御信号ＳＡＥＢが「Ｌ」レベルのた
め、制御信号ＣＳを継続して「Ｈ」レベルで出力する。

【００９６】この結果、アドレスレジスタ１，ロウデコ
ーダ１０及びＤＥＬＡＹ回路５は、制御信号ＣＳが
「Ｈ」レベルのため、動作状態が継続されるので、メモ
リセルアレイ９の選択されたメモリセルトランジスタか
らのデータの読み出しも、同様に継続して行われる。し
かしながら、出力バッファ１４は、チップイネーブル信
号ＣＥが「Ｈ」レベルから「Ｌ」レベルへ遷移したと
き、出力をハイインピーダンス状態とする必要がある。

【００９７】このため、出力バッファ１４には制御信号
ＣＥＢが入力されている。このイネーブル回路２５は、
制御信号ＣＥＢを、チップイネーブル信号ＣＥに対応し
て変化させるため、すなわち、チップイネーブル信号Ｃ
Ｅが「Ｈ」レベルのとき、制御信号ＣＥＢを「Ｌ」レベ
ルで出力し、チップイネーブル信号ＣＥが「Ｌ」レベル
のとき、制御信号ＣＥＢを「Ｈ」レベルで出力する。

【００９８】ここで、出力バッファ１４は、制御信号Ｃ
ＥＢが「Ｌ」レベルのとき、動作状態で制御信号ＲＥの
入力に連動して、データの出力が行える状態にあり、一
方、制御信号ＣＥＢが「Ｈ」レベルのとき、スタンバイ
状態となり、各出力端子ＴＯ0〜出力端子ＴＯ7をハイイ
ンピーダンス状態とする。すなわち、半導体記憶装置を
スタンバイ状態とするのは、他の半導体装置がデータバ
スを使用するため、データの衝突を避けるために、出力
端子ＴＯ0〜出力端子ＴＯ7をハイインピーダンス状態と
する必要があるためである。

【００９９】次に、時刻ｔ52において、ＤＥＬＡＹ回路
５は、時刻ｔ50における制御信号ＴＯの「Ｌ」レベルの
パルスを遅延させ、「Ｌ」レベルのパルスの制御信号Ｓ
ＡＬＦ及び制御信号ＳＡＬＳを出力する。これにより、
制御信号ＳＡＬ１のパルスは、立ち上がる（「Ｌ」レベ
ルから「Ｈ」レベルへ遷移する）。次に、時刻ｔ53にお
いて、ＤＥＬＡＹ回路５は、制御信号ＳＡＬＦ及び制御
信号ＳＡＬＳを「Ｌ」レベルから「Ｈ」レベルへ遷移さ
せる。これにより、制御信号ＳＡＬ１のパルスは、立ち
下がる（「Ｈ」レベルから「Ｌ」レベルへ遷移する）。

【０１００】これにより、センスアンプ回路８から出力
されているデータ信号ＤＴ0〜データ信号ＤＴ127は、ラ
ッチ回路７の第２のラッチグループの対応する各ラッチ
に、制御信号ＳＡＬ１のパルスの立ち下がりによりラッ
チされる。そして、時刻ｔ54において、センスアンプ制
御回路１９は、制御信号ＳＡＬＦ及び制御信号ＳＡＬＳ
のパルスの立ち上がりにより、制御信号ＳＡＥＢを
「Ｌ」レベルから「Ｈ」レベルに遷移させる。

【０１０１】そして、ラッチ回路７は、非活性化し、デ
ータ信号ＤＴ0〜データ信号ＤＴ127の出力を停止する。
また、イネーブル回路２５は、制御信号ＣＳを、「Ｈ」
レベルから「Ｌ」レベルへ遷移させる。これにより、ア
ドレスレジスタ１，ＤＥＬＡＹ回路５及びロウデコーダ
１０は、制御信号ＣＳが「Ｌ」レベルとなることによ
り、動作状態からスタンバイ状態に移行する。

【０１０２】そして、時刻ｔ55において、チップイネー
ブル信号ＣＥが「Ｌ」レベルから「Ｈ」レベルに変更さ
れることにより、イネーブル回路２５は、制御信号ＣＳ
を「Ｌ」レベルから「Ｈ」レベルへ遷移させ、制御信号
ＣＥＢを「Ｈ」レベルから「Ｌ」レベルに遷移させる。
これにより、アドレスレジスタ１，ＤＥＬＡＹ回路５，
ロウデコーダ１０及び出力バッファ１４は、スタンバイ
状態から動作状態に移行する。

【０１０３】上述したように、メモリセルアレイ９の選
択されたメモリセルトランジスタからデータを読み出し
ているとき、チップイネーブル信号ＣＥが「Ｌ」レベル
となり、半導体記憶装置がスタンバイ状態に移行する場
合、イネーブル回路２５は、このメモリセルアレイ９の
メモリセルトランジスタから読み出されたデータを、ラ
ッチ回路７の第１または第２のラッチグループの何れか
にラッチするまで、メモリセルアレイ９からの読み出し
処理に必要な構成、アドレスレジスタ１，ＤＥＬＡＹ回
路５及びロウデコーダ１０に対する制御信号ＣＳを
「Ｈ」レベルで継続して出力する。

【０１０４】これにより、アドレスレジスタ１，ＤＥＬ
ＡＹ回路５及びロウデコーダ１０は、第１または第２の
ラッチグループの何れかにラッチするまで動作状態にあ
る。この結果、メモリセルアレイ９から読み出されたデ
ータは、第１または第２のラッチグループの何れかにお
いて、ラッチパルス選択回路６によりラッチ状態に指定
されているラッチグループの各ラッチにラッチ（記憶）
される。

【０１０５】すなわち、図４に示すように、例えば、カ
ウンタ回路２Ｄがページアドレス信号ＰＡ0〜ページア
ドレス信号ＰＡ3が「１１００」のとき、すなわち、出
力端子ＴＯ0においてデータ信号ＤＬ11が出力された
後、チップイネーブル信号ＣＥが「Ｌ」レベルとなった
とする。このとき、制御信号ＣＡ０Ｂが「Ｌ」レベルで
あり、ラッチ回路７における第１のラッチグループがデ
ータの出力状態となっており、制御信号ＣＡ０Ｔが
「Ｈ」レベルであり、第２のラッチグループにデータが
ラッチされる状態となっている。

【０１０６】図４は、メモリセルアレイ９から読み出さ
れたデータがラッチ回路７へ書き込まれるときに、チッ
プイネーブル信号ＣＥが「Ｌ」レベルとなったときの、
イネーブル回路２５の動作を説明する図である。また、
一実施形態による半導体記憶装置において、チップイネ
ーブル信号ＣＥが「Ｈ」レベルであるときの読み出し動
作は、図７の従来例の読み出し動作と同様である。

【０１０７】時刻ｔ100において（１２番目のバイトが
出力されたとき）、チップイネーブル信号ＣＥが「Ｌ」
レベルとなり、半導体記憶装置がスタンバイ状態になっ
ても、制御信号ＣＳがイネーブル回路２５から「Ｈ」レ
ベルのままで継続して出力されるため、ワード線及び制
御信号ＳＡＥＢは、動作状態のまま、継続してセンスア
ンプ制御回路１９からデータ信号ＤＴ0〜データ信号Ｄ
Ｔ127が出力される。図４においては、出力端子ＴＯ0〜
出力端子ＴＯ7から、順次、第１のタッチグループ（０
番バイトから１５番バイトまで）のデータが出力される
状態を示している。このとき、イネーブル回路２５は、
制御信号ＣＥＢを「Ｌ」レベルから「Ｈ」レベルとす
る。この結果、出力端子ＴＯ0〜出力端子ＴＯ7は、ハイ
インピーダンス状態となり、データ信号の出力を停止す
る。

【０１０８】次に、時刻ｔ101において、ラッチパルス
選択回路６からの制御信号ＳＡＬ１（ラッチ信号）によ
り、センスアンプ回路８から出力されているデータ信号
ＤＴ0〜データ信号ＤＴ127（すなわち、次に出力される
１６番バイト〜３１番バイト）を、第２のラッチグルー
プの各ラッチにラッチさせる。

【０１０９】そして、時刻ｔ102において、制御信号Ｓ
ＡＥＢが「Ｌ」レベルから「Ｈ」レベルに遷移され、こ
れにより、制御信号ＣＳが「Ｈ」レベルから「Ｌ」レベ
ルとなり、アドレスレジスタ１，ＤＥＬＡＹ回路５及び
ロウデコーダ１０がスタンバイ状態となり、半導体記憶
装置は完全なスタンバイ状態に移行する。

【０１１０】時刻ｔ103において、チップイネーブル信
号ＣＥが「Ｈ」レベルとなり、半導体記憶装置は、スタ
ンバイ状態から動作状態に移行し、制御信号ＲＥが入力
されることにより、データ出力を再度開始される。そし
て、時刻ｔ104において、第１のラッチグループにおけ
る１６ページ目のデータが出力された後、第１のラッチ
グループがデータのラッチ状態となり、第２のラッチグ
ループがデータの出力状態となる。このとき、制御信号
ＲＥが入力される毎に、第２のラッチグループの各々の
ラッチからは、時刻ｔ101においてラッチされたデータ
（データ信号ＤＴＢ0〜データ信号ＤＴＢ127）が順次出
力される。

【０１１１】すなわち、本願発明の半導体記憶装置は、
（Ａ）領域において、チップイネーブル信号ＣＥが
「Ｌ」レベルとなっても、すぐにスタンバイ状態とせず
に、センスアンプ回路８の読み出したデータ信号ＤＴ0
〜データ信号ＤＴ127がラッチ回路７にラッチされるま
で動作状態（アクティブ状態）としている。また、本願
発明の半導体記憶装置は、（Ｂ）領域において、センス
アンプ回路８の読み出したデータ信号ＤＴ0〜データ信
号ＤＴ127が、ラッチ回路７に正常にラッチされた後、
ラッチ回路７以外の回路をスタンバイ状態に移行させ
る。

【０１１２】上述したように、本発明の半導体記憶装置
によれば、チップイネーブル信号ＣＥが「Ｌ」レベルと
なり、半導体記憶装置がスタンバイ状態となった場合に
も、制御信号ＳＡＥＢが出力されている期間において、
制御信号ＣＳが「Ｈ」レベルに継続して保持されるの
で、メモリセルアレイ９のメモリセルトランジスタから
のデータの読み出しに必要な回路（アドレスレジスタ
１，ＤＥＬＡＹ回路５及びロウデコーダ１０等）のアク
ティブ状態（動作状態）が継続され、メモリセルアレイ
９から読み出されたデータを、確実に、データのラッチ
状態となっているラッチグループ（ラッチ回路７におけ
る第１のラッチグループまたは第２のラッチグループ）
に書き込むことが可能である。

【０１１３】本発明の半導体記憶装置によれば、レーテ
ンシー（ＢＵＳＹ）期間において、第１のラッチグルー
プと第２のラッチグループとにデータの読み出し処理を
終了させておくため、例えば第１のラッチグループが
「１」ｂｙｔｅ目からではなく、最終ｂｙｔｅ目から読
み出すようなアドレスの値におけるランダムアクセスに
おいても、第２のラッチグループに記憶された「１６」
ｂｙｔｅ〜「３１」ｂｙｔｅのデータを、出力端子から
出力させる時間があるので、十分に次の「３２」ｂｙｔ
ｅ〜「４７」ｂｙｔｅのデータを第１のラッチグループ
へ読み出す、センスアンプ回路８におけるセンスアンプ
のデータの判定時間を確保する事ができ、連続的なデー
タの出力が行え、アクセスタイムを向上させることが可
能となる。

【０１１４】また、上述した半導体記憶装置は、ラッチ
回路７のラッチを第１のラッチグループと第２のラッチ
グループとに分けて（または独立に）設けて、交互に記
憶されているデータを出力端子から出力する構成とした
ため、一方のラッチグループに記憶されているデータを
読み出しているとき、他方のラッチグループへセンスア
ンプ回路８から次のデータを記憶させるため、センスア
ンプのデータの判定時間を確保する事ができ、メモリセ
ルアレイ９からのデジット線をセレクタ回路１２で選択
してセンスアンプ回路８へ情報電流を供給する構成が可
能となり、メモリセルトランジスタからデジット線へ読
み出されるデータの判定を行うセンスアンプの数を減少
させることができる。これにより、上述した半導体記憶
装置は、減少された数のセンスアンプの形成面積の分、
チップ面積を縮小でき、製造コストを削減することがで
きる。

【０１１５】さらに、上述した半導体記憶装置は、セン
スアンプの数を減少させたため、センスアンプを駆動さ
せるための駆動電流を減少させて、消費電力を低下させ
ることがることができ、また、センスアンプの駆動時間
をラッチ回路７へデータを記憶させる時間に限定したた
め、消費電力を低下させることができる。これにより、
上述した半導体記憶装置は、消費電力を大幅に低下させ
ることが可能となり、携帯情報機器に使用した場合、携
帯情報機器の稼働時間を延ばすことが可能となる。

【０１１６】加えて、上述した半導体記憶装置は、Ｂｕ
ｓｙ期間中に、ラッチ回路７のへ第１のラッチグループ
と第２のラッチグループとの双方が、データの読み取り
を完了したことを検出し、データの読み取りが完了した
ことを検出した場合、外部回路または外部装置に対して
信号ＢＵＳＹを出力するため、外部回路または外部装置
がランダムアクセスの時間を半導体記憶装置のアクセス
タイムに応じて変更が可能、例えば、短縮することがで
きる。

【０１１７】上述の説明では、マスクＲＯＭにより構成
を説明してきたが、本発明はマスクＲＯＭに限らず、Ｅ
ＰＲＯＭ（プログラマブルＲＯＭ）、ＥＥＰＲＯＭ（電
気的消去可能プログラマブルＲＯＭ）、フラッシュメモ
リ等に対して、高速読みだし、省電力を目的として応用
することが可能である。

【０１１８】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。

【０１１９】

【発明の効果】上述したように、本発明の半導体記憶装
置によれば、チップイネーブル信号ＣＥが「Ｌ」レベル
（スタンバイ状態）となり、半導体記憶装置がスタンバ
イ状態となった場合にも、制御信号ＳＡＥＢが出力され
ている期間において、イネーブル信号（制御信号ＣＳ）
が「Ｈ」レベルに継続して保持されるので、メモりセル
アレイからのデータの読み出しに必要な回路のアクティ
ブ状態（動作状態）が継続され、メモリセルアレイ（メ
モリセルアレイ９）から読み出されたデータを、確実
に、データのラッチ状態となっているラッチグループ
（ラッチ回路７における第１のラッチグループまたは第
２のラッチグループ）に書き込むことが可能である。

【０１２０】また、本発明の半導体記憶装置によれば、
レーテンシー（ＢＵＳＹ）期間において、第１のラッチ
グループと第２のラッチグループとにデータの読み出し
処理を終了させておくため、例えば第１のラッチグルー
プが「１」ｂｙｔｅ目からではなく、最終ｂｙｔｅ目か
ら読み出すようなアドレスの値におけるランダムアクセ
スにおいても、第２のラッチグループに記憶された「１
６」ｂｙｔｅ〜「３１」ｂｙｔｅのデータを、出力端子
から出力させる時間があるので、十分に次の「３２」ｂ
ｙｔｅ〜「４７」ｂｙｔｅのデータを第１のラッチグル
ープへ読み出す、センスアンプ回路８におけるセンスア
ンプのデータの判定時間を確保する事ができ、連続的な
データの出力が行え、アクセスタイムを向上させること
が可能となる。

【０１２１】さらに、本発明の半導体記憶装置によれ
ば、第１のラッチグループと第２のラッチグループとが
設けられているため、交互に記憶されているデータを出
力端子から出力する構成としたため、一方のラッチグル
ープに記憶されているデータを読み出しているとき、他
方のラッチグループへセンスアンプから次のデータを記
憶させるため、センスアンプのデータの判定時間を確保
する事ができ、メモリセルへ接続されるデジット線を複
数のグループに分割し、そのグループの１つをセレクタ
回路により選択してセンスアンプへ接続し、センスアン
プへ情報電流を供給する構成が可能となり、全デジット
線にセンスアンプを設けた構成に比べて、メモリセルト
ランジスタからデジット線へ読み出されるデータの判定
を行うセンスアンプの数を減少させることができ、ま
た、センスアンプの数を減らして、任意のアドレスから
バースト読み出し出来る構成としても、センスアンプに
おけるデータの判定時間が確保されているため、ラッチ
の切り替わりでデータの出力レートが遅くなることなく
データの読み出しが行える。これにより、上述した半導
体記憶装置は、減少された数のセンスアンプの形成面積
の分、チップ面積を縮小でき、製造コストを削減するこ
とができる。

【０１２２】加えて、本発明の半導体記憶装置によれ
ば、センスアンプの数を減少させたため、センスアンプ
を駆動させるための駆動電流を減少させて、消費電力を
低下させることがることができ、また、第１のラッチグ
ループまたは第２のラッチグループの何れかにデータを
記憶させるときのみに、センスアンプを駆動時間を限定
したため、消費電力を低下させることができる。すなわ
ち、従来例では、センスアンプからシフトレジスタに転
送するまでは、センスアンプ側が判定したデータを保持
しておく必要があり、この判定したデータの転送時期が
２バイト前のデータが出力し終わった時点であるため、
センスアンプは非活性となる期間がない。

【０１２３】一方、本発明の半導体記憶装置によれば、
第１のラッチグループまたは第２のラッチグループの２
つのラッチグループを設けたため、一方のラッチグルー
プからデータの読み出しが行われているとき、センスア
ンプにおけるセンス（データ判定）の動作が終了した時
点で、センスアンプから判定された結果が他方のラッチ
グループへ転送され、必ずセンスアンプからいずれか一
方のラッチグループへのデータ転送が行えるので、セン
スアンプがデータを保持する必要がなく、データ転送後
にセンスアンプが非活性状態へ移行することができる。
従って、上述した半導体記憶装置は、センスアンプの数
を削減し、かつセンスアンプに非活性期間を設けたた
め、消費電力を大幅に低下させることが可能となり、携
帯情報機器に使用した場合、携帯情報機器の稼働時間を
従来例に比較して延ばすことが可能となる。

【０１２４】また、さらに、本発明の半導体記憶装置に
よれば、ＢＵＳＹ期間中に、第１のラッチグループと第
２のラッチグループとの双方が、データの読み取りを完
了したことを検出し、データの読み取りが完了したこと
を検出した場合、外部回路または外部装置に対して信号
ＢＵＳＹを出力するため、外部回路または外部装置がラ
ンダムアクセスの時間を半導体記憶装置のアクセスタイ
ムに応じて変更が可能、例えば、短縮することが可能と
なる。

【図面の簡単な説明】

【図１】本発明の一実施形態による半導体記憶装置の
構成を示すブロック図である。

【図２】本発明の一実施形態による半導体記憶装置の
読み出し動作のサイクル動作期間における動作例を示す
タイミングチャートである。

【図３】図１におけるイネーブル回路２５の読み出し
の動作例を示すタイミングチャートである。

【図４】メモリセルアレイ９から読み出されたデータ
がラッチ回路７へ書き込まれるときに、チップイネーブ
ル信号ＣＥが「Ｌ」レベルとなったときの、イネーブル
回路２５の動作を説明する図である。

【図５】従来例による半導体記憶装置の読み出し動作
の概要を示す図である。

【図６】従来例による半導体記憶装置の読み出し動作
の概要を示す図である。

【図７】従来例による半導体記憶装置の読み出し動作
の概要を示す図である。

【図８】従来例による半導体記憶装置の読み出し動作
の概要を示す図である。

【符号の説明】

１アドレスレジスタ２Ｄ，２Ｕカウンタ回路３ＡＴＤ回路４ＷＥバッファ５ＤＥＬＡＹ回路６ラッチパルス選択回路７ラッチ回路８センスアンプ回路９メモリセルアレイ１０ロウデコーダ１１カラムデコーダ１２Ｙセレクタ１３ページセレクタ１４出力バッファ１５ＲＥバッファ１６ラッチ出力セレクタ１７ラッチ制御回路１８ページデコーダ１９センスアンプ制御回路２０ＢＵＳＹ信号発生回路２１ＣＥバッファ２２インバータ２３ナンド回路２５イネーブル回路

Claims

【特許請求の範囲】

【請求項１】カラムアドレスとロウアドレスとにより
選択されるメモリセルが複数配置されたメモリセルアレ
イと、チップイネーブル信号が入力されているとき、メモリセ
ルの読出動作を行うイネーブル信号を出力し、チップイ
ネーブル信号が入力されないとき、メモリセルの読出動
作を停止するスタンバイ信号を出力するイネーブル制御
回路と、前記ロウアドレスにより選択された複数のメモリセルが
各々接続されたビットラインから、前記カラムアドレス
に基づき、所定の数のビットラインで構成されるグルー
プを選択するビットライン選択回路と、選択された前記グループの複数のビットラインを介して
入力される、メモリセルからの出力信号を、各々このビ
ットラインに対応して判定するセンスアンプから構成さ
れ、判定結果として各々のビットライン毎のデータを出
力するセンスアンプ部と、共通に接続された、このセンスアンプ部から出力される
ビットライン毎の前記データを記憶する第１のラッチグ
ループ及び第２のラッチグループと、交互に、前記第１のラッチグループまたは前記第２のラ
ッチグループの、いずれか一方にセンスアンプからのデ
ータを記憶させ、他方に記憶されているデータの読み出
させる処理を制御するラッチ選択回路とを具備し、前記チップイネーブル信号が入力されなくなった場合、
前記イネーブル制御回路が、センスアンプからのデータ
をラッチに記憶させるための期間、前記スタンバイ信号
を出力せずに、前記イネーブル信号を継続して出力する
ことを特徴とする半導体記憶装置。
【請求項２】前記メモリセルからのデータの読み出し
を行うときに、前記センスアンプを駆動状態とするセン
スアンプ駆動信号を出力するセンスアンプ制御手段を具
備することを特徴とする請求項１記載の半導体記憶装
置。
【請求項３】前記イネーブル制御回路が、前記チップ
イネーブル信号が入力されなくなった場合に、前記セン
スアンプ駆動信号の出力されている期間、前記イネーブ
ル信号を出力することを特徴とする請求項１または請求
項２記載の半導体記憶装置。
【請求項４】イネーブル制御回路が、チップイネーブ
ル信号の入力されているとき、メモリセルの読出動作を
行うイネーブル信号を出力し、チップイネーブル信号が
入力されないとき、メモリセルの読出動作を停止するス
タンバイ信号を出力する第１の過程と、カラムアドレスとロウアドレスとにより選択されるメモ
リセルが複数配置されたメモリセルアレイから、前記ロ
ウアドレスにより複数の前記メモリセルを選択する第２
の過程と、ビットライン選択回路が、選択された前記複数のメモリ
セルが各々接続されたビットラインから、前記カラムア
ドレスに基づき、所定の数のビットラインから構成され
るグループを選択する第３の過程と、センスアンプ部が、選択された前記グループの複数のビ
ットラインを介して入力される、メモリセルからの出力
信号を、各々このビットラインに対応するセンスアンプ
により判定し、判定結果として各々のビットライン毎の
データを出力する第４の過程と、前記センスアンプ部に共通に接続された第１のラッチま
たは第２のラッチの何れかが、このセンスアンプ部から
出力されるビットライン毎の前記データを記憶する第５
の過程と、ラッチ選択回路が、前記第１のラッチのデータまたは前
記第２のラッチのデータの何れを出力するかを選択し、
選択されたラッチのデータを読み出しデータとして出力
する第６の過程とを有し、前記チップイネーブル信号が入力されなくなった場合、
前記イネーブル制御回路が、センスアンプからのデータ
をラッチに記憶させるための期間、前記スタンバイ信号
を出力せずに、前記イネーブル信号を継続して出力する
ことを特徴とする半導体記憶装置からのデータ読み出し
方法。
【請求項５】前記メモリセルからのデータの読み出し
を行うときに、前記センスアンプを駆動状態とするセン
スアンプ駆動信号を出力するセンスアンプ制御手段を具
備することを特徴とする請求項４記載の半導体記憶装置
からのデータ読み出し方法。
【請求項６】前記イネーブル制御回路が、前記チップ
イネーブル信号が入力されなくなった場合に、前記セン
スアンプ駆動信号の出力されている期間、前記イネーブ
ル信号を出力することを特徴とする請求項４または請求
項５記載の半導体記憶装置からのデータ読み出し方法。