JPH0757459A - 半導体メモリ - Google Patents

半導体メモリ

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Publication number
JPH0757459A
JPH0757459A JP5198404A JP19840493A JPH0757459A JP H0757459 A JPH0757459 A JP H0757459A JP 5198404 A JP5198404 A JP 5198404A JP 19840493 A JP19840493 A JP 19840493A JP H0757459 A JPH0757459 A JP H0757459A
Authority
JP
Japan
Prior art keywords
address
counter
output
terminal
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5198404A
Other languages
English (en)
Inventor
Yasuhiro Kai
靖啓 甲斐
Yuichi Ashizawa
雄一 芦沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Oki Micro Design Miyazaki Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Oki Micro Design Miyazaki Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd, Oki Micro Design Miyazaki Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP5198404A priority Critical patent/JPH0757459A/ja
Publication of JPH0757459A publication Critical patent/JPH0757459A/ja
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Abstract

(57)【要約】 【目的】 カウンタ回路を1つとし外部からの制御信号
CLKを用いることなく高速シリアルアクセスが可能な
半導体メモリを提供する。 【構成】 ランダムアクセスとシリアルアクセスとが可
能な半導体メモリにおいて、最下位アドレス端子A0か
らの指定によりいずれかが選択可能な2分割されたメモ
リアレイ10a,10bと、シリアルアクセス時には前
記最下位アドレス端子A0以外のアドレス端子からの外
部入力を禁止する手段と、シリアルアクセス時に、前記
最下位アドレス端子A0から入力されるアドレス信号に
より加算動作を行うカウンタ22と、前記カウンタ20
からの出力信号を2分割された前記メモリアレイ10
a,10bに切替えてアドレス信号として供給するアド
レス切替え手段24,25と、前記メモリアレイからの
読出し信号を前記最下位アドレス端子A0から入力され
るアドレス信号により切替えて出力する出力切替え手段
27とを設ける。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体メモリにかかり、
特に大容量化された半導体メモリにおいて高速アクセス
を実現することのできる半導体メモリに関する。
【0002】
【従来の技術】ランダムアクセスメモリの高速化技術に
は種々のものが知られており、例えばランダムアクセス
可能なメモリをシリアルに連続したデータでシリアルア
クセスすることにより高速のアクセスタイムを実現する
方法が知られている。
【0003】図2はこのような従来の半導体メモリのブ
ロック構成図を示したものである。メモリアレイ20は
2つのブロックに分割されており、“0”レベルで選択
されるバーA0(図では符号上に−を付けている)ブロ
ック10aと“1”レベルで選択されるA0ブロック1
0bで構成される。各々のメモリアレイからの出力はそ
れぞれセンスアンプ16a,16b及び出力ラッチ回路
17a,17bから取り出され、出力切換回路18によ
り出力ラッチ回路17a,17bを切り換えて出力パッ
ド19から取り出される。
【0004】またアドレスデータはプリデコーダ12
a,12b及びXデコーダ11a,11bにより入力さ
れる。アドレスバッファ20からのアドレス信号はそれ
ぞれアドレス切換回路13a,13bに入力され、それ
ぞれのカウンタ回路14a,14bから出力される制御
信号によりカウンタアドレスラッチ回路15a,15b
を介して切換えられる。カウンタ14a,14bはラン
ダムアクセスモード時から1つ加算したアドレスをカウ
ンタアドレスラッチ回路15a,15bに送り続けてい
る。
【0005】ここでカウンタ14a,14bは制御信号
CLKのパルスによりアドレスを1つずつ加算していく
動作を行なっている。シリアルモードに入ると外部ピン
からの入力は不可能となり、この制御信号CLKのパル
スで加算されていくアドレスによりメモリセルアレイ1
0a,10bのアドレスを選択し、そのデータを出力ラ
ッチ回路17a,17bに入力する。出力ラッチ回路1
7a,17bへのデータ転送が終了すると制御信号CL
Kのクロックパルスにより次のアドレスを送出する。こ
れによりランダムアクセス状態のアクセスタイムよりも
高速にデータをアクセスすることが可能となる。
【0006】
【発明が解決しようとする課題】しかし図2に示すよう
な従来の半導体メモリの構成では、制御信号CLKのパ
ルスをカウントするカウンタ14a,14bが2つ以上
必要となり、しかもこれらのカウンタ14a,14bを
制御する制御信号CLKが必要となる。従って半導体メ
モリのチップサイズが増大しコストも高くなるという問
題がある。
【0007】本発明は上述した問題点を解消するために
なされたものでカウンタ回路を1つとし外部からの制御
信号CLKを用いることなく高速シリアルアクセスが可
能な半導体メモリを提供することを目的とする。
【0008】
【課題を解決するための手段】本発明はランダムアクセ
スとシリアルアクセスとが可能な半導体メモリにおい
て、所定アドレス端子として最下位アドレス端子からの
指定によりいずれかが選択可能な2分割されたメモリア
レイと、シリアルアクセス時には前記最下位アドレス端
子以外のアドレス端子からの外部入力を禁止する手段
と、シリアルアクセス時に、前記最下位アドレス端子か
ら入力されるアドレス信号により加算動作を行うカウン
タと、前記カウンタからの出力信号を2分割された前記
メモリアレイに切替えてアドレス信号として供給するア
ドレス切替え手段と、前記メモリアレイからの読出し信
号を前記最下位アドレス端子から入力されるアドレス信
号により切替えて出力する出力切替え手段とを設ける。
【0009】
【作用】本発明では2分割されたメモリアレイの選択を
最下位アドレス端子A0からのアドレス信号により行な
う。またカウンタを1つにしてそのカウンタがアドレス
を加算していくタイミングを最下位アドレス端子A0か
らのパルスとして入力することによりアドレスの選択を
行なう。これにより制御信号発生回路を必要とせずカウ
ンタも1つでシリアルアクセスを行なうことが可能とな
る。
【0010】
【実施例】図1は本発明の一実施例のブロック構成図を
示したものである。なお図2に示す従来の構成と同一部
分には同一符号を付しその詳細説明は省略する。2分割
されたメモリアレイ10a,10bは外部入力ピンの最
下位アドレス端子A0ピンからの入力アドレス信号によ
りいずれかが選択され“0”レベルの場合バーA0ブロ
ック10aが“1”レベルの場合A0ブロック10bが
選択される。
【0011】本発明ではアドレスバッファ20からのア
ドレス信号はアドレスラッチ21にラッチされカウンタ
22に出力される。カウンタ22はシリアルモードに入
ると内部でアドレスを発生してシリアルアクセスを行な
うためにメモリアレイ10a,10bの最下位アドレス
端子A0を除く端子以外への入力を禁止する。そして外
部入力可能な最下位アドレス端子A0からのパルスによ
りカウンタ22はカウントアップが行なわれる。ここで
外部入力可能なA0端子から入力されるパルスの幅はデ
ータの出力が完全に出力パッド19に出る出力系の時
間、即ち出力切換え回路27から出力パッド19にデー
タが出て完全に“H”または“L”の出力レベルが確認
出来るまでの時間に設定する必要がある。出力切換え回
路27の制御信号は前述した最下位アドレス端子A0か
らの入力パルスで与えられ、そのロー,ハイレベルによ
りそれぞれバーA0ブロックアレイ10a,A0ブロッ
クアレイ10bが選択される。そしてこれらを切り換え
て出力パッド19に出力させる。
【0012】メモリアレイ10a,10bからの出力は
カラムスイッチ26a,26b、センスアンプ16a,
16b、出力ラッチ17a,17bを介して出力され
る。ここでシリアルモードはA0アドレス端子の“0”
からスタートするときには出力ラッチ17bのみがラッ
チ機能を発揮し、出力ラッチ17aはラッチ機能をせず
データをスルーで出力切換え回路27に出力する。また
A0アドレス端子が“1”からスタートするときには上
述とは逆の動作が行なわれる。この時出力ラッチ17
a,17bからデータが出力されている間にバーA0ブ
ロックアレイ10a、A0ブロックアレイ10bではカ
ウンタ22で加算された次のアドレスをA0アドレス端
子へ入力されるパルスのタイミングでXデコーダ11
a,11bに取り込みワード線を駆動してセンスアンプ
16a,16bまでデータが出ている状態にする。つま
り次にA0アドレスが切換わると1つ加算された内部ア
ドレスで選択されたデータが出力系の時間のみのアクセ
スタイムで出力される。
【0013】図3,図4はそれぞれ図1の回路動作を説
明したタイムチャートで、図3はA0アドレスが“0”
からシリアルモードがスタートした時のタイムチャート
を、図4はA0アドレスが“1”からシリアルモードが
スタートした時のタイムチャートをそれぞれ示してい
る。図1中の〜の動作点におけるタイムチャートが
それぞれ図3及び図4に示されている。
【0014】カウンタ22は最下位アドレス端子A0で
の入力信号の立ち下がりで動作するように構成されてい
る。図3に示すようにA0アドレスは“0”でシリアル
モードがスタートした場合カウンタラッチ23はA0端
子からの信号の立ち下がりでラッチし、アドレス切換え
回路24はアドレスラッチ回路21のアドレスからスタ
ートする。アドレス切換え回路23の値が不変であるた
めアドレスラッチ回路21でラッチしたアドレスからス
タートする。A0アドレスは“1”でシリアルモードが
スタートするときにはカウンタラッチ回路23はA0端
子の信号の立ち下がりでラッチが行なわれ、アドレス切
換回路24はカウンタ22の出力のアドレスからスター
トする。アドレス切換え回路25はアドレスラッチ回路
21でラッチしたアドレスからスタートし、次にカウン
タラッチ回路23のアドレスを出力する。つまりA0ア
ドレスが“1”からシリアルモードがスタートする時は
バーA0ブロックアレイ10aをカウンタ回路22によ
り1つ加算したアドレスで選択されるように準備してお
く。これによりシリアルモードに入る前のアドレスを限
定せず高速にデータ出力することが可能となる。
【0015】
【発明の効果】以上実施例に基づいて詳細に説明したよ
うに、本発明では上述したような構成としたためチップ
サイズを拡大させることなくランダムアクセス可能なメ
モリをシリアルに連続したデータで高速アクセスするこ
とが可能となる。またランダムアクセス状態からすぐに
シリアル高速アクセスに切換えることが可能となる。
【図面の簡単な説明】
【図1】本発明の一実施例のブロック構成図。
【図2】従来の半導体メモリのブロック構成図。
【図3】A0アドレスが“0”からシリアルモードがス
タートした時のタイムチャート。
【図4】A0アドレスが“1”からシリアルモードがス
タートした時のタイムチャート。
【符号の説明】
10a バーA0ブロックアレイ 10b A0ブロックアレイ 17a,17b 出力ラッチ 21 アドレスラッチ回路 22 カウンタ回路 23 カウンターラッチ回路 24 アドレス切換回路 25 アドレス切換回路 26a,26b カラムスイッチ 27 出力切換回路

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 ランダムアクセスとシリアルアクセスと
    が可能な半導体メモリにおいて、 所定アドレス端子からの指定によりいずれかが選択可能
    な2分割されたメモリアレイと、 シリアルアクセス時には前記所定アドレス端子以外のア
    ドレス端子からの外部入力を禁止する手段と、 シリアルアクセス時に、前記所定アドレス端子から入力
    されるアドレス信号により加算動作を行うカウンタと、 前記カウンタからの出力信号を2分割された前記メモリ
    アレイに切替えてアドレス信号として供給するアドレス
    切替え手段と、 前記メモリアレイからの読出し信号を前記所定アドレス
    端子から入力されるアドレス信号により切替えて出力す
    る出力切替え手段とを設けた事を特徴とする半導体メモ
    リ。
JP5198404A 1993-08-10 1993-08-10 半導体メモリ Pending JPH0757459A (ja)

Priority Applications (1)

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JP5198404A JPH0757459A (ja) 1993-08-10 1993-08-10 半導体メモリ

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JP5198404A JPH0757459A (ja) 1993-08-10 1993-08-10 半導体メモリ

Publications (1)

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JPH0757459A true JPH0757459A (ja) 1995-03-03

Family

ID=16390571

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JP5198404A Pending JPH0757459A (ja) 1993-08-10 1993-08-10 半導体メモリ

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JP (1) JPH0757459A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19919909A1 (de) * 1999-04-30 2000-11-02 Siemens Nixdorf Banking Syst Signierung und Signaturprüfung von Nachrichten
DE19945952C1 (de) * 1999-09-24 2001-04-05 Texas Instruments Deutschland Anordnung zur Erzeugung eines fortlaufenden Zählerstandes
US10112963B2 (en) 2013-02-14 2018-10-30 Novartis Ag Substituted bisphenyl butanoic phosphonic acid derivatives as NEP inhibitors

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19919909A1 (de) * 1999-04-30 2000-11-02 Siemens Nixdorf Banking Syst Signierung und Signaturprüfung von Nachrichten
DE19945952C1 (de) * 1999-09-24 2001-04-05 Texas Instruments Deutschland Anordnung zur Erzeugung eines fortlaufenden Zählerstandes
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