JPH0757459A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0757459A JPH0757459A JP5198404A JP19840493A JPH0757459A JP H0757459 A JPH0757459 A JP H0757459A JP 5198404 A JP5198404 A JP 5198404A JP 19840493 A JP19840493 A JP 19840493A JP H0757459 A JPH0757459 A JP H0757459A
- Authority
- JP
- Japan
- Prior art keywords
- address
- counter
- output
- terminal
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 カウンタ回路を１つとし外部からの制御信号
ＣＬＫを用いることなく高速シリアルアクセスが可能な
半導体メモリを提供する。 【構成】 ランダムアクセスとシリアルアクセスとが可
能な半導体メモリにおいて、最下位アドレス端子Ａ０か
らの指定によりいずれかが選択可能な２分割されたメモ
リアレイ１０ａ，１０ｂと、シリアルアクセス時には前
記最下位アドレス端子Ａ０以外のアドレス端子からの外
部入力を禁止する手段と、シリアルアクセス時に、前記
最下位アドレス端子Ａ０から入力されるアドレス信号に
より加算動作を行うカウンタ２２と、前記カウンタ２０
からの出力信号を２分割された前記メモリアレイ１０
ａ，１０ｂに切替えてアドレス信号として供給するアド
レス切替え手段２４，２５と、前記メモリアレイからの
読出し信号を前記最下位アドレス端子Ａ０から入力され
るアドレス信号により切替えて出力する出力切替え手段
２７とを設ける。
ＣＬＫを用いることなく高速シリアルアクセスが可能な
半導体メモリを提供する。 【構成】 ランダムアクセスとシリアルアクセスとが可
能な半導体メモリにおいて、最下位アドレス端子Ａ０か
らの指定によりいずれかが選択可能な２分割されたメモ
リアレイ１０ａ，１０ｂと、シリアルアクセス時には前
記最下位アドレス端子Ａ０以外のアドレス端子からの外
部入力を禁止する手段と、シリアルアクセス時に、前記
最下位アドレス端子Ａ０から入力されるアドレス信号に
より加算動作を行うカウンタ２２と、前記カウンタ２０
からの出力信号を２分割された前記メモリアレイ１０
ａ，１０ｂに切替えてアドレス信号として供給するアド
レス切替え手段２４，２５と、前記メモリアレイからの
読出し信号を前記最下位アドレス端子Ａ０から入力され
るアドレス信号により切替えて出力する出力切替え手段
２７とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリにかかり、
特に大容量化された半導体メモリにおいて高速アクセス
を実現することのできる半導体メモリに関する。
特に大容量化された半導体メモリにおいて高速アクセス
を実現することのできる半導体メモリに関する。
【０００２】
【従来の技術】ランダムアクセスメモリの高速化技術に
は種々のものが知られており、例えばランダムアクセス
可能なメモリをシリアルに連続したデータでシリアルア
クセスすることにより高速のアクセスタイムを実現する
方法が知られている。
は種々のものが知られており、例えばランダムアクセス
可能なメモリをシリアルに連続したデータでシリアルア
クセスすることにより高速のアクセスタイムを実現する
方法が知られている。
【０００３】図２はこのような従来の半導体メモリのブ
ロック構成図を示したものである。メモリアレイ２０は
２つのブロックに分割されており、“０”レベルで選択
されるバーＡ０（図では符号上に−を付けている）ブロ
ック１０ａと“１”レベルで選択されるＡ０ブロック１
０ｂで構成される。各々のメモリアレイからの出力はそ
れぞれセンスアンプ１６ａ，１６ｂ及び出力ラッチ回路
１７ａ，１７ｂから取り出され、出力切換回路１８によ
り出力ラッチ回路１７ａ，１７ｂを切り換えて出力パッ
ド１９から取り出される。
ロック構成図を示したものである。メモリアレイ２０は
２つのブロックに分割されており、“０”レベルで選択
されるバーＡ０（図では符号上に−を付けている）ブロ
ック１０ａと“１”レベルで選択されるＡ０ブロック１
０ｂで構成される。各々のメモリアレイからの出力はそ
れぞれセンスアンプ１６ａ，１６ｂ及び出力ラッチ回路
１７ａ，１７ｂから取り出され、出力切換回路１８によ
り出力ラッチ回路１７ａ，１７ｂを切り換えて出力パッ
ド１９から取り出される。
【０００４】またアドレスデータはプリデコーダ１２
ａ，１２ｂ及びＸデコーダ１１ａ，１１ｂにより入力さ
れる。アドレスバッファ２０からのアドレス信号はそれ
ぞれアドレス切換回路１３ａ，１３ｂに入力され、それ
ぞれのカウンタ回路１４ａ，１４ｂから出力される制御
信号によりカウンタアドレスラッチ回路１５ａ，１５ｂ
を介して切換えられる。カウンタ１４ａ，１４ｂはラン
ダムアクセスモード時から１つ加算したアドレスをカウ
ンタアドレスラッチ回路１５ａ，１５ｂに送り続けてい
る。
ａ，１２ｂ及びＸデコーダ１１ａ，１１ｂにより入力さ
れる。アドレスバッファ２０からのアドレス信号はそれ
ぞれアドレス切換回路１３ａ，１３ｂに入力され、それ
ぞれのカウンタ回路１４ａ，１４ｂから出力される制御
信号によりカウンタアドレスラッチ回路１５ａ，１５ｂ
を介して切換えられる。カウンタ１４ａ，１４ｂはラン
ダムアクセスモード時から１つ加算したアドレスをカウ
ンタアドレスラッチ回路１５ａ，１５ｂに送り続けてい
る。
【０００５】ここでカウンタ１４ａ，１４ｂは制御信号
ＣＬＫのパルスによりアドレスを１つずつ加算していく
動作を行なっている。シリアルモードに入ると外部ピン
からの入力は不可能となり、この制御信号ＣＬＫのパル
スで加算されていくアドレスによりメモリセルアレイ１
０ａ，１０ｂのアドレスを選択し、そのデータを出力ラ
ッチ回路１７ａ，１７ｂに入力する。出力ラッチ回路１
７ａ，１７ｂへのデータ転送が終了すると制御信号ＣＬ
Ｋのクロックパルスにより次のアドレスを送出する。こ
れによりランダムアクセス状態のアクセスタイムよりも
高速にデータをアクセスすることが可能となる。
ＣＬＫのパルスによりアドレスを１つずつ加算していく
動作を行なっている。シリアルモードに入ると外部ピン
からの入力は不可能となり、この制御信号ＣＬＫのパル
スで加算されていくアドレスによりメモリセルアレイ１
０ａ，１０ｂのアドレスを選択し、そのデータを出力ラ
ッチ回路１７ａ，１７ｂに入力する。出力ラッチ回路１
７ａ，１７ｂへのデータ転送が終了すると制御信号ＣＬ
Ｋのクロックパルスにより次のアドレスを送出する。こ
れによりランダムアクセス状態のアクセスタイムよりも
高速にデータをアクセスすることが可能となる。
【０００６】
【発明が解決しようとする課題】しかし図２に示すよう
な従来の半導体メモリの構成では、制御信号ＣＬＫのパ
ルスをカウントするカウンタ１４ａ，１４ｂが２つ以上
必要となり、しかもこれらのカウンタ１４ａ，１４ｂを
制御する制御信号ＣＬＫが必要となる。従って半導体メ
モリのチップサイズが増大しコストも高くなるという問
題がある。
な従来の半導体メモリの構成では、制御信号ＣＬＫのパ
ルスをカウントするカウンタ１４ａ，１４ｂが２つ以上
必要となり、しかもこれらのカウンタ１４ａ，１４ｂを
制御する制御信号ＣＬＫが必要となる。従って半導体メ
モリのチップサイズが増大しコストも高くなるという問
題がある。
【０００７】本発明は上述した問題点を解消するために
なされたものでカウンタ回路を１つとし外部からの制御
信号ＣＬＫを用いることなく高速シリアルアクセスが可
能な半導体メモリを提供することを目的とする。
なされたものでカウンタ回路を１つとし外部からの制御
信号ＣＬＫを用いることなく高速シリアルアクセスが可
能な半導体メモリを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明はランダムアクセ
スとシリアルアクセスとが可能な半導体メモリにおい
て、所定アドレス端子として最下位アドレス端子からの
指定によりいずれかが選択可能な２分割されたメモリア
レイと、シリアルアクセス時には前記最下位アドレス端
子以外のアドレス端子からの外部入力を禁止する手段
と、シリアルアクセス時に、前記最下位アドレス端子か
ら入力されるアドレス信号により加算動作を行うカウン
タと、前記カウンタからの出力信号を２分割された前記
メモリアレイに切替えてアドレス信号として供給するア
ドレス切替え手段と、前記メモリアレイからの読出し信
号を前記最下位アドレス端子から入力されるアドレス信
号により切替えて出力する出力切替え手段とを設ける。
スとシリアルアクセスとが可能な半導体メモリにおい
て、所定アドレス端子として最下位アドレス端子からの
指定によりいずれかが選択可能な２分割されたメモリア
レイと、シリアルアクセス時には前記最下位アドレス端
子以外のアドレス端子からの外部入力を禁止する手段
と、シリアルアクセス時に、前記最下位アドレス端子か
ら入力されるアドレス信号により加算動作を行うカウン
タと、前記カウンタからの出力信号を２分割された前記
メモリアレイに切替えてアドレス信号として供給するア
ドレス切替え手段と、前記メモリアレイからの読出し信
号を前記最下位アドレス端子から入力されるアドレス信
号により切替えて出力する出力切替え手段とを設ける。
【０００９】
【作用】本発明では２分割されたメモリアレイの選択を
最下位アドレス端子Ａ０からのアドレス信号により行な
う。またカウンタを１つにしてそのカウンタがアドレス
を加算していくタイミングを最下位アドレス端子Ａ０か
らのパルスとして入力することによりアドレスの選択を
行なう。これにより制御信号発生回路を必要とせずカウ
ンタも１つでシリアルアクセスを行なうことが可能とな
る。
最下位アドレス端子Ａ０からのアドレス信号により行な
う。またカウンタを１つにしてそのカウンタがアドレス
を加算していくタイミングを最下位アドレス端子Ａ０か
らのパルスとして入力することによりアドレスの選択を
行なう。これにより制御信号発生回路を必要とせずカウ
ンタも１つでシリアルアクセスを行なうことが可能とな
る。
【００１０】
【実施例】図１は本発明の一実施例のブロック構成図を
示したものである。なお図２に示す従来の構成と同一部
分には同一符号を付しその詳細説明は省略する。２分割
されたメモリアレイ１０ａ，１０ｂは外部入力ピンの最
下位アドレス端子Ａ０ピンからの入力アドレス信号によ
りいずれかが選択され“０”レベルの場合バーＡ０ブロ
ック１０ａが“１”レベルの場合Ａ０ブロック１０ｂが
選択される。
示したものである。なお図２に示す従来の構成と同一部
分には同一符号を付しその詳細説明は省略する。２分割
されたメモリアレイ１０ａ，１０ｂは外部入力ピンの最
下位アドレス端子Ａ０ピンからの入力アドレス信号によ
りいずれかが選択され“０”レベルの場合バーＡ０ブロ
ック１０ａが“１”レベルの場合Ａ０ブロック１０ｂが
選択される。
【００１１】本発明ではアドレスバッファ２０からのア
ドレス信号はアドレスラッチ２１にラッチされカウンタ
２２に出力される。カウンタ２２はシリアルモードに入
ると内部でアドレスを発生してシリアルアクセスを行な
うためにメモリアレイ１０ａ，１０ｂの最下位アドレス
端子Ａ０を除く端子以外への入力を禁止する。そして外
部入力可能な最下位アドレス端子Ａ０からのパルスによ
りカウンタ２２はカウントアップが行なわれる。ここで
外部入力可能なＡ０端子から入力されるパルスの幅はデ
ータの出力が完全に出力パッド１９に出る出力系の時
間、即ち出力切換え回路２７から出力パッド１９にデー
タが出て完全に“Ｈ”または“Ｌ”の出力レベルが確認
出来るまでの時間に設定する必要がある。出力切換え回
路２７の制御信号は前述した最下位アドレス端子Ａ０か
らの入力パルスで与えられ、そのロー，ハイレベルによ
りそれぞれバーＡ０ブロックアレイ１０ａ，Ａ０ブロッ
クアレイ１０ｂが選択される。そしてこれらを切り換え
て出力パッド１９に出力させる。
ドレス信号はアドレスラッチ２１にラッチされカウンタ
２２に出力される。カウンタ２２はシリアルモードに入
ると内部でアドレスを発生してシリアルアクセスを行な
うためにメモリアレイ１０ａ，１０ｂの最下位アドレス
端子Ａ０を除く端子以外への入力を禁止する。そして外
部入力可能な最下位アドレス端子Ａ０からのパルスによ
りカウンタ２２はカウントアップが行なわれる。ここで
外部入力可能なＡ０端子から入力されるパルスの幅はデ
ータの出力が完全に出力パッド１９に出る出力系の時
間、即ち出力切換え回路２７から出力パッド１９にデー
タが出て完全に“Ｈ”または“Ｌ”の出力レベルが確認
出来るまでの時間に設定する必要がある。出力切換え回
路２７の制御信号は前述した最下位アドレス端子Ａ０か
らの入力パルスで与えられ、そのロー，ハイレベルによ
りそれぞれバーＡ０ブロックアレイ１０ａ，Ａ０ブロッ
クアレイ１０ｂが選択される。そしてこれらを切り換え
て出力パッド１９に出力させる。
【００１２】メモリアレイ１０ａ，１０ｂからの出力は
カラムスイッチ２６ａ，２６ｂ、センスアンプ１６ａ，
１６ｂ、出力ラッチ１７ａ，１７ｂを介して出力され
る。ここでシリアルモードはＡ０アドレス端子の“０”
からスタートするときには出力ラッチ１７ｂのみがラッ
チ機能を発揮し、出力ラッチ１７ａはラッチ機能をせず
データをスルーで出力切換え回路２７に出力する。また
Ａ０アドレス端子が“１”からスタートするときには上
述とは逆の動作が行なわれる。この時出力ラッチ１７
ａ，１７ｂからデータが出力されている間にバーＡ０ブ
ロックアレイ１０ａ、Ａ０ブロックアレイ１０ｂではカ
ウンタ２２で加算された次のアドレスをＡ０アドレス端
子へ入力されるパルスのタイミングでＸデコーダ１１
ａ，１１ｂに取り込みワード線を駆動してセンスアンプ
１６ａ，１６ｂまでデータが出ている状態にする。つま
り次にＡ０アドレスが切換わると１つ加算された内部ア
ドレスで選択されたデータが出力系の時間のみのアクセ
スタイムで出力される。
カラムスイッチ２６ａ，２６ｂ、センスアンプ１６ａ，
１６ｂ、出力ラッチ１７ａ，１７ｂを介して出力され
る。ここでシリアルモードはＡ０アドレス端子の“０”
からスタートするときには出力ラッチ１７ｂのみがラッ
チ機能を発揮し、出力ラッチ１７ａはラッチ機能をせず
データをスルーで出力切換え回路２７に出力する。また
Ａ０アドレス端子が“１”からスタートするときには上
述とは逆の動作が行なわれる。この時出力ラッチ１７
ａ，１７ｂからデータが出力されている間にバーＡ０ブ
ロックアレイ１０ａ、Ａ０ブロックアレイ１０ｂではカ
ウンタ２２で加算された次のアドレスをＡ０アドレス端
子へ入力されるパルスのタイミングでＸデコーダ１１
ａ，１１ｂに取り込みワード線を駆動してセンスアンプ
１６ａ，１６ｂまでデータが出ている状態にする。つま
り次にＡ０アドレスが切換わると１つ加算された内部ア
ドレスで選択されたデータが出力系の時間のみのアクセ
スタイムで出力される。
【００１３】図３，図４はそれぞれ図１の回路動作を説
明したタイムチャートで、図３はＡ０アドレスが“０”
からシリアルモードがスタートした時のタイムチャート
を、図４はＡ０アドレスが“１”からシリアルモードが
スタートした時のタイムチャートをそれぞれ示してい
る。図１中の〜の動作点におけるタイムチャートが
それぞれ図３及び図４に示されている。
明したタイムチャートで、図３はＡ０アドレスが“０”
からシリアルモードがスタートした時のタイムチャート
を、図４はＡ０アドレスが“１”からシリアルモードが
スタートした時のタイムチャートをそれぞれ示してい
る。図１中の〜の動作点におけるタイムチャートが
それぞれ図３及び図４に示されている。
【００１４】カウンタ２２は最下位アドレス端子Ａ０で
の入力信号の立ち下がりで動作するように構成されてい
る。図３に示すようにＡ０アドレスは“０”でシリアル
モードがスタートした場合カウンタラッチ２３はＡ０端
子からの信号の立ち下がりでラッチし、アドレス切換え
回路２４はアドレスラッチ回路２１のアドレスからスタ
ートする。アドレス切換え回路２３の値が不変であるた
めアドレスラッチ回路２１でラッチしたアドレスからス
タートする。Ａ０アドレスは“１”でシリアルモードが
スタートするときにはカウンタラッチ回路２３はＡ０端
子の信号の立ち下がりでラッチが行なわれ、アドレス切
換回路２４はカウンタ２２の出力のアドレスからスター
トする。アドレス切換え回路２５はアドレスラッチ回路
２１でラッチしたアドレスからスタートし、次にカウン
タラッチ回路２３のアドレスを出力する。つまりＡ０ア
ドレスが“１”からシリアルモードがスタートする時は
バーＡ０ブロックアレイ１０ａをカウンタ回路２２によ
り１つ加算したアドレスで選択されるように準備してお
く。これによりシリアルモードに入る前のアドレスを限
定せず高速にデータ出力することが可能となる。
の入力信号の立ち下がりで動作するように構成されてい
る。図３に示すようにＡ０アドレスは“０”でシリアル
モードがスタートした場合カウンタラッチ２３はＡ０端
子からの信号の立ち下がりでラッチし、アドレス切換え
回路２４はアドレスラッチ回路２１のアドレスからスタ
ートする。アドレス切換え回路２３の値が不変であるた
めアドレスラッチ回路２１でラッチしたアドレスからス
タートする。Ａ０アドレスは“１”でシリアルモードが
スタートするときにはカウンタラッチ回路２３はＡ０端
子の信号の立ち下がりでラッチが行なわれ、アドレス切
換回路２４はカウンタ２２の出力のアドレスからスター
トする。アドレス切換え回路２５はアドレスラッチ回路
２１でラッチしたアドレスからスタートし、次にカウン
タラッチ回路２３のアドレスを出力する。つまりＡ０ア
ドレスが“１”からシリアルモードがスタートする時は
バーＡ０ブロックアレイ１０ａをカウンタ回路２２によ
り１つ加算したアドレスで選択されるように準備してお
く。これによりシリアルモードに入る前のアドレスを限
定せず高速にデータ出力することが可能となる。
【００１５】
【発明の効果】以上実施例に基づいて詳細に説明したよ
うに、本発明では上述したような構成としたためチップ
サイズを拡大させることなくランダムアクセス可能なメ
モリをシリアルに連続したデータで高速アクセスするこ
とが可能となる。またランダムアクセス状態からすぐに
シリアル高速アクセスに切換えることが可能となる。
うに、本発明では上述したような構成としたためチップ
サイズを拡大させることなくランダムアクセス可能なメ
モリをシリアルに連続したデータで高速アクセスするこ
とが可能となる。またランダムアクセス状態からすぐに
シリアル高速アクセスに切換えることが可能となる。
【図１】本発明の一実施例のブロック構成図。
【図２】従来の半導体メモリのブロック構成図。
【図３】Ａ０アドレスが“０”からシリアルモードがス
タートした時のタイムチャート。
タートした時のタイムチャート。
【図４】Ａ０アドレスが“１”からシリアルモードがス
タートした時のタイムチャート。
タートした時のタイムチャート。
１０ａ バーＡ０ブロックアレイ １０ｂ Ａ０ブロックアレイ １７ａ，１７ｂ 出力ラッチ ２１ アドレスラッチ回路 ２２ カウンタ回路 ２３ カウンターラッチ回路 ２４ アドレス切換回路 ２５ アドレス切換回路 ２６ａ，２６ｂ カラムスイッチ ２７ 出力切換回路
Claims (1)
- 【請求項１】 ランダムアクセスとシリアルアクセスと
が可能な半導体メモリにおいて、 所定アドレス端子からの指定によりいずれかが選択可能
な２分割されたメモリアレイと、 シリアルアクセス時には前記所定アドレス端子以外のア
ドレス端子からの外部入力を禁止する手段と、 シリアルアクセス時に、前記所定アドレス端子から入力
されるアドレス信号により加算動作を行うカウンタと、 前記カウンタからの出力信号を２分割された前記メモリ
アレイに切替えてアドレス信号として供給するアドレス
切替え手段と、 前記メモリアレイからの読出し信号を前記所定アドレス
端子から入力されるアドレス信号により切替えて出力す
る出力切替え手段とを設けた事を特徴とする半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5198404A JPH0757459A (ja) | 1993-08-10 | 1993-08-10 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5198404A JPH0757459A (ja) | 1993-08-10 | 1993-08-10 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0757459A true JPH0757459A (ja) | 1995-03-03 |
Family
ID=16390571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5198404A Pending JPH0757459A (ja) | 1993-08-10 | 1993-08-10 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0757459A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19919909A1 (de) * | 1999-04-30 | 2000-11-02 | Siemens Nixdorf Banking Syst | Signierung und Signaturprüfung von Nachrichten |
| DE19945952C1 (de) * | 1999-09-24 | 2001-04-05 | Texas Instruments Deutschland | Anordnung zur Erzeugung eines fortlaufenden Zählerstandes |
| US10112963B2 (en) | 2013-02-14 | 2018-10-30 | Novartis Ag | Substituted bisphenyl butanoic phosphonic acid derivatives as NEP inhibitors |
-
1993
- 1993-08-10 JP JP5198404A patent/JPH0757459A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19919909A1 (de) * | 1999-04-30 | 2000-11-02 | Siemens Nixdorf Banking Syst | Signierung und Signaturprüfung von Nachrichten |
| DE19945952C1 (de) * | 1999-09-24 | 2001-04-05 | Texas Instruments Deutschland | Anordnung zur Erzeugung eines fortlaufenden Zählerstandes |
| US10112963B2 (en) | 2013-02-14 | 2018-10-30 | Novartis Ag | Substituted bisphenyl butanoic phosphonic acid derivatives as NEP inhibitors |
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