JPS5931154B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5931154B2 JPS5931154B2 JP52028248A JP2824877A JPS5931154B2 JP S5931154 B2 JPS5931154 B2 JP S5931154B2 JP 52028248 A JP52028248 A JP 52028248A JP 2824877 A JP2824877 A JP 2824877A JP S5931154 B2 JPS5931154 B2 JP S5931154B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- address
- output
- terminal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Description
【発明の詳細な説明】
本発明は、半導体記憶装置特にそのアドレス入力端子に
関する。
関する。
従来のＭＯＳダイナミックメモリではアドレスの入力端
子は専用端子であつてデータ入出入端子などの他の端子
と共通にはなつていない。
子は専用端子であつてデータ入出入端子などの他の端子
と共通にはなつていない。
所でＭＯＳメモリのビット容量は年々増加の傾向をたど
り、最近では６４キロビットメモリが話題になつてきて
いる。１キロビット、４キロビット、１６キロビットに
おけるメモリの構成は、１キロワードー１ビット、４キ
ロワードー１ビット、１６キロワードー１ビットであつ
た。
り、最近では６４キロビットメモリが話題になつてきて
いる。１キロビット、４キロビット、１６キロビットに
おけるメモリの構成は、１キロワードー１ビット、４キ
ロワードー１ビット、１６キロワードー１ビットであつ
た。
同様な構成を６４１キロビットのメモリにおいてもとる
と、６４キロワードー１ビットとなり、ワード方向が余
りに深すぎるため実際に使用する場合において不利とな
る問題が生じる。このため６４キロビット、又はその上
の１２８キロビットのメモリにおいては、０１６キロワ
ードー４ビット、又は１６キロワードー８ビットとする
ことが考えられる。かゝる１６キロワードー４ビット、
１６キロワードー８ビットのメモリ構成をとると、入出
力（Ｉ１０）の端子が増加し、パッケージが大きく５
なるという不利が生じる。
と、６４キロワードー１ビットとなり、ワード方向が余
りに深すぎるため実際に使用する場合において不利とな
る問題が生じる。このため６４キロビット、又はその上
の１２８キロビットのメモリにおいては、０１６キロワ
ードー４ビット、又は１６キロワードー８ビットとする
ことが考えられる。かゝる１６キロワードー４ビット、
１６キロワードー８ビットのメモリ構成をとると、入出
力（Ｉ１０）の端子が増加し、パッケージが大きく５
なるという不利が生じる。
本発明はアドレス入力端子を有効に利用することによつ
てかゝる問題を巧妙に解決しチップおよびそのパッケー
ジをそれ程大にすることなく１６キロワードー４ビット
、１６キロワードー８ビットなどの大容量メモリを００
実現しようとするものである。次に図面を参照しながら
本発明を詳細に説明する。第１図はＭＯＳダイナミック
メモリの動作状態を説明する図で、この図に示すように
従来方式ではチップイネーブル信号ＣＥによりメモリが
活性５ 化されてから、アドレスホールド時間ｔＡＨの
間アドレス信号入力端子にアドレス信号ＡＤＤが入り、
以後信号ＣＥが消滅する迄の時間ｔＣＥ−ｔＡＨの間ア
ドレス信号入力端子には信号の入出力がなく遊び状態（
ｄｏｒｉｔｃａｒｅ）となる。
てかゝる問題を巧妙に解決しチップおよびそのパッケー
ジをそれ程大にすることなく１６キロワードー４ビット
、１６キロワードー８ビットなどの大容量メモリを００
実現しようとするものである。次に図面を参照しながら
本発明を詳細に説明する。第１図はＭＯＳダイナミック
メモリの動作状態を説明する図で、この図に示すように
従来方式ではチップイネーブル信号ＣＥによりメモリが
活性５ 化されてから、アドレスホールド時間ｔＡＨの
間アドレス信号入力端子にアドレス信号ＡＤＤが入り、
以後信号ＣＥが消滅する迄の時間ｔＣＥ−ｔＡＨの間ア
ドレス信号入力端子には信号の入出力がなく遊び状態（
ｄｏｒｉｔｃａｒｅ）となる。
通常ｔＡＨは５０ｏｎｓｅｃ） ｔＣＥは３００ｎｓｅ
ｃ程度であるから、大部分が遊び時間となる。しかも一
方では、前述のように１ワード多ビット構成をとると入
出力端子の数が増加し、パッケージの寸法の増大を招く
ので何らかの対策が望まれる。５ そこで本発明ではア
ドレスホールド時間ｔＡＨ以後のｔＣＥ−ｔＡＨの遊び
時間の間、アドレス信号入力端子をデータ入出力などの
アドレス以外の信号の入出力用に使用することを提案す
るものである。
ｃ程度であるから、大部分が遊び時間となる。しかも一
方では、前述のように１ワード多ビット構成をとると入
出力端子の数が増加し、パッケージの寸法の増大を招く
ので何らかの対策が望まれる。５ そこで本発明ではア
ドレスホールド時間ｔＡＨ以後のｔＣＥ−ｔＡＨの遊び
時間の間、アドレス信号入力端子をデータ入出力などの
アドレス以外の信号の入出力用に使用することを提案す
るものである。
このようにすればパツケージのピン数を少なくすること
ができ、またカニドシステムのレベルから見ると、アド
レスとＩ／Ｏが共通となつているため信号線が少なくて
済むという利点が得られる。第２図はアドレス信号端子
を時分割して使用する本発明の実施例を示し、Ｔはアド
レス信号入力端子、Ｑｌ，Ｑ２，Ｑ３およびＱ４はスイ
ツチング用トランジスタであり、これらのスイツチング
素子を介して入力端子Ｔに入カデータバツフア１、アド
レスバツフア２、出力データバツフア３が接続される。
これらのバツフアはデータバスＤＢｌ行または列（口ー
またはコラム）デコーダＤＥＣに接続される。また４は
クロツク発生器、５は読取り書込み制御装置である。次
にこのメモリの動作を説明するに、読取りモードにおい
ては制御装置５はトランジスタＱ１をオフにし、またチ
ツプイネーブル信号ＣＥがクロツク発生器４に入力する
とアドレスデータサンプリングタロツクＡがハイになり
、トランジスタＱ２がオンになる。
ができ、またカニドシステムのレベルから見ると、アド
レスとＩ／Ｏが共通となつているため信号線が少なくて
済むという利点が得られる。第２図はアドレス信号端子
を時分割して使用する本発明の実施例を示し、Ｔはアド
レス信号入力端子、Ｑｌ，Ｑ２，Ｑ３およびＱ４はスイ
ツチング用トランジスタであり、これらのスイツチング
素子を介して入力端子Ｔに入カデータバツフア１、アド
レスバツフア２、出力データバツフア３が接続される。
これらのバツフアはデータバスＤＢｌ行または列（口ー
またはコラム）デコーダＤＥＣに接続される。また４は
クロツク発生器、５は読取り書込み制御装置である。次
にこのメモリの動作を説明するに、読取りモードにおい
ては制御装置５はトランジスタＱ１をオフにし、またチ
ツプイネーブル信号ＣＥがクロツク発生器４に入力する
とアドレスデータサンプリングタロツクＡがハイになり
、トランジスタＱ２がオンになる。
この結果端子Ｔよりアドレス信号が該トランジスタを通
つてアドレスバツフア２に入力する。このときトランジ
スタＱ３，Ｑ４はオフである。・アドレス信号のサンプ
リングが終るとアドレスデータサンプリングクロツクＡ
は口ーになり、トランジスタＱ２はオフになる。アドレ
ス信号はバツフア２からデコーダＤＥＣへ送られ、メモ
リセルの選択が行なわれ、選択されたセルが蓄えていた
情報がデータバスＢＤを通つて出力データバツフア３へ
送られたときイネーブルクロツクＢが出力データバツフ
ア３へ送られ、上記情報の各ビツトに従つてトランジス
タＱ３またはＱ４がオンになり、端子Ｔへ読取り情報を
出力する。次に書込みモードにおいては、チツプイネー
ブル信号ＣＥがクロツク発生器４に入力するとアドレス
データサンプリングクロツクＡがハイになり、トランジ
スタＱ２がオンになつて端子Ｔよりアドレスバツフア２
へアドレス情報が伝えられる。このときトランジスタＱ
，，Ｑ３，Ｑ４はオフである。アドレス信号のサンプリ
ングが終るとサンプリングクロツクＡがローになり、ト
ランジスタＱ２がオフになる。トランジスタＱ２がオフ
になつたのち端子Ｔよりメモリへ書込み情報を入力しま
たＷＥ信号をハイにしてトランジスタＱ，を通して入カ
データバツフア１に入力情報を伝送する。このときＷＥ
でクロツク発振器を制御してクロツクＢは出力させない
ので、出力データバツフアは不活性状態であり、トラン
ジスタＱ３，Ｑ４はオフ状態を維持する。以上説明した
ように本発明によればアドレス信号入力端子を時分割し
てデータ入出力用にも兼用するので、またこの時分割制
御にはチツプイネーブル信号を利用し特別の制御信号は
用いないので、ダイナミツクメモリのパツケージのピン
数を減少することができる。
つてアドレスバツフア２に入力する。このときトランジ
スタＱ３，Ｑ４はオフである。・アドレス信号のサンプ
リングが終るとアドレスデータサンプリングクロツクＡ
は口ーになり、トランジスタＱ２はオフになる。アドレ
ス信号はバツフア２からデコーダＤＥＣへ送られ、メモ
リセルの選択が行なわれ、選択されたセルが蓄えていた
情報がデータバスＢＤを通つて出力データバツフア３へ
送られたときイネーブルクロツクＢが出力データバツフ
ア３へ送られ、上記情報の各ビツトに従つてトランジス
タＱ３またはＱ４がオンになり、端子Ｔへ読取り情報を
出力する。次に書込みモードにおいては、チツプイネー
ブル信号ＣＥがクロツク発生器４に入力するとアドレス
データサンプリングクロツクＡがハイになり、トランジ
スタＱ２がオンになつて端子Ｔよりアドレスバツフア２
へアドレス情報が伝えられる。このときトランジスタＱ
，，Ｑ３，Ｑ４はオフである。アドレス信号のサンプリ
ングが終るとサンプリングクロツクＡがローになり、ト
ランジスタＱ２がオフになる。トランジスタＱ２がオフ
になつたのち端子Ｔよりメモリへ書込み情報を入力しま
たＷＥ信号をハイにしてトランジスタＱ，を通して入カ
データバツフア１に入力情報を伝送する。このときＷＥ
でクロツク発振器を制御してクロツクＢは出力させない
ので、出力データバツフアは不活性状態であり、トラン
ジスタＱ３，Ｑ４はオフ状態を維持する。以上説明した
ように本発明によればアドレス信号入力端子を時分割し
てデータ入出力用にも兼用するので、またこの時分割制
御にはチツプイネーブル信号を利用し特別の制御信号は
用いないので、ダイナミツクメモリのパツケージのピン
数を減少することができる。
１例を挙げると、従来方式で１６キロワード−８ビツト
構成のメモリを実現するのに必要なパツケージのピン数
は、電源端子（ＤＯ，ｃＯ，ＳＳ，ＶＢＢ）４本、クロ
ツク入力端子（ＣＥ）１本、アドレス信号入力端子（Ａ
Ｏ−Ａｌ３）１４本、リード・ライト信号端子（Ｒ／Ｗ
）１本、データ入力端子（ＤｉｎＯ−Ｄｉｎ７）８本、
データ出力端子（ＤＯｕｔＯ−ＤＯｕｔ７）８本の合計
３６本である。
構成のメモリを実現するのに必要なパツケージのピン数
は、電源端子（ＤＯ，ｃＯ，ＳＳ，ＶＢＢ）４本、クロ
ツク入力端子（ＣＥ）１本、アドレス信号入力端子（Ａ
Ｏ−Ａｌ３）１４本、リード・ライト信号端子（Ｒ／Ｗ
）１本、データ入力端子（ＤｉｎＯ−Ｄｉｎ７）８本、
データ出力端子（ＤＯｕｔＯ−ＤＯｕｔ７）８本の合計
３６本である。
これに対し本発明による装置ではデータ入力端子（Ｄｉ
ｎＯ−Ｄｉｎ７）８本とデータ出力端子（４）０ｕｔ０
〜ＤＯｕｔ７）８本の合計１６本をアドレス信号入力端
子で兼用して省略できるため、必要なピン数は２０本で
あり、従来から一般に使用されているデユアルインライ
ン型２２ピンパツケージを用いることができる。一方第
２図における入カデータバツフア１、アドレスバツフア
２、出力データバツフア３、クロツク発生器４、読取り
制御装置５及びトランジスタＱ３，Ｑ４は従来のメモリ
においても必要なものであり、本発明による装置ではト
ランジスタＱｌ，Ｑ２の追加と出力データバツフア３、
クロツク発生器４及び読取り書込み制御装置５の回路及
び相互接続を若干変更することが必要となるのみである
。
ｎＯ−Ｄｉｎ７）８本とデータ出力端子（４）０ｕｔ０
〜ＤＯｕｔ７）８本の合計１６本をアドレス信号入力端
子で兼用して省略できるため、必要なピン数は２０本で
あり、従来から一般に使用されているデユアルインライ
ン型２２ピンパツケージを用いることができる。一方第
２図における入カデータバツフア１、アドレスバツフア
２、出力データバツフア３、クロツク発生器４、読取り
制御装置５及びトランジスタＱ３，Ｑ４は従来のメモリ
においても必要なものであり、本発明による装置ではト
ランジスタＱｌ，Ｑ２の追加と出力データバツフア３、
クロツク発生器４及び読取り書込み制御装置５の回路及
び相互接続を若干変更することが必要となるのみである
。
これらは各ビツトに対する端子に共用でき、しかも大容
量メモリではチツプ面積の大部分をメモリセルが占める
から、本発明を適用してもチツプ面積は殆んど増大させ
ずに済む。従つて全体としてメモリパツケージの寸法を
小型化することが可能で且つ高密度実装が可能なピン数
の少ないメモリを構成することができる。
量メモリではチツプ面積の大部分をメモリセルが占める
から、本発明を適用してもチツプ面積は殆んど増大させ
ずに済む。従つて全体としてメモリパツケージの寸法を
小型化することが可能で且つ高密度実装が可能なピン数
の少ないメモリを構成することができる。
【図面の簡単な説明】
第１図はダイナミツクメモリの動作状態を説明するタイ
ムチヤート、第２図は本発明の実施例を示すプロツク図
である。
ムチヤート、第２図は本発明の実施例を示すプロツク図
である。
Claims (1)
- １ チップイネーブル信号の入力に基づきアドレス信号
入力端子からアドレス信号を取込んで、対応するアドレ
スのデータの読出し又は書込みを行なうようにしたＭＯ
Ｓダイナミックメモリにおいて、該アドレス入力端子に
接続された切換回路を内蔵させ、チップイネーブル信号
の入力開始時点からアドレスホールド時間以降の所定時
間経過後に、該端子がデータ入出力信号を含む他の信号
の入出力を行なうように、前記チップイネーブル信号に
基ずいて発生したクロック信号で前記切換回路を制御す
る回路を内蔵させて、該端子をアドレス信号以外の他の
信号の入出力用にも使用するようにしたことを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52028248A JPS5931154B2 (ja) | 1977-03-15 | 1977-03-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52028248A JPS5931154B2 (ja) | 1977-03-15 | 1977-03-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53113437A JPS53113437A (en) | 1978-10-03 |
| JPS5931154B2 true JPS5931154B2 (ja) | 1984-07-31 |
Family
ID=12243269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52028248A Expired JPS5931154B2 (ja) | 1977-03-15 | 1977-03-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5931154B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853082A (ja) * | 1981-09-24 | 1983-03-29 | Hitachi Ltd | スタテイツク型ｒａｍ |
| JPS5914451U (ja) * | 1982-07-20 | 1984-01-28 | 三洋電機株式会社 | デジタルコンバ−ゼンス回路 |
| JPS6334795A (ja) * | 1986-07-29 | 1988-02-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1977
- 1977-03-15 JP JP52028248A patent/JPS5931154B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53113437A (en) | 1978-10-03 |
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