JPS5853082A - スタテイツク型ｒａｍ - Google Patents
スタテイツク型ｒａｍInfo
- Publication number
- JPS5853082A JPS5853082A JP56149466A JP14946681A JPS5853082A JP S5853082 A JPS5853082 A JP S5853082A JP 56149466 A JP56149466 A JP 56149466A JP 14946681 A JP14946681 A JP 14946681A JP S5853082 A JPS5853082 A JP S5853082A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- write
- circuit
- readout
- input data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、モノリシック半導体集積回路で構成ちれた
スタティック型ＲＡＭ （ランダム・アクセス・メモリ
）Ｋ関する。
スタティック型ＲＡＭ （ランダム・アクセス・メモリ
）Ｋ関する。
例えば、ｍｏｇｙ１丁（絶縁ゲート型電界効果トランジ
スタ）で構成されたスタティック型ＲムＭにおいては、
書込動作に’ｌｉする時間は、読出動作に要する時間に
比べて大幅に短い。すなわち、書込時では、大きな信号
レベルの書込データを受ける書込アーンプでメモリセル
に書込みを行なう。
スタ）で構成されたスタティック型ＲムＭにおいては、
書込動作に’ｌｉする時間は、読出動作に要する時間に
比べて大幅に短い。すなわち、書込時では、大きな信号
レベルの書込データを受ける書込アーンプでメモリセル
に書込みを行なう。
これに対して続出時では、メモリセルの微小信号を増幅
しなけれｄならないからである。
しなけれｄならないからである。
そして、メモリの動作サイクルは、上記遅い方の読出動
作で規定されることの結果、書込動作時において時間的
余裕か生じる。本顕発明者は、このことに着目して、外
部端子の削減を図ることｔ考えた。
作で規定されることの結果、書込動作時において時間的
余裕か生じる。本顕発明者は、このことに着目して、外
部端子の削減を図ることｔ考えた。
したがって、この発明の目的は、外部端子の削減を図つ
友スタティック聾旦ムＭＱ提供することにある。
友スタティック聾旦ムＭＱ提供することにある。
この発明の他の目的は、以下の親羽及び図面から明らか
になるであろう。
になるであろう。
第１図は、この発明の一実施例のＭｏｌスタティック型
ＲＡＭの回路を示している。
ＲＡＭの回路を示している。
同図のＲＡＭは、公知の牛導体畢槓回路技術によって１
つの半導体基板上において形成される。
つの半導体基板上において形成される。
端子ムＸ、ないしムｘｋｌム！■ないしムＹｔ 。
ＤＯ（ＩＴ ”日ｒ Ｗ Ｍ ／ Ｄ １ ｎ ＊ Ｖ
Ｄ ｐ及びＧ１１ｂ）は、その外部端子とされる。図
示のＲＡＭは、その電源端子ｖＤＤと接地端子Ｇ１１Ｄ
との間に外部亀ａ装置８から電源電圧が供給されること
によって動作させられる。
Ｄ ｐ及びＧ１１ｂ）は、その外部端子とされる。図
示のＲＡＭは、その電源端子ｖＤＤと接地端子Ｇ１１Ｄ
との間に外部亀ａ装置８から電源電圧が供給されること
によって動作させられる。
同図Ｋｈいて、ｉｔ！メモリアレイでＴｏり、メモリセ
ル１ａ＆いし１（１，ワード紐Ｗ、 ないしＷｍ成洛れ
ている。特に制限されないか、１＆を代表として詳細に
示洛れでいるように、駆ｍ１ＭＯ８ｙＭＴＱｒ ＋Ｑ
ｓ と、負荷高抵抗Ｒｔ＊Ｅ雪で構成嘔れたスタティッ
ク型ブリッグフロツブ回路ト、仁のスタテイツタ型フリ
ップ７０ツブ回路の入出力端子と一対のデータｉｉＤ烏
＋Ｄｓ との間に七れぞれ設けらル友伝送ゲー）ＭＯ
８７１’ｒＱｓ、Ｑａとで構成されている。上記メモ１
１セルは、抵抗Ｒ。
ル１ａ＆いし１（１，ワード紐Ｗ、 ないしＷｍ成洛れ
ている。特に制限されないか、１＆を代表として詳細に
示洛れでいるように、駆ｍ１ＭＯ８ｙＭＴＱｒ ＋Ｑ
ｓ と、負荷高抵抗Ｒｔ＊Ｅ雪で構成嘔れたスタティッ
ク型ブリッグフロツブ回路ト、仁のスタテイツタ型フリ
ップ７０ツブ回路の入出力端子と一対のデータｉｉＤ烏
＋Ｄｓ との間に七れぞれ設けらル友伝送ゲー）ＭＯ
８７１’ｒＱｓ、Ｑａとで構成されている。上記メモ１
１セルは、抵抗Ｒ。
とＲ３の接続点に電源端子ｖＤＤに供給される電源電圧
か供給される仁とｒよってデータを保持する。
か供給される仁とｒよってデータを保持する。
上記抵抗Ｒ１，Ｒ，は、データ保持状ｓＫおけるメモ＋
１セルの消費電力全減少させる九め、例えば数メグオー
ムないし数ギガオームのような高抵抗値にされる。上記
抵抗Ｌ＋ ＋ Ｒ＊ ＃″ｉ、メモｌｌセルの占有面
積を減少させるため、例えば、ＭＯｓν鳳テを形成する
半導体基板の表面に比較的厚い厚さのフィールド絶縁膜
１介して形成された比較的高比抵抗のポリシリコン層か
ら構成されている。
１セルの消費電力全減少させる九め、例えば数メグオー
ムないし数ギガオームのような高抵抗値にされる。上記
抵抗Ｌ＋ ＋ Ｒ＊ ＃″ｉ、メモｌｌセルの占有面
積を減少させるため、例えば、ＭＯｓν鳳テを形成する
半導体基板の表面に比較的厚い厚さのフィールド絶縁膜
１介して形成された比較的高比抵抗のポリシリコン層か
ら構成されている。
上記メモリセル１亀ないし１ａは、図示のようにマド１
１ツクス状に配置葛れる。すなわち、同じ行に配置され
たメモリセルｉ ａ ＊ ｉ ｃ 及Ｕ ｉ ｂ ＋１
＜Ｌ等の選択端子としての伝送ゲー）ＭＯｇＦＩＣＴの
ゲートは、ワード＠’ＷＩ 、’ＷｍＫ接続嘔接続−る
。同じ列に配置されたメモリセルｌａ、ｌｂ及びｉ ａ
ｒ １ ｄ等の一対の入出力端子は、一対のデータ＠
Ｄ＋ ＊ Ｄｔ及びＤ ｎ ＊ Ｄ ｎにそれヤれ接
続嘔れている。
１ツクス状に配置葛れる。すなわち、同じ行に配置され
たメモリセルｉ ａ ＊ ｉ ｃ 及Ｕ ｉ ｂ ＋１
＜Ｌ等の選択端子としての伝送ゲー）ＭＯｇＦＩＣＴの
ゲートは、ワード＠’ＷＩ 、’ＷｍＫ接続嘔接続−る
。同じ列に配置されたメモリセルｌａ、ｌｂ及びｉ ａ
ｒ １ ｄ等の一対の入出力端子は、一対のデータ＠
Ｄ＋ ＊ Ｄｔ及びＤ ｎ ＊ Ｄ ｎにそれヤれ接
続嘔れている。
これらの各列に対応するデータ締は、それぞれカラムス
イッチとしての伝送ゲー）ＭＯ８ＰＭ？Ｑ＊ ＊ ＱＭ
ｏ及びＱｌｇ Ｑｌｇ ｋ介して共通データ１１０Ｄ
、ＯＤに接続されている。
イッチとしての伝送ゲー）ＭＯ８ＰＭ？Ｑ＊ ＊ ＱＭ
ｏ及びＱｌｇ Ｑｌｇ ｋ介して共通データ１１０Ｄ
、ＯＤに接続されている。
上記ワードＩＩＪ Ｗ ｉないしＷｌは、エアドレスデ
コーダ回路２の出力端子に接続嘔れ、エアドレスデコー
ダ回路２によって選択畜れる。
コーダ回路２の出力端子に接続嘔れ、エアドレスデコー
ダ回路２によって選択畜れる。
一方、カラムスイッチとしてのＭ０８？−τＱ＊ ＊
Ｑｌｇ及びＱｓｔ・Ｑ−ｔｓのゲートは１それぞれエア
ドレスデコーダ回路３の出力端子に接続され、エアドレ
スデコーダ回路３によって選択される。
Ｑｌｇ及びＱｓｔ・Ｑ−ｔｓのゲートは１それぞれエア
ドレスデコーダ回路３の出力端子に接続され、エアドレ
スデコーダ回路３によって選択される。
上記エアドレスデコーダ回路２には、アドレスバッファ
回路ＢＸ、な−しＢＸｋ’（介して、アドレス入力端子
ムＸ、ないしムＸｋＫ供給されたアドレス信号が供給さ
れる。
回路ＢＸ、な−しＢＸｋ’（介して、アドレス入力端子
ムＸ、ないしムＸｋＫ供給されたアドレス信号が供給さ
れる。
上記エアドレスデコーダ回路３には、同様にアドレスバ
ッファ回路ＢＹｌないしＢＹｔｌ？してアドレス人力熾
子ムＹ１ないしムＹｔに供給逼れたアドレス信号が供給
される。
ッファ回路ＢＹｌないしＢＹｔｌ？してアドレス人力熾
子ムＹ１ないしムＹｔに供給逼れたアドレス信号が供給
される。
一対の共通データ＃ＯＤ、ＯＤ／Ｉｉ、一方に訃いてセ
ンスアンプ番の一対の入力端子に接続され、他方におい
て、伝送ゲー）ＭＯ８’ｌＦＩテＱ＋ｓ＋ｔａｓｋ介し
て書込回路６の出力端子に接続ちれている。
ンスアンプ番の一対の入力端子に接続され、他方におい
て、伝送ゲー）ＭＯ８’ｌＦＩテＱ＋ｓ＋ｔａｓｋ介し
て書込回路６の出力端子に接続ちれている。
センスアンプ４の出力信号は、出力バッファ回路５の入
力端子に伝えられる。
力端子に伝えられる。
センスアンプ番は、チップ選択端子ＯＢＫ供給されるチ
ップ選択信号が回路の接地電位のようなロウレベルに−
４れると、これに応じて制御回路７から供給される信号
Ｏａかハイレベルにされることによって活性化される。
ップ選択信号が回路の接地電位のようなロウレベルに−
４れると、これに応じて制御回路７から供給される信号
Ｏａかハイレベルにされることによって活性化される。
上記出カバソファ回路５は、実質的に出力端子フローテ
ィング状ｍｔ含む３状態回路から構成される。制御回ｉ
１［ｇ８から出力される上記信号０８がロウレベルなら
、上記出力バッファ回路５の出力端子り。ＬＩＴはフロ
ーティング状態とされる。
ィング状ｍｔ含む３状態回路から構成される。制御回ｉ
１［ｇ８から出力される上記信号０８がロウレベルなら
、上記出力バッファ回路５の出力端子り。ＬＩＴはフロ
ーティング状態とされる。
上記信号Ｏ８がハイレベルなら、上記出力バッファ回路
５の出刃端子り。Ｕ、は、上記センスアンプ番からの出
力レベルに対応したロウレベル又はハイレベルにされる
。
５の出刃端子り。Ｕ、は、上記センスアンプ番からの出
力レベルに対応したロウレベル又はハイレベルにされる
。
この実施例では、外部端子の削減？図るために外部端子
ＷＥ／ＤｉｎＫＪ：り、読出／４込４号と人カデータ信
号とが時系列的に多重化石れて供給逼れる。そして、特
Ｋｆｍｍ逼れ橙すか、後述するようにチップ選択信号を
用いて書込回路６に供給される読出／書込信号口′と入
力データ信号Ｄｉ。′とか再生湯れる。
ＷＥ／ＤｉｎＫＪ：り、読出／４込４号と人カデータ信
号とが時系列的に多重化石れて供給逼れる。そして、特
Ｋｆｍｍ逼れ橙すか、後述するようにチップ選択信号を
用いて書込回路６に供給される読出／書込信号口′と入
力データ信号Ｄｉ。′とか再生湯れる。
この多重化信号音再生する一実施９ｍ（ロ）路か、第２
図に木場れている。
図に木場れている。
上記外Ｓ端子Ｗ ｌ ／ Ｄｉｎから供給された信号は
、一方において伝送ゲー）ＭＯ８Ｆ罵ＴＱ１ｓｔ通して
、ラッチ回Ｍν／νの入力層子に取）込まれ、他方にシ
ｂて、そのまま入力データ信号Ｄ□ユとして用−られる
。上記伝送ゲー）ＭＯ８Ｐｌ’ｒＱｊｌのゲートには、
外部端子ＯＢから供給湯れたチップ選択信号が印加逼れ
ており、この信号のロウレベルの立ち下シに同期してＭ
Ｏ８ＦｌＴＱ＋ｓかオフして、サンプリングか行なわれ
る。また、ラッチ回路１／１は、上記信号０８で活性化
δれ、この信号ＣＢのハイレベルの立ち土夛に同期して
、上記取シ込んだ信号レベルの反転信号を出力し、上記
ＭＯａシ１ＴＱｔｓ、Ｑ目のゲートに伝えられる読出／
書込制御信号ｖｚ’を形成する。
、一方において伝送ゲー）ＭＯ８Ｆ罵ＴＱ１ｓｔ通して
、ラッチ回Ｍν／νの入力層子に取）込まれ、他方にシ
ｂて、そのまま入力データ信号Ｄ□ユとして用−られる
。上記伝送ゲー）ＭＯ８Ｐｌ’ｒＱｊｌのゲートには、
外部端子ＯＢから供給湯れたチップ選択信号が印加逼れ
ており、この信号のロウレベルの立ち下シに同期してＭ
Ｏ８ＦｌＴＱ＋ｓかオフして、サンプリングか行なわれ
る。また、ラッチ回路１／１は、上記信号０８で活性化
δれ、この信号ＣＢのハイレベルの立ち土夛に同期して
、上記取シ込んだ信号レベルの反転信号を出力し、上記
ＭＯａシ１ＴＱｔｓ、Ｑ目のゲートに伝えられる読出／
書込制御信号ｖｚ’を形成する。
この動作ｋＸ第３図のタイミング図に従って説明する。
書込動作の場合、チップ選択信号ａＳの立ち下シ前に、
多重化もれ几信号Ｗ ｌ ／ Ｄ ｉ ｎがロウレベル
に逼れる。し几がって、チップ選択信号τｇｆｉｊロウ
レベルにされることＫよって、ＭＯ８ＰＩＴＱ■かオフ
直前のロウレベル信号をラッチ回路Ｆ／Ｆか取）込むも
のである。そして、内部チップ選択信号０８の立ち上Ｆ
）Ｋ同期して、ラッチ回路Ｆ／？は、取り込んだ信号レ
ベルと反対のレベルであるハイレベルの信号Ｗｌｌｉ’
ｉ出力する。
多重化もれ几信号Ｗ ｌ ／ Ｄ ｉ ｎがロウレベル
に逼れる。し几がって、チップ選択信号τｇｆｉｊロウ
レベルにされることＫよって、ＭＯ８ＰＩＴＱ■かオフ
直前のロウレベル信号をラッチ回路Ｆ／Ｆか取）込むも
のである。そして、内部チップ選択信号０８の立ち上Ｆ
）Ｋ同期して、ラッチ回路Ｆ／？は、取り込んだ信号レ
ベルと反対のレベルであるハイレベルの信号Ｗｌｌｉ’
ｉ出力する。
したがって、ＭＯ８ＰＩＣＴＱ１ｓ ＋ Ｑ、１４２’
＃：／して、書込回ｇ６の出力端子と共通データｌ／１
ＪＯＤ。
＃：／して、書込回ｇ６の出力端子と共通データｌ／１
ＪＯＤ。
ＣＤか接続もれることになる。このとき、多重化された
信号Ｗ Ｈ／ Ｄｉｎ １ｃそのまま書込データとした
一合には、ロウレベル（’０’ ）の書込みが行なわれ
、開示のようにハイレベルに変化”ｇｎると、ハイレベ
ル（％ １１ ）の書込みが行なわれる。
信号Ｗ Ｈ／ Ｄｉｎ １ｃそのまま書込データとした
一合には、ロウレベル（’０’ ）の書込みが行なわれ
、開示のようにハイレベルに変化”ｇｎると、ハイレベ
ル（％ １１ ）の書込みが行なわれる。
丁なわち、同図において、多重化信号を実線で示すよう
に書込動作サイクル終了前に所定の時間もってハイレベ
ルに変化式れるーと、１１′書込みが行なわれ、同図点
線で示すようにロウレベルのままとすると、１０′書込
みが行なわれる。
に書込動作サイクル終了前に所定の時間もってハイレベ
ルに変化式れるーと、１１′書込みが行なわれ、同図点
線で示すようにロウレベルのままとすると、１０′書込
みが行なわれる。
々お、読み田し時では、チップ選択信号ａ ８ Ｆ立ち
下シ時において、多重化信号Ｗ ｌ ／ ｎｉ、かハイ
レベルのままとされるので、ラッチ回路’？ ／ ＩＦ
で形成１九几信号Ｗｚ′かロウレベルのままとなるノテ
、Ｍ Ｏ８Ｆ Ｉｌｆ Ｔ Ｑｌｌ ＊ Ｑｌｌ かオ
ン−ｒるＣとがな−ので、通常の読み出し動作を行なう
。
下シ時において、多重化信号Ｗ ｌ ／ ｎｉ、かハイ
レベルのままとされるので、ラッチ回路’？ ／ ＩＦ
で形成１九几信号Ｗｚ′かロウレベルのままとなるノテ
、Ｍ Ｏ８Ｆ Ｉｌｆ Ｔ Ｑｌｌ ＊ Ｑｌｌ かオ
ン−ｒるＣとがな−ので、通常の読み出し動作を行なう
。
この実施例では、書込み時において、前述のように最初
１０′書込みを行ない、後［’ｌ’書込み１行なうこと
によって最終的ｗ Ｓ ｔ ＃書込みを行なうようにす
るものであるが、前述のように書込みに要する時間が短
いため、続出し動作時間で規定される動作サイクル間に
、上記の２回書込み上行なうだけの十分な時間的余裕が
あるので問題はない。
１０′書込みを行ない、後［’ｌ’書込み１行なうこと
によって最終的ｗ Ｓ ｔ ＃書込みを行なうようにす
るものであるが、前述のように書込みに要する時間が短
いため、続出し動作時間で規定される動作サイクル間に
、上記の２回書込み上行なうだけの十分な時間的余裕が
あるので問題はない。
したかって、上記信号の時系列的な多重化によって、外
部端子の削減【図ることができる。
部端子の削減【図ることができる。
これによ如、同一の外部端子の下で、記憶容量上２倍に
することができる。また、外部端子の削減により、同一
の記憶容量の下に、よシ小型のパッケージに実装できる
。さらに１外部瑠子の削減によシ、比較的大きな占有面
積を必要とするポンディングパッドか削減できるため、
ＩＣチップの高密度化を図ることができる。さらに、ワ
イヤボンディング等の組立工数の削減が図られる等種々
の利点か生じる。
することができる。また、外部端子の削減により、同一
の記憶容量の下に、よシ小型のパッケージに実装できる
。さらに１外部瑠子の削減によシ、比較的大きな占有面
積を必要とするポンディングパッドか削減できるため、
ＩＣチップの高密度化を図ることができる。さらに、ワ
イヤボンディング等の組立工数の削減が図られる等種々
の利点か生じる。
この発明は、前記実施例に限定’ｇ７′Ｌなｔｎ。
多重化された続出／書込制御信号をサンプリング保持す
るためのタイミング信号は、アドレス信号に基づして形
成するものであってもよい。
るためのタイミング信号は、アドレス信号に基づして形
成するものであってもよい。
また、書込データも、上記同様に適当なタイはングでサ
ンプ１１ングして得るものであって４よ−。
ンプ１１ングして得るものであって４よ−。
この発明は、ＭＯ８″：Ｘタテイック型ＲＡＭの他バイ
ポーラトランジスタて構成されたスタティック型ＲＡＭ
Ｋも同機に適用できる。
ポーラトランジスタて構成されたスタティック型ＲＡＭ
Ｋも同機に適用できる。
第１図は、この発明の一実施例を示すＭｏｌスタティッ
ク型ＲＡＭｆ）回路図、第２図は、七の要部−実施例會
示す回路図、第３図は、その動作音説明するためのタイ
ミング図である。 ｌ・・・メモ１１アレイ、２・・・Ｘアドレスデコーダ
回路、３・・・Ｙアドレスデコーダ回路、番・・・セン
スアンプ、５・・−出力バッファ回路、６・・・書込回
路、７・・・制御回路、８・・・外部を源装置。
ク型ＲＡＭｆ）回路図、第２図は、七の要部−実施例會
示す回路図、第３図は、その動作音説明するためのタイ
ミング図である。 ｌ・・・メモ１１アレイ、２・・・Ｘアドレスデコーダ
回路、３・・・Ｙアドレスデコーダ回路、番・・・セン
スアンプ、５・・−出力バッファ回路、６・・・書込回
路、７・・・制御回路、８・・・外部を源装置。
Claims (1)
- 【特許請求の範囲】 １、読出／書込制御信号とデータ入力端子とｔ共通の外
部端子から多重化して入力し、この多重比重れで入力畜
れた信号ｔ１所定のタイミング信号でサンプリング保持
して読出／書込制御信号を再生するとともに、その後の
信号レベル又は上記タイミングより遅れ几タイｉングで
サンプリング逼れた信号レベルを書込データとしたこと
を特徴とするスタティック型ｆｊＡＭ。 ２、上記読出／書込制御信号【再生するためのり、イイ
ング信号は、チップ選択信号であることｔ特徴とする特
許請求の範囲第１項記載のスタティック型ＲＡＭ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149466A JPS5853082A (ja) | 1981-09-24 | 1981-09-24 | スタテイツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149466A JPS5853082A (ja) | 1981-09-24 | 1981-09-24 | スタテイツク型ｒａｍ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2126726A Division JPH03201296A (ja) | 1990-05-18 | 1990-05-18 | Ｒａｍの制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5853082A true JPS5853082A (ja) | 1983-03-29 |
| JPH0449196B2 JPH0449196B2 (ja) | 1992-08-10 |
Family
ID=15475747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56149466A Granted JPS5853082A (ja) | 1981-09-24 | 1981-09-24 | スタテイツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853082A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59110090A (ja) * | 1982-12-14 | 1984-06-25 | Nec Corp | メモリ回路 |
| JPS60185809A (ja) * | 1984-02-29 | 1985-09-21 | Teijin Ltd | 潜在嵩高性マルチフイラメントの製造法及びその紡糸口金 |
| US4858188A (en) * | 1986-09-09 | 1989-08-15 | Nec Corporation | Semiconductor memory with improved write function |
| JPH03201296A (ja) * | 1990-05-18 | 1991-09-03 | Hitachi Ltd | Ｒａｍの制御方式 |
| WO1994028550A1 (en) * | 1993-06-02 | 1994-12-08 | Rambus, Inc. | Dynamic random access memory system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53113437A (en) * | 1977-03-15 | 1978-10-03 | Fujitsu Ltd | Semiconductor memory unit |
| JPS542029A (en) * | 1977-06-07 | 1979-01-09 | Fujitsu Ltd | Ic memory having address data common terminal |
| JPS54128226A (en) * | 1978-03-29 | 1979-10-04 | Hitachi Ltd | Random access memory |
-
1981
- 1981-09-24 JP JP56149466A patent/JPS5853082A/ja active Granted
Patent Citations (3)
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| JPS53113437A (en) * | 1977-03-15 | 1978-10-03 | Fujitsu Ltd | Semiconductor memory unit |
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| US4858188A (en) * | 1986-09-09 | 1989-08-15 | Nec Corporation | Semiconductor memory with improved write function |
| JPH03201296A (ja) * | 1990-05-18 | 1991-09-03 | Hitachi Ltd | Ｒａｍの制御方式 |
| WO1994028550A1 (en) * | 1993-06-02 | 1994-12-08 | Rambus, Inc. | Dynamic random access memory system |
| US5430676A (en) * | 1993-06-02 | 1995-07-04 | Rambus, Inc. | Dynamic random access memory system |
| US5434817A (en) * | 1993-06-02 | 1995-07-18 | Rambus, Incorporated | Dynamic random access memory system |
| US5511024A (en) * | 1993-06-02 | 1996-04-23 | Rambus, Inc. | Dynamic random access memory system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0449196B2 (ja) | 1992-08-10 |
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