JPH0246589A - メモリ回路 - Google Patents
メモリ回路Info
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- JPH0246589A JPH0246589A JP63196707A JP19670788A JPH0246589A JP H0246589 A JPH0246589 A JP H0246589A JP 63196707 A JP63196707 A JP 63196707A JP 19670788 A JP19670788 A JP 19670788A JP H0246589 A JPH0246589 A JP H0246589A
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- Japan
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- circuit
- activation
- digit lines
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- 230000004913 activation Effects 0.000 claims abstract description 26
- 230000009849 deactivation Effects 0.000 claims description 3
- 230000007257 malfunction Effects 0.000 abstract description 5
- 230000003213 activating effect Effects 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 6
- 230000003321 amplification Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- NBFMTHWVRBOVPE-UHFFFAOYSA-N 2,7-dichlorodibenzo-p-dioxin Chemical compound ClC1=CC=C2OC3=CC(Cl)=CC=C3OC2=C1 NBFMTHWVRBOVPE-UHFFFAOYSA-N 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ回路に関し、特に対をなす複数の第１及
び第２のディジット線と対をなすバスラインとの間の接
続を制御する複数のスイッチングトランジスタを備えた
メモリ回路に関する。
び第２のディジット線と対をなすバスラインとの間の接
続を制御する複数のスイッチングトランジスタを備えた
メモリ回路に関する。
従来、この種のメモリ回路は、第４図に示すように、互
いに対をなす複数の第１及び第２のディジット線ＤＡ
、ＤＢ ／ＤＣ、Ｄｏと、複数のワード線Ｗ、、Ｗ２と
、それぞれトランジスタＱｏ及びコンデンサＣｏで形成
されディジット線ＤＡ＋ＤＢ ／ＤＣ、ＤＤ及びワード
線Ｗ、、Ｗ２に接続する複数のメモリセル１１Ａ〜１１
Ｄとを備えたメモリセルアレイ１と、対をなす各ディジ
ット線ＤＡ ＤＢ、ＤＣＤＤ間に接続された複数のセ
ンス増幅器２Ａ、２Ｂと、対をなす第１及び第２のバス
ラインＩ１０．Ｉ１０と、それぞれゲートに入力される
スイッチ信号ΦＳＡ’＋ΦＳＢ’により導通し第１及び
第２のディジット線ＤＡ〜ＤＤと第１及び第２のバスラ
インＩ１０．Ｉ１０とを対応して接続する複数の第１及
び第２のスイッチングトランジスタＱＡ、ＱＢ ／ＱＣ
、Ｑ＋）と、アドレス信号に従ってディジット線ＤＡ〜
ＤＤの１対を選択するための選択信号を出力するデコー
ダ３と、それぞれトランジスタＱ１．Ｑ２を備えデコー
ダ３からの選択信号により活性化時にスイッチングトラ
ンジスタＱＡ〜ＱＤにスイッチ信号Φ５Ａ’ 、ΦｓＢ
を出力するカラムスイッチ回路４Ａ、４Ｂと、この
カラムスイッチ回路４Ａ。
いに対をなす複数の第１及び第２のディジット線ＤＡ
、ＤＢ ／ＤＣ、Ｄｏと、複数のワード線Ｗ、、Ｗ２と
、それぞれトランジスタＱｏ及びコンデンサＣｏで形成
されディジット線ＤＡ＋ＤＢ ／ＤＣ、ＤＤ及びワード
線Ｗ、、Ｗ２に接続する複数のメモリセル１１Ａ〜１１
Ｄとを備えたメモリセルアレイ１と、対をなす各ディジ
ット線ＤＡ ＤＢ、ＤＣＤＤ間に接続された複数のセ
ンス増幅器２Ａ、２Ｂと、対をなす第１及び第２のバス
ラインＩ１０．Ｉ１０と、それぞれゲートに入力される
スイッチ信号ΦＳＡ’＋ΦＳＢ’により導通し第１及び
第２のディジット線ＤＡ〜ＤＤと第１及び第２のバスラ
インＩ１０．Ｉ１０とを対応して接続する複数の第１及
び第２のスイッチングトランジスタＱＡ、ＱＢ ／ＱＣ
、Ｑ＋）と、アドレス信号に従ってディジット線ＤＡ〜
ＤＤの１対を選択するための選択信号を出力するデコー
ダ３と、それぞれトランジスタＱ１．Ｑ２を備えデコー
ダ３からの選択信号により活性化時にスイッチングトラ
ンジスタＱＡ〜ＱＤにスイッチ信号Φ５Ａ’ 、ΦｓＢ
を出力するカラムスイッチ回路４Ａ、４Ｂと、この
カラムスイッチ回路４Ａ。
４Ｂの活性化、非活性化を制御するカラムスイッチ活性
化回路５Ａとを有し、電源電圧ＶＤＤで書込み読出し動
作をする構成となっていた。
化回路５Ａとを有し、電源電圧ＶＤＤで書込み読出し動
作をする構成となっていた。
次に、このメモリ回路の動作について、読出し時を例に
して説明する。
して説明する。
第５図はこのメモリ回路の動作を説明するための各部信
号の波形図である。
号の波形図である。
選択されたワード線Ｗｌの電圧が上昇すると、メモリセ
ル１１Ｂのコンデンサｃｏのデータがディジット線ＤＢ
に伝達され、例えば、このコンデンサｃｏのデータのレ
ベルを高レベルとすると、ディジット線ＤＲのレベルは
やや上昇する。
ル１１Ｂのコンデンサｃｏのデータがディジット線ＤＢ
に伝達され、例えば、このコンデンサｃｏのデータのレ
ベルを高レベルとすると、ディジット線ＤＲのレベルは
やや上昇する。
この後、センス増幅器２Ａが動作し、対をなすディジッ
ト線ＤＡ、Ｄ、間の電位差が増幅される。
ト線ＤＡ、Ｄ、間の電位差が増幅される。
そしてデコーダ３によりカラムスイッチ回路４Ａの各ト
ランジスタのゲートに選択信号が印加され、かつカラム
スイッチ活性化回路５Ａからの活性化信号ΦＣ５′によ
りカラムスイッチ回路４Ａが活性化すると、スイッチン
グトランジスタＱＡ、ＱＢが導通してディジット線ＤＡ
ＤＢとバスラインＩ１０．Ｉ１０とが接続され、ディジ
ット線ＤＡ 、Ｄ、のデータがバスラインＩ１０．Ｉ１
０へ伝達される。
ランジスタのゲートに選択信号が印加され、かつカラム
スイッチ活性化回路５Ａからの活性化信号ΦＣ５′によ
りカラムスイッチ回路４Ａが活性化すると、スイッチン
グトランジスタＱＡ、ＱＢが導通してディジット線ＤＡ
ＤＢとバスラインＩ１０．Ｉ１０とが接続され、ディジ
ット線ＤＡ 、Ｄ、のデータがバスラインＩ１０．Ｉ１
０へ伝達される。
なお、カラムスイッチ活性化回路５Ａからの活性化信号
Φｃｓ’は、活性化時、電源電圧ＶＤＤレベルまで上昇
し、またバスラインＩ１０．Ｉ１０は非活性時、高レベ
ルとなっている。
Φｃｓ’は、活性化時、電源電圧ＶＤＤレベルまで上昇
し、またバスラインＩ１０．Ｉ１０は非活性時、高レベ
ルとなっている。
上述した従来のメモリ回路は、電源電圧■ＤＤレベルま
で上昇する活性化信号Φ。５′によりカラムスイッチ回
路４Ａ、４Ｒを活性化して選択信号によりスイッチング
１〜ランジスタＱＡ〜ＱＤを導通し、またバスラインＩ
１０．Ｉ１０は非活性時高レベルとなっているので、セ
ンス増幅器２Ａがディジット線ＤＡ、ＤＢ間の電位差を
増幅中にトランジスタＱＡ、ＱＢか導通ずるために、バ
スラインＩ１０から低レベルのデイフッ１−線ＤＡに電
流が流れ込み、ディジット線ＤＡのレベルが一時的に浮
上り、ディジット線ＤＡ、ＤＢ間の電位差の増幅速度が
低下するという欠点がある。
で上昇する活性化信号Φ。５′によりカラムスイッチ回
路４Ａ、４Ｒを活性化して選択信号によりスイッチング
１〜ランジスタＱＡ〜ＱＤを導通し、またバスラインＩ
１０．Ｉ１０は非活性時高レベルとなっているので、セ
ンス増幅器２Ａがディジット線ＤＡ、ＤＢ間の電位差を
増幅中にトランジスタＱＡ、ＱＢか導通ずるために、バ
スラインＩ１０から低レベルのデイフッ１−線ＤＡに電
流が流れ込み、ディジット線ＤＡのレベルが一時的に浮
上り、ディジット線ＤＡ、ＤＢ間の電位差の増幅速度が
低下するという欠点がある。
肱な、この低電位側のディジット線ＤＡの浮上りが大き
いとセンス増幅器２Ａで誤動作が発生するという欠点が
ある。
いとセンス増幅器２Ａで誤動作が発生するという欠点が
ある。
本発明の目的は、対をなすディジット線間の電位差に対
する増幅速度を上げることができ、かつ誤動作の発生を
防止することができるメモリ回路を提供することにある
。
する増幅速度を上げることができ、かつ誤動作の発生を
防止することができるメモリ回路を提供することにある
。
本発明のメモリ回路は、互いに対をなす複数の第１及び
第２のディジット線と、複数のワード線と、前記各第１
．第２のディジット線及びワード線と接続する複数のメ
モリセルとを備えたメモリセルアレイと、前記各第１及
び第２のディジット線間に接続された複数のセンス増幅
器と、対をなす第１及び第２のバスラインと、それぞれ
ゲートに入力されるスイッチ信号により導通し前記各第
１及び第２のディジット線と前記第１及び第２のバスラ
インとを対応して接続する複数の第１及び第２のスイッ
チングトランジスタと、デコーダからの選択信号により
活性化時に前記各スイッチングトランジスタに前記スイ
ッチ信号を出力するカラムスイッチ回路と、このカラム
スイッチ回路の活性化、非活性化の制御をするカラムス
イッチ活性化回路とを備え、所定の電源電圧で書込み読
出し動作をするメモリ回路において、前記カラムスイッ
チ回路及びカラムスイッチ活性化回路を、読出し活性化
時には接地電位と前記電源電圧との中間の所定のレベル
の前記スイッチ信号を出力し、書込み活性化時には電源
電圧のレベルの前記スイッチ信号を出力するようにして
構成される。
第２のディジット線と、複数のワード線と、前記各第１
．第２のディジット線及びワード線と接続する複数のメ
モリセルとを備えたメモリセルアレイと、前記各第１及
び第２のディジット線間に接続された複数のセンス増幅
器と、対をなす第１及び第２のバスラインと、それぞれ
ゲートに入力されるスイッチ信号により導通し前記各第
１及び第２のディジット線と前記第１及び第２のバスラ
インとを対応して接続する複数の第１及び第２のスイッ
チングトランジスタと、デコーダからの選択信号により
活性化時に前記各スイッチングトランジスタに前記スイ
ッチ信号を出力するカラムスイッチ回路と、このカラム
スイッチ回路の活性化、非活性化の制御をするカラムス
イッチ活性化回路とを備え、所定の電源電圧で書込み読
出し動作をするメモリ回路において、前記カラムスイッ
チ回路及びカラムスイッチ活性化回路を、読出し活性化
時には接地電位と前記電源電圧との中間の所定のレベル
の前記スイッチ信号を出力し、書込み活性化時には電源
電圧のレベルの前記スイッチ信号を出力するようにして
構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
この実施例が第４図に示された従来のメモリ回路と相違
する点は、カラムスイッチ回路４Ａ。
する点は、カラムスイッチ回路４Ａ。
４Ｂ及びカラムスイッチ活性化回路５を、読出し活性化
時には接地電位と電源電圧■ＤＤとの中間の所定のレベ
ルのスイッチ信号ΦＳ Ａ ＋ΦＳＲを出力し、書込み
活性化時には電源電圧ＶＤＤレベルのスイッチ信号Φ録
、Φ５Ｂを出力するようにした点にある。
時には接地電位と電源電圧■ＤＤとの中間の所定のレベ
ルのスイッチ信号ΦＳ Ａ ＋ΦＳＲを出力し、書込み
活性化時には電源電圧ＶＤＤレベルのスイッチ信号Φ録
、Φ５Ｂを出力するようにした点にある。
第２図はこの実施例のカラムスイッチ活性化回路５の具
体的な回路の一例を示す回路図である。
体的な回路の一例を示す回路図である。
次に、この実施例の動作について説明する。
第３図はこの実施例の動作を読出し動作時について説明
するための各部信号の波形図である。
するための各部信号の波形図である。
選択されたワード線Ｗ１の電圧が上昇すると、メモリセ
ル１１ ＢのコンデンサＣ８のデータがディジット線Ｄ
Ｂに伝達され、このコンデンサＣｏのデータのレベルを
高レベルとすると、ディジット線ＤＢのレベルはやや上
昇する。
ル１１ ＢのコンデンサＣ８のデータがディジット線Ｄ
Ｂに伝達され、このコンデンサＣｏのデータのレベルを
高レベルとすると、ディジット線ＤＢのレベルはやや上
昇する。
この後、センス増幅器２Ａが動作し対をなすディジット
線ＤＡ 、ＤＢ間の電位差が増幅される。
線ＤＡ 、ＤＢ間の電位差が増幅される。
そしてデコーダ３の選択信号によりカラムスイッチ回路
４Ａが選択され、かつカラムスイッチ活性化回路５から
の活性化信号Φｃｓにより活性化すると、スイッチ信号
ΦｓＡによりスイッチングトランジスタＱＡ、ＱＢが導
通してディジット線ＤＡ 、ＤＢとバスラインＩ１０．
Ｉ１０とが接続され、ディジット線ＤＡ、ＤＢのデータ
がバスラインＩ１０．Ｉ１０へ伝達される。
４Ａが選択され、かつカラムスイッチ活性化回路５から
の活性化信号Φｃｓにより活性化すると、スイッチ信号
ΦｓＡによりスイッチングトランジスタＱＡ、ＱＢが導
通してディジット線ＤＡ 、ＤＢとバスラインＩ１０．
Ｉ１０とが接続され、ディジット線ＤＡ、ＤＢのデータ
がバスラインＩ１０．Ｉ１０へ伝達される。
この時、スイッチ信号ΦＳＡのレベルは接地電位と電源
電圧ＶＤＤとの中間のレベルまでしか上昇しないので、
バスラインＩ１０からディジット線ＤＡへ流れ込む電流
が抑えられ、従ってディジット線ＤＡのレベルが浮上る
のを抑えることができ、対をなすディジット線ＤＡ 、
ＤＢ間の電位差に対する増幅速度を上げることができる
。
電圧ＶＤＤとの中間のレベルまでしか上昇しないので、
バスラインＩ１０からディジット線ＤＡへ流れ込む電流
が抑えられ、従ってディジット線ＤＡのレベルが浮上る
のを抑えることができ、対をなすディジット線ＤＡ 、
ＤＢ間の電位差に対する増幅速度を上げることができる
。
なお、書込み動作時にはスイッチ信号ΦＳＡ。
ΦＳＨのレベルは電源電圧ＶＤＤレベルとなるので、書
込み速度は従来と同様、低下することはない。
込み速度は従来と同様、低下することはない。
以上説明したように本発明は、読出し動作時のスイッチ
信号のレベルを、接地電位と電源電圧との中間のレベル
とすることにより、低電位側のディジット線の浮上りを
抑えることができるので、対をなすディジット線間の電
位差に対する増幅速度を上げることができ、かつセンス
増幅器での誤動作を防止することができる効果がある。
信号のレベルを、接地電位と電源電圧との中間のレベル
とすることにより、低電位側のディジット線の浮上りを
抑えることができるので、対をなすディジット線間の電
位差に対する増幅速度を上げることができ、かつセンス
増幅器での誤動作を防止することができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示された実施例のカラムスイッチ活性化回路の具体
的な回路の一例を示す回路図、第３図は第１図に示され
た実施例の動作を説明するための各部信号の波形図、第
４図及び第５図は従来のメモリ回路の一例を示す回路図
及びこのメモリ回路の動作を説明するための各部信号の
波形図である。 １・・・メモリセルアレイ、２Ａ、２Ｂ・・・センス増
幅器、３・・・デコーダ、４Ａ、４Ｂ・・・カラムスイ
ッチ回路、５，５Ａ・・・カラムスイッチ活性化回路、
１１Ａ〜ｌｌＢ・・・メモリセル、ｃｏ・・・コンデン
サ、ＤＡ〜ＤＤ・・・ディジット線、Ｇ、〜Ｇ４゜ＧＡ
、ＧＢ・・・ゲート回路、Ｉｌｏ、Ｉｌｏ・・・バス
ライン、Ｑｏ、Ｑ＋〜Ｑ８・・・トランジスタ、ＱＡ〜
ＱＤ・・・スイッチングトランジスタ、Ｗ、、Ｗ２・・
・ワード線。 第 ？ 関 第
図に示された実施例のカラムスイッチ活性化回路の具体
的な回路の一例を示す回路図、第３図は第１図に示され
た実施例の動作を説明するための各部信号の波形図、第
４図及び第５図は従来のメモリ回路の一例を示す回路図
及びこのメモリ回路の動作を説明するための各部信号の
波形図である。 １・・・メモリセルアレイ、２Ａ、２Ｂ・・・センス増
幅器、３・・・デコーダ、４Ａ、４Ｂ・・・カラムスイ
ッチ回路、５，５Ａ・・・カラムスイッチ活性化回路、
１１Ａ〜ｌｌＢ・・・メモリセル、ｃｏ・・・コンデン
サ、ＤＡ〜ＤＤ・・・ディジット線、Ｇ、〜Ｇ４゜ＧＡ
、ＧＢ・・・ゲート回路、Ｉｌｏ、Ｉｌｏ・・・バス
ライン、Ｑｏ、Ｑ＋〜Ｑ８・・・トランジスタ、ＱＡ〜
ＱＤ・・・スイッチングトランジスタ、Ｗ、、Ｗ２・・
・ワード線。 第 ？ 関 第
Claims (1)
- 互いに対をなす複数の第１及び第２のディジット線と、
複数のワード線と、前記各第１、第２のディジット線及
びワード線と接続する複数のメモリセルとを備えたメモ
リセルアレイと、前記各第１及び第２のディジット線間
に接続された複数のセンス増幅器と、対をなす第１及び
第２のバスラインと、それぞれゲートに入力されるスイ
ッチ信号により導通し前記各第１及び第２のディジット
線と前記第１及び第２のバスラインとを対応して接続す
る複数の第１及び第２のスイッチングトランジスタと、
デコーダからの選択信号により活性化時に前記各スイッ
チングトランジスタに前記スイッチ信号を出力するカラ
ムスイッチ回路と、このカラムスイッチ回路の活性化、
非活性化の制御をするカラムスイッチ活性化回路とを備
え、所定の電源電圧で書込み読出し動作をするメモリ回
路において、前記カラムスイッチ回路及びカラムスイッ
チ活性化回路を、読出し活性化時には接地電位と前記電
源電圧との中間の所定のレベルの前記スイッチ信号を出
力し、書込み活性化時には電源電圧のレベルの前記スイ
ッチ信号を出力するようにしたことを特徴とするメモリ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196707A JPH0246589A (ja) | 1988-08-05 | 1988-08-05 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196707A JPH0246589A (ja) | 1988-08-05 | 1988-08-05 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0246589A true JPH0246589A (ja) | 1990-02-15 |
Family
ID=16362250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63196707A Pending JPH0246589A (ja) | 1988-08-05 | 1988-08-05 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0246589A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997023877A1 (fr) * | 1995-12-25 | 1997-07-03 | Oki Electric Industry Co., Ltd. | Memoire a semiconducteur amelioree a decodeur d'adresse de ligne fournissant les signaux de selection de ligne et son procede de commande |
| JP2007053906A (ja) * | 2005-08-22 | 2007-03-08 | Japan Tissue Engineering:Kk | 三次元培養物の精製方法及び精製された三次元培養物 |
| US8295101B2 (en) | 2010-02-22 | 2012-10-23 | Elpida Memory, Inc. | Semiconductor device |
-
1988
- 1988-08-05 JP JP63196707A patent/JPH0246589A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997023877A1 (fr) * | 1995-12-25 | 1997-07-03 | Oki Electric Industry Co., Ltd. | Memoire a semiconducteur amelioree a decodeur d'adresse de ligne fournissant les signaux de selection de ligne et son procede de commande |
| US6101147A (en) * | 1995-12-25 | 2000-08-08 | Oki Electric Industry Co., Ltd. | Semiconductor memory device equipped with column decoder outputting improved column selecting signals and control method of the same |
| JP2007053906A (ja) * | 2005-08-22 | 2007-03-08 | Japan Tissue Engineering:Kk | 三次元培養物の精製方法及び精製された三次元培養物 |
| US8295101B2 (en) | 2010-02-22 | 2012-10-23 | Elpida Memory, Inc. | Semiconductor device |
| US8873307B2 (en) | 2010-02-22 | 2014-10-28 | Ps4 Luxco S.A.R.L. | Semiconductor device |
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