KR100562662B1 - 반도체 기억 소자의 저전압용 센스 앰프 및 그의 구동 방법 - Google Patents

Abstract

본 발명은 저전압으로 구동되더라도 데이터의 센싱을 명확하게 할 수 있는 저전압 구동용 센스 앰프 및 그의 구동방법을 제공함에 목적이 있다.

본원 제1 발명의 저전압 구동용 센스 앰프는, 제1 전원 라인과 제2 전원 라인을 포함하는 반도체 기억 소자에 있어서, 비트 라인 바아 노드에 인가되는 전압에 제어되어 구동되는 직렬연결된 제1 피모스 및 엔모스 트랜지스터; 비트 라인 노드에 인가되는 전압에 제어되어 구동되는 직렬연결된 제2 피모스 및 엔모스 트랜지스터; 상기 제1 피모스 트랜지스터와 병렬연결된 제1 비트 라인 업 스위치; 및 상기 제2 피모스 트랜지스터와 병렬연결된 제2 비트 라인 업 스위치를 포함하고, 상기 제1 및 제2 피모스 트랜지스터의 소스측은 상기 제1 전원 라인과 연결되고, 상기 제1 및 제2 엔모스 트랜지스터의 소스측은 상기 제2 전원 라인과 연결되며, 상기 제1 전원 라인이 플로팅된 상태에서 상기 제1 및 제2 비트 라인 업 스위치를 소정 시간 동안 턴온시켜 상기 비트 라인 및 상기 비트 라인 바아 노드를 동일한 전위차를 유지하면서도 소정 레벨 이상으로 상승시킬 수 있다.

반도체 기억 소자, 센스 앰프, 저전압, 구동, 플로팅

Description

반도체 기억 소자의 저전압용 센스 앰프 및 그의 구동 방법{SENSE AMPLIFIER FOR LOW VOLTAGE IN SEMICONDUCTOR MEMORY DEVICE AND ITS DRIVING METHOD}

도 1은 종래 기술에 따른 반도체 기억 소자의 전체 블럭 구성도,

도 2A는 종래 기술에 따른 센스 앰프 및 동작 전원의 구체 회로도,

도 2B는 도 2A의 동작 타이밍도,

도 3A는 본 발명에 따른 센스 앰프 및 동작 전원의 구체 회로도,

도 3B는 도 3A의 동작 타이밍도.

* 도면의 주요 부분에 대한 설명 *

10: 제어 신호 입력 단자 12: 어드레스 입력 단자

14: 데이터 입력 단자 20: 제어 회로

30: 메모리 셀 어레이 35: 어드레스 버퍼

40: 로우 디코더 45: 컬럼 디코더

50: 센스 앰프 회로 50-1: 센스 앰프

60: 입출력 회로 70: 입력 버퍼

75: 출력 버퍼

본 발명은 반도체 기억 소자에 관한 것으로, 구체적으로는 저전압으로 구동되는 반도체 기억 소자에 적합한 센스 앰프에 관한 것이다.

도 1은 종래 기술에 따른 반도체 기억 소자의 전체 블럭 구성도이다.

반도체 기억 소자는, 컬럼 어드레스 스트로브 신호(/CAS)나 로우 어드레스 스트로브 신호(/RAS)나 라이트 인에이블 신호(/WE)나 출력 인에이블 신호(/OE) 등의 제어 신호를 수신하는 제어 신호 입력 단자(10)와, 어드레스 신호 A1∼An(n: 자연수)을 수신하는 어드레스 입력 단자(12)와, 입출력 데이터 DQ1∼DQi(i: 자연수)를 전달하는 데이터 입력 단자(14)를 포함한다.

반도체 기억 소자(1)는 제어 회로(20)와, 메모리 셀 어레이(30)와, 어드레스 버퍼(35)와, 로우 디코더(40) 및 컬럼 디코더(45)와, 센스 앰프 회로(50)와, 입출력 회로(60)와, 입력 버퍼(70)와, 출력 버퍼(75)를 더 포함한다.

제어 회로(20)는 제어 신호 입력 단자(10)에 입력된 제어 신호에 응답하여 반도체 기억 소자(1)의 전체 동작을 제어한다.

메모리 셀 어레이(30)는 매트릭스 형상으로 배치된 복수의 메모리 셀을 갖는다. 메모리 셀의 각 행마다 워드 라인이 배치되고, 메모리 셀의 각 열마다 비트 라인이 배치된다. 각 메모리 셀은 워드 라인과 비트 라인과의 교점 각각에 배치된다.

어드레스 버퍼(35)는 외부로부터 입력된 어드레스 신호를 로우 디코더(40)와 컬럼 디코더(45)에 선택적으로 공급한다. 로우 디코더(40)는 어드레스 버퍼(35)로부터 공급된 로우 어드레스 신호에 응답하여 복수의 워드 라인 중의 적어도 하나를 구동시킨다. 컬럼 디코더(45)는 어드레스 버퍼(35)로부터 공급된 컬럼 어드레스 신호에 응답하여 복수의 비트 라인쌍 중의 적어도 하나를 구동시킨다. 센스 앰프 회로(50)는 복수의 센스 앰프를 포함한다. 2개의 비트 라인쌍에 대하여 하나의 센스 앰프가 설치되어, 비트 라인쌍 사이에 발생하는 전위차를 증폭한다.

입출력 회로(60)는 컬럼 디코더(45)가 선택한 비트 라인쌍의 전위 레벨을 출력 버퍼(75)에 공급한다. 출력 버퍼(75)는 공급된 전위 레벨을 증폭하여 출력 데이터 DQ1∼DQi로서 외부에 출력한다. 입력 버퍼(70)는, 외부로부터 입력데이터 DQ1∼DQi가 입력되었을 때, 입력 데이터 DQ1∼DQi를 증폭한다. 입출력 회로(60)는 증폭된 입력 데이터 DQ1∼DQi를 수신하여, 컬럼 디코더(45)에 의해 선택된 비트 라인쌍에 입력 데이터 DQ1∼DQi를 공급한다.

이와 같은 구성을 가진 종래 기술의 반도체 기억 소자는 고집적화 추세에 따라 전류 소모를 줄이기 위하여 그의 동작 전압이 점차 낮아지고 있다. 한편, 동작 전압이 낮아지게 되면 반도체 기억 소자의 동작 속도는 점차 감소하게 되고 이는 전체적인 성능 저하를 유발시킨다. 그런데 센스 앰프 또한 위와 같은 문제로부터 자유로울 수 없다.

도 2A는 종래 기술에 따른 센스 앰프 및 동작 전원의 구체 회로도이고, 도 2B는 그의 동작 타이밍도이다.

종래 기술에 따른 센스 앰프는, 워드 라인(WL)이 인에이블된 후 순차적으로 액티브되는 제1 및 제2 피모스 액티브 제어 신호(sap1, sap2)를 이용하여 양의 전원전압을 인가받는다. 즉, 제1 피모스 액티브 제어 신호 (sap1)를 이용하여 외부전원전압(VDD)을 인가받고, 제2 피모스 액티브 제어 신호 (sap2)를 이용하여 내부전원전압(Vcore)을 인가받는다. 그리고, 제1 피모스 액티브 제어 신호 (sap1)와 동시에 액티브되고 제2 피모스 액티브 제어 신호 (sap2)와 동시에 인액티브되는 엔모스 액티브 제어 신호(san)를 이용하여 접지전원전압(Vssa)을 인가받는다.

위와 같이 인가되는 전원전압에 의해 종래 기술에 따른 센스 앰프는 다음과 같이 동작한다. 즉, 워드 라인(WL)이 인에이블되면 메모리 셀의 데이터가 비트 라인에 실리게 된다.

(1) 메모리 셀의 데이터가 "H"상태인 경우

비트 라인(BL)에는 Vcore/2 + delta V 만큼의 전압이 인가되고, 비트 라인 바아(BLB)에는 Vcore/2 만큼의 전압이 인가된다. 이에 따라 엔모스 트랜지스터 N2의 게이트-소스에 Vcore/2 + delta V 만큼의 전압이 인가된 후, 제1 피모스 액티브 제어 신호 (sap1)와 엔모스 액티브 제어 신호(san)가 구동되면 엔모스 트랜지스터 N2가 약하게 턴온되어 비트 라인 바아(BLB)의 전압은 점차 접지전압(Vssa)으로 하강하게 된다. 그러면 피모스 트랜지스터 P1의 게이트에 접지전압(Vssa)이 인가되므로 피모스 트랜지스터 P1이 턴온되므로 비트 라인(BL)은 점차 내부전원전압(Vcore) 수준으로 상승하게 된다. 이와 같은 방식으로 데이터가 증폭된다.

(2) 메모리 셀의 데이터가 "L"상태인 경우

비트 라인(BL)에는 Vcore/2 - delta V 만큼의 전압이 인가되고, 비트 라인 바아(BLB)에는 Vcore/2 만큼의 전압이 인가된다. 이 경우에는 엔모스 트랜지스터 N1의 턴온이 우세하게 되므로 비트 라인 전압은 접지전압(Vssa)로 근접하게 되고, 이로 인해 피모스 트랜지스터 P2의 게이트에 접지전압 (Vssa)이 인가되므로 피모스 트랜지스터 P2가 턴온되므로 비트 라인 바아(BLB)는 점차 내부전원전압(Vcore) 수준으로 상승하게 된다.

그런데, 동작 전압이 점차 낮아져 Vcore/2 전압 레벨이 센스 앰프 내 엔모스 트랜지스터의 문턱 전압과 같아지거나 낮아지게 되면 센스 앰프의 데이터 증폭 동작은 점차 열악해진다. 특히, "L" 데이터를 센싱하는 경우에 "H" 데이터의 그것보다 열악해져서 반도체 기억 소자의 동작에 치명적인 성능 저하를 초래하게 된다.

상기와 같은 문제점을 해결하기 위하여 본 발명은 저전압으로 구동되더라도 데이터의 센싱을 명확하게 할 수 있는 저전압 구동용 센스 앰프 및 그의 구동방법을 제공함에 목적이 있다.

상기 목적을 달성하기 위한 본원 제1 발명의 저전압 구동용 센스 앰프는, 제1 전원 라인과 제2 전원 라인을 포함하는 반도체 기억 소자에 있어서, 비트 라인 바아 노드에 인가되는 전압에 제어되어 구동되는 직렬연결된 제1 피모스 및 엔모스 트랜지스터; 비트 라인 노드에 인가되는 전압에 제어되어 구동되는 직렬연결된 제2 피모스 및 엔모스 트랜지스터; 상기 제1 피모스 트랜지스터와 병렬연결된 제1 비트 라인 업 스위치; 및 상기 제2 피모스 트랜지스터와 병렬연결된 제2 비트 라인 업 스위치를 포함하고, 상기 제1 및 제2 피모스 트랜지스터의 소스측은 상기 제1 전원 라인과 연결되고, 상기 제1 및 제2 엔모스 트랜지스터의 소스측은 상기 제2 전원 라인과 연결되며, 상기 제1 전원 라인이 플로팅된 상태에서 상기 제1 및 제2 비트 라인 업 스위치를 소정 시간 동안 턴온시켜 상기 비트 라인 및 상기 비트 라인 바아 노드를 동일한 전위차를 유지하면서도 소정 레벨 이상으로 상승시킬 수 있다.

바람직하게는, 상기 제1 및 제2 비트 라인 업 스위치가 스위칭한 후, 순차적으로 액티브되는 제1 및 제2 피모스 액티브 제어 신호를 이용하여 상기 제1 전원 라인으로 외부전원전압 및 내부전원전압을 인가받고, 상기 제1 피모스 액티브 제어 신호와 동시에 액티브되고 제2 피모스 액티브 제어 신호와 동시에 인액티브되는 엔모스 액티브 제어 신호를 이용하여 상기 제2 전원 라인으로 접지전원전압을 인가받는다.

또한, 본원의 제2 발명에 따른 센스 앰프의 구동 방법은, 제1 전원 라인과 제2 전원 라인을 포함하는 반도체 기억 소자 내 센스 앰프를 오버 드라이빙 함에 있어서, 상기 제1 전원 라인이 플로팅된 상태에서 상기 센스 앰프의 피모스 트랜지 스터와 병렬연결된 제1 및 제2 비트 라인 업 스위치를 스위칭하여 비트 라인 및 비트 라인 바아 노드를 동일한 전위차를 유지하면서도 소정 레벨 이상으로 상승시키는 단계; 순차적으로 액티브되는 제1 및 제2 피모스 액티브 제어 신호를 이용하여 상기 제1 전원 라인에 외부전원전압 및 내부전원전압을 인가받는 단계; 및 상기 제1 피모스 액티브 제어 신호와 동시에 액티브되고 제2 피모스 액티브 제어 신호와 동시에 인액티브되는 엔모스 액티브 제어 신호를 이용하여 상기 제2 전원 라인으로 접지전원전압을 인가받는 단계를 포함한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

도 3A는 본 발명에 따른 센스 앰프 및 동작 전원의 구체 회로도이고, 도 3B는 그의 동작 타이밍도이다.

본 발명에 따른 센스 앰프, 또한, 워드 라인(WL)이 인에이블된 후 순차적으로 액티브되는 제1 및 제2 피모스 액티브 제어 신호(sap1, sap2)를 이용하여 외부전원전압(VDD) 및 내부전원전압(Vcore)을 인가받고, 제1 피모스 액티브 제어 신호 (sap1)와 동시에 액티브되고 제2 피모스 액티브 제어 신호 (sap2)와 동시에 인액티브되는 엔모스 액티브 제어 신호(san)를 이용하여 접지전원전압(Vssa)을 인가받는다는 것은 종래 기술과 동일하다.

한편, 본 발명에 따른 센스 앰프는, 제1 피모스 액티브 제어 신호(sap1)를 액티브시키기 전 알티오 라인(TRO)이 플로팅(floating)된 상태에서 비트 라인 업 제어 신호(bl_up)를 일시적으로 액티브시키게 되면 엔모스 트랜지스터 N3과 N4가 턴온되어 비트 라인(BL)과 비트 라인 바아(BLB) 노드 전압이 동일한 전위차를 유지하면서도 소정 레벨 이상으로 상승된다. 이에 따라 엔모스 트랜지스터 N1 및 N2가 구동되는 경우, 문턱전압 이상의 충분한 Vgs값을 확보할 수 있어 센스 앰프의 동작이 원할하다.

한편, 본 발명의 다른 실시예에 따르면, 비트 라인(BL)과 비트 라인 바아(BLB) 노드 전압이 동일한 전위차를 유지하면서도 소정 레벨 이상으로 상승할 수 있다면, 엔모스 트랜지스터 N3과 N4를 피모스 트랜지스터로 대신할 수 있음은 당업자에게 명백한 사항이다.

도 3B에서, a는 종래 기술에 따른 센스 앰프가 "L"데이터를 증폭시키는 경우의 전압 파형이고, b는 종래 기술에 따른 센스 앰프가 "H"데이터를 증폭시키는 경우의 전압 파형이다. 반면, c는 본 발명에 따른 센스 앰프가 "L"데이터를 증폭시키 는 경우의 전압 파형이고, d는 본 발명에 따른 센스 앰프가 "H"데이터를 증폭시키는 경우의 전압 파형이다.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

본 발명에 따르면 반도체 기억 소자가 저전압으로 구동하더라도 "L"데이터를 명확하게 증폭할 수 있어 저전압화, 고집적화 추세에 부응할 수 있는 반도체 기억 소자를 제공할 수 있다.

Claims (5)

1. 제1 전원 라인과 제2 전원 라인을 포함하는 반도체 기억 소자에 있어서,

   비트 라인 바아 노드에 인가되는 전압에 제어되어 구동되는 직렬연결된 제1 피모스 및 엔모스 트랜지스터;

   비트 라인 노드에 인가되는 전압에 제어되어 구동되는 직렬연결된 제2 피모스 및 엔모스 트랜지스터;

   상기 제1 피모스 트랜지스터와 병렬연결된 제1 비트 라인 업 스위치; 및

   상기 제2 피모스 트랜지스터와 병렬연결된 제2 비트 라인 업 스위치를 포함하고,

   상기 제1 및 제2 피모스 트랜지스터의 소스측은 상기 제1 전원 라인과 연결되고, 상기 제1 및 제2 엔모스 트랜지스터의 소스측은 상기 제2 전원 라인과 연결되며,

   상기 제1 전원 라인이 플로팅된 상태에서 상기 제1 및 제2 비트 라인 업 스위치를 소정 시간 동안 턴온시켜 상기 비트 라인 및 상기 비트 라인 바아 노드를 동일한 전위차를 유지하면서도 소정 레벨 이상으로 상승시킬 수 있는 저전압 구동용 센스 앰프.
2. 제1항에 있어서,

   상기 제1 및 제2 비트 라인 업 스위치는 엔모스 트랜지스터인 저전압 구동용 센스 앰프.
3. 제1항에 있어서,

   상기 제1 및 제2 비트 라인 업 스위치는 피모스 트랜지스터인 저전압 구동용 센스 앰프.
4. 제2항 또는 제3항에 있어서,

   상기 제1 및 제2 비트 라인 업 스위치를 스위칭한 후, 순차적으로 액티브되는 제1 및 제2 피모스 액티브 제어 신호를 이용하여 상기 제1 전원 라인으로 외부전원전압 및 내부전원전압을 인가받고,

   상기 제1 피모스 액티브 제어 신호와 동시에 액티브되고 제2 피모스 액티브 제어 신호와 동시에 인액티브되는 엔모스 액티브 제어 신호를 이용하여 상기 제2 전원 라인으로 접지전원전압을 인가받는 저전압 구동용 센스 앰프.
5. 제1 전원 라인과 제2 전원 라인을 포함하는 반도체 기억 소자 내 센스 앰프를 오버 드라이빙 함에 있어서,

   상기 제1 전원 라인이 플로팅된 상태에서 상기 센스 앰프의 피모스 트랜지스터와 병렬연결된 제1 및 제2 비트 라인 업 스위치를 스위칭하여 비트 라인 및 비트 라인 바아 노드를 동일한 전위차를 유지하면서도 소정 레벨 이상으로 상승시키는 단계;

   순차적으로 액티브되는 제1 및 제2 피모스 액티브 제어 신호를 이용하여 상기 제1 전원 라인에 외부전원전압 및 내부전원전압을 인가받는 단계; 및

   상기 제1 피모스 액티브 제어 신호와 동시에 액티브되고 제2 피모스 액티브 제어 신호와 동시에 인액티브되는 엔모스 액티브 제어 신호를 이용하여 상기 제2 전원 라인으로 접지전원전압을 인가받는 단계

   를 포함하는 저전압 구동용 센스 앰프의 구동 방법.

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