JPH1031892A - 半導体メモリ装置及びその電源供給方式 - Google Patents
半導体メモリ装置及びその電源供給方式Info
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- JPH1031892A JPH1031892A JP9091808A JP9180897A JPH1031892A JP H1031892 A JPH1031892 A JP H1031892A JP 9091808 A JP9091808 A JP 9091808A JP 9180897 A JP9180897 A JP 9180897A JP H1031892 A JPH1031892 A JP H1031892A
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- 238000000034 method Methods 0.000 claims description 8
- 230000003068 static effect Effects 0.000 abstract description 13
- 230000001105 regulatory effect Effects 0.000 abstract description 4
- 238000003491 array Methods 0.000 abstract description 3
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体メモリ装置において、静的電源消費を
減少させる。 【解決手段】単位メモリセルを多数含んでなる複数のブ
ロックで構成されたメモリセルアレイと、電源電圧を実
質的に等しい複数の電圧差に等分した等分電圧を発生す
る電源と、上記等分電圧を上記メモリセルアレイに供給
するに際して上記ブロックを複数のサブブロックに区分
して、各サブブロックを順次前記の等分電圧の隣接する
電圧間に接続して電源を供給するようにした電源電圧供
給手段とを備えてなる。
減少させる。 【解決手段】単位メモリセルを多数含んでなる複数のブ
ロックで構成されたメモリセルアレイと、電源電圧を実
質的に等しい複数の電圧差に等分した等分電圧を発生す
る電源と、上記等分電圧を上記メモリセルアレイに供給
するに際して上記ブロックを複数のサブブロックに区分
して、各サブブロックを順次前記の等分電圧の隣接する
電圧間に接続して電源を供給するようにした電源電圧供
給手段とを備えてなる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体メモリ装
置及びその電源供給方式に関するもので、特に電源消費
を減少させるように工夫した半導体メモリ装置に関する
ものである。
置及びその電源供給方式に関するもので、特に電源消費
を減少させるように工夫した半導体メモリ装置に関する
ものである。
【０００２】
【従来の技術】一般に、ランダムアクセスメモリ（ＲＡ
Ｍ）の内のスタティックＲＡＭ（ＳＲＡＭ）は、２個の
交叉して連結されたインバータを含むフリップフロップ
の構成を採っている。このようなＳＲＡＭの構造は、１
９９０年４月１０日発行の米国特許第４，９１６，６６
８号の「Internal Synchronization Type MOS SRAM wit
h Address Transition Detecting Circuit」および「19
85 International Solid-state Circuits Conference D
igest of Technical Paper」の６４〜６５頁の「A 17ns
64K CMOS RAM with a Schmitt Trigger Sense Amplifi
er」に詳細に開示されている。
Ｍ）の内のスタティックＲＡＭ（ＳＲＡＭ）は、２個の
交叉して連結されたインバータを含むフリップフロップ
の構成を採っている。このようなＳＲＡＭの構造は、１
９９０年４月１０日発行の米国特許第４，９１６，６６
８号の「Internal Synchronization Type MOS SRAM wit
h Address Transition Detecting Circuit」および「19
85 International Solid-state Circuits Conference D
igest of Technical Paper」の６４〜６５頁の「A 17ns
64K CMOS RAM with a Schmitt Trigger Sense Amplifi
er」に詳細に開示されている。
【０００３】図５は、一般のＳＲＡＭの構造を図示して
いる。メモリセルＭＣ１は、高抵抗の負荷素子Ｒ１、Ｒ
２と、Ｎチャンネル型の駆動ＭＯＳトランジスタＱ３、
Ｑ４と、そしてＮチャンネル型の伝達ＭＯＳトランジス
タＱ１、Ｑ２を含んで構成されている。上記高抵抗Ｒ１
及びＲ２の一端は、電源電圧が供給されており、他端
は、上記トランジスタＱ３、Ｑ４のドレイン端子に連結
されている。そして、上記トランジスタＱ３、Ｑ４のソ
ース端子は、接地電圧に連結されている。上記トランジ
スタＱ３のゲート端子は、上記高抵抗性素子Ｒ２と上記
トランジスタＱ４の接合点である回路点Ｎ２に共通に連
結されている。上記トランジスタＱ４のゲート端子は、
上記高抵抗性素子Ｒ１と上記トランジスタＱ３の接合点
である回路点Ｎ１に共通に連結されている。ＭＯＳトラ
ンジスタＱ１の電流パスは、ビットラインＢＬと上記回
路点Ｎ１との間に接続され、Ｑ１のゲートは、ワードラ
インＷＬに接続される。上記トランジスタＱ２の電流パ
スは、ビットライン＾ＢＬと上記回路点Ｎ２との間に接
続され、Ｑ２のゲートは、ワードラインＷＬに接続され
る。なお、各種信号の内、逆極性側の信号には、図面で
は信号を表す符号の上方に横棒（バー）を付して表現す
るが、許容文字データの関係上、この明細書の記述中で
は信号を表す符号の左に「＾」の記号を付して表現す
る。上記回路点Ｎ１及びＮ２は、相補的な（互いに極性
が逆の）データを呈し、上記トランジスタＱ１及びＱ２
がターンオンされたときに上記相補的なデータがそれぞ
れビットラインＢＬ及び＾ＢＬに伝達される。このよう
なメモリセルを４トランジスタ型のＳＲＡＭセルと称す
る。上記メモリセルのＭＣ１〜ＭＣ１６で構成された列
が図示されているが、このような列は、８〜３２個また
はそれ以上のメモリセルで構成することもできる。
いる。メモリセルＭＣ１は、高抵抗の負荷素子Ｒ１、Ｒ
２と、Ｎチャンネル型の駆動ＭＯＳトランジスタＱ３、
Ｑ４と、そしてＮチャンネル型の伝達ＭＯＳトランジス
タＱ１、Ｑ２を含んで構成されている。上記高抵抗Ｒ１
及びＲ２の一端は、電源電圧が供給されており、他端
は、上記トランジスタＱ３、Ｑ４のドレイン端子に連結
されている。そして、上記トランジスタＱ３、Ｑ４のソ
ース端子は、接地電圧に連結されている。上記トランジ
スタＱ３のゲート端子は、上記高抵抗性素子Ｒ２と上記
トランジスタＱ４の接合点である回路点Ｎ２に共通に連
結されている。上記トランジスタＱ４のゲート端子は、
上記高抵抗性素子Ｒ１と上記トランジスタＱ３の接合点
である回路点Ｎ１に共通に連結されている。ＭＯＳトラ
ンジスタＱ１の電流パスは、ビットラインＢＬと上記回
路点Ｎ１との間に接続され、Ｑ１のゲートは、ワードラ
インＷＬに接続される。上記トランジスタＱ２の電流パ
スは、ビットライン＾ＢＬと上記回路点Ｎ２との間に接
続され、Ｑ２のゲートは、ワードラインＷＬに接続され
る。なお、各種信号の内、逆極性側の信号には、図面で
は信号を表す符号の上方に横棒（バー）を付して表現す
るが、許容文字データの関係上、この明細書の記述中で
は信号を表す符号の左に「＾」の記号を付して表現す
る。上記回路点Ｎ１及びＮ２は、相補的な（互いに極性
が逆の）データを呈し、上記トランジスタＱ１及びＱ２
がターンオンされたときに上記相補的なデータがそれぞ
れビットラインＢＬ及び＾ＢＬに伝達される。このよう
なメモリセルを４トランジスタ型のＳＲＡＭセルと称す
る。上記メモリセルのＭＣ１〜ＭＣ１６で構成された列
が図示されているが、このような列は、８〜３２個また
はそれ以上のメモリセルで構成することもできる。
【０００４】図６は、従来の技術により構成されたメモ
リセルアレイと、その読出し及び書込みの動作を実行す
るために接続された周辺回路を示すブロック図である。
入出力ピンを介して行アドレス信号が入力されるとメモ
リセルアレイ１０内の対応するワードラインを選択する
行デコーダ１１と、多数の上記メモリセルで構成された
メモリセルアレイ１０と、上記メモリセルアレイ１０内
のビットラインを介して出力される信号を感知して増幅
するためのセンスアンプ回路１２と、入出力ピンを介し
て列アドレス信号が入力されると上記ビットラインの選
択及びデコードされた信号を上記センスアンプ回路１２
に供給するための列デコーダ１３と、上記行アドレス信
号と列アドレス信号が印加される読出しと書込みの動作
を実行する読出し／書込み制御回路１４と、入力端子Ｉ
Ｎから入力されるデータＤＡＴＡが供給されて上記読出
し／書込み制御回路１４から出力された信号に応答して
センスアンプ回路１２を制御する入力バッファ１５と、
上記センスアンプ回路１２から出力された信号に応答し
て上記出力端子ＯＵＴに出力信号を出力する出力バッフ
ァ１６で構成された半導体メモリ装置が図示されてい
る。上記メモリセルアレイ１０は、前述したスタティッ
クＲＡＭ型のメモリセルＭＣについて説明したが、ダイ
ナミックラムの場合も同様に適用可能であることは広く
知られている。
リセルアレイと、その読出し及び書込みの動作を実行す
るために接続された周辺回路を示すブロック図である。
入出力ピンを介して行アドレス信号が入力されるとメモ
リセルアレイ１０内の対応するワードラインを選択する
行デコーダ１１と、多数の上記メモリセルで構成された
メモリセルアレイ１０と、上記メモリセルアレイ１０内
のビットラインを介して出力される信号を感知して増幅
するためのセンスアンプ回路１２と、入出力ピンを介し
て列アドレス信号が入力されると上記ビットラインの選
択及びデコードされた信号を上記センスアンプ回路１２
に供給するための列デコーダ１３と、上記行アドレス信
号と列アドレス信号が印加される読出しと書込みの動作
を実行する読出し／書込み制御回路１４と、入力端子Ｉ
Ｎから入力されるデータＤＡＴＡが供給されて上記読出
し／書込み制御回路１４から出力された信号に応答して
センスアンプ回路１２を制御する入力バッファ１５と、
上記センスアンプ回路１２から出力された信号に応答し
て上記出力端子ＯＵＴに出力信号を出力する出力バッフ
ァ１６で構成された半導体メモリ装置が図示されてい
る。上記メモリセルアレイ１０は、前述したスタティッ
クＲＡＭ型のメモリセルＭＣについて説明したが、ダイ
ナミックラムの場合も同様に適用可能であることは広く
知られている。
【０００５】図６を参照して従来型のメモリの動作を簡
略に説明する。書込み動作のときには、上記行アドレス
と列アドレスの組合せによってメモリセルが選択される
が、このとき上記入力バッファ１５に入力されるデータ
ＤＡＴＡを上記センスアンプ回路１２で選択されたビッ
トラインに供給し、上記行デコーダ１１により選択され
たワードラインのメモリセルに書き込む。このような動
作をするとき、上記出力バッファ１６は、オフ状態又は
トライステート状態になる。読出し動作のときには、上
記入力バッファ１５はオフ状態になり、出力バッファ１
６が接続されて、上記行デコーダ１１によりワードライ
ンを選択して、上記列デコーダ１３によりビットライン
を選択して、一つのメモリセルＭＣが選択されると、こ
のメモリセルに接続されたビットライン対ＢＬ及び＾Ｂ
Ｌとして出力される電圧差を上記センスアンプ回路１２
で増幅して出力する。この出力された電圧は、上記出力
バッファ１６により駆動能力を持つ信号になり、上記出
力を経て上記出力端子ＯＵＴに出力される。より詳細な
動作の説明を次の図７参照して行う。
略に説明する。書込み動作のときには、上記行アドレス
と列アドレスの組合せによってメモリセルが選択される
が、このとき上記入力バッファ１５に入力されるデータ
ＤＡＴＡを上記センスアンプ回路１２で選択されたビッ
トラインに供給し、上記行デコーダ１１により選択され
たワードラインのメモリセルに書き込む。このような動
作をするとき、上記出力バッファ１６は、オフ状態又は
トライステート状態になる。読出し動作のときには、上
記入力バッファ１５はオフ状態になり、出力バッファ１
６が接続されて、上記行デコーダ１１によりワードライ
ンを選択して、上記列デコーダ１３によりビットライン
を選択して、一つのメモリセルＭＣが選択されると、こ
のメモリセルに接続されたビットライン対ＢＬ及び＾Ｂ
Ｌとして出力される電圧差を上記センスアンプ回路１２
で増幅して出力する。この出力された電圧は、上記出力
バッファ１６により駆動能力を持つ信号になり、上記出
力を経て上記出力端子ＯＵＴに出力される。より詳細な
動作の説明を次の図７参照して行う。
【０００６】図７は、図５のメモリセルアレイのうち一
つのビットライン対の間に接続されたメモリセルと、そ
れに対する書込み／読出しの動作をするための回路が概
略的に図示されている。図７を参照して、上記ビットラ
イン対ＢＬ及び＾ＢＬの一端に接続されたプリチャージ
回路１７と、上記ビットライン対ＢＬ及び＾ＢＬと対応
するデータラインＤＬ及び＾ＤＬの間にそれぞれチャン
ネルが直列接続された上記ビットラインを選択するため
のＮＭＯＳトランジスタＱ５及びＱ６と、上記データラ
インＤＬと接地電源の間にチャンネルが直列接続された
書込み動作及びデータ入力をするためのＮＭＯＳトラン
ジスタＱ７及びＱ９と、上記データライン＾ＤＬと接地
電源の間にチャンネルが直列接続された書込み動作及び
データ入力をするためのＮＭＯＳトランジスタＱ８及び
Ｑ１０と、上記データラインＤＬ及び＾ＤＬを介して読
み出されるデータを感知して増幅するために上記データ
ラインＤＬ及び＾ＤＬと接続されたセンスアンプ回路１
２と、上記センスアンプ回路１２の出力端子に接続され
た出力バッファ１６が図示されている。上記ＮＭＯＳト
ランジスタＱ５及びＱ６のゲートには、上記ビットライ
ンを選択するための列選択信号Ｙ１が印加される。上記
ＮＭＯＳトランジスタＱ７及びＱ８のゲートは、書込み
動作を実行するための書込みイネーブル信号ＷＥが加え
られる。上記ＮＭＯＳトランジスタＱ９及びＱ１０のゲ
ートには、それぞれデータＤＡＴＡ及び逆極性データ＾
ＤＡＴＡが供給される。
つのビットライン対の間に接続されたメモリセルと、そ
れに対する書込み／読出しの動作をするための回路が概
略的に図示されている。図７を参照して、上記ビットラ
イン対ＢＬ及び＾ＢＬの一端に接続されたプリチャージ
回路１７と、上記ビットライン対ＢＬ及び＾ＢＬと対応
するデータラインＤＬ及び＾ＤＬの間にそれぞれチャン
ネルが直列接続された上記ビットラインを選択するため
のＮＭＯＳトランジスタＱ５及びＱ６と、上記データラ
インＤＬと接地電源の間にチャンネルが直列接続された
書込み動作及びデータ入力をするためのＮＭＯＳトラン
ジスタＱ７及びＱ９と、上記データライン＾ＤＬと接地
電源の間にチャンネルが直列接続された書込み動作及び
データ入力をするためのＮＭＯＳトランジスタＱ８及び
Ｑ１０と、上記データラインＤＬ及び＾ＤＬを介して読
み出されるデータを感知して増幅するために上記データ
ラインＤＬ及び＾ＤＬと接続されたセンスアンプ回路１
２と、上記センスアンプ回路１２の出力端子に接続され
た出力バッファ１６が図示されている。上記ＮＭＯＳト
ランジスタＱ５及びＱ６のゲートには、上記ビットライ
ンを選択するための列選択信号Ｙ１が印加される。上記
ＮＭＯＳトランジスタＱ７及びＱ８のゲートは、書込み
動作を実行するための書込みイネーブル信号ＷＥが加え
られる。上記ＮＭＯＳトランジスタＱ９及びＱ１０のゲ
ートには、それぞれデータＤＡＴＡ及び逆極性データ＾
ＤＡＴＡが供給される。
【０００７】図７に示された回路を参照して動作を説明
する。書込み動作のときにはデータＤＡＴＡ及び＾ＤＡ
ＴＡが、それぞれ上記ＮＭＯＳトランジスタＱ９及びＱ
１０のゲートに印加される。ここで、上記データＤＡＴ
Ａがハイレベルであるとき上記ＮＭＯＳトランジスタＱ
９はターンオンされ、上記ＮＭＯＳトランジスタＱ１０
はオフされる。まず、プリチャージ回路１７が動作して
上記ビットライン対ＢＬ及び＾ＢＬをプリチャージさせ
て、ハイレベルの書込みイネーブル信号ＷＥを上記ＮＭ
ＯＳトランジスタＱ７及びＱ８のゲートに印加してター
ンオンさせて、続けてハイレベルの上記列選択信号Ｙ１
を印加して上記ＮＭＯＳトランジスタＱ５、Ｑ６をター
ンオンさせる。このとき、例えばワードラインＷＬ１が
選択されたら、上記ビットライン対ＢＬ及び＾ＢＬがそ
れぞれローレベル及びハイレベルになった状態で、上記
伝達ＭＯＳトランジスタＱ１及びＱ２がターンオンされ
て、上記駆動ＭＯＳトランジスタＱ３及びＱ４のゲート
に上記ビットラインのレベル状態が印加される。
する。書込み動作のときにはデータＤＡＴＡ及び＾ＤＡ
ＴＡが、それぞれ上記ＮＭＯＳトランジスタＱ９及びＱ
１０のゲートに印加される。ここで、上記データＤＡＴ
Ａがハイレベルであるとき上記ＮＭＯＳトランジスタＱ
９はターンオンされ、上記ＮＭＯＳトランジスタＱ１０
はオフされる。まず、プリチャージ回路１７が動作して
上記ビットライン対ＢＬ及び＾ＢＬをプリチャージさせ
て、ハイレベルの書込みイネーブル信号ＷＥを上記ＮＭ
ＯＳトランジスタＱ７及びＱ８のゲートに印加してター
ンオンさせて、続けてハイレベルの上記列選択信号Ｙ１
を印加して上記ＮＭＯＳトランジスタＱ５、Ｑ６をター
ンオンさせる。このとき、例えばワードラインＷＬ１が
選択されたら、上記ビットライン対ＢＬ及び＾ＢＬがそ
れぞれローレベル及びハイレベルになった状態で、上記
伝達ＭＯＳトランジスタＱ１及びＱ２がターンオンされ
て、上記駆動ＭＯＳトランジスタＱ３及びＱ４のゲート
に上記ビットラインのレベル状態が印加される。
【０００８】読出し動作のときには、上記書込みイネー
ブル信号ＷＥがローレベルである状態で動作する。ま
ず、上記プリチャージ回路１７の出力により上記ビット
ライン対ＢＬ及び＾ＢＬをプリチャージさせた後、上記
ワードラインＷＬ１が選択されると、上記伝達ＭＯＳト
ランジスタＱ１及びＱ２がターンオンされて、上記駆動
ＭＯＳトランジスタＱ３及びＱ４のゲート端子に貯蔵さ
れたデータがそれぞれ上記ビットライン対ＢＬ及び＾Ｂ
Ｌに印加される。もし、上記駆動ＭＯＳトランジスタＱ
３及びＱ４のゲート端子にハイレベルデータが貯蔵され
ると、上記ビットラインＢＬにはハイレベルが印加さ
れ、相補ビットライン＾ＢＬにはローレベルが印加され
て、上記ビットラインＢＬのレベルはそのまま維持され
るが、上記相補ビットライン＾ＢＬはプリチャージされ
た電圧で所定レベルだけ減少する。このとき、列アドレ
スの入力により上記ビットラインが選択されると、すな
わち、例えば列選択信号Ｙ１が選択されると、上記ＮＭ
ＯＳトランジスタＱ５及びＱ６がターンオンされて、上
記ビットライン対ＢＬ及び＾ＢＬの微細な電圧の差異を
上記センスアンプ回路１２で増幅してこの増幅された出
力を出力端子ＯＵＴに出す。
ブル信号ＷＥがローレベルである状態で動作する。ま
ず、上記プリチャージ回路１７の出力により上記ビット
ライン対ＢＬ及び＾ＢＬをプリチャージさせた後、上記
ワードラインＷＬ１が選択されると、上記伝達ＭＯＳト
ランジスタＱ１及びＱ２がターンオンされて、上記駆動
ＭＯＳトランジスタＱ３及びＱ４のゲート端子に貯蔵さ
れたデータがそれぞれ上記ビットライン対ＢＬ及び＾Ｂ
Ｌに印加される。もし、上記駆動ＭＯＳトランジスタＱ
３及びＱ４のゲート端子にハイレベルデータが貯蔵され
ると、上記ビットラインＢＬにはハイレベルが印加さ
れ、相補ビットライン＾ＢＬにはローレベルが印加され
て、上記ビットラインＢＬのレベルはそのまま維持され
るが、上記相補ビットライン＾ＢＬはプリチャージされ
た電圧で所定レベルだけ減少する。このとき、列アドレ
スの入力により上記ビットラインが選択されると、すな
わち、例えば列選択信号Ｙ１が選択されると、上記ＮＭ
ＯＳトランジスタＱ５及びＱ６がターンオンされて、上
記ビットライン対ＢＬ及び＾ＢＬの微細な電圧の差異を
上記センスアンプ回路１２で増幅してこの増幅された出
力を出力端子ＯＵＴに出す。
【０００９】
【発明が解決しようとする課題】しかしながら、前述し
た書込み動作及び読出し動作を実行する半導体メモリ装
置では、メモリの寸法が増加するに従って電源の消費が
増加する。この場合、電源の消費は、静的な電源消費と
動的な電源消費に分けられるが、書込み動作と読出し動
作のときの電源消費は、結局書込み及び読出し周波数に
比例する。書込み及び読出し動作をしないときには、デ
ータを保有しているのみであるので、静的電源消費のみ
が生じる。書込み及び読出し動作のときには動的電源消
費が生じ、この動的な電源消費は致し方ないにしても、
使用しないときの静的な電源消費を減らすことは、特に
近来の携帯用のバッテリにより駆動するシステムにおい
て重要である。したがって、このような静的電源消費に
関心が集中されている。
た書込み動作及び読出し動作を実行する半導体メモリ装
置では、メモリの寸法が増加するに従って電源の消費が
増加する。この場合、電源の消費は、静的な電源消費と
動的な電源消費に分けられるが、書込み動作と読出し動
作のときの電源消費は、結局書込み及び読出し周波数に
比例する。書込み及び読出し動作をしないときには、デ
ータを保有しているのみであるので、静的電源消費のみ
が生じる。書込み及び読出し動作のときには動的電源消
費が生じ、この動的な電源消費は致し方ないにしても、
使用しないときの静的な電源消費を減らすことは、特に
近来の携帯用のバッテリにより駆動するシステムにおい
て重要である。したがって、このような静的電源消費に
関心が集中されている。
【００１０】したがって、この発明の目的は、静的電源
消費を減らすことができる半導体メモリ装置を提供する
ことにある。また、この発明の他の目的は、携帯用の機
器に適用可能な半導体メモリ装置の電源供給方式を提供
することにある。
消費を減らすことができる半導体メモリ装置を提供する
ことにある。また、この発明の他の目的は、携帯用の機
器に適用可能な半導体メモリ装置の電源供給方式を提供
することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、この発明は、半導体メモリ装置において、単位メモ
リセルを多数含んでなる複数のブロックで構成されたメ
モリセルアレイと、電源電圧を実質的に等しい複数の電
圧差に等分した等分電圧を発生する電源と、上記等分電
圧を上記メモリセルアレイに供給するに際して上記ブロ
ックを複数のサブブロックに区分して、各サブブロック
を順次前記の等分して得た電圧間、好ましくはその隣接
する電圧間に接続して電源を供給するようにした電源電
圧供給手段とを備えてなることを特徴とする。
め、この発明は、半導体メモリ装置において、単位メモ
リセルを多数含んでなる複数のブロックで構成されたメ
モリセルアレイと、電源電圧を実質的に等しい複数の電
圧差に等分した等分電圧を発生する電源と、上記等分電
圧を上記メモリセルアレイに供給するに際して上記ブロ
ックを複数のサブブロックに区分して、各サブブロック
を順次前記の等分して得た電圧間、好ましくはその隣接
する電圧間に接続して電源を供給するようにした電源電
圧供給手段とを備えてなることを特徴とする。
【００１２】
【発明の実施の形態】以下、この発明の望ましい実施態
様について詳細に説明する。なお、図面の中で同一の部
分には同一の符号を付して表わす。
様について詳細に説明する。なお、図面の中で同一の部
分には同一の符号を付して表わす。
【００１３】図１は、この発明により静的電源消費を減
らす工夫を施した回路のブロック図である。前述の図６
の説明のように、メモリセルアレイ１０を多数のストリ
ング単位として二つのブロックに分割して動作させるも
のである。すなわち、メモリセルアレイ１０の全体を二
つのブロックに分けた後、第１ブロックは５ボルト電位
と２.５ボルト電位との間で動作させて、第二ブロック
は２.５ボルト電位と０ボルト電位との間で動作させる
ものである。このようなブロック分けの考え方は、三以
上のブロックに分けてそれぞれ対応する電位点間で電源
を供給して動作させることもできる。上記メモリセルア
レイ１０に印加される電圧は電圧調整電源２０から発生
される電圧を使用する。この電圧調整電源２０構成及び
動作については、後述する。上記メモリセルアレイ１０
を３段に分けて動作させる場合は、電源電圧は、Ｖｄｄ
（電源電圧）、２／３＊Ｖｄｄ、１／３＊Ｖｄｄ、ＧＮ
Ｄ（接地電圧）に分けた四つの電位を利用して、各隣接
する電位点間で供給する。第一段のセルアレイのサブブ
ロックは、Ｖｄｄと２／３＊Ｖｄｄの間で動作させ、す
なわち電源電圧が印加されるサブブロックの電源電圧端
にはＶｄｄの電位を与えて接地電圧端には２／３＊Ｖｄ
ｄを与える。第二段のブロックの電源電圧端には２／３
＊Ｖｄｄを印加して、接地電圧端には１／３＊Ｖｄｄを
印加する。第三段のブロックの電源電圧端には１／３＊
Ｖｄｄを印加して接地電圧端にはＧＮＤ電位を印加す
る。以上のようなサブブロックに分けて電源を供給する
考え方について、図２〜３を参照して以下に詳しく説明
する。
らす工夫を施した回路のブロック図である。前述の図６
の説明のように、メモリセルアレイ１０を多数のストリ
ング単位として二つのブロックに分割して動作させるも
のである。すなわち、メモリセルアレイ１０の全体を二
つのブロックに分けた後、第１ブロックは５ボルト電位
と２.５ボルト電位との間で動作させて、第二ブロック
は２.５ボルト電位と０ボルト電位との間で動作させる
ものである。このようなブロック分けの考え方は、三以
上のブロックに分けてそれぞれ対応する電位点間で電源
を供給して動作させることもできる。上記メモリセルア
レイ１０に印加される電圧は電圧調整電源２０から発生
される電圧を使用する。この電圧調整電源２０構成及び
動作については、後述する。上記メモリセルアレイ１０
を３段に分けて動作させる場合は、電源電圧は、Ｖｄｄ
（電源電圧）、２／３＊Ｖｄｄ、１／３＊Ｖｄｄ、ＧＮ
Ｄ（接地電圧）に分けた四つの電位を利用して、各隣接
する電位点間で供給する。第一段のセルアレイのサブブ
ロックは、Ｖｄｄと２／３＊Ｖｄｄの間で動作させ、す
なわち電源電圧が印加されるサブブロックの電源電圧端
にはＶｄｄの電位を与えて接地電圧端には２／３＊Ｖｄ
ｄを与える。第二段のブロックの電源電圧端には２／３
＊Ｖｄｄを印加して、接地電圧端には１／３＊Ｖｄｄを
印加する。第三段のブロックの電源電圧端には１／３＊
Ｖｄｄを印加して接地電圧端にはＧＮＤ電位を印加す
る。以上のようなサブブロックに分けて電源を供給する
考え方について、図２〜３を参照して以下に詳しく説明
する。
【００１４】図２及び図３は、それぞれメモリセルアレ
イを２段のサブブロックに分割した場合と、３段のサブ
ブロックに分割した場合を図解している。まず、図２を
参照すると、上記メモリセルアレイ１０を第一サブメモ
リセルアレイ３０Ａと第二サブメモリセルアレイ３０Ｂ
の二つのサブブロックに分割して、各第一及び第二のサ
ブメモリセルアレイ３０Ａ及び３０Ｂのそれぞれに供給
される電源電位を順次異ならせている。すなわち、前述
のように、上記第一サブメモリセルアレイ３０Ａ内のメ
モリセルの電源側端子にはＶｄｄ（例えば、５Ｖ）の電
位が供給されて、その接地側端子には１／２＊Ｖｄｄの
電位が供給される。上記第二サブメモリセルアレイ３０
Ｂ内のメモリセルの電源側端子には１／２＊Ｖｄｄの電
位が供給されて、接地側端子にはＧＮＤの電位が供給さ
れる。このように電圧を供給すれば、上記第一サブメモ
リセルアレイ３０Ａで使用される電流を上記第二サブメ
モリセルアレイ３０Ｂで使用されるので、全体的に静的
電源消費を半分に減らすことができる。
イを２段のサブブロックに分割した場合と、３段のサブ
ブロックに分割した場合を図解している。まず、図２を
参照すると、上記メモリセルアレイ１０を第一サブメモ
リセルアレイ３０Ａと第二サブメモリセルアレイ３０Ｂ
の二つのサブブロックに分割して、各第一及び第二のサ
ブメモリセルアレイ３０Ａ及び３０Ｂのそれぞれに供給
される電源電位を順次異ならせている。すなわち、前述
のように、上記第一サブメモリセルアレイ３０Ａ内のメ
モリセルの電源側端子にはＶｄｄ（例えば、５Ｖ）の電
位が供給されて、その接地側端子には１／２＊Ｖｄｄの
電位が供給される。上記第二サブメモリセルアレイ３０
Ｂ内のメモリセルの電源側端子には１／２＊Ｖｄｄの電
位が供給されて、接地側端子にはＧＮＤの電位が供給さ
れる。このように電圧を供給すれば、上記第一サブメモ
リセルアレイ３０Ａで使用される電流を上記第二サブメ
モリセルアレイ３０Ｂで使用されるので、全体的に静的
電源消費を半分に減らすことができる。
【００１５】次に、図３を参照すると、上記メモリセル
アレイ１０を第一から第三までの三つのサブメモリセル
アレイ４０Ａ〜４０Ｃに分割して電源を供給するもの
で、前述したように電源電圧を三段階に分割して得た四
つの各電位の隣接する二つずつを三つの各ブロックの両
端（電源側端と接地側端）に順次に接続して供給してい
る。このようにして電源を供給すれば、全体的に静的電
源消費を１／３に減らすことができる。
アレイ１０を第一から第三までの三つのサブメモリセル
アレイ４０Ａ〜４０Ｃに分割して電源を供給するもの
で、前述したように電源電圧を三段階に分割して得た四
つの各電位の隣接する二つずつを三つの各ブロックの両
端（電源側端と接地側端）に順次に接続して供給してい
る。このようにして電源を供給すれば、全体的に静的電
源消費を１／３に減らすことができる。
【００１６】以上の説明から分かるように、上記メモリ
セルアレイ１０をＮ段の多段に分割すれば、電源消費を
１／Ｎに減らすことができ、静的電源消費が画期的に減
少する。したがって、このような半導体メモリを携帯用
機器に適用すれば、バッテリーを従来より長い時間使用
できることになる。
セルアレイ１０をＮ段の多段に分割すれば、電源消費を
１／Ｎに減らすことができ、静的電源消費が画期的に減
少する。したがって、このような半導体メモリを携帯用
機器に適用すれば、バッテリーを従来より長い時間使用
できることになる。
【００１７】図４は、この発明により構成された電圧調
整電源の具体的回路の回路図であり、図２のようにメモ
リセルアレイを２段に分割した場合に適用できる電源の
内部回路構造を示している。この場合、Ｖｄｄは５Ｖで
あり、この回路により、５Ｖと２．５Ｖと０Ｖの三つの
電位が用意される。
整電源の具体的回路の回路図であり、図２のようにメモ
リセルアレイを２段に分割した場合に適用できる電源の
内部回路構造を示している。この場合、Ｖｄｄは５Ｖで
あり、この回路により、５Ｖと２．５Ｖと０Ｖの三つの
電位が用意される。
【００１８】図４を参照すると、上記電圧調整電源２０
は、ＰＭＯＳトランジスタＱ１２、Ｑ１３、Ｑ１４、Ｑ
１５とＮＭＯＳトランジスタＱ１６、Ｑ１７、Ｑ１８、
Ｑ１９は電流ミラー（Current Mirror）回路である。
したがって、バイポーラトランジスタＱ２０、Ｑ２１の
エミッタに流れる電流は等しい。回路図中央付近の接続
点Ａの電圧値を２．５ボルトになるようにするため、抵
抗Ｒ１とＲ２の抵抗値（抵抗比）を調節して中間レベル
の電圧値を生成する。そして、トランジスタＱ２６〜Ｑ
３１は、バッファ回路を構成するものである。また、Ｐ
ＭＯＳトランジスタＱ１１は、回路の動作開始時に作動
を安定にするためのトランジスタで、接続点Ｂの電位が
０ボルトのとき上記ＰＭＯＳトランジスタＱ１１が導通
になっていて、続いて接続点Ｂの電位が高くなることに
より全体的に上記電圧調整電源２０が所定の電圧を供給
するように動作する。
は、ＰＭＯＳトランジスタＱ１２、Ｑ１３、Ｑ１４、Ｑ
１５とＮＭＯＳトランジスタＱ１６、Ｑ１７、Ｑ１８、
Ｑ１９は電流ミラー（Current Mirror）回路である。
したがって、バイポーラトランジスタＱ２０、Ｑ２１の
エミッタに流れる電流は等しい。回路図中央付近の接続
点Ａの電圧値を２．５ボルトになるようにするため、抵
抗Ｒ１とＲ２の抵抗値（抵抗比）を調節して中間レベル
の電圧値を生成する。そして、トランジスタＱ２６〜Ｑ
３１は、バッファ回路を構成するものである。また、Ｐ
ＭＯＳトランジスタＱ１１は、回路の動作開始時に作動
を安定にするためのトランジスタで、接続点Ｂの電位が
０ボルトのとき上記ＰＭＯＳトランジスタＱ１１が導通
になっていて、続いて接続点Ｂの電位が高くなることに
より全体的に上記電圧調整電源２０が所定の電圧を供給
するように動作する。
【００１９】一方、図３のように、セルアレイを３段に
分割する場合には、例えば、電圧調整電源を図４の構成
を利用して、電圧出力の回路点と接地との間に適切に抵
抗を多数接続して、その接続点に現れる電圧を利用する
ことにより、所定の所望の電圧、すなわち２／３＊Ｖｄ
ｄ及び１／３＊Ｖｄｄ等を発生させることができる。
分割する場合には、例えば、電圧調整電源を図４の構成
を利用して、電圧出力の回路点と接地との間に適切に抵
抗を多数接続して、その接続点に現れる電圧を利用する
ことにより、所定の所望の電圧、すなわち２／３＊Ｖｄ
ｄ及び１／３＊Ｖｄｄ等を発生させることができる。
【００２０】
【発明の効果】以上説明したように、この発明によれ
ば、メモリセルアレイを多段に分割して静的電源消費を
減らす効果が有る。また、この発明は、携帯用の機器の
使用時間を伸ばすことができる効果がある。
ば、メモリセルアレイを多段に分割して静的電源消費を
減らす効果が有る。また、この発明は、携帯用の機器の
使用時間を伸ばすことができる効果がある。
【００２１】以上、この発明は、図面に記載した実例回
路を中心に例として説明したが、それら具体的回路に限
定されるものではなく、この発明の技術的な思想の範囲
内で種々の変化と変形が可能であることはいうまでもな
い。
路を中心に例として説明したが、それら具体的回路に限
定されるものではなく、この発明の技術的な思想の範囲
内で種々の変化と変形が可能であることはいうまでもな
い。
【図１】 この発明による電源消費を減らすための半導
体メモリ装置の概略的なブロック図である。
体メモリ装置の概略的なブロック図である。
【図２】 この発明によりメモリセルアレイを複数のブ
ロック単位に分割して電源を供給するブロック図であ
る。
ロック単位に分割して電源を供給するブロック図であ
る。
【図３】 この発明によりメモリセルアレイを複数のブ
ロック単位に分割して電源を供給するブロック図であ
る。
ロック単位に分割して電源を供給するブロック図であ
る。
【図４】 この発明により構成された電圧調整電源の具
体的な実施例の回路図である。
体的な実施例の回路図である。
【図５】 一般のメモリセルの構造を示す図である。
【図６】 従来技術による読出し及び書込み動作を実行
するためのメモリセルアレイとその周辺回路の接続関係
を示すブロック図である。
するためのメモリセルアレイとその周辺回路の接続関係
を示すブロック図である。
【図７】 従来技術において一対のビットラインについ
てデータの書込み及び読出し動作を実行するための概略
構成を示すブロック図である。
てデータの書込み及び読出し動作を実行するための概略
構成を示すブロック図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャ ギョンヒョン 大韓民国 ソウルシー カンナムグ アプ グジョンドン 397 ミサンアパート 26 −1502 (72)発明者 イー ドンミン 大韓民国 キョンギドー イーチョンシー デウォルミョン サドンリ ヒョーンデ チョーンジャアパート 107−606
Claims (8)
- 【請求項１】 単位メモリセルを多数含んでなる複数の
ブロックで構成されたメモリセルアレイと、 電源電圧を複数の電圧差に分割した分割電圧を発生する
電源と、 上記分割電圧を上記メモリセルアレイに供給するに際し
て上記ブロックを複数のサブブロックに区分して、各サ
ブブロックを順次前記の分割電圧間に接続して電源を供
給するようにした電源電圧供給手段とを備えてなる半導
体メモリ装置。 - 【請求項２】 単位メモリセルを多数含んでなる複数の
ブロックで構成されたメモリセルアレイと、 電源電圧を実質的に等しい複数の電圧差に等分した等分
電圧を発生する電源と、 上記等分電圧を上記メモリセルアレイに供給するに際し
て上記ブロックを複数のサブブロックに区分して、各サ
ブブロックを順次前記の等分電圧の隣接する電圧間に接
続して電源を供給するようにした電源電圧供給手段とを
備えてなる半導体メモリ装置。 - 【請求項３】 請求項２に記載の半導体メモリ装置であ
って、 上記等分電圧は上記電源電圧を二等分又はそれより多く
に分けたことを特徴とするもの。 - 【請求項４】 請求項３に記載の半導体メモリ装置であ
って、 上記ブロック内にあるプリチャ−ジ回路から発生される
プリチャージ電圧が上記該当ブロックの電源電圧端に供
給される等分電圧に等しいことを特徴とするもの。 - 【請求項５】 単位メモリセルを多数含んでなる複数の
ブロックで構成されたメモリセルアレイを有する半導体
メモリ装置の電源供給方式において、 電源電圧を実質的に等しい複数の電圧差に等分した等分
電圧を発生して、 上記等分電圧を上記メモリセルアレイに供給するとき、
上記ブロックを複数のサブブロックに区分して、各分圧
された電源電圧が供給されるように接続することを特徴
とする半導体メモリ装置への電源供給方式。 - 【請求項６】 請求項５に記載の半導体メモリ装置への
電源供給方式であって、 上記等分電圧は上記電源電圧を二等分又はそれより多く
に分けられることを特徴とする方式。 - 【請求項７】 請求項６に記載の半導体メモリ装置への
電源供給方式であって、 上記ブロック内にあるプリチャージ回路から発生される
プリチャージ電圧が上記該当ブロックの電源電圧端に供
給される等分電圧に等しいことを特徴とする方式。 - 【請求項８】 半導体メモリ装置の電源供給方式におい
て、 多数のメモリセルで構成されたメモリセルアレイを２以
上のＮ個のブロックに分割して、電源電圧Ｖと（Ｎ−
１）／Ｎ＊Ｖの間と、（Ｎ−１）／Ｎ＊Ｖと（Ｎ−２）
／Ｎ＊Ｖの間と、（Ｎ−２）／Ｎ＊Ｖと接地電圧との間
で、それぞれ上記分割されたブロックを独立的に動作す
るように電源を供給するように接続したことを特徴とす
る半導体メモリ装置の電源供給方式。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P10844 | 1996-04-10 | ||
| KR1019960010844A KR100190366B1 (ko) | 1996-04-10 | 1996-04-10 | 반도체 메모리 장치 및 그 전원인가방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1031892A true JPH1031892A (ja) | 1998-02-03 |
Family
ID=19455476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9091808A Pending JPH1031892A (ja) | 1996-04-10 | 1997-04-10 | 半導体メモリ装置及びその電源供給方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5781491A (ja) |
| JP (1) | JPH1031892A (ja) |
| KR (1) | KR100190366B1 (ja) |
| GB (1) | GB2312061B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10125793A (ja) * | 1996-10-24 | 1998-05-15 | Toshiba Corp | 低消費電力集積回路装置 |
| US20100138684A1 (en) * | 2008-12-02 | 2010-06-03 | International Business Machines Corporation | Memory system with dynamic supply voltage scaling |
| KR101828872B1 (ko) * | 2011-05-23 | 2018-02-14 | 삼성전자주식회사 | 반도체 메모리 디바이스 |
| US11961554B2 (en) * | 2020-01-31 | 2024-04-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Shared power footer circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4881205A (en) * | 1987-04-21 | 1989-11-14 | Casio Computer Co., Ltd. | Compact electronic apparatus with a refresh unit for a dynamic type memory |
| JPH0766665B2 (ja) * | 1988-03-31 | 1995-07-19 | 株式会社東芝 | 半導体記憶装置 |
| KR0131746B1 (ko) * | 1993-12-01 | 1998-04-14 | 김주용 | 내부 강압전원 회로 |
| US5452256A (en) * | 1993-12-25 | 1995-09-19 | Sony Corporation | Integrated circuit card having improved power efficiency |
| US5687382A (en) * | 1995-06-07 | 1997-11-11 | Hitachi America, Ltd. | High speed, reduced power memory system implemented according to access frequency |
| KR0166505B1 (ko) * | 1995-08-18 | 1999-02-01 | 김주용 | 분리된 다수의 내부 전원전압을 사용하는 디램 및 감지증폭기 어레이 |
| KR0172532B1 (ko) * | 1995-10-18 | 1999-03-30 | 김주용 | 플래쉬 메모리 장치 |
-
1996
- 1996-04-10 KR KR1019960010844A patent/KR100190366B1/ko not_active IP Right Cessation
-
1997
- 1997-04-09 US US08/835,621 patent/US5781491A/en not_active Expired - Lifetime
- 1997-04-09 GB GB9707216A patent/GB2312061B/en not_active Expired - Fee Related
- 1997-04-10 JP JP9091808A patent/JPH1031892A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5781491A (en) | 1998-07-14 |
| KR100190366B1 (ko) | 1999-06-01 |
| GB2312061B (en) | 2000-06-07 |
| GB2312061A (en) | 1997-10-15 |
| KR970071781A (ko) | 1997-11-07 |
| GB9707216D0 (en) | 1997-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011016 |