JPH0536277A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0536277A JPH0536277A JP3190100A JP19010091A JPH0536277A JP H0536277 A JPH0536277 A JP H0536277A JP 3190100 A JP3190100 A JP 3190100A JP 19010091 A JP19010091 A JP 19010091A JP H0536277 A JPH0536277 A JP H0536277A
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
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Abstract
(57)【要約】
【目的】 本発明は、半導体メモリ装置に係り、特に、
ＤＲＡＭにおいてデータ書き込み時にセンスアンプを制
御して書き込み動作時の性能を向上させる技術に関し、
データ書き込みのための電流の無駄を無くして消費電力
の低減化を図ると共に、書き込み動作の高速化にも寄与
することを目的とする。 【構成】 複数のワード線WLi と複数のビット線対BLj,
BLXjの交差部にそれぞれ設けられた複数のメモリセルＭ
ijと、前記複数のビット線対に動作可能に接続された複
数のセンスアンプSAj とを具備し、前記複数のメモリセ
ルのいずれかを選択して書き込みを行う時に前記複数の
センスアンプのうち当該書き込みが行われるメモリセル
に接続されたセンスアンプSAn のみを選択的に非活性状
態にするように構成する。
ＤＲＡＭにおいてデータ書き込み時にセンスアンプを制
御して書き込み動作時の性能を向上させる技術に関し、
データ書き込みのための電流の無駄を無くして消費電力
の低減化を図ると共に、書き込み動作の高速化にも寄与
することを目的とする。 【構成】 複数のワード線WLi と複数のビット線対BLj,
BLXjの交差部にそれぞれ設けられた複数のメモリセルＭ
ijと、前記複数のビット線対に動作可能に接続された複
数のセンスアンプSAj とを具備し、前記複数のメモリセ
ルのいずれかを選択して書き込みを行う時に前記複数の
センスアンプのうち当該書き込みが行われるメモリセル
に接続されたセンスアンプSAn のみを選択的に非活性状
態にするように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に係
り、特に、ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）においてデータ書き込み時にセンスアンプ
を制御して書き込み動作時の性能を向上させる技術に関
する。
り、特に、ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）においてデータ書き込み時にセンスアンプ
を制御して書き込み動作時の性能を向上させる技術に関
する。
【０００２】
【従来の技術】図４に従来形の一例としてのＤＲＡＭ装
置におけるデータ入出力部の回路構成が示される。ＤＲ
ＡＭでは一般に、ロウアドレス入力によって選択された
ワード線WLm のレベルが“Ｌ”レベルから“Ｈ”レベル
に変化すると、そのワード線に接続されているメモリセ
ルＭmnのセルトランジスタＱがオンし、それによって、
セルキャパシタＣに蓄えられていた電荷が、それまで同
電位であったビット線対（相補ビット線）BLn,BLXnの間
に差電圧を発生させる。一般に、セルキャパシタの容量
はビット線の寄生負荷容量に比べて微小であるので、そ
れに応じてビット線対の差電圧も極めて小さい。そこ
で、図４に示されるようにその差電圧を増幅するための
センスアンプSAn がビット線間に接続され、さらに該セ
ンスアンプ（Ｓ／Ａ）を駆動するためのＳ／Ａドライバ
回路20が接続されている。
置におけるデータ入出力部の回路構成が示される。ＤＲ
ＡＭでは一般に、ロウアドレス入力によって選択された
ワード線WLm のレベルが“Ｌ”レベルから“Ｈ”レベル
に変化すると、そのワード線に接続されているメモリセ
ルＭmnのセルトランジスタＱがオンし、それによって、
セルキャパシタＣに蓄えられていた電荷が、それまで同
電位であったビット線対（相補ビット線）BLn,BLXnの間
に差電圧を発生させる。一般に、セルキャパシタの容量
はビット線の寄生負荷容量に比べて微小であるので、そ
れに応じてビット線対の差電圧も極めて小さい。そこ
で、図４に示されるようにその差電圧を増幅するための
センスアンプSAn がビット線間に接続され、さらに該セ
ンスアンプ（Ｓ／Ａ）を駆動するためのＳ／Ａドライバ
回路20が接続されている。
【０００３】図４を参照すると、センスアンプSAn は、
フリップフロップを構成する４個のトランジスタ（ｐチ
ャネルトランジスタＱ1,Ｑ3 およびｎチャネルトランジ
スタＱ2,Ｑ4)から成っており、Ｓ／Ａドライバ回路20
は、電源ラインＶccとＶssの間に順次直列に接続された
ｐチャネルトランジスタＱ11、ｎチャネルトランジスタ
Ｑ12、ｐチャネルトランジスタＱ13およびｎチャネルト
ランジスタＱ14と、センスアンプ活性化信号φSAに応答
するインバータIV1 とを有し、トランジスタＱ11および
Ｑ12がインバータIV1 の出力に応答し、トランジスタＱ
13およびＱ14がセンスアンプ活性化信号φSAに応答する
ように構成されている。センスアンプSAnは、高電位の
駆動信号線PSA(トランジスタＱ11およびＱ12のドレイン
端）と低電位の駆動信号線NSA(トランジスタＱ13および
Ｑ14のドレイン端）の間に接続されている。
フリップフロップを構成する４個のトランジスタ（ｐチ
ャネルトランジスタＱ1,Ｑ3 およびｎチャネルトランジ
スタＱ2,Ｑ4)から成っており、Ｓ／Ａドライバ回路20
は、電源ラインＶccとＶssの間に順次直列に接続された
ｐチャネルトランジスタＱ11、ｎチャネルトランジスタ
Ｑ12、ｐチャネルトランジスタＱ13およびｎチャネルト
ランジスタＱ14と、センスアンプ活性化信号φSAに応答
するインバータIV1 とを有し、トランジスタＱ11および
Ｑ12がインバータIV1 の出力に応答し、トランジスタＱ
13およびＱ14がセンスアンプ活性化信号φSAに応答する
ように構成されている。センスアンプSAnは、高電位の
駆動信号線PSA(トランジスタＱ11およびＱ12のドレイン
端）と低電位の駆動信号線NSA(トランジスタＱ13および
Ｑ14のドレイン端）の間に接続されている。
【０００４】上記構成において、ビット線対BLn,BLXnに
差電圧が発生した後、センスアンプ活性化信号φSAが
“Ｈ”レベルに変化すると、トランジスタＱ11およびＱ
14がオンし、それによって駆動信号線PSA の電位は
“Ｈ”レベルに、駆動信号線NSA の電位は“Ｌ”レベル
にそれぞれ変化する。センスアンプSAn は、上述したよ
うにそれぞれ互いのドレインおよびゲートが相補ビット
線に接続されたＣＭＯＳ型フリップフロップの構成を有
し、ビット線対の差電圧に応じて、高い電位のビット線
はより高く電位を変化させ、低い電位のビット線はより
低く電位を変化させ、最終的にビット線対の電位差を電
源電圧ＶccとＶssの間の電位差まで増幅させることによ
り、セルデータの検出、増幅およびラッチを行う。この
場合、安定動作を確保するために、読み出し動作および
書き込み動作は共にセンスアンプ活性化後に行われるの
が一般的である。
差電圧が発生した後、センスアンプ活性化信号φSAが
“Ｈ”レベルに変化すると、トランジスタＱ11およびＱ
14がオンし、それによって駆動信号線PSA の電位は
“Ｈ”レベルに、駆動信号線NSA の電位は“Ｌ”レベル
にそれぞれ変化する。センスアンプSAn は、上述したよ
うにそれぞれ互いのドレインおよびゲートが相補ビット
線に接続されたＣＭＯＳ型フリップフロップの構成を有
し、ビット線対の差電圧に応じて、高い電位のビット線
はより高く電位を変化させ、低い電位のビット線はより
低く電位を変化させ、最終的にビット線対の電位差を電
源電圧ＶccとＶssの間の電位差まで増幅させることによ
り、セルデータの検出、増幅およびラッチを行う。この
場合、安定動作を確保するために、読み出し動作および
書き込み動作は共にセンスアンプ活性化後に行われるの
が一般的である。
【０００５】図４において、19はデータ書き込みを行う
ためのライトアンプ回路を示し、ライトアンプ活性化信
号φWEに応答するインバータIV2 と、該インバータの出
力と相補の書き込みデータＤおよびDXにそれそれ応答す
るノアゲートNO1 およびNO2 と、ノアゲートNO2 および
NO1 の出力にそれぞれ応答するインバータIV3 およびIV
4 と、電源ラインＶccとＶssの間に直列に接続され且つ
インバータIV3 の出力およびノアゲートNO1 の出力にそ
れぞれ応答するｐチャネルトランジスタＱ15およびｎチ
ャネルトランジスタＱ16と、同じく電源ラインＶccとＶ
ssの間に直列に接続され且つインバータIV4 の出力およ
びノアゲートNO2 の出力にそれぞれ応答するｐチャネル
トランジスタＱ17およびｎチャネルトランジスタＱ18と
から構成されている。トランジスタＱ15およびＱ16の各
ドレイン端は相補データ線（データバス）の一方のデー
タ線DBに接続され、トランジスタＱ17およびＱ18の各ド
レイン端は他方のデータ線DBX に接続されている。
ためのライトアンプ回路を示し、ライトアンプ活性化信
号φWEに応答するインバータIV2 と、該インバータの出
力と相補の書き込みデータＤおよびDXにそれそれ応答す
るノアゲートNO1 およびNO2 と、ノアゲートNO2 および
NO1 の出力にそれぞれ応答するインバータIV3 およびIV
4 と、電源ラインＶccとＶssの間に直列に接続され且つ
インバータIV3 の出力およびノアゲートNO1 の出力にそ
れぞれ応答するｐチャネルトランジスタＱ15およびｎチ
ャネルトランジスタＱ16と、同じく電源ラインＶccとＶ
ssの間に直列に接続され且つインバータIV4 の出力およ
びノアゲートNO2 の出力にそれぞれ応答するｐチャネル
トランジスタＱ17およびｎチャネルトランジスタＱ18と
から構成されている。トランジスタＱ15およびＱ16の各
ドレイン端は相補データ線（データバス）の一方のデー
タ線DBに接続され、トランジスタＱ17およびＱ18の各ド
レイン端は他方のデータ線DBX に接続されている。
【０００６】この構成においてデータの書き込みを行う
場合、データ入力端子を介して入力された相補の書き込
みデータＤおよびDXに応じて、ライトアンプ活性化信号
φWEにより活性化されたライトアンプ回路19が相補デー
タ線DBおよびDBX の電位をそれぞれ“Ｈ”レベルおよび
“Ｌ”レベルに増幅する。次いで、コラムアドレス入力
によって選択されたコラム選択線CLn の電位が“Ｈ”レ
ベルになると、コラムゲート回路（トランスファゲート
用トランジスタＱ5,Ｑ6)を介して対応するセンスアンプ
SAn と相補データ線DB,DBXが接続される。
場合、データ入力端子を介して入力された相補の書き込
みデータＤおよびDXに応じて、ライトアンプ活性化信号
φWEにより活性化されたライトアンプ回路19が相補デー
タ線DBおよびDBX の電位をそれぞれ“Ｈ”レベルおよび
“Ｌ”レベルに増幅する。次いで、コラムアドレス入力
によって選択されたコラム選択線CLn の電位が“Ｈ”レ
ベルになると、コラムゲート回路（トランスファゲート
用トランジスタＱ5,Ｑ6)を介して対応するセンスアンプ
SAn と相補データ線DB,DBXが接続される。
【０００７】ライトアンプ回路19のデータバス駆動用ト
ランジスタＱ15〜Ｑ18は、個々のセンスアンプSAn を構
成するトランジスタＱ1 〜Ｑ4 に比べて、その電流駆動
能力は極めて大きいのが一般的である。このため、セン
スアンプSAn がラッチしているデータと逆論理のデータ
を書き込む場合、従来形のＤＲＡＭ装置では、この電流
駆動能力の差を利用して、センスアンプを活性化したま
まの状態でそのラッチ状態を反転させるようにしてい
る。
ランジスタＱ15〜Ｑ18は、個々のセンスアンプSAn を構
成するトランジスタＱ1 〜Ｑ4 に比べて、その電流駆動
能力は極めて大きいのが一般的である。このため、セン
スアンプSAn がラッチしているデータと逆論理のデータ
を書き込む場合、従来形のＤＲＡＭ装置では、この電流
駆動能力の差を利用して、センスアンプを活性化したま
まの状態でそのラッチ状態を反転させるようにしてい
る。
【０００８】
【発明が解決しようとする課題】上述した従来のデータ
書き込み方式では、センスアンプのラッチ状態が完全に
反転するまでは、ライトアンプ回路からの書き込み電流
の一部が活性状態のセンスアンプを通して漏れることに
なる。そのため、無駄な電力消費が生じるばかりか、ラ
ッチ状態が反転するまでの時間が相対的に延びてしまう
という問題点がある。
書き込み方式では、センスアンプのラッチ状態が完全に
反転するまでは、ライトアンプ回路からの書き込み電流
の一部が活性状態のセンスアンプを通して漏れることに
なる。そのため、無駄な電力消費が生じるばかりか、ラ
ッチ状態が反転するまでの時間が相対的に延びてしまう
という問題点がある。
【０００９】本発明は、かかる従来技術における課題に
鑑み創作されたもので、データ書き込みのための電流の
無駄を無くして消費電力の低減化を図ると共に、書き込
み動作の高速化にも寄与することができる半導体メモリ
装置を提供することを目的としている。
鑑み創作されたもので、データ書き込みのための電流の
無駄を無くして消費電力の低減化を図ると共に、書き込
み動作の高速化にも寄与することができる半導体メモリ
装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め、本発明によれば、複数のワード線と複数のビット線
対の交差部にそれぞれ設けられた複数のメモリセルと、
前記複数のビット線対に動作可能に接続された複数のセ
ンスアンプとを具備し、前記複数のメモリセルのいずれ
かを選択して書き込みを行う時に前記複数のセンスアン
プのうち当該書き込みが行われるメモリセルに接続され
たセンスアンプのみを選択的に非活性状態にすることを
特徴とする半導体メモリ装置が提供される。
め、本発明によれば、複数のワード線と複数のビット線
対の交差部にそれぞれ設けられた複数のメモリセルと、
前記複数のビット線対に動作可能に接続された複数のセ
ンスアンプとを具備し、前記複数のメモリセルのいずれ
かを選択して書き込みを行う時に前記複数のセンスアン
プのうち当該書き込みが行われるメモリセルに接続され
たセンスアンプのみを選択的に非活性状態にすることを
特徴とする半導体メモリ装置が提供される。
【００１１】
【作用】上述した構成によれば、書き込み動作時に書込
みが行われるメモリセルに接続されたセンスアンプは非
活性状態となるので、データ書き込み回路（ライトアン
プ回路）からの書き込み電流は全て、ビット線対（相補
ビット線）のレベルをデータバス（相補データ線）上の
書き込みデータと同相に増幅させることに費やすことが
できる。つまり、データ書き込み時の電流の無駄が無く
なるので、消費電力を低減することができる。
みが行われるメモリセルに接続されたセンスアンプは非
活性状態となるので、データ書き込み回路（ライトアン
プ回路）からの書き込み電流は全て、ビット線対（相補
ビット線）のレベルをデータバス（相補データ線）上の
書き込みデータと同相に増幅させることに費やすことが
できる。つまり、データ書き込み時の電流の無駄が無く
なるので、消費電力を低減することができる。
【００１２】また、従来形に見られたような活性状態の
センスアンプを通しての電流の「漏れ」がないので、セ
ンスアンプのラッチ状態を反転させるのに要する時間を
短縮することができ、ひいてはデータ書き込みを高速に
行うことができる。なお、本発明の他の構成上の特徴お
よび作用の詳細については、添付図面を参照しつつ以下
に記述される実施例を用いて説明する。
センスアンプを通しての電流の「漏れ」がないので、セ
ンスアンプのラッチ状態を反転させるのに要する時間を
短縮することができ、ひいてはデータ書き込みを高速に
行うことができる。なお、本発明の他の構成上の特徴お
よび作用の詳細については、添付図面を参照しつつ以下
に記述される実施例を用いて説明する。
【００１３】
【実施例】図１に本発明の一実施例としてのＤＲＡＭ装
置の構成が示される。同図において、１はタイミング制
御回路を示し、外部から供給されるそれぞれアクティブ
・ローのロウアドレス・ストローブ信号RASX、コラムア
ドレス・ストローブ信号CASXおよびライト・イネーブル
信号WEX に基づき各種のタイミング信号（本実施例では
センスアンプ活性化信号φSA、ライトアンプ活性化信号
φWEおよび出力イネーブル信号φOE）を生成する機能を
有している。10はメモリセルアレイ（ＭＣＡ）を示し、
複数のワード線WLi(ｉ＝0,1,……, m,…）と複数のビッ
ト線対（図１には図示せず、図２のBLn,BLXnに相当）の
交差部にそれぞれメモリセルが配設されて構成されてい
る。図２に示されるように各メモリセルＭij（i,j ＝0,
1,……, m, n, …）は、１トランジスタ（Ｑ）・１キャ
パシタ（Ｃ）型のＤＲＡＭセルの形態を有している。ま
た、11はアドレス信号ADD の例えば上位複数ビットに応
答してそのバッファリングを行うロウアドレスバッフ
ァ、12はアドレス信号ADD の下位複数ビットに応答して
そのバッファリングを行うコラムアドレスバッファ、13
はロウアドレスバッファ11からのロウアドレスを解読し
て複数のワード線WLi のいずれかを選択するロウデコー
ダ、14はコラムアドレスバッファ12からのコラムアドレ
スを解読して複数のコラム選択線CLj(ｊ＝0,1,……, n,
…）のいずれかを選択するコラムデコーダを示す。
置の構成が示される。同図において、１はタイミング制
御回路を示し、外部から供給されるそれぞれアクティブ
・ローのロウアドレス・ストローブ信号RASX、コラムア
ドレス・ストローブ信号CASXおよびライト・イネーブル
信号WEX に基づき各種のタイミング信号（本実施例では
センスアンプ活性化信号φSA、ライトアンプ活性化信号
φWEおよび出力イネーブル信号φOE）を生成する機能を
有している。10はメモリセルアレイ（ＭＣＡ）を示し、
複数のワード線WLi(ｉ＝0,1,……, m,…）と複数のビッ
ト線対（図１には図示せず、図２のBLn,BLXnに相当）の
交差部にそれぞれメモリセルが配設されて構成されてい
る。図２に示されるように各メモリセルＭij（i,j ＝0,
1,……, m, n, …）は、１トランジスタ（Ｑ）・１キャ
パシタ（Ｃ）型のＤＲＡＭセルの形態を有している。ま
た、11はアドレス信号ADD の例えば上位複数ビットに応
答してそのバッファリングを行うロウアドレスバッフ
ァ、12はアドレス信号ADD の下位複数ビットに応答して
そのバッファリングを行うコラムアドレスバッファ、13
はロウアドレスバッファ11からのロウアドレスを解読し
て複数のワード線WLi のいずれかを選択するロウデコー
ダ、14はコラムアドレスバッファ12からのコラムアドレ
スを解読して複数のコラム選択線CLj(ｊ＝0,1,……, n,
…）のいずれかを選択するコラムデコーダを示す。
【００１４】また、15は選択されたワード線WLi に接続
されるメモリセルからのデータを増幅するセンスアンプ
回路（Ｓ／Ａ）を示し、本実施例では図２に示すように
各コラム毎にそれぞれセンスアンプSAn を有している。
16はコラムゲート回路（ＣＬＧ）を示し、選択されたコ
ラム線CLj の活性化（“Ｈ”レベル）により対応するビ
ット線対(BLj,BLXj)を相補データ線DB,DBXに接続すると
共に、データ書き込み時にはライトアンプ活性化信号φ
WEに応答して対応するセンスアンプSAn を非活性にする
機能を有している。さらに、17は出力イネーブル信号φ
OEに応答してデータバスDB,DBX上のデータのバッファリ
ングを行い外部に出力データＤOUT として出力するデー
タ出力バッファ、18は外部からの入力データＤINのバッ
ファリングを行い相補データＤ,DX として出力するデー
タ入力バッファ、19はライトアンプ活性化信号φWEに応
答して相補データＤ,DX を増幅しデータバスDB,DBX上に
出力するライトアンプ回路を示し、その構成については
図４のものと同様である。また、20はセンスアンプ活性
化信号φSAに応答して駆動信号線PSA およびNSA を駆動
することでセンスアンプ回路（Ｓ／Ａ）15を駆動するＳ
／Ａドライバ回路を示し、その構成については図４に示
した通りである。
されるメモリセルからのデータを増幅するセンスアンプ
回路（Ｓ／Ａ）を示し、本実施例では図２に示すように
各コラム毎にそれぞれセンスアンプSAn を有している。
16はコラムゲート回路（ＣＬＧ）を示し、選択されたコ
ラム線CLj の活性化（“Ｈ”レベル）により対応するビ
ット線対(BLj,BLXj)を相補データ線DB,DBXに接続すると
共に、データ書き込み時にはライトアンプ活性化信号φ
WEに応答して対応するセンスアンプSAn を非活性にする
機能を有している。さらに、17は出力イネーブル信号φ
OEに応答してデータバスDB,DBX上のデータのバッファリ
ングを行い外部に出力データＤOUT として出力するデー
タ出力バッファ、18は外部からの入力データＤINのバッ
ファリングを行い相補データＤ,DX として出力するデー
タ入力バッファ、19はライトアンプ活性化信号φWEに応
答して相補データＤ,DX を増幅しデータバスDB,DBX上に
出力するライトアンプ回路を示し、その構成については
図４のものと同様である。また、20はセンスアンプ活性
化信号φSAに応答して駆動信号線PSA およびNSA を駆動
することでセンスアンプ回路（Ｓ／Ａ）15を駆動するＳ
／Ａドライバ回路を示し、その構成については図４に示
した通りである。
【００１５】図２にはセンスアンプ回路（Ｓ／Ａ）、コ
ラムゲート回路（ＣＬＧ）およびメモリセルアレイ（Ｍ
ＣＡ）の１コラム分の回路構成が示される。コラムゲー
ト回路（ＣＬＧ）の部分は、図４に示したトランスファ
ゲート用トランジスタＱ5,Ｑ6 に加え、ライトアンプ活
性化信号φWEとコラム選択線CLn の信号に応答するナン
ドゲートNAを有している。また、センスアンプ回路（Ｓ
／Ａ）の部分は、図４と同じ構成のセンスアンプSAn に
加えて、コラムゲート回路のナンドゲートNAの出力に応
答するインバータIVと、駆動信号線PSA とセンスアンプ
SAn のｐチャネルトランジスタＱ1,Ｑ3 の各ソースとの
間に接続され且つインバータIVの出力に応答するｐチャ
ネルトランジスタＱ7 と、駆動信号線NSA とセンスアン
プSAn のｎチャネルトランジスタＱ2,Ｑ4 の各ソースと
の間に接続され且つナンドゲートNAの出力に応答するｎ
チャネルトランジスタＱ8とを有している。
ラムゲート回路（ＣＬＧ）およびメモリセルアレイ（Ｍ
ＣＡ）の１コラム分の回路構成が示される。コラムゲー
ト回路（ＣＬＧ）の部分は、図４に示したトランスファ
ゲート用トランジスタＱ5,Ｑ6 に加え、ライトアンプ活
性化信号φWEとコラム選択線CLn の信号に応答するナン
ドゲートNAを有している。また、センスアンプ回路（Ｓ
／Ａ）の部分は、図４と同じ構成のセンスアンプSAn に
加えて、コラムゲート回路のナンドゲートNAの出力に応
答するインバータIVと、駆動信号線PSA とセンスアンプ
SAn のｐチャネルトランジスタＱ1,Ｑ3 の各ソースとの
間に接続され且つインバータIVの出力に応答するｐチャ
ネルトランジスタＱ7 と、駆動信号線NSA とセンスアン
プSAn のｎチャネルトランジスタＱ2,Ｑ4 の各ソースと
の間に接続され且つナンドゲートNAの出力に応答するｎ
チャネルトランジスタＱ8とを有している。
【００１６】上記構成において、書き込み動作時、すな
わちライトアンプ活性化信号φWEが“Ｈ”レベルであっ
て且つ選択されたコラム選択線CLn の信号が“Ｈ”レベ
ルになると、ナンドゲートNAの出力は“Ｌ”レベルとな
り、それによってインバータIVの出力は“Ｈ”レベルと
なる。その結果、センスアンプSAn と駆動信号線PSAお
よびNSA との間にそれぞれ挿入されたトランジスタＱ7
およびＱ8 は共にカットオフし、選択されたメモリセル
に対応するビット線対BLn,BLXnに接続された当該センス
アンプSAn は非活性状態となる。一方、トランスファゲ
ート用トランジスタＱ5,Ｑ6 はオンしており、対応する
相補ビット線BL,BLXn が該トランジスタを介して相補デ
ータ線DB,DBXに接続されている。
わちライトアンプ活性化信号φWEが“Ｈ”レベルであっ
て且つ選択されたコラム選択線CLn の信号が“Ｈ”レベ
ルになると、ナンドゲートNAの出力は“Ｌ”レベルとな
り、それによってインバータIVの出力は“Ｈ”レベルと
なる。その結果、センスアンプSAn と駆動信号線PSAお
よびNSA との間にそれぞれ挿入されたトランジスタＱ7
およびＱ8 は共にカットオフし、選択されたメモリセル
に対応するビット線対BLn,BLXnに接続された当該センス
アンプSAn は非活性状態となる。一方、トランスファゲ
ート用トランジスタＱ5,Ｑ6 はオンしており、対応する
相補ビット線BL,BLXn が該トランジスタを介して相補デ
ータ線DB,DBXに接続されている。
【００１７】これによって、書き込み動作時にライトア
ンプ回路19から供給される書き込み電流は全て、ビット
線対BLn,BLXnのレベルをデータバスDB,DBX上の書き込み
データと同相に増幅させることに費やすことができる。
言い換えると、データ書き込み時の電流の無駄が無くな
るので、メモリ全体としての消費電力を低減することが
できる。
ンプ回路19から供給される書き込み電流は全て、ビット
線対BLn,BLXnのレベルをデータバスDB,DBX上の書き込み
データと同相に増幅させることに費やすことができる。
言い換えると、データ書き込み時の電流の無駄が無くな
るので、メモリ全体としての消費電力を低減することが
できる。
【００１８】また、センスアンプSAn がラッチしている
データと逆論理のデータを書き込む場合でも、当該セン
スアンプは非活性状態となっているので、従来形に見ら
れたような活性状態のセンスアンプを通しての電流の
「漏れ」が無くなり、それによってセンスアンプのラッ
チ状態を反転させるのに要する時間を短縮できる。その
結果、ビット線対BLn,BLXnの各信号レベルは、データバ
スDB,DBXからの書き込みデータに応じて高速に変化す
る。
データと逆論理のデータを書き込む場合でも、当該セン
スアンプは非活性状態となっているので、従来形に見ら
れたような活性状態のセンスアンプを通しての電流の
「漏れ」が無くなり、それによってセンスアンプのラッ
チ状態を反転させるのに要する時間を短縮できる。その
結果、ビット線対BLn,BLXnの各信号レベルは、データバ
スDB,DBXからの書き込みデータに応じて高速に変化す
る。
【００１９】なお、図３には参考として、外部からの各
種制御信号（RASX、CASX、WEX)、アドレス信号ADD 、内
部で生成される各種タイミング信号（φSA、φWE）、ワ
ード線WLm の信号およびコラム選択線CLn の信号の間の
動作タイミングの関係が示される。
種制御信号（RASX、CASX、WEX)、アドレス信号ADD 、内
部で生成される各種タイミング信号（φSA、φWE）、ワ
ード線WLm の信号およびコラム選択線CLn の信号の間の
動作タイミングの関係が示される。
【００２０】
【発明の効果】以上説明したように本発明によれば、デ
ータ書き込み時における消費電力を低減すると共に、書
き込み動作の高速化も図ることができる。
ータ書き込み時における消費電力を低減すると共に、書
き込み動作の高速化も図ることができる。
【図１】本発明の一実施例としてのＤＲＡＭ装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】図１におけるセンスアンプ回路、コラムゲート
回路およびメモリセルアレイの１コラム分の構成を示す
回路図である。
回路およびメモリセルアレイの１コラム分の構成を示す
回路図である。
【図３】図１のＤＲＡＭ装置の動作を説明するためのタ
イミング図である。
イミング図である。
【図４】従来形の一例としてのＤＲＡＭ装置におけるデ
ータ入出力部の構成を示す回路図である。
ータ入出力部の構成を示す回路図である。
Ｍij…メモリセル（ｉ＝1,2,…, m,……；ｊ＝1,2,…,
n,…) SAj …センスアンプ（Ｓ／Ａ） WLi …ワード線 BLj,BLXj…相補ビット線
n,…) SAj …センスアンプ（Ｓ／Ａ） WLi …ワード線 BLj,BLXj…相補ビット線
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
8728−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｒ
Claims (3)
- 【請求項１】 複数のワード線(WLi) と複数のビット線
対(BLj,BLXj)の交差部にそれぞれ設けられた複数のメモ
リセル（Ｍij) と、 前記複数のビット線対に動作可能に接続された複数のセ
ンスアンプ(SAj)とを具備し、 前記複数のメモリセルのいずれかを選択して書き込みを
行う時に前記複数のセンスアンプのうち当該書き込みが
行われるメモリセルに接続されたセンスアンプ(SAn) の
みを選択的に非活性状態にすることを特徴とする半導体
メモリ装置。 - 【請求項２】 前記メモリセル（Ｍij) は１トランジス
タ・１キャパシタ型のダイナミック型セルであることを
特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項３】 請求項１または２に記載の半導体メモリ
装置において、 前記複数のビット線対の各対をそれぞれ対応するコラム
選択信号(CLn) に応答して相補データ線(DB,DBX)に接続
する第１および第２のトランジスタ（Ｑ5,Ｑ6)と、 前記複数のセンスアンプを駆動するための１対の駆動信
号線(PSA,NSA) と、 該１対の駆動信号線と各センスアンプとの間にそれぞれ
接続された第３および第４のトランジスタ（Ｑ7,Ｑ8)
と、 書き込み動作時に活性化される制御信号（φWE) と前記
コラム選択信号(CLn)に応答して前記第３および第４の
トランジスタのオン・オフを制御するゲート回路(NA,I
V) とを具備し、 データの書き込みを行う時に選択されたメモリセルに対
応するコラム選択信号を活性化して前記第１および第２
のトランジスタを共にオン状態とし且つ前記第３および
第４のトランジスタを共にオフ状態とすることを特徴と
する半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3190100A JPH0536277A (ja) | 1991-07-30 | 1991-07-30 | 半導体メモリ装置 |
| US07/921,155 US5291447A (en) | 1991-07-30 | 1992-07-29 | Semiconductor memory device having function of controlling sense amplifiers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3190100A JPH0536277A (ja) | 1991-07-30 | 1991-07-30 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536277A true JPH0536277A (ja) | 1993-02-12 |
Family
ID=16252377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3190100A Withdrawn JPH0536277A (ja) | 1991-07-30 | 1991-07-30 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5291447A (ja) |
| JP (1) | JPH0536277A (ja) |
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| US6917550B2 (en) | 2003-04-01 | 2005-07-12 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
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| US8547765B2 (en) | 2010-02-23 | 2013-10-01 | Elpida Memory, Inc. | Semiconductor device having sense amplifiers |
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| DE10034255C2 (de) | 2000-07-14 | 2002-05-16 | Infineon Technologies Ag | Schaltungsanordnung zum Lesen und Schreiben von Information an einem Speicherzellenfeld |
| DE10046586A1 (de) * | 2000-09-20 | 2002-04-04 | Infineon Technologies Ag | System und Verfahren zur Datenübertragung |
| KR100378683B1 (ko) * | 2000-12-20 | 2003-04-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100780613B1 (ko) | 2006-06-30 | 2007-11-29 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그 구동방법 |
| KR20120034268A (ko) | 2010-10-01 | 2012-04-12 | 삼성전자주식회사 | 반도체 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템들 |
| CN113760173A (zh) * | 2020-06-05 | 2021-12-07 | 长鑫存储技术(上海)有限公司 | 读写转换电路以及存储器 |
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| US4804871A (en) * | 1987-07-28 | 1989-02-14 | Advanced Micro Devices, Inc. | Bit-line isolated, CMOS sense amplifier |
| US5148399A (en) * | 1988-06-28 | 1992-09-15 | Oki Electric Industry Co., Ltd. | Sense amplifier circuitry selectively separable from bit lines for dynamic random access memory |
| JPH0766664B2 (ja) * | 1988-11-28 | 1995-07-19 | 日本電気株式会社 | 半導体メモリ回路 |
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-
1991
- 1991-07-30 JP JP3190100A patent/JPH0536277A/ja not_active Withdrawn
-
1992
- 1992-07-29 US US07/921,155 patent/US5291447A/en not_active Expired - Fee Related
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| US8547765B2 (en) | 2010-02-23 | 2013-10-01 | Elpida Memory, Inc. | Semiconductor device having sense amplifiers |
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|---|---|
| US5291447A (en) | 1994-03-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |