KR20120034268A - 반도체 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템들 - Google Patents

반도체 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템들 Download PDF

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KR20120034268A
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bit line
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주종두
이철하
김정한
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삼성전자주식회사
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Abstract

반도체 장치가 개시된다. 상기 반도체 장치는 비트 라인과 상보 비트 라인 사이에 접속된 P형 감지 증폭기와, 상기 비트 라인과 상기 상보 비트 라인 사이에 접속된 N형 감지 증폭기와, 제1제어 신호에 응답하여 전원 전압을 상기 P형 감지 증폭기에 공급하기 위한 제1전원 공급회로와, 제2제어 신호에 응답하여 접지 전압을 상기 N형 감지 증폭기에 공급하기 위한 제2전원 공급회로와, 제3제어 신호에 응답하여 상기 제1전원 공급회로와 상기 제2전원 공급회로를 접속하는 스위칭 회로를 포함한다.

Description

반도체 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템들 {Semiconductor device, operating method thereof, and memory systems having the same}
본 발명의 개념에 따른 실시 예는 반도체 장치에 관한 것으로, 보다 상세하게는 메모리 셀에 데이터를 고속으로 라이트할 수 있는 반도체 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템들에 관한 것이다.
반도체 장치, 예컨대, DRAM(Dynamic Random Access Memory)에서, 감지 증폭기(sense amplifier)는 메모리 셀에 대한 리드(read) 동작 또는 라이트(write) 동작 수행 과정에서 비트 라인 쌍 사이의 전압 차이를 증폭한다.
상기 감지 증폭기는 라이트 동작 수행 도중에도 비트 라인 쌍 사이의 전압 차이를 계속 증폭하고 있으므로, 상기 비트 라인 쌍 사이의 전압 차이를 그대로 유지하려는 특성이 있다. 따라서, 상기 감지 증폭기는 상기 비트 라인 쌍 사이의 전압 차이를 변동시키려는 입/출력 드라이버에 의한 라이트 동작을 지연시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 메모리 셀에 대한 라이트 동작 도중에 감지 증폭기의 구동 강도를 약화시킴으로써 입/출력 드라이버의 라이트 동작 속도를 향상시킬 수 있는 반도체 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템들을 제공하는 것이다.
본 발명의 실시 예에 따른 반도체 장치는 비트 라인과 상보 비트 라인 사이에 접속된 P형 감지 증폭기와, 상기 비트 라인과 상기 상보 비트 라인 사이에 접속된 N형 감지 증폭기와, 제1제어 신호에 응답하여 전원 전압을 상기 P형 감지 증폭기로 공급하기 위한 제1전원 공급회로와, 제2제어 신호에 응답하여 접지 전압을 상기 N형 감지 증폭기로 공급하기 위한 제2전원 공급회로와, 제3제어 신호에 응답하여 상기 제1전원 공급회로와 상기 제2전원 공급회로의 접속을 제어하는 스위칭 회로를 포함한다.
상기 반도체 장치는 데이터 플립 동작 구간 동안 서로 상보적인 상기 제1제어 신호와 상기 제3제어 신호를 생성하기 위한 제어 신호 발생 회로를 더 포함한다.
데이터 플립 동작 구간 동안, 상기 제1전원 공급 회로가 상기 제1제어 신호에 응답하여 턴-오프 될 때, 상기 스위칭 회로는 상기 제3제어 신호에 응답하여 턴-온 된다.
상기 스위칭 회로가 트랜지스터로 구현될 때, 상기 데이터 플립 동작 구간 동안 상기 전원 전압을 수신하기 위한 상기 P형 감지 증폭기의 노드의 전압은 상기 접지 전압을 수신하기 위한 상기 N형 감지 증폭기의 노드의 전압보다 상기 트랜지스터의 문턱 전압만큼 높다.
상기 제1제어 신호와 상기 제3제어 신호가 서로 상보적인 구간은 라이트 명령 수행 도중에 상기 비트 라인과 상기 상보 비트 라인을 입출력 라인과 상보 입출력 라인에 접속하기 위한 다수개의 스위치들의 동작을 제어하는 칼럼 선택 신호의 활성화 구간에 포함된다.
본 발명의 실시 예에 따른 반도체 장치의 동작 방법은 제1제어 신호에 응답하여 동작하는 제1전원 공급회로를 이용하여 비트 라인과 상보 비트 라인 사이에 접속된 P형 감지 증폭기로 전원 전압을 공급하는 단계와, 제2제어 신호에 응답하여 동작하는 제2전원 공급회로를 이용하여 상기 비트 라인과 상기 상보 비트 라인 사이에 접속된 N형 감지 증폭기로 접지 전압을 공급하는 단계와, 제3제어 신호에 응답하여 동작하는 스위칭 회로를 이용하여 상기 제1전원 공급회로와 상기 제2전원 공급회로 사이의 접속을 제어하는 단계를 포함한다.
상기 반도체 장치의 동작 방법은, 데이터 플립 동작 구간 동안, 제어 신호 발생 회로를 이용하여 서로 상보적인 상기 제1제어 신호와 상기 제3제어 신호를 생성하기 단계를 더 포함한다.
상기 스위칭 회로가 트랜지스터로 구현될 때, 데이터 플립 동작 구간 동안, 상기 전원 전압을 수신하기 위한 상기 P형 감지 증폭기의 노드의 전압은 상기 접지 전압을 수신하기 위한 상기 N형 감지 증폭기의 노드의 전압보다 상기 트랜지스터의 문턱 전압만큼 높다.
본 발명의 실시 예에 따른 메모리 모듈은 상기 반도체 장치와, 상기 반도체 장치가 장착된 반도체 기판을 포함한다.
상기 반도체 장치는, 데이터 플립 동작 구간 동안, 서로 상보적인 상기 제1제어 신호와 상기 제3제어 신호를 생성하기 위한 제어 신호 발생 회로를 더 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 상기 메모리 모듈과, 메인 보드에 장착되고 상기 메모리 모듈이 삽입되는 슬롯과, 상기 메인 보드에 장착되고 상기 메모리 모듈을 통하여 상기 메모리 모듈에 장착된 상기 반도체 장치의 동작을 제어하기 위한 프로세서를 포함한다. 상기 메모리 시스템은 PC이다.
본 발명의 실시 예에 따른 메모리 시스템은 상기 반도체 장치와, 상기 반도체 장치의 동작을 제어하기 위한 메모리 컨트롤러를 포함한다.
데이터 플립 동작 구간 동안, 상기 제1전원 공급 회로가 상기 제1제어 신호 응답하여 턴-오프 될 때, 상기 스위칭 회로는 상기 제3제어 신호에 응답하여 턴-온 된다.
본 발명의 실시 예에 따른 반도체 장치와 그 동작 방법은 메모리 셀에 대한 라이트 동작이 수행될 때 감지 증폭기의 구동 강도를 일시적으로 약화시켜 상기 반도체 장치의 라이트 동작 속도를 향상시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치의 블락도이다.
도 2는 도 1에 도시된 감지 증폭기와 입/출력 게이트 일부의 회로도이다.
도 3은 도 1에 도시된 제어 신호 발생 회로의 블락도이다.
도 4는 도 3에 도시된 플립 신호 발생기의 회로도이다.
도 5는 도 4에 도시된 플립 신호 발생기의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 3에 도시된 제3제어 신호 발생 회로의 회로도이다.
도 7은 도 6에 도시된 제3제어 신호 발생 회로의 동작을 설명하기 위한 타이밍도이다.
도 8은 도 1에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 1에 도시된 반도체 장치를 포함하는 반도체 메모리 장치의 코어를 나타낸다.
도 10은 도 1에 도시된 반도체 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 11은 도 1에 도시된 반도체 장치를 포함하는 메모리 모듈의 블락도이다.
도 12는 도 11에 도시된 메모리 모듈을 포함하는 메모리 시스템의 블락도이다.
도 13은 도 1에 도시된 반도체 장치를 포함하는 메모리 시스템의 일 실시 예를 나타내는 블락도이다.
도 14는 도 1에 도시된 반도체 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타내는 블락도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고, 여러 가지 형태를 가질 수 있으므로, 특정 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 또는 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함하는 것으로 이해되어야 한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 사이의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 블락도이다.
도 1을 참조하면, 반도체 장치(100)는 메모리 셀 어레이(110), 로우 디코더 (row decoder; 120), 감지 증폭기 블락(130), 입/출력 게이트(140), 컬럼 디코더 (column decodr; 150), 입/출력 드라이버(160), 및 제어 신호 발생 회로(170)를 포함한다.
메모리 셀 어레이(110)는 다수의 워드 라인들(W/L1~W/Ln; n은 자연수), 다수의 비트 라인들(B/L1~B/Lm; m은 자연수), 및 데이터를 저장하기 위한 다수 개의 메모리 셀들을 포함한다.
여기서, 다수의 비트 라인들(B/L1~B/Lm) 각각은 비트 라인과 상보 비트 라인을 포함한다.
로우 디코더(120)는 로우 어드레스를 디코딩하고 디코딩 결과에 따라 복수의 워드 라인들(W/L1~W/Ln) 중에서 어느 하나의 워드 라인을 선택한다.
감지 증폭기 블락(130)은 각각이 다수의 비트 라인들(B/L1~B/Lm) 각각의 전압 변화를 감지 증폭하기 위한 다수의 감지 증폭기들(130-1~130-m)을 포함한다.
예컨대, 감지 증폭기 블락(130)은 다수의 감지 증폭기들(130-1~130-m) 이외에 라이트 데이터를 다수의 비트 라인들(B/L1~B/Lm) 각각으로 전송하기 위한 다수의 라이트 드라이버들(미 도시)을 포함한다.
다수의 감지 증폭기들(130-1~130-m) 각각은 제어 신호 발생 회로(170)로부터 출력된 다수의 제어 신호들(LAPG, LANG, 및 WAP)에 응답하여 다수의 비트 라인들 (B/L1~B/Lm) 각각의 전압 차이를 감지 증폭한다.
컬럼 디코더(150)는 컬럼 어드레스를 디코딩하고 디코딩 결과에 따라 다수의 칼럼 선택 신호들을 발생한다.
입/출력 게이트(140)는 컬럼 디코더(150)로부터 출력된 상기 다수의 칼럼 선택 신호들에 따라 감지 증폭기 블락(130)과 입/출력 드라이버(160)를 접속한다.
라이트 동작 동안, 입/출력 게이트(140)는 컬럼 디코더(150)로부터 출력된 상기 다수의 칼럼 선택 신호들에 따라 입/출력 드라이버(160)로부터 출력된 라이트 데이터를 감지 증폭기 블락(130)으로 전송한다.
또한, 리드 동작 동안, 입/출력 게이트(140)는 컬럼 디코더(150)로부터 출력된 상기 다수의 칼럼 선택 신호들에 따라 감지 증폭기 블락(130)에 의하여 감지 증폭된 다수의 신호들을 입/출력 드라이버(160)로 전송한다.
반도체 장치(100)가 리드 동작 또는 라이트 동작을 수행하는 동안, 제어 신호 발생 회로(170)는 감지 증폭기 블락(130)에 구현된 다수의 감지 증폭기들(130-1~130-m) 각각의 동작을 제어하기 위한 다수의 제어 신호들(LAPG, LANG, 및 WAP)을 발생한다.
도 2는 도 1에 도시된 감지 증폭기의 회로도이다. 도 2에는 다수의 감지 증폭기들(130-1~130-m) 중에서 본 발명의 기술적 사상을 설명하기 위하여 필요한 하나의 감지 증폭기(130-1)와 입/출력 게이트의 일부(141)만이 도시되어 있다.
도 2를 참조하면, 감지 증폭기(130-1)는 P형 감지 증폭기(131), N형 감지 증폭기(132), 제1전원 공급회로(133), 제2전원 공급회로(134), 및 스위칭 회로(135)를 포함한다.
P형 감지 증폭기(131)는 비트 라인(BL)과 상보 비트 라인(BLB) 사이의 전압 차이를 감지 증폭한다. P형 감지 증폭기(131)는 비트 라인(BL)과 상보 비트 라인 (BLB) 사이에 직렬로 접속된 다수의 PMOS 트랜지스터들(MP1과 MP2)을 포함한다.
비트 라인(BL)에 접속된 트랜지스터(MP1)의 게이트는 상보 비트 라인(BLB)에 접속되고 상보 비트 라인(BLB)에 접속된 트랜지스터(MP2)의 게이트는 비트 라인 (BL)에 접속된다.
N형 감지 증폭기(132)는 비트 라인(BL)과 상보 비트 라인(BLB) 사이의 전압 차이를 감지 증폭한다. N형 감지 증폭기(132)는 비트 라인(BL)과 상보 비트 라인 (BLB) 사이에 직렬로 접속된 다수의 NMOS 트랜지스터들(MN1과 MN2)을 포함한다.
비트 라인(BL)에 접속된 트랜지스터(MN1)의 게이트는 상보 비트 라인(BLB)에 접속되고 상보 비트 라인(BLB)에 접속된 트랜지스터(MN2)의 게이트는 비트 라인 (BL)에 접속된다.
제1전원 공급회로(133)는 제1제어 신호(LAPG)에 응답하여 전원 전압(VDD)을 P형 감지 증폭기(131)로 공급한다. 제1전원 공급회로(133)는 PMOS 트랜지스터(MP3)로 구현될 수 있으며, 전원 전압(VDD)을 공급하는 라인과 P형 감지 증폭기(131)의 공통 노드(LA) 사이에 접속된다.
제2전원 공급회로(134)는 제2제어 신호(LANG)에 응답하여 접지 전압(VSS)을 N형 감지 증폭기(132)로 공급한다. 제2전원 공급회로(134)는 NMOS 트랜지스터 (MN3)로 구현될 수 있으며, 접지 전압(VSS)을 공급하는 라인과 N형 감지 증폭기 (132)의 공통 노드(LAB) 사이에 접속된다.
스위칭 회로(135)는 제3제어 신호(WAP)에 응답하여 제1전원 공급회로(133)와 제2전원 공급회로(134) 사이의 접속을 제어한다. 스위칭 회로(135)는 트랜지스터, 예컨대, PMOS 트랜지스터(MP4)로 구현될 수 있고, 제1전원 공급회로(133)의 출력단자와 제2전원 공급회로(134)의 출력단자 사이에 접속된다.
입/출력 게이트의 일부(141)는 칼럼 선택 신호(CSL)에 응답하여 비트 라인 쌍(BL과 BLB) 각각의 신호를 입출력 라인 쌍(IO와 IOB) 각각으로 출력한다.
도 3은 도 1에 도시된 제어 신호 발생 회로의 블락도이다.
도 1부터 도 3까지 참조하면, 제어 신호 발생 회로(170)는 제1제어 신호 발생 회로(171), 제2제어 신호 발생 회로(172), 제3제어 신호 발생 회로(173), 및 플립(flip) 신호 발생기(175)를 포함한다.
제1제어 신호 발생 회로(171)는 감지 증폭기 인에이블 신호(SA_EN), 블락 정보(BLKI), 및 라이트 플립 신호(WR_FLIP)에 따라 제1제어 신호(LAPG)를 발생한다.
감지 증폭기 인에이블 신호(SA_EN)는 외부로부터 입력되는 액티브 명령이 활성화된 후에 활성화되는 신호이다. 블락 정보(BLKI)는 메모리 셀 어레이(110)에 위치하는 다수의 메모리 셀들 중에서 다수의 감지 증폭기들에 연결된 메모리 블락의 어드레스를 나타내는 정보를 의미한다.
따라서 제1제어 신호 발생 회로(171)는, 라이트 동작이 수행되는 도중에 비트 라인 쌍(BL과 BLB) 각각의 신호가 변경 또는 뒤집히는 구간 동안, 즉 데이터 플립 동작 구간 동안, 활성화되는 제1제어 신호(LAPG)를 발생할 수 있다.
제2제어 신호 발생 회로(172)는 감지 증폭기 인에이블 신호(SA_EN)와 블락 정보(BLKI)에 따라 제2제어 신호(LANG)를 발생한다.
데이터 플립 동작 구간 동안, 제3제어 신호 발생 회로(173)는 P형 감지 증폭기(131)의 구동 강도(driving intensity)를 약화시키기 위한 제3제어 신호(WAP)를 발생한다.
제3제어 신호 발생 회로(173)는 라이트 명령에 기초하여 발생하는 라이트 인에이블 신호(WR_EN), 명령 수행 모드 정보(PC), 및 라이트 플립 신호(WR_FLIP)에 따라 제3제어 신호(WAP)를 발생할 수 있다.
여기서, 명령 수행 모드 정보(PC)는 리드 명령 또는 라이트 명령이 수행 도중임을 나타내는 정보일 수 있다. 라이트 인에이블 신호(WR_EN)와 명령 수행 모드 정보(PC)는 클락 신호에 동기된 신호일 수 있다.
라이트 인에이블 신호(WR_EN)와 명령 수행 모드 정보(PC)에 따라, 플립 신호 발생기(175)는 도 8에 도시된 데이터 플립 동작 구간(T2'~T3') 동안 제1제어 신호(LAPG)의 활성화 구간과 제3제어 신호(WAP)의 비활성화 구간을 결정하기 위한 라이트 플립 신호(WR_FLIP)를 발생한다.
도 4는 도 3에 도시된 플립 신호 발생기의 회로도이고, 도 5는 도 4에 도시된 플립 신호 발생기의 동작을 설명하기 위한 타이밍 도이다.
플립 신호 발생기(175)는 제1NAND 게이트(175-1), 지연 회로(175-2), 제2NAND 게이트(175-3), 제1인버터(175-4), 및 제2인버터(175-5)를 포함한다.
도 4 및 도 5를 참조하면, 제1NAND 게이트(175-1)는 라이트 인에이블 신호 (WR_EN)와 명령 수행 모드 정보(PC)를 NAND 연산한다.
도 5에 도시된 바와 같이, 제1NAND게이트(175-1)의 출력 신호(N_A)는 시점 (T6)으로부터 시점(T2)까지 비활성화, 예컨대, 로우 레벨로 된다.
지연 회로(175-2)는 다수의 인버터들, 다수의 저항들(R), 및 다수의 커패시터들(C)를 이용하여 제1NAND게이트(175-1)의 출력 신호(N_A)를 지연시킨다.
제2NAND 게이트(175-3)는 제1NAND 게이트(175-1)의 출력 신호(N_A)와 지연 회로(175-2)의 출력 신호(N_B)를 NAND 연산한다. 제1인버터(175-4)는 제2NAND 게이트(175-3)의 출력 신호를 반전시키고, 제2인버터(175-5)는 제1인버터(175-4)의 출력 신호를 반전시켜 라이트 플립 신호(WR_FLIP)를 발생한다. 도 5에 도시된 바와 같이, 라이트 플립 신호(WR_FLIP)는 T2시점으로부터 T3시점까지 비활성화, 예컨대 로우 레벨로 된다. 도 5에 도시된 타이밍 도에서는 설명의 편의를 위하여 각 소자 (175-1~175-5)에 의한 신호 지연(signal delay)은 고려하지 않았다.
도 6은 도 3에 도시된 제3제어 신호 발생 회로의 회로도이고, 도 7은 도 6에 도시된 제3제어 신호 발생 회로의 동작을 설명하기 위한 타이밍 도이다.
도 3, 도 6, 및 도 7을 참조하면, 제3제어 신호 발생 회로(173)는 AND 게이트(173-1), 제3인버터(173-2), 제4인버터(173-3), 제3NAND 게이트(173-4), 제5인버터(173-5), 및 제6인버터(173-6)를 포함한다.
AND 게이트(173-1)는 라이트 인에이블 신호(WR_EN)와 명령 수행 모드 정보 (PC)를 AND 연산한다. AND 게이트(173-1)의 출력 신호는 제3인버터(173-2)에 의해 반전된다. 제3인버터(173-2)의 출력 신호(N_C)는 T6'시점부터 T2'시점까지 비활성화된다. T6'시점은 T6시점보다 지연된 시점이고, T2'시점은 T2시점보다 지연된 시점이다.
라이트 플립 신호(WR_FLIP)는 제4인버터(173-3)에 의해 반전된다. 제4인버터(173-3)의 출력 신호(N_D)는 T2'시점부터 T3'시점까지 활성화, 예컨대 하이 레벨로 된다. T3'시점은 T3시점보다 지연된 시점이다.
제3NAND 게이트(173-4)는 제3인버터(173-2)의 출력 신호(N_C)와 제4인버터 (173-3)의 출력 신호(N_D)를 NAND 연산한다. 제5인버터(173-5)는 제3NAND 게이트 (173-4)의 출력 신호를 반전시키고, 제6인버터(173-6)는 제5인버터(173-5)의 출력 신호를 반전시켜 제3제어 신호(WAP)를 출력한다. 제3제어 신호(WAP)는 T2'시점부터 T3'시점까지 비활성화된다.
도 8은 도 1에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍 도이다.
도 1부터 도 8까지 참조하면, 액티브(ACT) 명령이 입력되면 워드 라인 신호 (W/L)가 활성화된다. 리드 동작을 수행하기 위하여 리드 명령(READ)이 입력되면, T1시점에서 라이트 인에이블 신호(WR_EN)는 비활성화 상태를 유지하고, 제1제어 신호(LAPG)는 비활성화되고, 제2제어 신호(LANG)와 제3제어 신호(WAP)는 활성화된다.
따라서 제1전원 공급회로(133)는 비활성화된 제1제어 신호(LAPG)에 응답하여 전원 전압(VDD)을 공통 노드(LA)를 통하여 P형 감지 증폭기(131)로 공급한다. 이때 제2전원 공급회로(134)는 활성화된 제2제어 신호(LANG)에 응답하여 접지 전압(VSS)을 공통 노드(LAB)를 통하여 N형 감지 증폭기(132)로 공급한다. 또한, 스위칭 회로 (135)는 활성화된 제3제어 신호(WAP)에 응답하여 제1전원 공급회로(133)와 제2전원 공급회로(134) 사이의 접속을 차단한다.
V_LA는 P형 감지 증폭기(131)의 공통 노드(LA)의 전압을 나타내고, V_LAB는 N형 감지 증폭기(132)의 공통 노드(LA)의 전압을 나타낸다.
예컨대, 리드 동작 동안 비트 라인(BL)의 전압이 하이 레벨(예컨대, 데이터 1)이고 상보 비트 라인(BLB)의 전압이 로우 레벨(예컨대, 데이터 0)일 때, P형 감지 증폭기(131)의 트랜지스터(MP1)는 턴-온 되므로 비트 라인(BL)의 전압(V_BL)은 전원 전압(VDD)으로 디벨로프(develope)되고 N형 감지 증폭기(132)의 트랜지스터 (MN2)는 턴-온 되므로 상보 비트 라인(BLB)의 전압(V_BLB)은 접지 전압(VSS)으로 디벨로프된다.
따라서 리드 동작의 감지 동작(sensing operation)이 수행된 후, 비트 라인 (BL)의 전압(V_BL)은 하이 레벨(예컨대, 데이터 1)을 유지하고 상보 비트 라인 (BLB)의 전압(V_BLB)을 로우 레벨(예컨대, 데이터 0)을 유지한다.
그 후 칼럼 선택 신호(CSL)가 활성화되면, 하이 레벨을 갖는 비트 라인(BL)의 전압(V_BL)은 입출력 라인(IO)을 통하여 출력되고 로우 레벨을 갖는 상보 비트 라인(BLB)의 전압(V_BLB)은 상보 입출력 라인(IOB)을 통하여 출력된다. 즉, 입출력 라인(IO)의 전압(VIO_R)은 하이 레벨이고 상보 입출력 라인(IOB)의 전압(VIOB_R)은 로우 레벨이다.
라이트 동작 동안 비트 라인(BL)으로 데이터 0을 공급하고 상보 비트 라인 (BLB)으로 데이터 1을 공급하고자 할 때, 즉, 비트 라인(BL)에 접속될 수 있는 입출력 라인(IO)의 전압(VIO_W)이 로우 레벨이고 상보 비트 라인(BLB)에 접속될 수 있는 상보 입출력 라인(IOB)의 전압(VIOB_W)이 하이 레벨일 때, 감지 증폭기(130-1)의 동작을 설명하면 다음과 같다.
라이트 명령(WRITE)에 따라, 라이트 인에이블 신호(WR_EN)는 T6시점에서 활성화된다. 이때 비트 라인(BL)의 전압(V_BL)은 하이 레벨을 유지하고 상보 비트 라인 (BLB)의 전압(V_BLB)은 로우 레벨을 유지한다.
비트 라인 쌍(BL, BLB) 각각의 전압 레벨이 변동을 일으키는 데이터 플립 동작 구간(T2'~T3') 동안, 제어 신호 발생 회로(170)는 활성화된 제1제어 신호(LAPG)와 활성화된 제2제어 신호(LANG)를 발생하고 비활성화된 제3제어 신호 (WAP)를 발생한다.
데이터 플립 동작 구간(T2'~T3') 동안, 제1전원 공급회로(133)는 활성화된 제1제어 신호(LAPG)에 응답하여 디스에이블되고 제2전원 공급회로(134)는 활성화된 제2제어 신호(LANG)에 응답하여 인에이블되고 스위칭 회로(135)는 비활성화된 제3제어 신호(WAP)에 응답하여 턴-온 된다. 따라서 제1전원 공급회로(133)와 제2전원 공급회로(134)는 스위칭 회로(135)에 의하여 서로 접속된다.
따라서 전원 전압(VDD)을 수신하기 위한 P형 감지 증폭기(131)의 공통 노드 (LA)의 전압(V_LA)은 접지 전압(VSS)을 수신하기 위한 N형 감지 증폭기(132)의 공통 노드(LAB)의 전압(V_LAB)보다 스위칭 회로(135), 즉 트랜지스터(MP4)의 문턱 전압(VT)만큼 높다.
데이터 플립 동작 구간(T2'~T3') 동안, 제1전원 공급회로(133)가 디스에이블됨에 따라, P형 감지 증폭기(131)의 구동 강도는 약해진다. 따라서 입/출력 드라이버(160)는 라이트 동작을 신속하게 수행할 수 있다.
제1전원 공급회로(133)가 턴-오프됨에 따라, 제1전원 공급회로(133)와 제2전원 공급회로(134) 사이에서 쇼트 커런트(short current)의 발생이 방지된다.
또한, 데이터 플립 동작 구간(T2'~T3') 동안, 제어 신호 발생 회로 (170)는 활성화된 제2제어 신호(LANG)를 발생하므로, P형 감지 증폭기(131)의 공통 노드(LA)와 N형 감지 증폭기(132)의 공통 노드(LAB)가 플로팅(floating)되는 것이 방지된다.
도 8에 도시된 바와 같이, 데이터 플립 동작 구간(T2'~T3')에서 칼럼 선택 신호(CSL)가 활성화되는 동안, 활성화된 제1제어 신호(LAPG)와 비활성화된 제3제어 신호(WAP)가 생성될 수 있다.
도 9는 도 1에 도시된 반도체 장치를 포함하는 반도체 메모리 장치의 코어 구조를 나타낸다.
도 9를 참조하면, 반도체 장치, 특히 DRAM 코어(core) 구조는 메모리 셀 어레이 영역, 감지 증폭기 영역(20), 및 스트랩(strap) 영역(30)을 포함한다. 상기 메모리 셀 어레이 영역은 다수의 메모리 셀들(10)과, 다수의 메모리 셀들(10)에 저장된 데이터를 전달하는 다수의 비트 라인들을 포함한다.
감지 증폭기 영역(20)에는 다수의 비트 라인들의 데이터를 감지 증폭하는 다수의 감지 증폭기들(SA), 입/출력 라인(IO<N:1>), 및 다수의 감지 증폭기들(SA)을 구동하기 위한 제어 신호 발생 회로(170) 등이 구현된다.
스트랩 영역(30)에는 다수의 메모리 셀들(10)과 전기적으로 접속되는 다수의 메탈 콘택들이 구현된다. 본 발명에 따른 반도체 장치(100)의 스위칭 회로(135)는 스트랩 영역(30)의 빈 공간(31)에 설치되므로 DRAM 코어의 면적은 증가하지 않는다.
도 10은 본 발명의 일 실시 예에 따른 반도체 장치 동작 방법을 설명하기 위한 흐름도이다. 도 2, 도 8, 및 도 10을 참조하면, 제1전원 공급회로(133)는 제1제어 신호(LAPG)에 응답하여 비트 라인(BL)과 상보 비트 라인(BLB) 사이에 접속된 P형 감지 증폭기(131)로 전원 전압(VDD)을 공급한다(S100).
제2전원 공급회로(134)는 제2제어 신호(LANG)에 응답하여 비트 라인(BL)과 상보 비트 라인(BLB) 사이에 접속된 N형 감지 증폭기(132)로 접지 전압(VSS)을 공급한다(S200).
스위칭 회로(135)는 제3제어 신호(WAP)에 응답하여 제1전원 공급회로(133)와 제2전원 공급 회로(134) 사이의 접속을 제어한다(S300).
데이터 플립 동작 구간(T2'~T3') 동안, 제1전원 공급회로(133)가 하이 레벨을 갖는 제1제어 신호(LAPG)에 응답하여 턴-오프 될 때, 스위칭 회로(135)는 로우 레벨을 갖는 제3제어 신호(WAP)에 응답하여 턴-온 된다. 스위칭 회로(135)가 PMOS트랜지스터(MP4)로 구현될 때, 데이터 플립 동작 구간(T2'~T3') 동안 전원 전압(VDD)을 수신하기 위한 P형 감지 증폭기(131)의 노드(LA)의 전압(V_LA)은 접지 전압 (VSS)을 수신하기 위한 N형 감지 증폭기(132)의 노드(LAB)의 전압(V_LAB)보다 PMOS트랜지스터(MP4)의 문턱 전압(VT)만큼 높게 된다.
따라서, 데이터 플립 동작 구간(T2'~T3') 동안 P형 감지 증폭기(131)의 구동 강도가 약화됨으로써, 반도체 장치(100)의 리드 동작 속도는 향상될 수 있다.
도 11은 도 1에 도시된 반도체 장치를 포함하는 메모리 모듈을 나타낸다.
도 11을 참조하면, 메모리 모듈(200)은 반도체 기판(210)과 반도체 기판 (210)에 장착된(mounted) 다수의 반도체 장치들(100)을 포함한다.
다수의 반도체 장치들(100) 각각의 구조와 동작은 도 1부터 도 9까지 참조하여 설명한 반도체 장치(100)의 구조와 동작이 실질적으로 동일하다.
실시 예에 따라 메모리 모듈(200)은 다수의 반도체 장치들(100) 각각의 동작을 제어하기 위한 컨트롤러(230)를 더 포함할 수 있다.
메모리 모듈(200)은 SIMM(Single In-line Memory Module) 또는 DIMM(Dual In-line Memory Module)으로 구현될 수 있다.
도 12는 도 11에 도시된 메모리 모듈을 포함하는 메모리 시스템(300)의 블락도를 나타낸다.
PC(personal computer), 태블릿(tablet) PC, 또는 이동용 컴퓨팅 장치 (mobile computing device)로 구현될 수 있는 메모리 시스템(300)은 메인 보드 (340), 메인 보드(340)에 장착된 슬롯(320), 슬롯(320)에 삽입될 수 있는 메모리 모듈(200), 및 슬롯(320)을 통하여 메모리 모듈(200)에 장착된 다수의 반도체 장치들(100) 각각의 동작을 제어할 수 있는 프로세서, 예컨대 칩-셋(360)을 포함한다.
칩-셋(360)은 데이터 버스와 슬롯(320)을 통하여 다수의 반도체 장치들(100) 각각과 데이터를 주거나 받을 수 있다.
도 13은 도 1에 도시된 반도체 장치를 포함하는 메모리 시스템의 일 실시 예를 나타낸다.
도 13을 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 태블릿 PC, 또는 무선 인터넷 장치로서 구현될 수 있는 메모리 시스템(400)은 반도체 장치(100), 반도체 장치(100)의 데이터 처리 동작을 제어할 수 있는 프로세서 (420), 프로세서(420)의 제어하에 반도체 장치(100)에 대한 데이터 액세스 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(410)를 포함한다.
반도체 장치(100)에 저장된 데이터는 프로세서(420) 또는 메모리 컨트롤러 (410)의 제어하에 디스플레이(430)를 통하여 디스플레이될 수 있다.
무선 송수신기(450)는 안테나를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(430)는 안테나를 통하여 수신된 무선 신호를 프로세서(420)가 처리할 수 있는 신호로 변환할 수 있다.
따라서, 프로세서(420)는 무선 송수신기(450)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(410)를 통하여 반도체 장치(100)에 저장하거나 또는 디스플레이(430)를 통하여 디스플레이할 수 있다.
또한, 무선 송수신기(450)는 프로세서(420)로부터 출력된 신호를 무선 신호로 변환하고 상기 무선 신호를 안테나를 통하여 외부로 출력할 수 있다.
입력 장치(440)는 프로세서(420)의 동작을 제어하기 위한 제어 신호 또는 프로세서(420)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다.
프로세서(420)는 반도체 장치(100)로부터 출력된 데이터, 무선 송수신기 (450)로부터 출력된 데이터 또는 입력 장치(440)로부터 출력된 데이터가 디스플레이(430)를 통하여 디스플레이될 수 있도록 디스플레이(430)의 동작을 제어할 수 있다.
도 14는 도 1에 도시된 반도체 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다.
도 14를 참조하면, 태블릿 PC, 넷-북(net-book), e-리더(e-reader), PDA (personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 메모리 시스템(500)은 반도체 장치(100)와 반도체 장치(100)의 데이터 처리 동작을 제어할 수 있는 프로세서(520)를 포함한다.
프로세서(520)는 입력 장치(540)에 의하여 발생한 입력 신호에 따라 반도체 장치(100)에 저장된 데이터를 디스플레이(530)를 통하여 디스플레이할 수 있다.
메모리 컨트롤러(510)는 프로세서(520)의 제어하에 메모리 장치(100)에 대한 데이터 액세스 동작을 제어할 수 있다.
입력 장치(540)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치(pointing device), 키패드 또는 키보드로 구현될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 반도체 장치 110 : 메모리 셀 어레이
120 : 로우 디코더 130 : 감지 증폭기 블락
131 : P형 감지 증폭기 132 : N형 감지 증폭기
133 : 제1전원 공급 회로 134 : 제2 전원 공급 회로
135 : 스위칭 회로 140 : 입/출력 게이트
150 : 컬럼 디코더 160 : 입/출력 드라이버
170 : 제어 신호 발생 회로 171 : 제1제어 신호 발생 회로
172 : 제2제어 신호 발생 회로 173 : 제3제어 신호 발생 회로
175 : 플립 신호 발생기 200 : 메모리 모듈
300, 400, 500 : 메모리 시스템

Claims (10)

  1. 비트 라인과 상보 비트 라인 사이에 접속된 P형 감지 증폭기;
    상기 비트 라인과 상기 상보 비트 라인 사이에 접속된 N형 감지 증폭기;
    제1제어 신호에 응답하여 전원 전압을 상기 P형 감지 증폭기로 공급하기 위한 제1전원 공급 회로;
    제2제어 신호에 응답하여 접지 전압을 상기 N형 감지 증폭기로 공급하기 위한 제2전원 공급 회로; 및
    제3제어 신호에 응답하여 상기 제1전원 공급 회로와 상기 제2전원 공급 회로의 접속을 제어하는 스위칭 회로를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 장치는,
    데이터 플립 동작 구간 동안, 서로 상보적인 상기 제1제어 신호와 상기 제3제어 신호를 생성하기 위한 제어 신호 발생 회로를 더 포함하는 반도체 장치.
  3. 제1항에 있어서, 데이터 플립 동작 구간 동안,
    상기 제1전원 공급 회로가 상기 제1제어 신호에 응답하여 턴-오프 될 때, 상기 스위칭 회로는 상기 제3제어 신호에 응답하여 턴-온 되는 반도체 장치.
  4. 제3항에 있어서, 상기 스위칭 회로가 트랜지스터로 구현될 때,
    상기 데이터 플립 동작 구간 동안, 상기 전원 전압을 수신하기 위한 상기 P형 감지 증폭기의 노드의 전압은 상기 접지 전압을 수신하기 위한 상기 N형 감지 증폭기의 노드의 전압보다 상기 트랜지스터의 문턱 전압만큼 높은 반도체 장치.
  5. 제1항에 있어서,
    상기 제1제어 신호와 상기 제3제어 신호가 서로 상보적인 구간은 라이트 명령 수행 도중에 상기 비트 라인과 상기 상보 비트 라인을 입출력 라인과 상보 입출력 라인에 접속하기 위한 다수개의 스위치들의 동작을 제어하는 칼럼 선택 신호의 활성화 구간에 포함되는 반도체 장치.
  6. 제1제어 신호에 응답하여 동작하는 제1전원 공급회로를 이용하여 비트 라인과 상보 비트 라인 사이에 접속된 P형 감지 증폭기로 전원 전압을 공급하는 단계;
    제2제어 신호에 응답하여 동작하는 제2전원 공급회로를 이용하여 상기 비트 라인과 상기 상보 비트 라인 사이에 접속된 N형 감지 증폭기로 접지 전압을 공급하는 단계; 및
    제3제어 신호에 응답하여 동작하는 스위칭 회로를 이용하여 상기 제1전원 공급회로와 상기 제2전원 공급회로 사이의 접속을 제어하는 단계를 포함하는 반도체 장치의 동작 방법.
  7. 제6항에 있어서, 상기 반도체 장치의 동작 방법은,
    데이터 플립 동작 구간 동안, 제어 신호 발생 회로를 이용하여 서로 상보적인 상기 제1제어 신호와 상기 제3제어 신호를 생성하기 단계를 더 포함하는 반도체 장치의 동작 방법.
  8. 제1항에 기재된 반도체 장치; 및
    상기 반도체 장치가 장착된 반도체 기판을 포함하는 메모리 모듈.
  9. 제8항에 기재된 메모리 모듈;
    메인 보드에 장착되고 상기 메모리 모듈이 삽입되는 슬롯; 및
    상기 메인 보드에 장착되고 상기 메모리 모듈을 통하여 상기 메모리 모듈에 장착된 상기 반도체 장치의 동작을 제어하기 위한 프로세서를 포함하는 메모리 시스템.
  10. 제1항에 기재된 반도체 장치; 및
    상기 반도체 장치의 동작을 제어하기 위한 메모리 컨트롤러를 포함하는 메모리 시스템.
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