CN117854557B - 存储阵列及驱动存储阵列的方法 - Google Patents

存储阵列及驱动存储阵列的方法 Download PDF

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Abstract

本公开的实施例提供一种存储阵列及驱动存储阵列的方法。存储阵列包括读操作控制电路和多个半导体存储装置。读操作控制电路包括信号产生电路、第一和第二开关电路。信号产生电路根据读操作指示信号、地址信号和第一控制信号生成第二和第三控制信号、列选信号和次级放大信号。第三控制信号在第一控制信号有效期间在读操作指示信号翻转为有效电平之后翻转为有效电平并在列选信号翻转为无效电平之后翻转为无效电平。列选信号在第三控制信号翻转为有效电平之后翻转为有效电平。次级放大信号在列选信号翻转为有效电平之后翻转为有效电平并在列选信号翻转为无效电平之后翻转为无效电平。第二开关电路在第三控制信号有效期间输出高于第一电压的第二电压。

Description

存储阵列及驱动存储阵列的方法
技术领域
本公开的实施例涉及集成电路技术领域，具体地，涉及存储阵列及驱动存储阵列的方法。
背景技术
在对存储阵列中的某个半导体存储装置进行读操作的过程中，当发起 读操作时，会首先发送激活命令，然后发送“读”操作指令。在这个过程中，通过半导体存储装置中的感测放大器（SA）来放大位线上的电平变化以将位线的电压驱动到上下两个电源轨，并保持在稳态。最后，半导体存储装置的存储单元中存储的电荷将被输出。感测放大器的动作是“读”操作过程中不可或缺的一部分，它使得存储单元中的信息能够被读取并传递到数据总线上。
在进行多次“读”操作过程中，“读”操作的间隔时间是符合操作规范的固定值。当列选信号使能时，感测放大器差分放大位线的变化所花费的时间占据了整个过程的60%的时间，造成留给次级感测放大器（SSA）的时间余量可能不够，导致后续电压平衡器平衡数据总线上的电压还没达到平衡状态，下一个列选信号就使能，因而影响读出数据的准确性。
发明内容
本文中描述的实施例提供了一种存储阵列及驱动存储阵列的方法。
根据本公开的第一方面，提供了一种存储阵列。该存储阵列包括读操作控制电路和多个半导体存储装置。读操作控制电路耦接多个半导体存储装置。读操作控制电路包括：信号产生电路、第一开关电路、第二开关电路。信号产生电路被配置为：根据读操作指示信号、待读取的半导体存储装置的地址信号和第一控制信号来生成第二控制信号、第三控制信号和针对待读取的半导体存储装置的列选信号和次级放大信号。其中，第一控制信号在待读取的半导体存储装置的激活期间处于有效电平。第二控制信号在第一控制信号处于有效电平期间在读操作指示信号翻转为有效电平之后翻转为无效电平并在列选信号翻转为无效电平之后翻转为有效电平。第三控制信号在第一控制信号处于有效电平期间在读操作指示信号翻转为有效电平之后翻转为有效电平并在列选信号翻转为无效电平之后翻转为无效电平。列选信号在第三控制信号翻转为有效电平之后翻转为有效电平。次级放大信号在列选信号翻转为有效电平之后翻转为有效电平并在列选信号翻转为无效电平之后翻转为无效电平。第一开关电路被配置为在第二控制信号处于有效电平期间经由第一节点向半导体存储装置提供第一电压。第二开关电路被配置为在第三控制信号处于有效电平期间经由第一节点向半导体存储装置提供第二电压。第二电压高于第一电压。半导体存储装置包括：第一存储单元、第三开关电路、第四开关电路、第一感测放大器、第二感测放大器、电压平衡器。其中，第一存储单元被配置为：在半导体存储装置的激活期间通过字线使得第一存储单元中的第一储能器件与第一位线直接连接。第三开关电路被配置为：在列选信号处于有效电平期间使得第一位线与第一数据输入输出线直接连接。第四开关电路被配置为：在列选信号处于有效电平期间使得第二位线与第二数据输入输出线直接连接。第一感测放大器被配置为：根据第一节点的电压来放大第一位线与第二位线之间的电压差。第二感测放大器被配置为：在次级放大信号处于有效电平期间放大第一数据输入输出线和第二数据输入输出线之间的电压差。电压平衡器被配置为：在次级放大信号翻转为无效电平之后将第一数据输入输出线和第二数据输入输出线的电压拉回平衡状态下的电压值。
在本公开的一些实施例中，信号产生电路包括：控制信号产生电路、列选信号产生电路、次级放大信号产生电路。其中，列选信号产生电路被配置为：在读操作指示信号翻转为有效电平之后的第一时间段处对地址信号进行解码，以将地址信号所指向的待读取的半导体存储装置的列选信号翻转为有效电平，列选信号被维持处于有效电平达预设时间长度。控制信号产生电路被配置为：根据读操作指示信号、第一控制信号、第一时间段和预设时间长度来生成第二控制信号和第三控制信号。其中，第二控制信号在第一控制信号处于有效电平期间，在读操作指示信号翻转为有效电平之后的第二时间段处翻转为无效电平并在读操作指示信号翻转为有效电平之后的第三时间段处翻转为有效电平。第三控制信号在第一控制信号处于有效电平期间，在读操作指示信号翻转为有效电平之后的第二时间段处翻转为有效电平并在读操作指示信号翻转为有效电平之后的第三时间段处翻转为无效电平。第二时间段比第一时间段更短。第三时间段大于第一时间段与预设时间长度之和。次级放大信号产生电路被配置为：根据读操作指示信号、第一时间段和预设时间长度来生成次级放大信号。其中，次级放大信号在读操作指示信号翻转为有效电平之后的第四时间段处翻转为有效电平并在读操作指示信号翻转为有效电平之后的第五时间段处翻转为无效电平。第四时间段比第一时间段更长且比第一时间段与预设时间长度之和更短。第五时间段大于第一时间段与预设时间长度之和。
在本公开的一些实施例中，列选信号产生电路包括：第一延时电路、解码电路。其中，第一延时电路被配置为：将读操作指示信号延时第一时间段以生成第一延时信号。解码电路被配置为：在第一延时信号翻转为有效电平时对地址信号进行解码，以将地址信号所指向的待读取的半导体存储装置的列选信号翻转为有效电平，列选信号被维持处于有效电平达预设时间长度。
在本公开的一些实施例中，控制信号产生电路包括：第二延时电路、单稳态触发器，第一反相器、第二反相器、第三反相器、第一与非门、第二与非门。其中，第二延时电路被配置为：将读操作指示信号延时第二时间段以生成第二延时信号。单稳态触发器被配置为：在第二延时信号翻转为有效电平时被触发以使得触发信号翻转为有效电平。其中，触发信号维持处于有效电平达第六时间段。第六时间段等于第三时间段减去第二时间段。第一反相器的输入端耦接单稳态触发器的输出端。第一反相器的输出端耦接第一与非门的第一输入端。第一与非门的第二输入端被提供第一控制信号。第一与非门的输出端耦接第二反相器的输入端。从第二反相器的输出端输出第二控制信号。第二与非门的第一输入端被提供第一控制信号。第二与非门的第二输入端耦接单稳态触发器的输出端。第二与非门的输出端耦接第三反相器的输入端。从第三反相器的输出端输出第三控制信号。
在本公开的一些实施例中，控制信号产生电路包括：第二延时电路、单稳态触发器、第一反相器、第一与门、第二与门。其中，第二延时电路被配置为：将读操作指示信号延时第二时间段以生成第二延时信号。单稳态触发器被配置为：在第二延时信号翻转为有效电平时被触发以使得触发信号翻转为有效电平。其中，触发信号维持处于有效电平达第六时间段。第六时间段等于第三时间段减去第二时间段。第一反相器的输入端耦接单稳态触发器的输出端。第一反相器的输出端耦接第一与门的第一输入端。第一与门的第二输入端被提供第一控制信号。从第一与门的输出端输出第二控制信号。第二与门的第一输入端被提供第一控制信号。第二与门的第二输入端耦接单稳态触发器的输出端。从第二与门的输出端输出第三控制信号。
在本公开的一些实施例中，控制信号产生电路包括：第二延时电路、单稳态触发器，第一反相器、第二反相器、第三反相器、第一与门、第二与门。其中，第二延时电路被配置为：将读操作指示信号延时第二时间段以生成第二延时信号。单稳态触发器被配置为：在第二延时信号翻转为有效电平时被触发以使得触发信号翻转为有效电平。其中，触发信号维持处于有效电平达第六时间段。第六时间段等于第三时间段减去第二时间段。第一反相器的输入端耦接单稳态触发器的输出端。第一反相器的输出端耦接第一与门的第一输入端。第一与门的第二输入端被提供第一控制信号。第一与门的输出端耦接第二反相器的输入端。从第二反相器的输出端输出第二控制信号。第二与门的第一输入端被提供第一控制信号。第二与门的第二输入端耦接单稳态触发器的输出端。第二与门的输出端耦接第三反相器的输入端。从第三反相器的输出端输出第三控制信号。
在本公开的一些实施例中，控制信号产生电路包括：第二延时电路、单稳态触发器，第一反相器、第一与非门、第二与非门。其中，第二延时电路被配置为：将读操作指示信号延时第二时间段以生成第二延时信号。单稳态触发器被配置为：在第二延时信号翻转为有效电平时被触发以使得触发信号翻转为有效电平。其中，触发信号维持处于有效电平达第六时间段。第六时间段等于第三时间段减去第二时间段。第一反相器的输入端耦接单稳态触发器的输出端。第一反相器的输出端耦接第一与非门的第一输入端。第一与非门的第二输入端被提供第一控制信号。从第一与非门的输出端输出第二控制信号。第二与非门的第一输入端被提供第一控制信号。第二与非门的第二输入端耦接单稳态触发器的输出端。从第二与非门的输出端输出第三控制信号。
在本公开的一些实施例中，次级放大信号产生电路包括：第三延时电路、第四延时电路、第四反相器、第五反相器、第三与非门。其中，第三延时电路被配置为：将读操作指示信号延时第四时间段以生成第三延时信号。第四延时电路被配置为：将读操作指示信号延时第五时间段以生成第四延时信号。第四反相器的输入端耦接第四延时电路的输出端。第四反相器的输出端耦接第三与非门的第一输入端。第三与非门的第二输入端耦接第三延时电路的输出端。第三与非门的输出端耦接第五反相器的输入端。从第五反相器的输出端输出次级放大信号。
在本公开的一些实施例中，感测放大器包括：第三至第六晶体管。其中，第三晶体管的控制极耦接第二位线。第三晶体管的第一极耦接第一位线。第三晶体管的第二极耦接第一节点。第四晶体管的控制极耦接第一位线。第四晶体管的第一极耦接第二位线。第四晶体管的第二极耦接第一节点。第五晶体管的控制极耦接第二位线。第五晶体管的第一极耦接第一位线。第五晶体管的第二极耦接第六晶体管的第二极和地电压端。第六晶体管的控制极耦接第一位线。第六晶体管的第一极耦接第二位线。
在本公开的一些实施例中，第三晶体管和第四晶体管是P型晶体管。第五晶体管和第六晶体管是N型晶体管。
根据本公开的第二方面，提供了一种驱动根据本公开的第一方面所述的存储阵列的方法。该方法包括：向连接到待读取的半导体存储装置的字线提供有效电平以使得半导体存储装置的第一存储单元所存储的电压被提供到第一位线，使得第一控制信号和第二控制信号处于有效电平，第一节点的电压等于第一电压，第一感测放大器根据第一电压来放大第一位线与第二位线之间的电压差。向信号产生电路提供读操作指示信号和待读取的半导体存储装置的地址信号。在读操作指示信号翻转为有效电平之后的第二时间段处，将第二控制信号翻转为无效电平，将第三控制信号翻转为有效电平，第一节点的电压等于第二电压，第一感测放大器根据第二电压来放大第一位线与第二位线之间的电压差。在读操作指示信号翻转为有效电平之后的第一时间段处对地址信号进行解码，以将地址信号所指向的待读取的半导体存储装置的列选信号翻转为有效电平，使得第一位线与第一数据输入输出线直接连接并且第二位线与第二数据输入输出线直接连接。在读操作指示信号翻转为有效电平之后的第四时间段处，将次级放大信号翻转为有效电平，第二感测放大器放大第一数据输入输出线和第二数据输入输出线之间的电压差。在读操作指示信号翻转为有效电平之后的第三时间段处，将第二控制信号翻转为有效电平，将第三控制信号翻转为无效电平，第一节点的电压等于第一电压，第一感测放大器根据第一电压来放大第一位线与第二位线之间的电压差。在读操作指示信号翻转为有效电平之后的第五时间段处，将次级放大信号翻转为无效电平，将第一数据输入输出线和第二数据输入输出线的电压拉回平衡状态下的电压值。
附图说明
为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：
图1是一种半导体存储装置的示例性电路图；
图2是用于图1所示的半导体存储装置的一些信号的时序图；
图3是根据本公开的实施例的存储阵列的示意性框图；
图4是用于图3所示的存储阵列的一些信号的时序图；
图5是图3所示的读操作控制电路的示例性电路图；
图6是信号产生电路中的控制信号产生电路的示例性电路图；
图7是信号产生电路中的控制信号产生电路的另一示例性电路图；
图8是信号产生电路中的控制信号产生电路的又一示例性电路图；
图9是图3所示的半导体存储装置的示例性电路图。
需要注意的是，附图中的元素是示意性的，没有按比例绘制。
具体实施方式
为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。
除非另外定义，否则在此使用的所有术语（包括技术和科学术语）具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。
在本公开的所有实施例中，由于金属氧化物半导体（MOS）晶体管的源极和漏极是对称的，并且N型晶体管和P型晶体管的源极和漏极之间的导通电流方向相反，因此在本公开的实施例中，将MOS晶体管的受控中间端称为控制极，将MOS晶体管的其余两端分别称为第一极和第二极。本公开的实施例中所采用的晶体管主要是开关晶体管。此外，为便于统一表述，在上下文中，将双极型晶体管（BJT）的基极称为控制极，将BJT的发射极称为第一极，将BJT的集电极称为第二极。另外，诸如“第一”和“第二”的术语仅用于将一个部件（或部件的一部分）与另一个部件（或部件的另一部分）区分开。
图1示出一种半导体存储装置的示例性电路图。在图1所示的半导体存储装置10中，SA表示感测放大器，12表示一个存储单元。图2示出用于图1所示的半导体存储装置10的一些信号的时序图。结合图1和图2来看，当针对半导体存储装置10的激活命令使能后，字线WL被输入有效电平（高电平），晶体管MN1打开，电容器C1连接到第一位线BL。控制信号Ctr1翻转为有效电平，感测放大器SA被使能，放大第一位线BL和第二位线/BL之间的电压差。假设电容器C1存储高电平，在感测放大器SA的作用下第一位线BL被上拉至第一电压V1，第二位线/BL被下拉至地电压V0。当针对半导体存储装置10的读命令加入，读操作指示信号READ在T1时刻开启，随后列选信号CSL在T2时刻开启，晶体管MN3和MN4打开，第一位线BL和第二位线/BL的电压由于负载的加入而随之变化。在T3时刻，次级放大信号PAE开启，次级感测放大器SSA放大第一数据输入输出线IO和第二数据输入输出线/IO之间的电压差，数据从第一数据输入输出线IO和第二数据输入输出线/IO传输到外部数据线DB和/DB。读取的数据是差分数据，由第一数据输入输出线IO与第二数据输入输出线/IO上的电压之间的电压差来表示。例如，当第一数据输入输出线IO处于高电平而第二数据输入输出线/IO处于低电平（电压差为正）时，读取的数据表示逻辑值“1”。当第一数据输入输出线IO处于低电平而第二数据输入输出线/IO处于高电平（电压差为负）时，读取的数据表示逻辑值“0”。
在T4时刻，列选信号CSL关闭，第一位线BL和第二位线/BL逐渐恢复至稳态下的电压值。在T5时刻，次级放大信号PAE关闭，在电压平衡器的作用下第一数据输入输出线IO和第二数据输入输出线/IO也逐渐恢复至稳态下的电压值V3。
如上所述，“读”操作的间隔时间是固定的，感测放大器差分放大位线的变化所花费的时间占据了整个过程的60%的时间。在T6时刻读操作指示信号READ再次开启，如果T6与T5之间的时间间隔Δt较短，第一数据输入输出线IO和第二数据输入输出线/IO的电压还未恢复至稳态值，则会影响读出数据的准确性。
本公开的实施例提出一种存储阵列，旨在增加Δt，以便提高存储阵列的数据读取准确度。图3示出根据本公开的实施例的存储阵列30的示意性框图。该存储阵列30包括读操作控制电路31和多个半导体存储装置32。读操作控制电路31经由第一节点N1耦接多个半导体存储装置32。读操作控制电路31包括：信号产生电路311、第一开关电路312、第二开关电路313。
信号产生电路311被提供第一控制信号Ctr1、读操作指示信号READ和待读取的半导体存储装置32的地址信号ADDR。信号产生电路311耦接第一开关电路312和第二开关电路313。信号产生电路311被配置为：根据读操作指示信号READ、待读取的半导体存储装置32的地址信号ADDR和第一控制信号Ctr1来生成第二控制信号Ctr2、第三控制信号Ctr3和针对待读取的半导体存储装置32的列选信号CSL1和次级放大信号PAE。其中，第一控制信号Ctr1在待读取的半导体存储装置32的激活期间处于有效电平。半导体存储装置32的激活期间可以指的是半导体存储装置32被选中以及进行写操作或者读操作的时间段。信号产生电路311可生成包括n位的列选信号组CSL[1,……,n]，每1位作为一列半导体存储装置32的列选信号。例如，第一列半导体存储装置对应列选信号CSL1，第二列半导体存储装置对应列选信号CSL2，以此类推，第n列半导体存储装置对应列选信号CSLn。在下文中，以待读取的半导体存储装置是第一列半导体存储装置为例来进行说明。
信号产生电路311按照如下时序来生成第二控制信号Ctr2、第三控制信号Ctr3和针对待读取的半导体存储装置32的列选信号CSL1和次级放大信号PAE：第二控制信号Ctr2在第一控制信号Ctr1处于有效电平期间在读操作指示信号READ翻转为有效电平之后翻转为无效电平并在列选信号CSL1翻转为无效电平之后翻转为有效电平。第三控制信号Ctr3在第一控制信号Ctr1处于有效电平期间在读操作指示信号READ翻转为有效电平之后翻转为有效电平并在列选信号CSL1翻转为无效电平之后翻转为无效电平。在第一控制信号Ctr1处于无效电平期间，第二控制信号Ctr2和第三控制信号Ctr3都处于无效电平。列选信号CSL1在第三控制信号Ctr3翻转为有效电平之后翻转为有效电平。次级放大信号PAE在列选信号CSL1翻转为有效电平之后翻转为有效电平并在列选信号CSL1翻转为无效电平之后翻转为无效电平。
第一开关电路312耦接信号产生电路311以从信号产生电路311接收第二控制信号Ctr2。第一开关电路312还耦接第一电压端V1。第一开关电路312被配置为在第二控制信号Ctr2处于有效电平期间经由第一节点N1向半导体存储装置32提供来自第一电压端V1的第一电压V1。
第二开关电路313耦接信号产生电路311以从信号产生电路311接收第三控制信号Ctr3。第二开关电路313还耦接第二电压端V2。第二开关电路313被配置为在第三控制信号Ctr3处于有效电平期间经由第一节点N1向半导体存储装置32提供来自第二电压端V2的第二电压V2。第二电压V2高于第一电压V1。
半导体存储装置32包括：第一存储单元322、第三开关电路324、第四开关电路325、第一感测放大器321、第二感测放大器327、电压平衡器326。
第一存储单元322耦接字线WL和第一位线BL。第一存储单元322被配置为：在半导体存储装置32的激活期间通过字线WL使得第一存储单元322中的第一储能器件与第一位线BL直接连接。
第三开关电路324耦接信号产生电路311、第一位线BL和第一数据输入输出线IO。第三开关电路324从信号产生电路311接收列选信号CSL1。第三开关电路324被配置为：在列选信号CSL1处于有效电平期间使得第一位线BL与第一数据输入输出线IO直接连接。
第四开关电路325耦接信号产生电路311、第二位线/BL和第二数据输入输出线/IO。第四开关电路325从信号产生电路311接收列选信号CSL1。第四开关电路325被配置为：在列选信号CSL1处于有效电平期间使得第二位线/BL与第二数据输入输出线/IO直接连接。
第一感测放大器321经由第一节点N1耦接第一开关电路312和第二开关电路313。第一感测放大器321还耦接第一位线BL和第二位线/BL。第一感测放大器321被配置为：根据第一节点N1的电压来放大第一位线BL与第二位线/BL之间的电压差。
第二感测放大器327耦接第一数据输入输出线IO、第二数据输入输出线/IO、第一外部数据线DB、第二外部数据线/DB、信号产生电路311。第二感测放大器327从信号产生电路311接收次级放大信号PAE。第二感测放大器327被配置为：在次级放大信号PAE处于有效电平期间放大第一数据输入输出线IO和第二数据输入输出线/IO之间的电压差。
电压平衡器326耦接第一数据输入输出线IO、第二数据输入输出线/IO。电压平衡器326被配置为：在次级放大信号PAE翻转为无效电平之后将第一数据输入输出线IO和第二数据输入输出线/IO的电压拉回平衡状态下的电压值。
图4示出用于图3所示的存储阵列30的一些信号的时序图。当针对半导体存储装置32的激活命令使能后，向字线WL提供有效电平以使得第一存储单元322所存储的电压被提供到第一位线BL。第一控制信号Ctr1翻转为有效电平，第一节点N1的电压等于第一电压V1。第一感测放大器321根据第一电压V1来放大第一位线BL与第二位线/BL之间的电压差。假设电容器C1存储高电平，则第一位线BL被上拉至第一电压V1，第二位线/BL被下拉至地电压V0。
在T1时刻，读操作指示信号READ翻转为有效电平（高电平）。信号产生电路311根据读操作指示信号READ和待读取的半导体存储装置32的地址信号ADDR来生成第二控制信号Ctr2、第三控制信号Ctr3和针对待读取的半导体存储装置32的列选信号CSL1和次级放大信号PAE。在图4中仅示出针对待读取的半导体存储装置32的列选信号CSL1和次级放大信号PAE。在读操作指示信号READ翻转为有效电平之后的第二时间段处（T2时刻之前的某个时间点），第二控制信号Ctr2翻转为无效电平（低电平），第三控制信号Ctr3翻转为有效电平（高电平），第一节点N1的电压升高至第二电压V2，第一感测放大器321根据第二电压V2来放大第一位线BL与第二位线/BL之间的电压差。参考图4，第一位线BL的电压会逐渐升高至V2。
在读操作指示信号READ翻转为有效电平之后的第一时间段处（T2时刻）对地址信号ADDR进行解码，以将地址信号ADDR所指向的待读取的半导体存储装置32的列选信号CSL1翻转为有效电平，使得第一位线BL与第一数据输入输出线IO直接连接并且第二位线/BL与第二数据输入输出线/IO直接连接。第一位线BL和第二位线/BL的电压由于负载的加入而随之变化。在读操作指示信号READ翻转为有效电平之后的第四时间段处（T3时刻），次级放大信号PAE翻转为有效电平，第二感测放大器327放大第一数据输入输出线IO和第二数据输入输出线/IO之间的电压差。列选信号CSL1被维持处于有效电平达预设时间长度。在T4时刻，列选信号CSL1翻转为无效电平（低电平）。在读操作指示信号READ翻转为有效电平之后的第三时间段处（T5时刻），第二控制信号Ctr2翻转为有效电平（高电平），第三控制信号Ctr3翻转为无效电平（低电平），第一节点的电压恢复为第一电压V1。从图4可看出，第三时间段大于第一时间段与预设时间长度之和。在读操作指示信号READ翻转为有效电平之后的第五时间段处（在图4中也可以是T5时刻），次级放大信号PAE翻转为无效电平（低电平），电压平衡器326将第一数据输入输出线IO和第二数据输入输出线/IO的电压拉回平衡状态下的电压值V3。
由于第一位线BL的电压在列选信号CSL1翻转为有效电平（高电平）之前已经开始采用更高的第二电压V2进行放大，因此与图2相比在T2至T4时刻之间第一位线BL的电平更高，第二感测放大器327进行感测放大的时间可相应减少。这样，Δt增大，在T6时刻读操作指示信号READ再次开启时，第一数据输入输出线IO和第二数据输入输出线/IO的电压已经恢复至稳态值，因此可以提高读出数据的准确性。
图5示出图3所示的读操作控制电路31的示例性电路图。在图5的示例中，信号产生电路511包括：控制信号产生电路5111、列选信号产生电路5112、次级放大信号产生电路5113。
列选信号产生电路5112被配置为：在读操作指示信号READ翻转为有效电平之后的第一时间段处对地址信号ADDR进行解码，以将地址信号ADDR所指向的待读取的半导体存储装置32的列选信号CSL1翻转为有效电平，列选信号CSL1被维持处于有效电平达预设时间长度。
控制信号产生电路5111被配置为：根据读操作指示信号READ、第一控制信号Ctr1、第一时间段和预设时间长度来生成第二控制信号Ctr2和第三控制信号Ctr3。其中，第二控制信号Ctr2在第一控制信号Ctr1处于有效电平期间在读操作指示信号READ翻转为有效电平之后的第二时间段处翻转为无效电平并在读操作指示信号READ翻转为有效电平之后的第三时间段处翻转为有效电平。第三控制信号Ctr3在第一控制信号Ctr1处于有效电平期间在读操作指示信号READ翻转为有效电平之后的第二时间段处翻转为有效电平并在读操作指示信号READ翻转为有效电平之后的第三时间段处翻转为无效电平。第二时间段比第一时间段更短。第三时间段大于第一时间段与上述预设时间长度之和。
次级放大信号产生电路5113被配置为：根据读操作指示信号READ、第一时间段和预设时间长度来生成次级放大信号PAE。其中，次级放大信号PAE在读操作指示信号READ翻转为有效电平之后的第四时间段处翻转为有效电平并在读操作指示信号READ翻转为有效电平之后的第五时间段处翻转为无效电平。第四时间段比第一时间段更长且比第一时间段与上述预设时间长度之和更短。第五时间段大于第一时间段与上述预设时间长度之和。
在图5的示例中，列选信号产生电路5112包括：第一延时电路51121、解码电路51122。其中，第一延时电路51121被配置为：将读操作指示信号READ延时第一时间段以生成第一延时信号Dly1。解码电路51122被配置为：在第一延时信号Dly1翻转为有效电平时对地址信号ADDR进行解码，以将地址信号ADDR所指向的待读取的半导体存储装置32的列选信号CSL1翻转为有效电平，列选信号CSL1被维持处于有效电平达预设时间长度。列选信号产生电路5112可生成包括n位的列选信号组CSL[1,……,n]，每1位作为一列半导体存储装置32的列选信号。例如，第一列半导体存储装置对应列选信号CSL1，第二列半导体存储装置对应列选信号CSL2，以此类推，第n列半导体存储装置对应列选信号CSLn。在上下文中，以待读取的半导体存储装置是第一列半导体存储装置为例来进行说明。
在图5的示例中，控制信号产生电路5111包括：第二延时电路51111、单稳态触发器51112，第一反相器NG1、第二反相器NG2、第三反相器NG3、第一与非门NAND1、第二与非门NAND2。其中，第二延时电路51111被配置为：将读操作指示信号READ延时第二时间段以生成第二延时信号Dly2。单稳态触发器51112被配置为：在第二延时信号Dly2翻转为有效电平时被触发以使得触发信号TG翻转为有效电平。其中，触发信号TG维持处于有效电平达第六时间段。第六时间段等于第三时间段减去第二时间段。第一反相器NG1的输入端耦接单稳态触发器51112的输出端。第一反相器NG1的输出端耦接第一与非门NAND1的第一输入端。第一与非门NAND1的第二输入端被提供第一控制信号Ctr1。第一与非门NAND1的输出端耦接第二反相器NG2的输入端。从第二反相器NG2的输出端输出第二控制信号Ctr2。第二与非门NAND2的第一输入端被提供第一控制信号Ctr1。第二与非门NAND2的第二输入端耦接单稳态触发器51112的输出端。第二与非门NAND2的输出端耦接第三反相器NG3的输入端。从第三反相器NG3的输出端输出第三控制信号Ctr3。
在图5的示例中，次级放大信号产生电路5113包括：第三延时电路51131、第四延时电路51132、第四反相器NG4、第五反相器NG5、第三与非门NAND3。其中，第三延时电路51131被配置为：将读操作指示信号READ延时第四时间段以生成第三延时信号Dly3。第四延时电路51132被配置为：将读操作指示信号READ延时第五时间段以生成第四延时信号Dly4。第四反相器NG4的输入端耦接第四延时电路51132的输出端。第四反相器NG4的输出端耦接第三与非门NAND3的第一输入端。第三与非门NAND3的第二输入端耦接第三延时电路51131的输出端。第三与非门NAND3的输出端耦接第五反相器NG5的输入端。从第五反相器NG5的输出端输出次级放大信号PAE。
第一开关电路512包括第一晶体管M1。第一晶体管M1的控制极被提供第二控制信号Ctr2。第一晶体管M1的第一极被提供第一电压V1。第一晶体管M1的第二极耦接第一节点N1。第二开关电路513包括第二晶体管M2。第二晶体管M2的控制极被提供第三控制信号Ctr3。第二晶体管M2的第一极被提供第二电压V2。第二晶体管M2的第二极耦接第一节点N1。第一晶体管M1和第二晶体管M2是N型晶体管。
图6示出信号产生电路311中的控制信号产生电路5111的示例性电路图。在图6的示例中，控制信号产生电路5111包括：第二延时电路51111、单稳态触发器51112、第一反相器NG1、第一与门AND1、第二与门AND2。其中，第二延时电路51111被配置为：将读操作指示信号READ延时第二时间段以生成第二延时信号Dly2。单稳态触发器51112被配置为：在第二延时信号Dly2翻转为有效电平时被触发以使得触发信号TG翻转为有效电平。其中，触发信号TG维持处于有效电平达第六时间段。第六时间段等于第三时间段减去第二时间段。第一反相器NG1的输入端耦接单稳态触发器51112的输出端。第一反相器NG1的输出端耦接第一与门AND1的第一输入端。第一与门AND1的第二输入端被提供第一控制信号Ctr1。从第一与门AND1的输出端输出第二控制信号Ctr2。第二与门AND2的第一输入端被提供第一控制信号Ctr1。第二与门AND2的第二输入端耦接单稳态触发器51112的输出端。从第二与门AND2的输出端输出第三控制信号Ctr3。
应注意，如果采用图6所示的控制信号产生电路5111，则图5中的第一晶体管M1和第二晶体管M2是N型晶体管。
图7示出信号产生电路311中的控制信号产生电路5111的另一示例性电路图。在图7的示例中，控制信号产生电路5111包括：第二延时电路51111、单稳态触发器51112，第一反相器NG1、第二反相器NG2、第三反相器NG3、第一与门AND1、第二与门AND2。其中，第二延时电路51111被配置为：将读操作指示信号READ延时第二时间段以生成第二延时信号Dly2。单稳态触发器51112被配置为：在第二延时信号Dly2翻转为有效电平时被触发以使得触发信号TG翻转为有效电平。其中，触发信号TG维持处于有效电平达第六时间段。第六时间段等于第三时间段减去第二时间段。第一反相器NG1的输入端耦接单稳态触发器51112的输出端。第一反相器NG1的输出端耦接第一与门AND1的第一输入端。第一与门AND1的第二输入端被提供第一控制信号Ctr1。第一与门AND1的输出端耦接第二反相器NG2的输入端。从第二反相器NG2的输出端输出第二控制信号Ctr2。第二与门AND2的第一输入端被提供第一控制信号Ctr1。第二与门AND2的第二输入端耦接单稳态触发器51112的输出端。第二与门AND2的输出端耦接第三反相器NG3的输入端。从第三反相器NG3的输出端输出第三控制信号Ctr3。
应注意，如果采用图7所示的控制信号产生电路5111，则图5中的第一晶体管M1和第二晶体管M2是P型晶体管。
图8示出信号产生电路311中的控制信号产生电路5111的又一示例性电路图。在图8的示例中，控制信号产生电路5111包括：第二延时电路51111、单稳态触发器51112，第一反相器NG1、第一与非门NAND1、第二与非门NAND2。其中，第二延时电路51111被配置为：将读操作指示信号READ延时第二时间段以生成第二延时信号Dly2。单稳态触发器51112被配置为：在第二延时信号Dly2翻转为有效电平时被触发以使得触发信号TG翻转为有效电平。其中，触发信号TG维持处于有效电平达第六时间段。第六时间段等于第三时间段减去第二时间段。第一反相器NG1的输入端耦接单稳态触发器51112的输出端。第一反相器NG1的输出端耦接第一与非门NAND1的第一输入端。第一与非门NAND1的第二输入端被提供第一控制信号Ctr1。从第一与非门NAND1的输出端输出第二控制信号Ctr2。第二与非门NAND2的第一输入端被提供第一控制信号Ctr1。第二与非门NAND2的第二输入端耦接单稳态触发器51112的输出端。从第二与非门NAND2的输出端输出第三控制信号Ctr3。
应注意，如果采用图8所示的控制信号产生电路5111，则图5中的第一晶体管M1和第二晶体管M2是P型晶体管。
图9示出图3中的半导体存储装置32的示例性电路图。在图9的示例中，感测放大器921包括：第三晶体管M3至第六晶体管M6。其中，第三晶体管M3的控制极耦接第二位线/BL。第三晶体管M3的第一极耦接第一位线BL。第三晶体管M3的第二极耦接第二节点N2。第四晶体管M4的控制极耦接第一位线BL。第四晶体管M4的第一极耦接第二位线/BL。第四晶体管M4的第二极耦接第二节点N2。第五晶体管M5的控制极耦接第二位线/BL。第五晶体管M5的第一极耦接第一位线BL。第五晶体管M5的第二极耦接第六晶体管M6的第二极和地电压端V0。第六晶体管M6的控制极耦接第一位线BL。第六晶体管M6的第一极耦接第二位线/BL。
第一存储单元922包括：第七晶体管M7和第一电容器C1。第七晶体管M7的控制极耦接字线WL。第七晶体管M7的第一极耦接第一位线BL。第七晶体管M7的第二极耦接第一电容器C1的第一端。第一电容器C1的第二端耦接地电压端V0。
第二开关电路924包括：第九晶体管M9。第九晶体管M9的控制极耦接列选信号端CSL1。第九晶体管M9的第一极耦接第一位线BL。第九晶体管M9的第二极耦接第一数据输入输出线IO。
第三开关电路925包括：第十晶体管M10。第十晶体管M10的控制极耦接列选信号端CSL1。第十晶体管M10的第一极耦接第二位线/BL。第十晶体管M10的第二极耦接第二数据输入输出线/IO。
第二感测放大器327的电路结构可类似于第一感测放大器921的电路结构。
在图9的示例中，第五晶体管M5至第十晶体管M10是NMOS晶体管。第三晶体管M3和第四晶体管M4是PMOS晶体管。本领域技术人员应理解，基于上述发明构思对图9所示的电路进行的变型也应落入本公开的保护范围之内。在该变型中，上述晶体管和电压端也可以具有与图9所示的示例不同的设置。
下面结合图4的时序图来说明图9所示的半导体存储装置32的工作过程。当针对半导体存储装置32的激活命令使能后，与该半导体存储装置32相连的字线WL被输入高电平，第七晶体管M7导通。第一电容器C1与第一位线BL直接连接，第一电容器C1所存储的电荷被提供到第一位线BL。第一控制信号Ctr1翻转为有效电平，触发信号TG此时处于无效电平（低电平），从而使得第一晶体管M1导通，第一节点N1的电压等于第一电压V1。假设第一电容器C1存储高电平，当第七晶体管M7导通，第一电容器C1存储的电荷被提供至第一位线BL，第一位线BL的电压比第二位线/BL的电压高，使得第六晶体管M6的电阻比第五晶体管M5小，第三晶体管M3的电阻比第四晶体管M4的电阻小，此时第一电压V1对第一位线BL充电的速度比对第二位线/BL充电的速度更快，地电压V0对第二位线/BL放电的速度比对第一位线BL放电的速度更快，这样造成了第六晶体管M6的电阻比第五晶体管M5更小，第三晶体管M3的电阻比第四晶体管M4的电阻更小，第一位线BL的电压越来越高，第二位线/BL的电压越来越低，最终，第一位线BL被上拉至第一电压V1，第二位线/BL被下拉至地电压V0。
在T1时刻，读操作指示信号READ翻转为有效电平（高电平）。信号产生电路311根据第一控制信号Ctr1、读操作指示信号READ和待读取的半导体存储装置32的地址信号ADDR来生成第二控制信号Ctr2、第三控制信号Ctr3和针对待读取的半导体存储装置32的列选信号CSL1和次级放大信号PAE。在图4中仅示出针对待读取的半导体存储装置32的列选信号CSL1和次级放大信号PAE。
在读操作指示信号READ翻转为有效电平之后的第二时间段处（T2时刻之前的某个时间点），触发信号TG翻转为有效电平（高电平），第二控制信号Ctr2翻转为无效电平（低电平）从而使得第一晶体管M1截止，第三控制信号Ctr3翻转为有效电平（高电平）从而使得第二晶体管M2导通，第一节点N1的电压升高至第二电压V2，第一感测放大器321根据第二电压V2来放大第一位线BL与第二位线/BL之间的电压差。参考图4，第一位线BL的电压会逐渐升高至V2。
在读操作指示信号READ翻转为有效电平之后的第一时间段处（T2时刻）对地址信号ADDR进行解码，以将地址信号ADDR所指向的待读取的半导体存储装置32的列选信号CSL1翻转为有效电平，第九晶体管M9和第十晶体管M10导通，使得第一位线BL与第一数据输入输出线IO直接连接并且第二位线/BL与第二数据输入输出线/IO直接连接。第一位线BL和第二位线/BL的电压由于负载的加入而随之变化。
在读操作指示信号READ翻转为有效电平之后的第四时间段处（T3时刻），次级放大信号PAE翻转为有效电平，第二感测放大器327放大第一数据输入输出线IO和第二数据输入输出线/IO之间的电压差。列选信号CSL1被维持处于有效电平达预设时间长度。
在T4时刻，列选信号CSL1翻转为无效电平（低电平），第九晶体管M9和第十晶体管M10截止。在读操作指示信号READ翻转为有效电平之后的第三时间段处（T5时刻），第二控制信号Ctr2翻转为有效电平（高电平）从而使得第一晶体管M1导通，第三控制信号Ctr3翻转为无效电平（低电平）从而使得第二晶体管M2截止，第一节点N1的电压恢复为第一电压V1。从图4可看出，第三时间段大于第一时间段与预设时间长度之和。在读操作指示信号READ翻转为有效电平之后的第五时间段处（在图4中也可以是T5时刻），次级放大信号PAE翻转为无效电平（低电平），电压平衡器326将第一数据输入输出线IO和第二数据输入输出线/IO的电压拉回平衡状态下的电压值V3。
由于第一位线BL的电压在列选信号CSL1翻转为有效电平（高电平）之前已经开始采用更高的第二电压V2进行放大，因此与图2相比在T2至T4时刻之间第一位线BL的电平更高，第二感测放大器327进行感测放大的时间可相应减少。这样，Δt增大，在T6时刻读操作指示信号READ再次开启时，第一数据输入输出线IO和第二数据输入输出线/IO的电压已经恢复至稳态值，因此可以提高读出数据的准确性。
本公开的实施例还提供了一种驱动存储阵列30的方法。在该方法中，在激活期间，向连接到待读取的半导体存储装置32的字线WL提供有效电平以使得半导体存储装置32的第一存储单元322所存储的电压被提供到第一位线BL。使得第一控制信号Ctr1和第二控制信号Ctr2处于有效电平，第一节点N1的电压等于第一电压V1，第一感测放大器321根据第一电压V1来放大第一位线BL与第二位线/BL之间的电压差。
然后，向信号产生电路311提供读操作指示信号READ和待读取的半导体存储装置32的地址信号ADDR。
接着，在读操作指示信号READ翻转为有效电平之后的第二时间段处，将第二控制信号Ctr2翻转为无效电平，将第三控制信号Ctr3翻转为有效电平，第一节点N1的电压等于第二电压V2，第一感测放大器321根据第二电压V2来放大第一位线BL与第二位线/BL之间的电压差。
然后，在读操作指示信号READ翻转为有效电平之后的第一时间段处对地址信号ADDR进行解码，以将地址信号ADDR所指向的待读取的半导体存储装置32的列选信号CSL1翻转为有效电平，使得第一位线BL与第一数据输入输出线IO直接连接并且第二位线/BL与第二数据输入输出线/IO直接连接。
接着，在读操作指示信号READ翻转为有效电平之后的第四时间段处，将次级放大信号PAE翻转为有效电平，第二感测放大器327放大第一数据输入输出线IO和第二数据输入输出线/IO之间的电压差。
之后，在读操作指示信号READ翻转为有效电平之后的第三时间段处，将第二控制信号Ctr2翻转为有效电平，将第三控制信号Ctr3翻转为无效电平，第一节点N1的电压等于第一电压V1，第一感测放大器321根据第一电压V1来放大第一位线BL与第二位线/BL之间的电压差。
然后，在读操作指示信号READ翻转为有效电平之后的第五时间段处，将次级放大信号PAE翻转为无效电平，将第一数据输入输出线IO和第二数据输入输出线/IO的电压拉回平衡状态下的电压值。
综上所述，根据本公开的实施例的存储阵列能够通过时序控制和电压控制来增加数据输入输出线上的电压恢复至稳态的时间余量，提高存储阵列的数据读取准确度。
除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。
适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。
以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

Claims (10)

1.一种存储阵列，其特征在于，所述存储阵列包括读操作控制电路和多个半导体存储装置，所述读操作控制电路耦接所述多个半导体存储装置，
所述读操作控制电路包括：信号产生电路、第一开关电路、第二开关电路，
所述信号产生电路被配置为：根据读操作指示信号、待读取的半导体存储装置的地址信号和第一控制信号来生成第二控制信号、第三控制信号和针对所述待读取的半导体存储装置的列选信号和次级放大信号，其中，所述第一控制信号在所述待读取的半导体存储装置的激活期间处于有效电平，所述第二控制信号在所述第一控制信号处于有效电平期间在所述读操作指示信号翻转为有效电平之后翻转为无效电平并在所述列选信号翻转为无效电平之后翻转为有效电平，所述第三控制信号在所述第一控制信号处于有效电平期间在所述读操作指示信号翻转为有效电平之后翻转为有效电平并在所述列选信号翻转为无效电平之后翻转为无效电平，所述列选信号在所述第三控制信号翻转为有效电平之后翻转为有效电平，所述次级放大信号在所述列选信号翻转为有效电平之后翻转为有效电平并在所述列选信号翻转为无效电平之后翻转为无效电平；
所述第一开关电路被配置为在所述第二控制信号处于有效电平期间经由第一节点向所述半导体存储装置提供第一电压；
所述第二开关电路被配置为在所述第三控制信号处于有效电平期间经由所述第一节点向所述半导体存储装置提供第二电压，所述第二电压高于所述第一电压；
所述半导体存储装置包括：第一存储单元、第三开关电路、第四开关电路、第一感测放大器、第二感测放大器、电压平衡器，
其中，所述第一存储单元被配置为：在所述半导体存储装置的激活期间通过字线使得所述第一存储单元中的第一储能器件与第一位线直接连接；
第三开关电路被配置为：在所述列选信号处于有效电平期间使得所述第一位线与第一数据输入输出线直接连接；
第四开关电路被配置为：在所述列选信号处于有效电平期间使得第二位线与第二数据输入输出线直接连接；
所述第一感测放大器被配置为：根据所述第一节点的电压来放大所述第一位线与所述第二位线之间的电压差；
所述第二感测放大器被配置为：在所述次级放大信号处于有效电平期间放大所述第一数据输入输出线和所述第二数据输入输出线之间的电压差；
所述电压平衡器被配置为：在所述次级放大信号翻转为无效电平之后将所述第一数据输入输出线和所述第二数据输入输出线的电压拉回平衡状态下的电压值。
2.根据权利要求1所述的存储阵列，其特征在于，所述信号产生电路包括：控制信号产生电路、列选信号产生电路、次级放大信号产生电路，
其中，所述列选信号产生电路被配置为：在所述读操作指示信号翻转为有效电平之后的第一时间段处对所述地址信号进行解码，以将所述地址信号所指向的所述待读取的半导体存储装置的列选信号翻转为有效电平，所述列选信号被维持处于所述有效电平达预设时间长度；
所述控制信号产生电路被配置为：根据所述读操作指示信号、所述第一控制信号、所述第一时间段和所述预设时间长度来生成所述第二控制信号和所述第三控制信号，其中，所述第二控制信号在所述第一控制信号处于有效电平期间在所述读操作指示信号翻转为有效电平之后的第二时间段处翻转为无效电平并在所述读操作指示信号翻转为有效电平之后的第三时间段处翻转为有效电平，所述第三控制信号在所述第一控制信号处于有效电平期间在所述读操作指示信号翻转为有效电平之后的第二时间段处翻转为有效电平并在所述读操作指示信号翻转为有效电平之后的第三时间段处翻转为无效电平，所述第二时间段比所述第一时间段更短，所述第三时间段大于所述第一时间段与所述预设时间长度之和；
所述次级放大信号产生电路被配置为：根据所述读操作指示信号、所述第一时间段和所述预设时间长度来生成所述次级放大信号，其中，所述次级放大信号在所述读操作指示信号翻转为有效电平之后的第四时间段处翻转为有效电平并在所述读操作指示信号翻转为有效电平之后的第五时间段处翻转为无效电平，所述第四时间段比所述第一时间段更长且比所述第一时间段与所述预设时间长度之和更短，所述第五时间段大于所述第一时间段与所述预设时间长度之和。
3.根据权利要求2所述的存储阵列，其特征在于，所述列选信号产生电路包括：第一延时电路、解码电路，
其中，所述第一延时电路被配置为：将所述读操作指示信号延时所述第一时间段以生成第一延时信号；
所述解码电路被配置为：在所述第一延时信号翻转为有效电平时对所述地址信号进行解码，以将所述地址信号所指向的所述待读取的半导体存储装置的列选信号翻转为有效电平，所述列选信号被维持处于所述有效电平达所述预设时间长度。
4.根据权利要求2所述的存储阵列，其特征在于，所述控制信号产生电路包括：第二延时电路、单稳态触发器，第一反相器、第二反相器、第三反相器、第一与非门、第二与非门，
其中，所述第二延时电路被配置为：将所述读操作指示信号延时所述第二时间段以生成第二延时信号；
所述单稳态触发器被配置为：在所述第二延时信号翻转为有效电平时被触发以使得触发信号翻转为有效电平，其中，所述触发信号维持处于有效电平达第六时间段，所述第六时间段等于所述第三时间段减去所述第二时间段；
所述第一反相器的输入端耦接所述单稳态触发器的输出端，所述第一反相器的输出端耦接所述第一与非门的第一输入端；
所述第一与非门的第二输入端被提供所述第一控制信号，所述第一与非门的输出端耦接所述第二反相器的输入端；
从所述第二反相器的输出端输出所述第二控制信号；
所述第二与非门的第一输入端被提供所述第一控制信号，所述第二与非门的第二输入端耦接所述单稳态触发器的输出端，所述第二与非门的输出端耦接所述第三反相器的输入端；
从所述第三反相器的输出端输出所述第三控制信号。
5.根据权利要求2所述的存储阵列，其特征在于，所述控制信号产生电路包括：第二延时电路、单稳态触发器、第一反相器、第一与门、第二与门，
其中，所述第二延时电路被配置为：将所述读操作指示信号延时所述第二时间段以生成第二延时信号；
所述单稳态触发器被配置为：在所述第二延时信号翻转为有效电平时被触发以使得触发信号翻转为有效电平，其中，所述触发信号维持处于有效电平达第六时间段，所述第六时间段等于所述第三时间段减去所述第二时间段；
所述第一反相器的输入端耦接所述单稳态触发器的输出端，所述第一反相器的输出端耦接所述第一与门的第一输入端；
所述第一与门的第二输入端被提供所述第一控制信号，从所述第一与门的输出端输出所述第二控制信号；
所述第二与门的第一输入端被提供所述第一控制信号，所述第二与门的第二输入端耦接所述单稳态触发器的输出端，从所述第二与门的输出端输出所述第三控制信号。
6.根据权利要求2所述的存储阵列，其特征在于，所述控制信号产生电路包括：第二延时电路、单稳态触发器，第一反相器、第二反相器、第三反相器、第一与门、第二与门，
其中，所述第二延时电路被配置为：将所述读操作指示信号延时所述第二时间段以生成第二延时信号；
所述单稳态触发器被配置为：在所述第二延时信号翻转为有效电平时被触发以使得触发信号翻转为有效电平，其中，所述触发信号维持处于有效电平达第六时间段，所述第六时间段等于所述第三时间段减去所述第二时间段；
所述第一反相器的输入端耦接所述单稳态触发器的输出端，所述第一反相器的输出端耦接所述第一与门的第一输入端；
所述第一与门的第二输入端被提供所述第一控制信号，所述第一与门的输出端耦接所述第二反相器的输入端；
从所述第二反相器的输出端输出所述第二控制信号；
所述第二与门的第一输入端被提供所述第一控制信号，所述第二与门的第二输入端耦接所述单稳态触发器的输出端，所述第二与门的输出端耦接所述第三反相器的输入端；
从所述第三反相器的输出端输出所述第三控制信号。
7.根据权利要求2所述的存储阵列，其特征在于，所述控制信号产生电路包括：第二延时电路、单稳态触发器，第一反相器、第一与非门、第二与非门，
其中，所述第二延时电路被配置为：将所述读操作指示信号延时所述第二时间段以生成第二延时信号；
所述单稳态触发器被配置为：在所述第二延时信号翻转为有效电平时被触发以使得触发信号翻转为有效电平，其中，所述触发信号维持处于有效电平达第六时间段，所述第六时间段等于所述第三时间段减去所述第二时间段；
所述第一反相器的输入端耦接所述单稳态触发器的输出端，所述第一反相器的输出端耦接所述第一与非门的第一输入端；
所述第一与非门的第二输入端被提供所述第一控制信号，从所述第一与非门的输出端输出所述第二控制信号；
所述第二与非门的第一输入端被提供所述第一控制信号，所述第二与非门的第二输入端耦接所述单稳态触发器的输出端，从所述第二与非门的输出端输出所述第三控制信号。
8.根据权利要求2所述的存储阵列，其特征在于，所述次级放大信号产生电路包括：第三延时电路、第四延时电路、第四反相器、第五反相器、第三与非门，
其中，所述第三延时电路被配置为：将所述读操作指示信号延时所述第四时间段以生成第三延时信号；
所述第四延时电路被配置为：将所述读操作指示信号延时所述第五时间段以生成第四延时信号；
所述第四反相器的输入端耦接所述第四延时电路的输出端，所述第四反相器的输出端耦接所述第三与非门的第一输入端；
所述第三与非门的第二输入端耦接所述第三延时电路的输出端，所述第三与非门的输出端耦接所述第五反相器的输入端；
从所述第五反相器的输出端输出所述次级放大信号。
9.根据权利要求1至8中任一项所述的存储阵列，其特征在于，所述感测放大器包括：第三至第六晶体管，
其中，第三晶体管的控制极耦接所述第二位线，所述第三晶体管的第一极耦接所述第一位线，所述第三晶体管的第二极耦接所述第一节点；
第四晶体管的控制极耦接所述第一位线，所述第四晶体管的第一极耦接所述第二位线，所述第四晶体管的第二极耦接所述第一节点；
第五晶体管的控制极耦接所述第二位线，所述第五晶体管的第一极耦接所述第一位线，所述第五晶体管的第二极耦接第六晶体管的第二极和地电压端；
所述第六晶体管的控制极耦接所述第一位线，所述第六晶体管的第一极耦接所述第二位线。
10.一种驱动根据权利要求1至9中任一项所述的存储阵列的方法，其特征在于，所述方法包括：
向连接到待读取的半导体存储装置的字线提供有效电平以使得所述半导体存储装置的第一存储单元所存储的电压被提供到第一位线，使得第一控制信号和第二控制信号处于有效电平，第一节点的电压等于第一电压，第一感测放大器根据所述第一电压来放大所述第一位线与所述第二位线之间的电压差；
向所述信号产生电路提供读操作指示信号和待读取的半导体存储装置的地址信号；
在所述读操作指示信号翻转为有效电平之后的第二时间段处，将第二控制信号翻转为无效电平，将第三控制信号翻转为有效电平，所述第一节点的电压等于第二电压，所述第一感测放大器根据所述第二电压来放大所述第一位线与所述第二位线之间的电压差；
在所述读操作指示信号翻转为有效电平之后的第一时间段处对所述地址信号进行解码，以将所述地址信号所指向的所述待读取的半导体存储装置的列选信号翻转为有效电平，使得所述第一位线与第一数据输入输出线直接连接并且所述第二位线与第二数据输入输出线直接连接；
在所述读操作指示信号翻转为有效电平之后的第四时间段处，将次级放大信号翻转为有效电平，第二感测放大器放大所述第一数据输入输出线和所述第二数据输入输出线之间的电压差；
在所述读操作指示信号翻转为有效电平之后的第三时间段处，将所述第二控制信号翻转为有效电平，将所述第三控制信号翻转为无效电平，所述第一节点的电压等于所述第一电压，所述第一感测放大器根据所述第一电压来放大所述第一位线与所述第二位线之间的电压差；
在所述读操作指示信号翻转为有效电平之后的第五时间段处，将所述次级放大信号翻转为无效电平，将所述第一数据输入输出线和所述第二数据输入输出线的电压拉回平衡状态下的电压值。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110277111A (zh) * 2018-03-16 2019-09-24 爱思开海力士有限公司 感测放大器和使用感测放大器的半导体存储装置
CN110277119A (zh) * 2018-03-15 2019-09-24 东芝存储器株式会社 半导体存储装置
CN114582398A (zh) * 2020-11-30 2022-06-03 无锡华润上华科技有限公司 一种半导体存储器
CN115620761A (zh) * 2022-10-21 2023-01-17 长鑫存储技术有限公司 灵敏放大器、存储器及其操作方法
CN115938456A (zh) * 2023-03-09 2023-04-07 长鑫存储技术有限公司 半导体存储装置的测试方法、装置、设备及介质
CN116092549A (zh) * 2023-01-16 2023-05-09 浙江力积存储科技有限公司 存储结构
CN116580729A (zh) * 2023-07-12 2023-08-11 长鑫存储技术有限公司 存储器及其修补方法
CN117316231A (zh) * 2022-06-28 2023-12-29 三星电子株式会社 半导体存储器件和包括该半导体存储器件的存储器系统
CN117612583A (zh) * 2022-08-22 2024-02-27 三星电子株式会社 存储器装置及操作其的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120034268A (ko) * 2010-10-01 2012-04-12 삼성전자주식회사 반도체 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템들
JP5595240B2 (ja) * 2010-11-17 2014-09-24 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US10127971B1 (en) * 2017-05-01 2018-11-13 Micron Technology, Inc. Systems and methods for memory cell array initialization

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110277119A (zh) * 2018-03-15 2019-09-24 东芝存储器株式会社 半导体存储装置
CN110277111A (zh) * 2018-03-16 2019-09-24 爱思开海力士有限公司 感测放大器和使用感测放大器的半导体存储装置
CN114582398A (zh) * 2020-11-30 2022-06-03 无锡华润上华科技有限公司 一种半导体存储器
CN117316231A (zh) * 2022-06-28 2023-12-29 三星电子株式会社 半导体存储器件和包括该半导体存储器件的存储器系统
CN117612583A (zh) * 2022-08-22 2024-02-27 三星电子株式会社 存储器装置及操作其的方法
CN115620761A (zh) * 2022-10-21 2023-01-17 长鑫存储技术有限公司 灵敏放大器、存储器及其操作方法
CN116092549A (zh) * 2023-01-16 2023-05-09 浙江力积存储科技有限公司 存储结构
CN115938456A (zh) * 2023-03-09 2023-04-07 长鑫存储技术有限公司 半导体存储装置的测试方法、装置、设备及介质
CN116580729A (zh) * 2023-07-12 2023-08-11 长鑫存储技术有限公司 存储器及其修补方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
FPGA内嵌ROM表对DRAM控制的实现;肖骁;余佳;;中国舰船研究;20081215(06);第74-77页 *
FPGA器件设计技术发展综述;杨海钢;孙嘉斌;王慰;;电子与信息学报;20100315(03);第210-223页 *
Self Timed SRAM Array with Enhanced low Voltage Read and Write Capability;Prasad Vernekar 等;《2019 IEEE Computer Society Annual Symposium on VLSI (ISVLSI)》;20191004;第627-631页 *

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