CN115938456A - 半导体存储装置的测试方法、装置、设备及介质 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 182
- 239000004065 semiconductor Substances 0.000 title claims abstract description 142
- 238000000034 method Methods 0.000 title claims abstract description 72
- 230000005540 biological transmission Effects 0.000 claims abstract description 31
- 230000008569 process Effects 0.000 claims abstract description 21
- 230000008054 signal transmission Effects 0.000 claims abstract description 12
- 238000010998 test method Methods 0.000 claims abstract description 8
- 238000010586 diagram Methods 0.000 claims description 39
- 238000004590 computer program Methods 0.000 claims description 20
- 238000013100 final test Methods 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 101100498818 Arabidopsis thaliana DDR4 gene Proteins 0.000 description 9
- 230000008859 change Effects 0.000 description 9
- 238000013461 design Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000006731 degradation reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 102100021568 B-cell scaffold protein with ankyrin repeats Human genes 0.000 description 1
- 101000971155 Homo sapiens B-cell scaffold protein with ankyrin repeats Proteins 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
本公开提供了一种半导体存储装置的测试方法、装置、设备及介质，涉及半导体技术领域。该方法包括：通过开启第一测试，向命令地址信号线发送有效命令地址信号，以触发数据信号线进入数据信号的传输过程，在数据信号线进行数据信号的传输过程中，通过第一命令信号线向该半导体存储装置发送设备取消选择命令，并通过目标命令地址信号线向该半导体存储装置发送状态翻转信号，该状态翻转信号在该第一命令信号线传输设备取消选择命令期间，发生至少一次电平状态翻转，以此可以确定出目标命令地址信号线的状态翻转对数据信号线上传输的数据信号的串扰影响。
Description
技术领域
本公开涉及半导体技术领域，特别涉及一种半导体存储装置的测试方法、装置、设备及介质。
背景技术
在半导体技术领域中，信号线之间经常会由于耦合而存在串扰（Crosstalk）的现象，这是由于信号线之间的互感和互容引起信号线上的噪声，因此一条信号线上的变化会引起周围其他信号线的变化。图1示出了一种由于信号线之间互容引起的串扰，图2示出了一种信号线之间互感引起的串扰，其中，信号线1为出现信号变化的信号线，信号线2表示被影响的信号线。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开提供一种半导体存储装置的测试方法、装置、设备及介质，至少可以确定命令地址信号线对数据信号的串扰影响。
本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
根据本公开的一个方面，提供了一种半导体存储装置的测试方法，所述半导体存储装置包括命令地址信号线和数据信号线，所述命令地址信号线中包括第一命令信号线和目标命令地址信号线；所述方法包括：开启第一测试后，向所述命令地址信号线发送有效命令地址信号，以触发所述数据信号线进入数据信号的传输过程；在所述数据信号线进行数据信号的传输过程中，通过所述第一命令信号线向所述半导体存储装置发送设备取消选择命令，并通过所述目标命令地址信号线向所述半导体存储装置发送状态翻转信号，所述状态翻转信号在所述第一命令信号线传输所述设备取消选择命令期间，发生至少一次电平状态翻转；在所述第一测试结束后，获得所述半导体存储装置的第一测试结果；根据所述第一测试结果确定所述目标命令地址信号线的状态翻转对所述数据信号线上传输的数据信号的串扰影响。
根据本公开的另一个方面，提供一种半导体存储装置的测试装置，所述半导体存储装置包括命令地址信号线和数据信号线，所述命令地址信号线中包括第一命令信号线和目标命令地址信号线；所述测试装置包括控制器，所述控制器执行下述步骤：开启第一测试后，向所述命令地址信号线发送有效命令地址信号，以触发所述数据信号线进入数据信号的传输过程；在所述数据信号线进行数据信号的传输过程中，通过所述第一命令信号线向所述半导体存储装置发送设备取消选择命令，并通过所述目标命令地址信号线向所述半导体存储装置发送状态翻转信号，所述状态翻转信号在所述第一命令信号线传输所述设备取消选择命令期间，发生至少一次电平状态翻转；在所述第一测试结束后，获得所述半导体存储装置的第一测试结果；根据所述第一测试结果确定所述目标命令地址信号线的状态翻转对所述数据信号线上传输的数据信号的串扰影响。
根据本公开的再一个方面，提供一种计算机设备，包括处理器、存储器、输入输出接口；所述处理器分别与所述存储器和所述输入输出接口相连，其中，所述输入输出接口用于接收数据及输出数据，所述存储器用于存储计算机程序，所述处理器用于调用所述计算机程序，以使得所述计算机设备执行本公开任一实施例中的方法。
根据本公开的又一个方面，提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序适于由处理器加载并执行，以使得具有所述处理器的计算机设备执行本公开任一实施例中的方法。
根据本公开的又一个方面，提供一种计算机程序产品，该计算机程序被处理器执行时实现本公开任一实施例中的方法。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
通过本公开一些实施例提供的半导体存储装置的测试方法，在半导体存储装置处于空闲状态或进行数据信号的传输时，通过第一命令信号线向该半导体存储装置发送设备取消选择命令，并通过目标命令地址信号线向该半导体存储装置发送状态翻转信号，该状态翻转信号在该第一命令信号线传输设备取消选择命令期间，发生至少一次电平状态翻转，以此可以确定出目标命令地址信号线的状态翻转对数据信号的串扰影响。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出本公开实施例中一种信号线之间互容引起的串扰的示意图；
图2示出本公开实施例中一种信号线之间互感引起的串扰的示意图；
图3示出本公开实施例中一种导线电势出现变化的示意图；
图4示出本公开实施例中一种针对动态随机存取存储器的测试算法；
图5示出本公开实施例中一种控制器状态的流程示意图；
图6示出本公开实施例中针对数据信号之间的串扰设计的一种测试模式的示意图；
图7示出本公开实施例中一种半导体存储装置的测试方法的流程示意图之一；
图8示出本公开实施例中一种通过片选信号发送有效命令的信号示意图；
图9示出本公开实施例中一种命令真值表的示意图之一；
图10示出本公开实施例中一种命令真值表的示意图之二；
图11示出本公开实施例中一种半导体存储装置的测试方法的信号示意图之一；
图12示出本公开实施例中一种半导体存储装置的测试方法的信号示意图之二；
图13示出本公开实施例中一种自动测试机台针对半导体存储装置进行测试生成眼图的流程示意图；
图14示出本公开实施例中一种自动测试机台针对第一测试的测试过程的示意图；
图15示出本公开实施例中一种第一测试结果对应的眼图的示意图；
图16示出本公开实施例中一种半导体存储装置的测试方法的流程示意图之二；
图17示出本公开实施例中一种自动测试机台针对第二测试的测试过程的示意图；
图18示出本公开实施例中一种第二测试结果对应的眼图的示意图；
图19示出本公开实施例中一种第一测试结果和第二测试结果的仿真对比结果的示意图；
图20示出本公开实施例中一种半导体存储装置的走线关系的示意图；
图21示出本公开实施例中一种半导体存储装置的测试装置的结构示意图；
图22示出本公开实施例中一种计算机设备的结构示意图；
图23示出本公开实施例中一种计算机可读存储介质示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。
此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
附图中所示的流程图仅是示例性说明，不是必须包括所有的步骤。例如，有的步骤还可以分解，而有的步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。
本公开实施例中，针对半导体进行测试时，可以参考不同信号线（例如不同数据信号线之间；和/或，数据信号线和目标命令地址信号线之间）之间存在的串扰，图3示出了一种导线电势出现变化的示意图，如图3所示，在信号线A和信号线B离的很近的情况下，假设信号线A（假设为active line）的电势由0变为1，跳变前后的电压相差，会影响信号线B（假设为quiet line）电势出现变化，变化前后的电压相差-Vxr。针对图3中的情况，可以将产生跳变的信号线A称为侵略者（aggressor），受影响的信号线B为受害者（victim），那一小段电势的变化称为毛刺（glitch），针对aggressor和victim出现的情况可以统称为VA。
不同数据信号线之间存在的串扰影响可以通过测试算法来确定，以针对动态随机存取存储器（Dynamic Random Access Memory，DRAM）的测试算法来举例进行说明，如图4所示，测试控制器（test controller）向测试模式生成器（test pattern generator）发送测试信号，测试模式生成器接收到该测试信号之后，根据该测试信号生成测试数据，并将生成的测试数据写入DRAM中的存储单元，并将生成的测试数据传输至比较器（comparator），比较器比较从测试模式生成器接收到的测试数据以及从DRAM的存储单元中读取出的数据，获得最终的测试结果，若读出的数据和接收到的测试数据是一致的，则测试结果为通过（Pass），若不一致，则测试结果为失败（Fail）。
图5示出了一种测试算法的举例说明，如图5所示，该测试算法包括S501至S508。
在S501中，首先按照DRAM中存储单元的地址递增方向依次给各个存储单元写入0（表示为W0），直至最后一个地址（last address）。
在S502中，按照地址递增的方向依次读取各个存储单元中的数据，判断值是不是0（表示为R0），若是0，则执行S502，若否，则继续执行S501，直至最后一个地址（lastaddress）。
在S503中，将判断为0的存储单元依次写入1（表示为W1）。
在S504中，按照地址递减的方向依次读取各个存储单元中的数据，判断值是不是1（表示为R1）；若是，则执行S504，若否，则继续执行S503，直至第一个地址（first adress）。
在S505中，将判断为1的存储单元依次写入0（表示为W0）。
在S506中，然后再按照地址递减的方向依次读取各个存储单元中的值，判断是不是0；若是，则执行S506，若否，则继续执行S505直至第一个地址（first adress）。
在S507中，将判断为0的存储单元依次写入1（表示为W1）。
在S508中，结束本次测试。
即上述测试算法向DRAM中的每个存储单元写入了“0101”这个存在状态翻转的数据。
进一步地，在半导体存储装置例如双倍速率同步动态随机存储器（Double DataRate，DDR）进行最终测试（Final Test，FT）或系统级测试（System Level Testing，SLT）时，针对数据信号之间的串扰影响，设计的VA模式可以如图6所示，可以通过数据信号不同取值确定数据信号之间的串扰影响，DDR有三种DQ数量：X4、X8、X16，分别表示4位/8位/16位DQ数据线，它们是同时工作的。以X4的情况为例，Crosstalk一般是指同一时间点，信号线的1/0的相互干扰。如DQ0-DQ4在第一列第四位的取值，DQ0是数据0，而其他DQ是数据1，所以，会对0有一些串扰影响。
通过上述实施例可以看出，针对数据信号线之间存在的串扰影响是可以确定的，但是，例如在FT测试或SLT测试过程，有些信号是保持静止状态的，不会有任何的翻转。所以，往往会忽略这些保持静止状态的信号对数据信号的串扰影响，并且也没有一种方式可以准确的确定出其他信号线工作时对数据信号的串扰影响。
基于上述考虑，本公开提供了一种半导体存储装置的测试方法，半导体存储装置包括命令地址信号线和数据信号线，命令地址信号线中包括第一命令信号线和目标命令地址信号线，该方法包括：通过开启第一测试，向命令地址信号线发送有效命令地址信号，以触发数据信号线进入数据信号的传输过程，在数据信号线进行数据信号的传输过程中，通过第一命令信号线向该半导体存储装置发送设备取消选择命令，并通过目标命令地址信号线向该半导体存储装置发送状态翻转信号，该状态翻转信号在该第一命令信号线传输设备取消选择命令期间，发生至少一次电平状态翻转，以此可以确定出目标命令地址信号线的状态翻转对数据信号线上传输的数据信号的串扰影响。为了便于整体理解本公开实施例提供的技术方案，下述结合具体地的实施例对本公开中的半导体存储装置的测试方法进行解释说明，本公开的半导体存储装置的测试方法可以由一计算机设备来实现，也就是说，该计算机设备可以执行本公开的半导体存储装置的测试方法中的各个步骤，在这种情况下，半导体存储装置的测试装置可以包含于该计算机设备中。
图7示出本公开实施例中一种半导体存储装置的测试方法的流程示意图。本公开实施例中，该半导体存储装置可以包括命令地址信号线（Command Address，CA信号线）和数据信号线（DQ信号线），命令地址信号线中可以包括第一命令信号线和目标命令地址信号线。
在示例性实施例中，半导体存储装置可以包括双倍速率同步动态随机存储器，但本公开并不限定于此，还可以是其它任意类型的半导体存储装置。
如图7所示，本公开中的半导体存储装置的测试方法包括如下步骤：
S702：开启第一测试后，向命令地址信号线发送有效命令地址信号，以触发数据信号线进入数据信号的传输过程。
在一种可能的实施例中，第一测试可以是针对半导体存储装置的目标命令地址信号线对数据信号线的串扰影响的测试。
在示例性实施例中，第一命令信号线可以包括半导体存储装置上的片选（chipselect，CS）信号线，片选信号线可以用于向半导体存储装置传输片选信号。
进一步地，当通过片选信号线向半导体存储装置传输处于第一电平的片选信号时，指示向命令地址信号线发送有效命令地址信号。第一电平根据不同类型的半导体存储装置可以为低电平，也可以为高电平。
有效命令地址信号中可以包括读取（Write）命令或者写入命令（Read）。有效命令地址信号可以是在CS信号低电平使能的状态下，结合Command信号发送出的读取命令或者写入命令。
需要说明的是，以DDR为例，如图8所示，其中包括6个时间节点，分别为Ta0、Ta1、Ta2、Tb0、Tb1和Tb2。其中，CK_c和CK_t为差分时钟输入信号，所有的地址、控制信号都是通过CK_t的上升沿与CK_c的下降沿进行采样的。
图8中还包括片选信号和命令信号，其中，在DDR中，片选信号低电平使能，在片选信号低电平时，通过和命令信号组合，可以得到一组命令。如Ta1时间节点时，发送的模式寄存器设置（MRS）命令，该命令是通过片选信号低电平和命令信号一起组成的。其中，还包括其他有效命令（Others Valid command），通过图8中的VALID表示。
图8中在片选信号锁存为高电平时，所有的命令都被忽略，即可以看出在片选信号高电平时，命令信号发出的都是DES命令，即无效命令。
示例性地，本公开中半导体存储装置以DDR4为例，开启第一测试后，CS低电平使能，向CA信号线发送Read命令，在向CA信号线发送Read命令之后，触发CS拉高处于高电平，使得半导体存储装置进入空闲状态（IDLE）或进行数据信号的传输。
需要说明的是，半导体存储装置的空闲状态指的是进入了片选信号处于第二电平的闲置状态，可以理解为进入待机状态。
在相关技术中，半导体存储装置进入空闲状态（IDLE）或进行数据信号的传输，无需再下发任何命令，但是为了测试目标命令地址信号线的状态翻转对数据信号的串扰影响，在半导体存储装置处于空闲状态或数据信号的传输时，可以执行S704。
S704：在数据信号线进行数据信号的传输过程中，通过第一命令信号线向半导体存储装置发送设备取消选择命令，并通过目标命令地址信号线向半导体存储装置发送状态翻转信号，状态翻转信号在第一命令信号线传输设备取消选择命令期间，发生至少一次电平状态翻转。
在一些实施例中，目标命令地址信号线可以包括半导体存储装置上除第一命令信号线以外的全部命令地址信号线。
进一步地，目标命令地址信号线可以包括除第一命令信号线以外的全部命令（Command）信号线和地址（Address）信号线。在示例性实施例中，地址信号线可以包括存储体地址（BANK Address）信号线。可选的，地址信号线还可以包括存储体组地址（BANK GroupAddress）信号线。
在一种可能的实施例中，设备取消选择命令可以表示为Deselect Command，又可以称为DES（如图8所示的DES） Command，是一种无效命令。通常情况下，通过CS信号控制DESCommand，其他CMD（Command）/CTL（control，控制信号）并不在考虑范畴。
进一步地，当通过片选信号线向半导体存储装置传输处于第二电平的片选信号时，指示向半导体存储装置发送设备取消选择命令。
需要说明的是，针对不同类型的半导体存储装置，其具体发送设备取消选择命令的方式是不同的，也就导致第二电平可能是高电平，也可能是低电平。通过下述两个示例进行解释说明。
示例1：图9示出了命令真值表的一部分，如图9所示，当半导体存储装置为DDR4时，图9中作用一列中的最后一行是设备取消选择命令，是一个无效命令，可以通过缩写DES表示，此时片选信号CS_n为高电平。所以，若本公开中的方法使用在DDR4中，则第一电平为低电平，第二电平为高电平。
另外的，图9中作用一列中，还包括其他命令，例如，模式寄存器设置、刷新（Refresh，REF）、进入自我刷新（Self Refresh Entry，SRE）、退出自我刷新（Self RefreshExit，SRX）、单个存储体预充电（Single Bank Precharge，PRE）、全部存储体预充电（Precharge all Banks，PREA）等命令。
其中，上述命令是通过图9对应的命令真值表中的各种信号的电平状态确定的，具体有以下信号：时钟使能（Clock Enable，CKE）、片选信号、激活输入命令（ACT_n）、命令输入（RAS_n/A16、CAS_n/A15、WE_n /A14）、存储体组输入（BG0_BG1）、存储体地址输入（BA0_BA1）、芯片ID（C0,C1,C2）、突发斩波（A12 / BC_n）、地址输入（A0-A17）、自动预充电（A10 /AP）。
通过图9可以看出，针对DDR4，设备取消选择命令是片选信号高电平时发出的。
示例2：如图10所示，当半导体存储装置为LPDDR4（Low Power Double Data RateSDRAM，低功耗内存）时，在片选信号CS为低电平，差分时钟输入信号（CK_t edge）为R1时，发出的命令为设备取消选择命令，所以，若本公开中的方法使用在LPDDR4中，则第一电平为高电平，第二电平为低电平。
其中，图10中同步动态随机存取内存命令一列包括多方面的命令（Multi-PurposeCommand，MPC）、预充电（Precharge，PRE）、刷新（Refresh，REF）、进入自我刷新（SelfRefresh Entry， SRE）、退出自我刷新（Self Refresh Exit，SRX）、写入-1、掩码写入-1、读取-1、预保留（RUF）。
图10中包括片选信号、CA0-CA5一共6个命令地址信号，以及差分时钟输入信号。
通过上述图9和图10可以看出，当片选信号为第二电平时，其发出的命令才是无效命令，具体可以包括设备取消选择命令。针对不同类型的半导体存储装置，第二电平可以是不同的。
以半导体存储装置为DDR4为例，如图11所示，向CA信号线发送Read命令，触发半导体存储装置进入空闲状态或进行数据信号的传输，在半导体存储装置处于空闲状态或数据信号的传输过程中，CS信号拉高处于高电平，通过CS信号线向半导体存储装置发送设备取消选择命令，并通过目标命令地址信号线向半导体存储装置发送状态翻转信号，在向半导体存储装置发送设备取消选择命令的过程中，如通过斜线表示的阴影部分，这具体如何工作并不在考虑范畴，通过图11可以测试目标CA信号线对数据信号的串扰影响。
其中，图11中包括T0至Tb6一共13个时间节点，其中，在T0时刻，向CA信号线发送Read命令，以触发半导体存储装置进入空闲状态或进行数据信号的传输。其中，在CS信号拉高处于高电平，通过CS信号线向半导体存储装置发送设备取消选择命令的过程中，CA信号可以随意翻转，向半导体存储装置发送状态翻转信号。
如图11中的命令信号（COMMAND，CMD）、存储体组地址信号（Bank Group ADDRESS）和地址信号（ADDRESS），通过斜线的阴影进行表示部分，在发送无效命令期间，这些信号的状态不会对半导体存储装置产生影响，可以为任意状态的信号，但是会对数据信号产生串扰，通过此种方式，可以在测试过程中，既没有对半导体存储装置产生影响，又将目标命令地址信号线对数据信号的串扰进行了测试。
进一步地，DDR4读数据有效之前，有一段时间DQS为低电平或高电平，此段时间即为读取前导码（read preamble，tRPRE）。同理，读数据结束之前，某段时间为读后同步码（read postamble，tRPST）。
在Tb2-Tb6时间段内，是读取数据信号状态的部分，可以看出命令信号发出任意状态翻转信号，但是由于片选信号拉高处于高电平，所以命令信号发出的命令是无效命令，仅会对数据信号产生串扰，在Tb2-Tb6时间段内，数据信号Dout_n存在数据翻转，为了测试目标命令地址信号线的状态翻转对数据信号的串扰影响，需要得到测试结果，在Tb2-Tb6时间段内的数据翻转可以理解为测试结果，通过对测试结果可以确定出目标命令地址信号线的状态翻转对数据信号的串扰影响。
图11实施例中的CL是CAS Latency或Column latency的缩写，是内存性能的一个指标，它是内存列地址脉冲的反应时间。AL是Additive latency的缩写，是用来在总线上保持命令或者数据的有效时间。RL是读取潜伏期Read Latency的缩写。图11中AL=10，CL=11，RL=AL+CL。
其中，状态翻转信号可以包括随机模式和/或固定模式；在随机模式下，状态翻转信号随机发生电平状态翻转；在固定模式下，状态翻转信号以固定的翻转序列进行电平状态翻转。
例如，固定模式的状态翻转信号可以为01010101/00110011等固定的信号。
进一步地，当包括多条目标命令地址信号线时，部分目标命令地址信号线采用随机模式的状态翻转信号，另一部分目标命令地址信号线采用固定模式的状态翻转信号；或者，全部目标命令地址信号线采用随机模式的状态翻转信号；或者，全部目标命令地址信号线采用固定模式的状态翻转信号。
示例性地，若存在6条目标命令地址信号线CA0-CA5，则CA0-CA2可以采用随机模式的状态翻转信号，CA3-CA5可以采用固定模式的状态翻转信号。
需要说明的是，针对多条目标命令地址信号线对数据信号的串扰进行测试时，每条目标命令地址信号线的状态翻转信号都可以采用不同的模式，具体采用随机模式，还是固定模式可以根据具体情况而定，例如，可以根据半导体存储装置的设计布局布线进行特别设计，无需全部目标命令地址信号线均采用相同的模式。通过此种方式可以进一步根据实际的半导体存储装置的设计情况来对数据信号的串扰进行测试，可以得到更准确的串扰影响。
在另一种可能的实施例中，开启第一测试之后，由于在半导体存储装置中，数据信号只有在Write/read命令的时候才会翻转, 所以，可以向命令地址信号线发送两次有效命令地址信号，每一次测试在一种命令下，目标命令地址信号线对数据信号的串扰，如图12所示，在T0时刻向命令地址信号线发送写入命令，以触发半导体存储装置进入空闲状态或进行数据信号的传输，并向半导体存储装置发送设备取消选择命令DES，目标命令地址信号线向半导体存储装置发送状态翻转信号，在T9-T13时间段内，读取数据信号的状态，完成在写入命令下，目标命令地址信号线向半导体存储装置发送状态翻转信号，对数据信号串扰的测试。
进一步地，在T15时刻向命令地址信号线发送读取命令，在T26-T29时间段内，读取数据信号的状态，完成在读取命令下，目标命令地址信号线向半导体存储装置发送状态翻转信号，对数据信号串扰的测试。
图11中的数据信号是Dout_n；图12中数据信号是Din_n。
图12中的测试过程相比于图11中的测试过程，多出了对有效命令为写入命令时，目标命令地址信号线对数据信号的串扰影响，其余的过程类似，此处不在进行赘述。
示例性地，以使用自动测试机台（Automatic Test Equipment，ATE）针对DDR4生成眼图为例，其具体的流程如图13所示。
S1301：将ATE上电。
S1302：设置模式寄存器的值（Set MR Value）。
S1303：通过MR6循环MR6[0：5]从0到0x2b设置参考信号的一个步长（Set VREF byMR6 Loop MR6[0:5]from 0 to 0x2b by step 1）。
S1304：将写入DQS/DQ偏移设置为-250ps到250ps，10ps为一个单位长度（Setwrite DQS/DQ skew From-250ps to +250ps by step 10ps）。
其中，ps表示皮秒，为时间单位。
S1305：将行地址为0的激活命令从存储体0发送到存储体15（Send ACT Commandfrom Bank0 to Bank15 with Row 0）。
S1306：发送列地址为Y和数据为0x5a5a5a5a的写入命令（Send Write CommandWith Column Y and Data=0x5a5a5a5a）。
S1307：在写入命令之后，将全部CA信号翻转，直至下一个预充电命令（Toggle ALLCA signal After Write Command,until next Precharge Command）。
S1308：预充电行地址为0（Precharge Row 0）。
S1309：判断列地址的值是否大于1024（Column Size>1024）；若是，则执行S1311；若否，则执行S1310。
S1310：新的列地址为Y+BL（New Column Y+BL），根据新的列地址返回执行S6。
S1311：将行地址为0的激活命令从存储体0发送到存储体15（Set ACT CommandFrom Bank0 to Bank15 with Row 0）。
S1312：发送列地址为Y的读取命令（Set Read Command with Column Y）。
S1313：如果读取数据为0x5a5a5a5a，打印出“*”，其他的打印出空格。（If Readdata=0x5a5a5a Print “*”，Others Print “ ”）
S1314：预充电行地址为0（Precharge Row 0）。
S1315：判断列地址的值是否大于1024（Column Size>1024）；若是，则返回S1303；若否，则执行S1316。
S1316：新的列地址为Y+BL（New Column Y+BL），根据新的列地址返回执行S1312。
通过图13中的流程图，可以通过ATE机台针对DDR4进行测试，得到图12对应的测试结果，测试结果中包括有效命令地址信号为读取和写入时，目标命令地址信号线对数据信号的串扰影响。
S706：在第一测试结束后，获得半导体存储装置的第一测试结果。
在一种可能的实施例中，第一测试结束之后，可以获得半导体存储装置的第一测试结果。其中，第一测试结果可以包括多种呈现方式。
示例性地，以使用ATE机台针对DDR4生成眼图为例，通过目标命令地址信号线向半导体存储装置发送状态翻转信号，第一测试过程中目标命令地址信号线对数据信号的串扰测试过程如图14所示。其中，图14是通过ATE的机台语言来进行表示的，仅以写入命令时，CA信号对数据信号的串扰影响为例。
每一行表示一个周期的各信号的状态，其中，第一行是发送了一个激活（ACT）信号，存储体地址是BANK1，Row（行地址）是XC_1；第三行是发送的写入命令Write（表示为WR）Command，Colomn（列地址）是YC_1，数据是D2。写入命令WR下面的各行表示的是CS信号置为高电平，CA信号向半导体存储装置发送状态翻转信号。图15为图14中的数据对应的眼图，图15可以为第一测试结果的一种表现方式，其中，图15中的横坐标为时间，时间的单位是皮秒，纵坐标为电压值，电压值的单位是V。
S708：根据第一测试结果确定目标命令地址信号线的状态翻转对数据信号线上传输的数据信号的串扰影响。
在一种可能的实施例中，得到第一测试结果之后，可以根据第一测试结果中的具体数值来确定出目标命令地址信号线的状态翻转对数据信号的串扰影响具体是多少。
本公开实施例中，在数据信号线进行数据信号的传输过程中，数据信号的传输可以是不连续的，例如可以包括相邻传输的第一批数据信号和第二批数据信号，在该数据信号线上，在第一批数据信号和第二批数据信号之间可以存在一个idle状态。目标CA信号线的状态翻转对数据信号线上传输的数据信号的串扰影响，可以包括目标CA信号线在当前时刻的状态翻转对该当前时刻在数据信号线上传输的第一批数据信号的串扰影响，也可以包括目标CA信号线在当前时刻的状态翻转对该当前时刻之后传输的第二批数据信号的串扰影响，即当前时刻数据信号线可以处于idle状态。
示例性地，也可以通过对比眼图的方式来确定目标命令地址信号线的状态翻转对数据信号的串扰影响。
具体地，图16示出了一种半导体存储装置的测试方法的流程示意图之二；该方法包括如下步骤：
S1602：开启第二测试后，向命令地址信号线发送有效命令地址信号，以触发数据信号线进入数据信号的传输过程。
S1604：在数据信号线进行数据信号的传输过程中，通过第一命令信号线向半导体存储装置发送设备取消选择命令，并通过目标命令地址信号线向半导体存储装置发送状态静止信号，状态静止信号在第一命令信号线传输设备取消选择命令期间不发生电平状态翻转。
S1606：在第二测试结束后，获得半导体存储装置的第二测试结果。
在一种可能的实施例中，得到第二测试结果之后，通过比对第一测试结果和第二测试结果，确定目标命令地址信号线的状态翻转对数据信号的串扰影响。
由于第二测试过程中，目标命令地址信号线向半导体存储装置发送状态静止信号，并没有进行翻转，没有产生电势的变化，所以不会对数据信号产生串扰影响。其中，第一测试可以理解为在进行测试时，考虑到目标命令地址信号线的状态发生翻转对数据信号的串扰影响的测试。第二测试是指未考虑目标命令地址信号线的状态翻转对数据信号的串扰影响的测试。在示例性实施例中，第一测试和第二测试都可以包括最终测试或系统级测试。
通过对比第一测试结果和第二测试结果可以很准确的得到目标命令地址信号线的状态翻转对数据信号的串扰影响，图17示出了本公开实施例中第二测试过程的示意图；图18示出了本公开实施例中第二测试结果对应的眼图的示意图，图18中的横坐标为时间，时间的单位是皮秒，纵坐标为电压值，电压值的单位是V。
通过图18和图15的眼图的对比，可以准确的判断出目标命令地址信号线的状态翻转对数据信号的串扰影响。
本公开实施例中，可以通过比对第一测试结果的眼图和第二测试结果的眼图来测试半导体存储装置的质量好坏，例如，当通过比对第一测试结果的眼图和第二测试结果的眼图，发现该半导体存储装置在加了目标CA信号线的状态翻转对DQ信号的串扰影响之后，第一测试结果的眼图相比第二测试结果的眼图的劣化超过预设阈值（该预设阈值可以根据实际需求设置），则可以判定该半导体存储装置是不合格产品或者坏品，或者根据第一测试结果的眼图相比第二测试结果的眼图的劣化程度划分半导体存储装置的质量等级，劣化程度越大的半导体存储装置，质量等级越低。
在另一些实施例中，还可以根据比对第一测试结果的眼图和第二测试结果的眼图来调整该半导体存储装置的系统级版图上的DQ信号线和CA信号线之间的走线关系，例如，若第一测试结果的眼图相比第二测试结果的眼图的劣化超过预设阈值，则增大DQ信号线和CA信号线之间的距离。
进一步地，可以通过仿真的方式，得到第一测试结果和第二测试结果，示例性地，布局数据信号线在目标命令地址信号线中间，命令地址信号线在片选信号低电平时一直使用固定模式的状态翻转信号，例如，0101010101，将第一测试结果和第二测试结果放在一起进行对比，如图19所示，其中，横坐标表示时间，时间的单位是纳秒；纵坐标表示电压值，电压值的单位是V，W/O CA Toggle（状态翻转）表示第二测试结果，W/CA Toggle表示第一测试结果。
通过上述实施方式，通过第一命令信号线向半导体存储装置发送设备取消选择命令，并通过目标命令地址信号线向半导体存储装置发送状态翻转信号，以状态翻转信号的方式，使得目标命令地址信号线的电势不断变化，以对半导体存储装置中的数据信号产生串扰影响，得到第一测试结果。可以准确的得到半导体存储装置中目标命令地址信号线的电势变化时，对数据信号的串扰影响，以在测试阶段找到问题。
进一步地，还可以通过对比的方式，以通过第一命令信号线向半导体存储装置发送设备取消选择命令，并通过目标命令地址信号线向半导体存储装置发送状态静止信号的方式，进一步得到第二测试结果，对比第一测试结果和第二测试结果，更加直观，更加准确的得出目标命令地址信号线的状态翻转对数据信号存在的串扰影响。
进一步地，通过眼图的方式来呈现第一测试结果和第二测试结果，通过图形对比，可以更加准确和直观的看出，两个测试结果中时间以及电压值的变化情况，以及变化的具体数值，将目标命令地址信号线的状态翻转对数据信号存在的串扰影响精确到具体数值。
上述实施方式的实施例中没有对目标命令地址信号线进行添加条件限定，可以理解为是针对半导体存储装置在测试其他信号对数据信号串扰影响时的通用型。
通用型是可以应用在所有系统中，可以针对任何半导体存储装置的设计布局布线进行测试，不需要考虑半导体存储装置的设计布局布线，全部目标命令地址信号线都参与对数据信号的串扰测试中。
在另一种可能的实施方式中，由于不同半导体存储装置的设计布局布线可能是不同的，所以，可以根据半导体装置的设计布局布线来对数据信号的串扰进行测试。
示例性地，获得半导体存储装置的系统级版图，根据系统级版图从命令地址信号线中确定目标命令地址信号线，目标命令地址信号线为半导体存储装置上除第一命令信号线以外的部分命令地址信号线。
通过获取到系统级版图，可以选择不对整体系统级版图进行测试，根据需要选择局部版图进行测试，考虑版图的走线，有针对性的分析系统级版图中可能会对数据信号产生串扰的信号线，更容易找到问题，并且整个测试过程无需全部的信号线参与。
进一步地，可以将的走线关系考虑在测试中。系统级版图包括半导体存储装置上用于传输数据信号的数据信号线和命令地址信号线的走线关系。
可以根据数据信号线和命令地址信号线的走线关系，确定与数据信号线之间的距离小于预定阈值的命令地址信号线为目标命令地址信号线。
具体地，通过系统级版图可以获取到用于传输数据信号的数据信号线和命令地址信号线的走线关系，以此对局部的布线布局进行测试，如图20所示，可以将EMIO_CA0作为目标命令地址信号线，将EMIO_DQ12、EMIO_DQ13和EMIO_DQ11作为此次第一测试过程的数据信号线，来得到第一测试结果，确定出EMIO_CA0对EMIO_DQ12、EMIO_DQ13和EMIO_DQ11产生的数据信号的串扰影响。
通过更加具体的走线关系，以信号线之间的举例作为条件进行筛选，相比于直接从系统级版图中直接选择局部版图来测试要更加具体，并且针对性更强，准确性也更高，在得到此种情况下的第一测试结果之后，可以根据使用和设计需要，可以有针对性的修改设计布局布线，使得半导体存储装置的系统级版图更合理。
基于同一种发明构思，本公开实施例中还提供了一种半导体存储装置的测试装置，如下面的实施例。由于该装置实施例解决问题的原理与上述方法实施例相似，因此该装置实施例的实施可以参见上述方法实施例的实施，重复之处不再赘述。
其中，半导体存储装置包括命令地址信号线和数据信号线，命令地址信号线中包括第一命令信号线和目标命令地址信号线；如图21所示，该测试装置210可以包括：控制器211，控制器211执行下述步骤：开启第一测试后，向命令地址信号线发送有效命令地址信号，以触发数据信号线进入数据信号的传输过程；在数据信号线进行数据信号的传输过程中，通过第一命令信号线向半导体存储装置发送设备取消选择命令，并通过目标命令地址信号线向半导体存储装置发送状态翻转信号，状态翻转信号在第一命令信号线传输设备取消选择命令期间，发生至少一次电平状态翻转；在第一测试结束后，获得半导体存储装置的第一测试结果；根据第一测试结果确定目标命令地址信号线的状态翻转对数据信号线上传输的数据信号的串扰影响。
图22是本公开实施例提供的一种计算机设备的结构示意图。如图22所示，本公开实施例中的计算机设备可以包括：一个或多个处理器2201、存储器2202和输入输出接口2203。该处理器2201、存储器2202和输入输出接口2203通过总线2204连接。存储器2202用于存储计算机程序，该计算机程序包括程序指令，输入输出接口2203用于接收数据及输出数据，如用于宿主机与计算机设备之间执行数据交互，或者用于在宿主机中的各个虚拟机之间执行数据交互；处理器2201用于执行存储器2202存储的程序指令。
其中，该处理器2201可以执行如下操作：开启第一测试后，向命令地址信号线发送有效命令地址信号，以触发半导体存储装置进入空闲状态或进行数据信号的传输；在半导体存储装置处于空闲状态或数据信号的传输时，通过第一命令信号线向半导体存储装置发送设备取消选择命令，并通过目标命令地址信号线向半导体存储装置发送状态翻转信号，状态翻转信号在第一命令信号线传输设备取消选择命令期间，发生至少一次电平状态翻转；在第一测试结束后，获得半导体存储装置的第一测试结果；根据第一测试结果确定目标命令地址信号线的状态翻转对数据信号的串扰影响。
在一些可行的实施方式中，该处理器2201可以是中央处理单元（centralprocessing unit，CPU），该处理器还可以是其他通用处理器、数字信号处理器（digitalsignal processor，DSP）、专用集成电路（application specific integrated circuit，ASIC）、现成可编程门阵列（field-programmable gate array，FPGA）或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。
该存储器2202可以包括只读存储器和随机存取存储器，并向处理器2201和输入输出接口2203提供指令和数据。存储器2202的一部分还可以包括非易失性随机存取存储器。例如，存储器2202还可以存储设备类型的信息。
具体实现中，该计算机设备可通过其内置的各个功能模块执行如上述任一方法实施例中各个步骤所提供的实现方式，具体可参见上述方法实施例所示图中各个步骤所提供的实现方式，在此不再赘述。
本公开实施例通过提供一种计算机设备，包括：处理器、输入输出接口、存储器，通过处理器获取存储器中的计算机程序，执行上述任一实施例中所示方法的各个步骤。
本公开实施例还提供一种计算机可读存储介质，该计算机可读存储介质存储有计算机程序，图23示出本公开实施例中一种计算机可读存储介质示意图，如图23所示，该计算机可读存储介质2300上存储有能够实现本公开上述方法的程序产品。该计算机程序适于由该处理器加载并执行上述任一实施例中各个步骤所提供的半导体存储装置的测试方法，具体可参见该上述任一实施例中各个步骤所提供的实现方式，在此不再赘述。另外，对采用相同方法的有益效果描述，也不再执行赘述。对于本公开所涉及的计算机可读存储介质实施例中未披露的技术细节，请参照本公开方法实施例的描述。作为示例，计算机程序可被部署为在一个计算机设备上执行，或者在位于一个地点的多个计算机设备上执行，又或者，在分布在多个地点且通过通信网络互连的多个计算机设备上执行。
该计算机可读存储介质可以是前述任一实施例提供的半导体存储装置的测试装置或者该计算机设备的内部存储单元，例如计算机设备的硬盘或内存。该计算机可读存储介质也可以是该计算机设备的外部存储设备，例如该计算机设备上配备的插接式硬盘，智能存储卡（smart media card，SMC），安全数字（secure digital，SD）卡，闪存卡（flashcard）等。进一步地，该计算机可读存储介质还可以既包括该计算机设备的内部存储单元也包括外部存储设备。该计算机可读存储介质用于存储该计算机程序以及该计算机设备所需的其他程序和数据。该计算机可读存储介质还可以用于暂时地存储已经输出或者将要输出的数据。
本公开实施例还提供了一种计算机程序产品或计算机程序，该计算机程序产品或计算机程序包括计算机指令，该计算机指令存储在计算机可读存储介质中。计算机设备的处理器从计算机可读存储介质读取该计算机指令，处理器执行该计算机指令，使得该计算机设备执行上述任一实施例中的各种可选方式中所提供的方法。
本公开实施例的说明书和权利要求书及附图中的术语“第一”、“第二”等是用于区别不同对象，而非用于描述特定顺序。此外，术语“包括”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、装置、产品或设备没有限定于已列出的步骤或模块，而是可选地还包括没有列出的步骤或模块，或可选地还包括对于这些过程、方法、装置、产品或设备固有的其他步骤单元。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在该说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本公开的范围。
本公开实施例提供的方法及相关装置是参照本公开实施例提供的方法流程图和/或结构示意图来描述的，具体可由计算机程序指令实现方法流程图和/或结构示意图的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。这些计算机程序指令可提供到通用计算机、专用计算机、嵌入式处理机或其他可编程应用显示设备的处理器以产生一个机器，使得通过计算机或其他可编程应用显示设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或结构示意图一个方框或多个方框中指定的功能的装置。这些计算机程序指令也可存储在能引导计算机或其他可编程应用显示设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或结构示意图一个方框或多个方框中指定的功能。这些计算机程序指令也可装载到计算机或其他可编程应用显示设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或结构示意一个方框或多个方框中指定的功能的步骤。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围由所附的权利要求指出。
Claims (17)
1.一种半导体存储装置的测试方法，其特征在于，所述半导体存储装置包括命令地址信号线和数据信号线，所述命令地址信号线中包括第一命令信号线和目标命令地址信号线；所述方法包括：
开启第一测试后，向所述命令地址信号线发送有效命令地址信号，以触发所述数据信号线进入数据信号的传输过程；
在所述数据信号线进行数据信号的传输过程中，通过所述第一命令信号线向所述半导体存储装置发送设备取消选择命令，并通过所述目标命令地址信号线向所述半导体存储装置发送状态翻转信号，所述状态翻转信号在所述第一命令信号线传输所述设备取消选择命令期间，发生至少一次电平状态翻转；
在所述第一测试结束后，获得所述半导体存储装置的第一测试结果；
根据所述第一测试结果确定所述目标命令地址信号线的状态翻转对所述数据信号线上传输的数据信号的串扰影响。
2.如权利要求1所述的方法，其特征在于，所述目标命令地址信号线包括所述半导体存储装置上除所述第一命令信号线以外的全部命令地址信号线。
3.如权利要求2所述的方法，其特征在于，所述目标命令地址信号线包括除所述第一命令信号线以外的全部命令信号线和地址信号线；
所述地址信号线包括存储体组地址信号线和存储体地址信号线。
4.如权利要求1所述的方法，其特征在于，还包括：
获得所述半导体存储装置的系统级版图；
根据所述系统级版图从所述命令地址信号线中确定所述目标命令地址信号线，所述目标命令地址信号线为所述半导体存储装置上除所述第一命令信号线以外的部分命令地址信号线。
5.如权利要求4所述的方法，其特征在于，所述系统级版图包括所述半导体存储装置上用于传输所述数据信号的数据信号线和所述命令地址信号线的走线关系；
其中，根据所述系统级版图从所述命令地址信号线中确定所述目标命令地址信号线，包括：
根据所述数据信号线和所述命令地址信号线的走线关系，确定与所述数据信号线之间的距离小于预定阈值的命令地址信号线为所述目标命令地址信号线。
6.如权利要求1至5任一项所述的方法，其特征在于，所述状态翻转信号包括随机模式和/或固定模式；
在随机模式下，所述状态翻转信号随机发生电平状态翻转；
在固定模式下，所述状态翻转信号以固定的翻转序列进行电平状态翻转。
7.如权利要求6所述的方法，其特征在于，当包括多条目标命令地址信号线时，部分目标命令地址信号线采用随机模式的所述状态翻转信号，另一部分目标命令地址信号线采用固定模式的所述状态翻转信号；或者，
全部目标命令地址信号线采用随机模式的所述状态翻转信号；或者，
全部目标命令地址信号线采用固定模式的所述状态翻转信号。
8.如权利要求1所述的方法，其特征在于，还包括：
开启第二测试后，向所述命令地址信号线发送有效命令地址信号，以触发所述数据信号线进入数据信号的传输过程；
在所述数据信号线进行数据信号的传输过程中，通过所述第一命令信号线向所述半导体存储装置发送设备取消选择命令，并通过所述目标命令地址信号线向所述半导体存储装置发送状态静止信号，所述状态静止信号在所述第一命令信号线传输所述设备取消选择命令期间不发生电平状态翻转；
在所述第二测试结束后，获得所述半导体存储装置的第二测试结果；
其中，根据所述第一测试结果确定所述目标命令地址信号线的状态翻转对所述数据信号的串扰影响，包括：
比对所述第一测试结果和所述第二测试结果，确定所述目标命令地址信号线的状态翻转对所述数据信号的串扰影响。
9.如权利要求8所述的方法，其特征在于，所述第一测试结果和所述第二测试结果均包括眼图。
10.如权利要求1所述的方法，其特征在于，所述第一命令信号线包括所述半导体存储装置上的片选信号线，所述片选信号线用于向所述半导体存储装置传输片选信号。
11.如权利要求10所述的方法，其特征在于，当通过所述片选信号线向所述半导体存储装置传输处于第一电平的所述片选信号时，指示向所述命令地址信号线发送所述有效命令地址信号；
当通过所述片选信号线向所述半导体存储装置传输处于第二电平的所述片选信号时，指示向所述半导体存储装置发送所述设备取消选择命令。
12.如权利要求1所述的方法，其特征在于，所述有效命令地址信号中包括读取命令和/或写入命令。
13.如权利要求1所述的方法，其特征在于，所述测试包括最终测试或系统级测试。
14.如权利要求1所述的方法，其特征在于，所述半导体存储装置包括双倍速率同步动态随机存储器。
15.一种半导体存储装置的测试装置，其特征在于，所述半导体存储装置包括命令地址信号线和数据信号线，所述命令地址信号线中包括第一命令信号线和目标命令地址信号线；所述测试装置包括控制器，所述控制器执行下述步骤：
开启第一测试后，向所述命令地址信号线发送有效命令地址信号，以触发所述数据信号线进入数据信号的传输过程；
在所述数据信号线进行数据信号的传输过程中，通过所述第一命令信号线向所述半导体存储装置发送设备取消选择命令，并通过所述目标命令地址信号线向所述半导体存储装置发送状态翻转信号，所述状态翻转信号在所述第一命令信号线传输所述设备取消选择命令期间，发生至少一次电平状态翻转；
在所述第一测试结束后，获得所述半导体存储装置的第一测试结果；
根据所述第一测试结果确定所述目标命令地址信号线的状态翻转对所述数据信号线上传输的数据信号的串扰影响。
16.一种计算机设备，其特征在于，包括处理器、存储器、输入输出接口；
所述处理器分别与所述存储器和所述输入输出接口相连，其中，所述输入输出接口用于接收数据及输出数据，所述存储器用于存储计算机程序，所述处理器用于调用所述计算机程序，以使得所述计算机设备执行权利要求1-14任一项所述的方法。
17.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有计算机程序，所述计算机程序适于由处理器加载并执行，以使得具有所述处理器的计算机设备执行权利要求1-14任一项所述的方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310221445.1A CN115938456B (zh) | 2023-03-09 | 2023-03-09 | 半导体存储装置的测试方法、装置、设备及介质 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115938456A true CN115938456A (zh) | 2023-04-07 |
| CN115938456B CN115938456B (zh) | 2023-07-25 |
Family
ID=86554497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310221445.1A Active CN115938456B (zh) | 2023-03-09 | 2023-03-09 | 半导体存储装置的测试方法、装置、设备及介质 |
Country Status (1)
| Country | Link |
|---|---|
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