CN102750988A - 使用命令/地址校准的存储器装置、系统和方法 - Google Patents

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Abstract

在命令/地址校准模式中，存储器控制器可将测试图案的多个周期作为信号传送给存储器装置。测试图案信号的每个周期可在关于同样传送给存储器装置的时钟的经调整的相对相位处传送。存储器装置可在由时钟确定的定时处输入测试图案信号，例如在时钟的上升和/或下降沿。由存储器装置输入的测试图案可被发送给存储器控制器，以确定在该周期中是否将该测试图案成功地传送至存储器装置。对测试图案传送的多个周期进行评估，以确定在系统操作过程中命令/地址信号关于用于传送的时钟的相对相位。

Description

使用命令/地址校准的存储器装置、系统和方法
相关申请的交叉引用
本申请要求2011年3月28日向美国专利商标局提交的、号码为61/468,204的美国临时申请以及2011年6月23日向韩国知识产权局提交的、号码为10-2011-0061319的韩国专利申请的优先权，它们所公开的内容通过引用以其整体并入本文。
背景技术
本发明构思涉及一种存储器装置、系统和方法，并且更为特别地，涉及命令/地址校准。
在存储器系统中，例如动态随机存取存储器(DRAM)系统中，通过存储器控制器与DRAM之间的总线进行发送和接收的信号遭遇传播延迟。该传播延迟可由不同的因素导致，例如存在于总线、基板或类似物之上的互连电容器和寄生电容。随着DRAM的数据速率增长，传播延迟和/或传播延迟的各种变型降低了信号的完整性。期望寻求一种针对信号之间(例如数据信号和时钟信号之间、命令信号和时钟信号之间和/或地址信号和时钟信号之间)的信号偏差(signal skew)的优化信号窗口或补偿。
发明内容
公开了命令/地址校准方法、以及使用命令/地址校准的存储器装置和存储器系统。根据本发明构思的一方面，提供了一种与存储器装置交互的方法，包括：在命令/地址总线上发送校准命令；在命令/地址总线上发送n个第一测试信号序列，其中n为大于或等于2的整数；与n个第一测试信号中的每一个一起在第一时钟线上发送一时钟信号，n个第一测试信号的每一个分别在关于时钟信号的第一至第n相位进行发送，第一至第n相位中的每一个与另一个不同；在数据总线上接收n个第二测试信号的序列，其分别由在命令/地址总线上发送的n个第一测试信号序列获得；比较n个第一测试信号和n个第二测试信号；以及响应于n个第一测试信号和所接收的n个第二测试信号的比较，基于时钟信号确定将在命令/地址总线上发送的信号的优选相位。
n个第一测试信号的每一个包含在命令/地址总线上并行发送的第一多个比特，其后可跟随在命令/地址总线上并行发送的第二多个比特。
每个第一多个比特和第二多个比特可包含分组。
针对n个第一测试信号的每一个，第一多个比特可在时钟信号的上升沿和时钟信号的下降沿之一处进行发送，并且第二多个比特可在时钟信号的上升沿和时钟信号的下降沿中的另一个处进行发送。
n个第二测试信号的序列的至少一部分可在数据选通线上接收，或至少在校准模式期间在专用于校准的线上接收。
该方法可进一步包括，确定第二测试信号中的每一个是否与相应的第一测试信号相同。
优选相位可被确定为与第一至第n相位之一对应。
确定优选相位可通过确定第一至第n相位的相位序列获得，该相位序列的每个相位对应于被确定为有效的第二测试信号。
根据另一方面，接口训练方法可包括：在命令/地址总线上发送第一校准信号至半导体装置；与发送该第一校准信号一起，发送时钟信号至半导体装置，该时钟信号向半导体装置提供定时以锁存第一校准信号的逻辑电平；在数据总线上从半导体装置接收第二校准信号，该第二校准信号由第一校准信号的锁存逻辑电平获得；与发送时钟信号一起，在命令/地址总线上发送命令和地址信号至第一半导体装置，命令和地址信号与时钟信号之间的相位响应于第二校准信号。
该方法可进一步包括，在发送第一校准信号时，在与命令/地址总线分离的第一线上发送读取请求信号至半导体装置。
该第一线可为时钟使能线。
该第一校准信号可包括以至少两倍于时钟信号时段的速率传送的数据分组序列。
发送第一校准信号至半导体装置可包括，在命令/地址总线的多条线的每一条上都发送训练图案。
该训练图案针对命令/地址总线的多条线的每一个可以是相同的。
命令和地址信号与时钟信号之间的相位可针对命令/地址总线的多条线的每一个单独进行调整。
可在命令/地址总线的第一线上基于时钟信号以第一相位发送第一信号，并且可在命令/地址总线的第二线上基于时钟信号以第二相位发送第二信号。
当半导体装置为第一半导体装置时，该方法可包括：在命令/地址总线上发送第三校准信号至第二半导体装置；与发送该第三校准信号一起发送时钟信号至该第二半导体装置，该时钟信号向半导体装置提供定时以锁存该第三校准信号的逻辑电平；在数据总线上从第二半导体装置接收第四校准信号，该第四校准信号由该第三校准信号的锁存逻辑电平获得；与发送时钟信号一起，在命令/地址总线上发送命令和地址信号至第二半导体装置，命令和地址信号与时钟信号之间的相位对应于该第四校准信号。
根据另一方面，在存储器装置的命令/地址总线上的校准通信的方法可包括：在时钟信号线上接收时钟信号；在命令/地址总线上接收校准命令；在命令/地址总线上，在时钟信号的上升沿和时钟信号的下降沿之一处接收第一测试数据分组，以产生第一信息；在命令/地址总线上，在时钟信号的上升沿和时钟信号的下降沿的另一个处接收第二测试数据分组，以产生第二信息；以及在数据总线上传送第一信息和第二信息。
该方法可包括：在时钟信号的上升沿和下降沿处，在命令/地址总线上接收命令和地址。
本发明还预期系统和装置。例如，半导体器件可包括：时钟发生器，被配置为产生时钟信号；时钟输出端子(terminal)，连接至时钟发生器并被配置为输出时钟信号；命令发生器电路，被配置为产生命令；地址产生器电路，被配置为产生地址；多个命令/地址端子；命令/地址缓冲器，具有连接至命令/地址端子的输出，该命令/地址缓冲器被连接至命令发生器电路和地址发生器电路，以通过命令/地址端子从半导体装置向外部传送命令和地址信号；相位控制器，被配置为控制命令/地址缓冲器在命令/地址总线上传送n个训练图案的序列，n为大于2的整数，该相位控制器被配置为调整n个训练图案中的至少一些训练图案的关于时钟信号的相位；数据端子；以及数据缓冲器，连接至数据端子；其中相位控制器被配置为响应于经数据端子由数据缓冲器通所接收的第一信息，调整命令和地址信号的关于时钟信号的相位。系统可包括这种装置和/或实施这种方法。本发明不限于在该发明内容描述中所描述的特征，并且范围和适用性可参考以下详细描述而显而易见。
附图说明
从结合附图的以下详细描述，本发明构思的示例性实施例将能被更加清楚地理解，其中：
图1和图2为描述命令/地址校准概念的定时图；
图3为描述执行命令/地址校准的存储器系统的框图；
图4A和图4B为描述诸如由图3所示的存储器系统所执行的命令/地址校准的图；
图5为可用于实现此处所描述的一个或多个命令/地址校准实施例的存储器系统的第一示例的框图；
图6为根据第一实施例描述命令/地址校准方法的表格；
图7为根据第一实施例描述模式寄存器命令设置方法的图；
图8为示意根据实施例描述命令/地址信号和DQ焊盘之间的映射的示例的图；
图9为示意根据另一实施例描述命令/地址信号和DQ和DQS焊盘之间映射的另一示例的图；
图10为根据另一实施例描述命令/地址校准方法的图；
图11为示出根据另一实施例描述命令/地址信号和DQ焊盘之间映射的示例的图；
图12为示出根据另一实施例描述命令/地址信号和DQ焊盘之间映射的另一示例的图；
图13为根据另一实施例描述命令/地址校准方法的图；
图14为根据另一实施例描述模式寄存器命令设置方法的图；
图15为示出根据另一实施例描述命令/地址信号和DQ焊盘之间映射的的示例的图；
图16为示出根据另一实施例描述命令/地址信号和DQ焊盘之间映射的另一示例的图；
图17为示出根据另一实施例描述命令/地址信号和DQ焊盘之间映射的另一示例的图；
图18为根据另一实施例的命令/地址校准方法的图；
图19为示出根据另一实施例描述命令/地址信号和DQ焊盘之间映射的示例的图；
图20为示出根据另一实施例描述命令/地址信号和DQ焊盘之间映射的另一示例的图；
图21为示出可用于实现此处描述的一个或多个命令/地址校准实施例的存储器系统的另一示例的框图；以及
图22为示出可用于实现此处描述的一个或多个命令/地址校准实施例的存储器系统的另一示例的框图。
具体实施方式
在下文中，将参考其中示出了本发明优选实施例的附图来详细描述本发明构思的示例性实施例。提供本发明构思的示例性实施例以更加完整地向本领域普通技术人员描述本发明构思。但是，本发明可以不同形式来具体实施，并且不应被解释为受限于此处所阐明的示例性实施例。即，示例性实施例仅为——示例——许多实现和变体是可能的，不需要此处描述各种细节。可以对本发明构思进行各种改变，并且本发明构思可具有多种形式。但是，这些实施例并非意在将本发明构思限制在所公开的特定实施例中，并且应当理解这些实施例包含在本发明构思的精神和范围之内的所有改变、等价物和替换。贯穿附图，相同的参考数字指代相同组件。在附图中，为了清楚的目的结构可能被放大。
此处所使用的术语仅出于描述实施例的目的而非意在限制示例性实施例。正如此处所使用的，单数形式意在同样包含复数形式，除非上下文中有另外的清楚指示。将进一步理解，术语“包含”、“包括”和/或“具有”(及相关术语)指示的是既定特征、数量、步骤、操作、组件、元件、或其组合，但是并不排除附加的一个或多个其他特征、数量、步骤、操作、组件、元件或其组合的存在，除非另外说明。
将理解的是，当一个元件被指为被“连接”或“耦合”至其他元件时，它可以是直接地连接或耦合至其他元件，或是存在居间元件。相反，当一个元件被指为被“直接连接”或“直接耦合”至另一元件，则不存在居间元件。正如此处所使用的，术语“和/或”包括一个或多个相关联列出项目的任何和所有组合，并且可被缩写为“/”。
将理解的是，虽然术语第一、第二等可在此处用于描述各种元件，这些元件不应当受限于这些术语。这些术语仅用于将一个元件与其它元件区分开。例如，第一信号可以被称为第二信号，并且类似的，第二信号可以被称为第一信号而不背离本公开的教导。
除非另外限定，此处使用的所有术语(包括技术和科学术语)具有相同的含义，正如示例性实施例所属技术领域的普通技术人员所通常理解的那样。将进一步理解的是，诸如那些在常用字典中所定义的术语，还应当理解，诸如在通常使用的词典中定义的那些术语应当被理解为具有和在相关技术的内容中的意思一致的意思，并且不应当被解释为理想化的或超出正规认识的，除非这里做了特别的定义。
期望半导体存储器装置的高速操作以及低功耗。例如，可能期望满足低功耗双倍数据速率(low power double data rate，LPDDR)规范的动态随机存取存储器(DRAM)。LPDDR DRAM系统在时钟信号的上升和下降沿处在DRAM和诸如存储器控制器的外部装置之间双向传送和接收数据。
作为加速存储器操作的一种方式，命令和地址可在时钟信号的上升和下降沿处被传送至存储器装置(例如，存储器芯片，诸如DRAM或NAND闪存芯片)。该存储器装置被配置为在时钟信号的上升沿处和下降沿处锁存命令和/或地址信息。用于传送命令信号和地址信号的公共信号(common signal)被称为命令/地址信号CMD/ADDR或CA。引脚、端子、总线线、内部导体或传送命令/地址信号的其他信号路径可同样在此处使用首字母缩写词CA指代。
图1和2为描述命令/地址校准的示例的定时图。
参考图1，一对时钟信号(时钟信号对CK和CKB)和多个命令/地址信号CMD/ADDR的相对定时可通过校准(一起或是单独地)进行调整，从而每个命令/地址CMD/ADDR窗口的中部被定位以对存储器装置的输入操作(例如锁存操作)的时间安排进行优化。图1表示已调整的命令/地址信号CMD/ADDR，从而每个命令/地址CMD/ADDR窗口的中部处于时钟信号CK的上升沿与时钟信号CKB的下降沿交叉的定时处(反之亦然，处于时钟信号CKB的上升沿与时钟信号CK的下降沿交叉的定时处)。该交叉可对应于时钟信号CK和CKB彼此相等(例如，具有相同的电压电平)的时刻。虽然图1仅仅示意了一个命令/地址CMD/ADDR信号(例如，许多导体CMD/ADDR总线的导线上的信号)的命令/地址CMD/ADDR窗口，但是多个命令/地址CMD/ADDR信号(例如，在各自不同的命令/地址CMD/ADDR信号路径上接收的多个命令/地址CMD/ADDR信号)中的每个都可如图1所示的那样排列，并且以下讨论有关于每个这样的命令/地址CMD/ADDR信号。命令/地址信号定时被调整或匹配于时钟信号CK和CKB的上升/下降沿。当命令/地址CMD/ADDR窗口的中间位于对应于时钟信号CK和CKB的上升和下降沿之间的交叉的位置时，命令/地址CMD/ADDR的定时余量(timing margin)可被最大化或是相对改善。图1可表示如从接收时钟信号CK和CKB以及命令/地址信号CMD/ADDR的存储器装置所见的时钟信号CK和CKB以及命令/地址信号CMD/ADDR的相对定时。时钟信号CK和CKB以及命令/地址信号CMD/ADDR可由外部源(例如，存储器控制器、CPU、主机等)产生，并且由外部源产生的时钟信号CK和CKB和命令/地址信号CMD/ADDR之间的相对定时可以在传送期间改变，因此所产生的相对定时不同于由存储器装置所见的相对定时(例如，由外部源产生的相对定时可以不同于图1所示的相对定时)。
由于信号路径之间的变化，例如布局、信号驱动能力等的变化，在时钟信号CK和CKB以及命令/地址信号CMD/ADDR从外部源传送至存储器装置的过程中，可以在时钟信号CK和CKB与命令/地址信号CMD/ADDR之间产生传播时间差异。如图2所示，命令/地址CMD/ADDR窗口的中间可以早于或晚于时钟信号CK和CKB的上升和下降沿，因此减少了命令/地址CMD/ADDR的定时余量。
在图2所示的四个命令/地址信号CMD/ADDR(CA1、CA2、CA3和CA4)中，针对第一命令/地址信号CMD/ADDR CA1和第二命令/地址信号CMD/ADDR CA2，时钟信号CK和CKB的定时可落后于CA1和CA2信号的窗口的中间。如果第一命令/地址信号CMD/ADDR CA1和第二命令/地址信号CMD/ADDR CA2的定时通过校准而推迟(postpone)，则CA1和CA2的每个命令/地址CMD/ADDR窗口的中部可被定位以对应于时钟信号CK和CKB的上升沿和下降沿之间的交叉。在该推迟之后被存储器装置接收时，CA1和CA2的每个命令/地址CMD/ADDR的中部可随CK和CKKB的上升/下降沿出现。针对第四命令/地址信号CMD/ADDR CA4，通过校准可将时钟信号CK和CKB的定时推迟，或者可将第四命令/地址信号CMD/ADDR CA4的定时提前，从而每个命令/地址CMD/ADDR窗口的中间位于对应于时钟信号的上升沿和下降沿之间的交叉的位置。
图3为执行命令/地址校准的存储器系统10的示例的框图。
参考图3，存储器系统10包括存储器控制器20和存储器装置30，两者之间连接有时钟信号线11、命令/地址总线12和DQ总线13。由存储器控制器20产生的时钟信号CK通过时钟信号线11提供给存储器装置30。与反时钟信号CKB一起，时钟信号CK可提供为连续交替反信号。反时钟信号CKB可与时钟信号CK一起提供，即，由存储器控制器20产生并提供给存储器装置30(未在图3中示出)。一对时钟信号CK和CKB的上升和下降沿可基于时钟信号CK和CKB之间的交叉来进行检测，因此提高了定时的准确性。
单一时钟信号CK(未传送时钟信号CKB)同样可作为连续交替反信号提供给时钟信号线11。这种实现减少了存储器装置30和存储器控制器20之间的信号线(以及端子)。在此情况下，为了识别时钟信号CK的上升和下降沿，时钟信号CK与参考电压Vref可相互比较。如果在参考电压Vref中出现了噪音波动，则在时钟信号CK的检测中出现偏移，因此与使用一对时钟信号CK和CKB相比降低了定时准确性。因此，期望使用一对时钟信号CK和CKB来传送彼此互补的连续交替反向信号。在此情况下，时钟信号线11可包括传送时钟信号CK和时钟信号CKB的两条信号线。在本发明构思的实施例中描述的时钟信号CK可描述为时钟信号对CK和CKB。为了方便的目的，时钟信号对CK和CKB被描述为时钟信号CK。
由存储器控制器20产生的命令/地址信号CA通过命令/地址总线12提供给存储器装置30。命令/地址总线12可以将命令信号或地址信号传导(carry)给存储器装置30(在任何时间专有地)和/或命令/地址总线12可在相同时刻将命令信号和地址信号传导给存储器装置30。存储器控制器20可通过命令/地址总线12传送指示命令/地址校准模式的模式寄存器设置(MRS)命令。MRS命令可包括校准模式进入命令和校准模式退出命令。可通过命令/地址总线12传送指示校准模式进入命令的校准开始信号或指示校准模式退出命令的校准结束信号。
当命令/地址总线12由命令/地址信号CA的n条信号线(例如导体)组成，其中n为自然数，并且命令/地址信号CA在时钟信号CK的上升和下降沿处输入(例如，命令/地址信号CA以双倍数据速率(DDR)传输)时，命令/地址CA信息的2n比特在每时钟周期可通过命令/地址总线12从存储器控制器20提供给存储器装置30。在时钟信号CK上升沿输入的命令/地址信号CA以及在时钟信号CK的下降沿输入的命令/地址信号CA每个都可以组成命令/地址CA信息的n比特的不同集合。
在正常操作中，DQ总线13在存储器控制器20和存储器装置30之间传送数据信号DQ(例如，在写操作中，数据信号DQ从存储器控制器20传送给存储器装置30，以及在读操作中，数据信号DQ从存储器装置30传送给存储器控制器20)。与命令/地址校准(将在下文进行进一步描述)有关的信息可在DQ总线13上输出以提供给存储器控制器20。DQ总线13连接至存储器控制器20和存储器装置30二者的DQ焊盘(pad)上(和/或其他装置端子，诸如焊接凸起)。校准命令/地址信息信号和DQ焊盘之间的映射可以以各种方式设置。
例如，当存储器装置30的数据信号DQ的比特结构为x32(DQ[31:0])时，DQ总线线的数量为32。当命令/地址总线包含10个导体线并且命令/地址信号CA在时钟信号CK的上升沿和下降沿处均传送10比特时，在时钟CK的每个时钟周期中将有20比特的命令/地址信号CA由存储器装置30接收。因为DQ总线线的数量32大于命令/地址信号的数量20，因此每个DQ总线线可对应于命令/地址信号比特CA中的单独一个，这提供了对应于单个命令/地址信号比特的信息(例如，两个DQ总线线可传送有关命令/地址总线12的单个线的命令/地址校准的命令/地址信息)。因此，映射可以这样执行，针对时钟信号CK的每个周期，在时钟信号CK的上升沿输入的命令/地址信号值被输出给10个DQ焊盘[9:0]，并且在时钟信号CK的下降沿处输入的10比特的命令/地址信号被输出给另外10个DQ焊盘[19:10]。因此当命令/地址CA信号可以以双倍数据速率(DDR)(每个时钟CK周期两个比特集合)被传送给存储器装置30，有关命令/地址校准的信息可以以单倍数据速率(SDR)(每个时钟CK周期一个比特集合)从存储器装置30传送回存储器控制器20。注意的是，DQ总线可关于不同于时钟CK的时钟传送数据。图5示意了关于数据选通时钟DQS传送数据的实施例，将在以下进一步讨论。
当存储器装置30的数据信号DQ的比特结构为x16(DQ[15:0])时，DQ总线线的数量为16。因为DQ总线线的数量16小于(每个时钟周期CK所接收到的)命令/地址信号比特的数量20，因此DQ总线线可能不足以在时钟CK的一个周期期间传送作为一个比特设置的、有关命令/地址校准的信息。因此，DQ总线13可随后传送有关命令/地址校准的信息。例如，DQ总线可以一次传送有关在时钟信号CK的上升沿输入给存储器装置30的10比特命令/地址信号的命令/地址校准信息(例如，在DQ总线线DQ[0:9]上)，并且随后传送有关在时钟信号CK的下降沿输入的10比特命令/地址信号的命令/地址校准信息(例如，还是在DQ总线线DQ[0:9]上)。
图4A和图4B为用于描述图3所示的可由存储器系统10执行的命令/地址校准的图。
参考图4A和图4B，与图3结合，存储器控制器20检测由存储器装置30进行接收的(从存储器控制器20提供的)命令/地址信号CA窗口与时钟信号CK的边沿的相对位置(或定时)是否是这样一种情况以使得存储器装置30成功地解释该命令/地址信号。图4A和图4B示意了将命令/地址信号多次成功解释为通过(或P)，以及将命令/地址信号不成功地解释为失败(F)。图4A表示随着命令/地址总线12的单一命令/地址线传送命令/地址信号的多个周期。传送校准测试图案的每个周期由控制器调整，以便与在先传送周期相比改变时钟CK和命令/地址信号的相对相位。图4A和图4B的示例示意了针对每个后续传送周期改变时钟CK周期的1/20(例如，18度)的相对相位。该相对相位可根据所期望的准确度在每个传送周期或多或少有所改变。注意的是，针对特定传送周期，由存储器装置30所接收到的时钟CK和命令/地址信号的相对相位可不同于由控制器传送的时钟CK和命令/地址信号的相对相位。由于时钟信号CK的传输以及命令地址总线12的信号线的不同特性，因此从控制器20的传送到存储器装置30的接收所经历的时间可以是不同的。这种不同的特性可包括信号路径长度的不同、信号路径传导系数(例如，由于导体大小)的不同、信号路径的寄生电容(例如，来自旁路)的不同、温度的不同等。存储器控制器20将时钟信号CK通过时钟信号线11传送给存储器装置30，并且将命令/地址信号CA通过命令/地址总线12的信号线传送给存储器装置30。存储器装置30在接收到相位调整的命令/地址信号CA之后，将由存储器装置30解释的命令/地址信号CA通过DQ总线13传送给存储器控制器20。存储器控制器20检测哪一个命令/地址信号的传送周期成功地将它们的信息传送给了存储器装置30(通过或P)以及哪一个传送周期没有成功(失败或F)。
图4A示出了通过若干传送周期接收到的、在命令/地址总线的线上由存储器装置30所接收的时钟信号(CKMemory)和多个命令/地址信号。为了便于描述并且更好地突出命令/地址信号和时钟CK的相对位移的偏移，在图4A中命令/地址信号未以连续的定时图的方式显示，而是以垂直堆叠的方式显示，但是应当注意到在此例中图4A中示出的每个CAMemory信号在时间上顺序接收(例如，在命令/地址总线的相同信号线上)。在图4B中，当时钟信号CK的边沿存在于命令/地址信号CA的S1或S2位置时，存储器装置30可能无法成功地解释命令/地址信号CA(例如，无法在该窗口中锁存命令/地址信号CA的适当的(proper)高逻辑或低逻辑)，并且存储器控制器20可将与S1和S2相关联的传送周期认定为失败F。当时钟信号CK的边缘出现在位置S3、S4、S5、S6、S7、S8、S9、S10或S11时，该存储器装置可成功地解释命令/地址信号CA(例如，成功地锁存命令/地址信号CA的适当的高逻辑或低逻辑)，并且该存储器控制器20可将与S3、S4、S5、S6、S7、S8、S9、S10或S11相关联的传送周期认定为通过P。当时钟信号CK的边缘出现在命令/地址信号CA的位置S12、或S13时，存储器控制器20可将与S12和S13相关联的传送周期认定为失败F。
图4A和图4B的描述表示由存储器装置30所接收的时钟CK的定时(CKMemory)应当具有这样一种定时，以使得时钟信号CK的边沿必须与将要锁存的命令/地址信号CA的逻辑同时发生(例如，在命令/地址信号CA的正确逻辑窗口发生)。但是，该表述是出于方便描述的目的，而非必要的。例如，时钟信号CK的边沿的定时可以不需要与将要锁存的逻辑同时，而是可以在时间上偏移。例如，除了CK之外的时钟可负责触发存储器装置30进行命令/地址信号CA的锁存。例如，存储器装置30可响应于时钟信号CK而产生内部时钟ICK，并且这个内部时钟ICK可由存储器装置30的缓冲器使用(例如，图5中的CA接收器304)，以在ICK的上升沿或下降沿的时刻在CA总线12上锁存命令/地址信号CA的逻辑。即使外部接收的时钟CK和内部产生的时钟ICK具有相同的频率和占空比(可能事实并非如此)，CK和ICK也可能在时间上偏移。因此，外部时钟CK的边沿可能不会与将要锁存的命令/地址信号CA逻辑在相同的时间发生(例如，边沿可以在由存储器装置30锁存的命令/地址信号CA的逻辑高“1”的窗口之外(之前或之后))。作为另一示例，即使时钟CK的边沿直接输入给存储器装置30的缓冲器以触发对输入至存储器装置的信号进行锁存，在锁存动作足以锁存输入信号逻辑之前也将会有一些延迟。
如上所述，存储器装置30可在数据总线DQ之上将有关于命令/地址校准的信息传送给控制器20。例如，当存储器装置30进行解释(例如，锁存)时，存储器装置30可在CA命令/地址总线12的命令/地址信号线上传送信号。因此，在校准传送周期内，如果存储器控制器在命令/地址总线12的信号线上传送“1”(例如，逻辑高)至存储器装置，但是时钟CK和该传输的相对相位使得存储器装置30被触发以在该条信号线上在适当的信号窗口之外锁存信号，该存储器装置可能不正确地将该传送得信号解释为“0”。然后，存储器装置可在DQ数据总线13的信号线上传送数值“0”。存储器控制器20可确定与传送周期相关的传送未成功并且认定传送失败F。在命令/地址校准期间的随后的传送周期中，时钟CK和命令/地址校准信号(例如“1”)传送的相对相位可以偏移，从而触发存储器装置30以便将信号线锁存在表示“1”的信号窗口中，并且可将该数值“1”传送给存储器控制器20(作为命令/地址校准信息)。存储器控制器20可因此将传送给存储器装置30的命令/地址校准信号和从存储器装置30接收的命令/地址校准信息(数值“1”)比较为相同，并且确定随后的传送周期为成功(通过P)。
存储器控制器20可分析命令/地址校准的传送周期的组，以确定时钟CK与将要在存储器系统10的正常操作期间在命令/地址CA信号的命令/地址信号线上发送的命令/地址信号之间的相对相位。该最优相对相位可在正常操作期间在向存储器装置30传送命令和地址信息时由存储器控制器20来实现。例如，该最优相对相位可通过将所有的确定为通过P的传送周期建立分组来确定、并在该组的中间选择传送周期的相对相位来确定。例如，图4A和图4B中，在与S3、S4、S5、S6、S7、S8、S9、S10和S11相关联的传送周期为成功(通过P)，存储器控制器20可选择与S7相关联的传送周期的相对相位(在时钟CK和命令/地址校准信号之间)为最优相位。可替换地，存储器控制器20可选择最优相位为与第一个和最后一个成功的传送周期有关的相对相位的平均(当每个传送周期的相对相位按顺序排列(例如，0度、15度、30度等))，在图4A和图4B的示例中，这将是与S3和S11相关联的传送周期的相对相位的平均。可替换地，存储器控制器20可选择最优相位为与将成功传送周期夹在中间的最后一个和第一个未成功传送周期相关联的相对相位的平均(当每个传送周期的相对相位按顺序排列时)，在图4A和图4B的示例中，这将是与S2和S12相关联的传送周期的相对相位的平均。在此方式中，可执行命令/地址校准。
尽管当前实施例中已经描述了对单个命令/地址信号CA的校准，但是可以通过对通过命令/地址总线12传送的多个命令/地址信号CA执行命令/地址校准。对命令/地址总线12的所有信号线的校准可同时进行。存储器控制器20可为命令/地址总线20的每条信号线确定最优相对相位(例如，如上所述)并且分别为命令/地址总线20上的每条信号线调整相对相位。
可替换地，存储器控制器20可为整组信号线确定最优相对相位，并为命令/地址总线12的所有信号线组选择相同的最优相位。在为整组信号线选择相同的最优相对相位时，存储器控制器20可以确定成功传送周期(通过P)为这样一个周期，其中命令/地址校准信号的所有比特均被存储器装置30成功地解释，并且确定未成功传送周期(失败F)为这样一个周期，其中命令/地址校准信号的至少一个比特未被存储器装置30成功地解释。整组信号线的最优相对相位可以以类似于以上所述关于命令/地址总线12的单个信号线的方式、通过分析传送周期的通过P和失败F标志(designation)来确定。
另一可选地，存储器控制器20可为包含命令/地址总线12的多个信号线组确定最优相对相位。针对多个信号线组中的每个的最优相对相位可如此处所描述的、为包含命令/地址总线12的整组信号线确定最优相对相位的方式进行确定。命令/地址总线12的信号线组可包含一组相邻信号线(例如，未插入命令/地址总线12的其他信号线)。
另一可选地，最优相对相位可如以上所述的仅针对命令/地址总线12的一个信号线子集进行确定。也就是，控制器可仅在命令/地址总线12的信号线的一个子集上传送命令/地址校准信号，和/或存储器装置30将传送仅与命令/地址总线的信号线的一个子集有关的命令/地址校准信息。最优相对相位可针对命令/地址总线12的信号线子集进行确定。命令/地址总线12的剩余信号线可具有基于针对信号线子集确定的最优相位确定的最优相位。例如，这可通过内插(interpolate)(和/或外推(extrapolate))(信号线子集的)直接相邻的信号线的最优相对相位为最优相对相位来实现。例如，如果命令/地址总线包含10条信号线(能够每次发送信息的10个并行比特)，则奇数线(其中信号线以1至10的顺序定位)可具有如图4A和图4B所描述的方式确定的最优相对相位(通过从控制器20到存储器装置30的命令/地址校准信号的多个传送周期以及从存储器装置30到存储器控制器20发送命令/地址校准信息)。命令/地址总线12的偶数线可具有它们的最优相对相位，其通过内插前述确定的命令/地址总线12的相邻奇数线的最优相对相位的方式进行确定。因此，命令/地址总线12的信号线2可具有其最优相对相位，其由信号线1和3的最优相对相位的平均确定。可以执行除了使直接相邻平均之外的其他内插(例如，如果信号线1、2和3没有均匀隔开，或者在长度上具有某些已知的差别，和/或内插可能包括多于两个奇数信号线的最优相对相位确定)。类似的，信号线4可具有对针对信号线3和5确定的优化相对相位进行平均和内插而确定的其最优相对相位。由于在此示例中信号线10可能不具有两条相邻线，因此最优相对相位可以与信号线9的相同方式进行选择，或是可以以从多个偶数信号线外推(例如，从信号线7和9)。
图5为在此处描述的可用于实现任何命令/地址校准实施例的存储器系统10的示例的框图。
参考图5，存储器系统10包括存储器控制器20和存储器装置30。存储器控制器20可包括时钟发生器201、命令/地址发生器202、命令/地址传送器203(其在下文中可称为CA发送器)、寄存器204、比较器206、相位/定时控制器208、以及输入/输出单元210。
存储器控制器20将从时钟发生器201产生的时钟信号CK通过时钟信号线11提供给存储器装置30。命令/地址发生器202产生初始命令/地址信号CA0，并将其提供给CA传送器203。
CA传送器203接收到具有第一相位p1的初始命令/地址信号CAsp1，并响应于相位/定时控制器208的控制信号CTRL调整该初始命令/地址信号CAsp1的相位或定时，以产生经过相位调整的具有第二相位p2的命令/地址信号CAsp2。CA传送器203还可由控制信号CTRL控制，以基本上维持初始命令/地址信号CA的相位，以使得第一相位p1基本上与第二相位p2相同(为了便于解释，信号CAsp2是指经相位调整的命令/地址信号CA，即使在某种情形中初始命令/地址信号CAsp1没有进行相位调整)。经过相位调整的命令/地址信号CAsp2被发送给寄存器204，并且由经相位调整的命令/地址信号CAsp2表示的信息在寄存器204中存储为CAs。经相位调整的命令/地址信号CAsp2通过命令/地址总线12提供给存储器装置30。经相位调整的命令/地址信号CAsp2与时钟信号CK一起提供给存储器装置30。
寄存器204存储经相位调整的命令/地址信号CAsp2的信息作为已发送的命令/地址信息CAs。比较器206比较存储于寄存器204中的已发送的命令/地址信息CAs和所接收到的、从输入/输出单元210输出的命令/地址校准信息CAr(如此处描述的，由存储器装置30接收，并被传送回存储器控制器20)。比较器204将信息CAs与信息CAr相比较以产生通过信号P或失败信号F。
相位/定时控制器208根据由比较器206产生的通过信号P或失败信号F产生指示初始命令/地址信号CAsp1的相移的控制信号CTRL。控制信号CTRL提供给CA传送器203，并且对初始命令/地址信号CAsp1的相位或定时进行调整以产生经相位调整的命令/地址信号CAsp2。
在正常操作模式中，数据输入/输出单元210通过DQ总线13接收从存储器装置30传送的读数据R_Data 1，或通过DQ总线13传送将要写入存储器装置30的写数据W_Data 1。此外，在命令/地址(CA)校准模式中，数据输入/输出单元210可通过DQ总线13接收与由存储器装置30从存储器控制器20接收的经相位调整的命令/地址信号CAsp2相对应的命令/地址校准信息CAr。当经相位调整的命令/地址信号CAsp2发送给存储器装置30时，命令/地址校准信息CAr可以是响应于时钟CK(例如，跟随时钟CK的上升和/或下降沿)锁存在存储器装置30中的信息。当CK的定时适于解释(或锁存)经相位调整后的命令/地址信号CAsp2时，CAr可以是与CAs相同的信息，或当存储器装置30未正确地解释经相位调整的命令/地址信号CAsp2时，CAr可以不同于CAs。数据输入/输出单元210输出命令/地址信号信息CAr至比较器206。
输入/输出单元210可包括输入缓冲器212、选择单元214以及输出缓冲器216。输入缓冲器212和输出缓冲器216可包括分别用于锁存和/或放大接收信号的锁存器和/或放大器。连接输入缓冲器212以接收来自存储器装置30通过DQ总线13传送的数据和命令/地址校准信息CAr。选择单元214在正常操作模式中，响应于第一选择信号SEL1，将由输入缓冲器212接收的数据作为读数据R_Data1传送给存储器控制器20的内部时钟电路(未示出)，或是在CA校准模式中，响应于第一选择信号SEL1，将由输入缓冲器212接收的命令/地址校准信息CAr传送给比较器206。选择单元214可以为多路复用器。在先于CA校准模式的DQ校准模式中DQ总线已经校准，和/或在DQ总线13上以一个较低的速率传送命令/地址校准信息CAr至输入缓冲器212以保证在DQ总线13上在正确的窗口处锁存信息(例如，当命令/地址校准处于双倍数据速率(DDR)时，该较低的传输速率为单一数据速率(SDR))时，输入缓冲器212可正确地解释命令/地址校准信息CAr。在该例中，在DQ总线13上接收的命令/地址校准信息CAr与由数据输入/输出单元210传送给CA比较器206的命令/地址校准信息CAr相同。该输出缓冲器216通过DQ总线13传送将要写入存储器装置30的写数据W_Data1。
存储器装置30包括时钟缓冲器302、命令/地址接收器304(其在下文中称为CA接收器304)、以及数据输入/输出单元310。时钟缓冲器302接收通过时钟信号线11传送的时钟信号CK，以产生内部时钟信号ICK。经相位调整的命令/地址信号CAsp2通过命令/地址总线12传送至存储器装置30。CA接收器304响应于内部时钟信号ICK产生命令/地址校准信息CAr，这可能是在芯片选择信号/CS和时钟使能信号CKE使能时发生的。芯片选择信号/CS和时钟使能信号CKE可如图5所示与命令/地址信号线12分开提供，或者可以与图5所示的不同，在命令/地址信号线12上运送以传送给存储器30。
时钟使能信号CKE可以用作伪命令，其作为在CA校准模式中通过命令/地址总线12传输的经相位调整的命令/地址信号CAsp2的读取命令。根据基于当时钟使能信号CKE处于激活状态并且当存储器装置30由芯片选择信号/CS使能时所接收的ICK定时(例如，上升沿和/或下降沿)而锁存的经相位调整的命令/地址信号CAsp2，CA接收器304产生命令/地址校准信息CAr。命令/地址校准信息CAr被提供给数据输入/输出单元310。
连接数据输入/输出单元310以接收命令/地址校准信息CAr并接收从存储器装置30的内部电路块(例如，连接至存储读数据R_Data2的存储器阵列的数据读取路径电路)(未示出)传输的数据R_Data2，并且在正常读操作模式中响应于第二选择信号SEL2将所接收的读数据R_Data2传送至DQ总线13，或者在校准模式中响应于第二选择信号SEL2将第二命令/地址信号CA2传送至DQ总线13。在正常写模式中，数据输入/输出单元310通过DQ总线13接收将要写入存储器装置30的写数据W_Data1，并且将所接收的写数据W_Data1传送至存储器装置30的内部电路块中。数据输入/输出单元310包括选择单元312、输出缓冲器314、以及输入缓冲器316。选择单元312响应于第二选择信号SEL2，从命令/地址接收器304输出的第二命令/地址信号CA2和由存储器装置30的内部电路块提供的读数据R_Data2中选择其一，并根据正常操作模式或校准模式，将所选择的信号或数据传送至输出缓冲器314。选择单元312可以为多路复用器。
输出缓冲器314将命令/地址校准信息CAr或由选择单元312输出的读数据R_Data2传送至DQ总线13。输入缓冲器316接收通过DQ总线13传送的数据，并将所接收到的数据作为写数据W_Data2传送给存储器装置30的内部电路块中。例如，写数据W_Data2可通过数据写路径电路被传送至将要写入的存储器阵列。数据写路径电路和数据读路径电路可以是共享电路(sharecircuit)。
在当前实施例中，从存储器装置30的输出缓冲器314输出的命令/地址校准信息CAr被通过DQ总线13提供给存储器控制器20。同样，由存储器装置30的输出缓冲器314所输出的命令/地址校准信息CAr可通过数据选通(DQS)线以及DQ总线13提供给存储器控制器20。存储器控制器20的数据输入/输出单元210以及存储器装置30的数据输入/输出单元310可通过DQS线和DQ总线13互相连接。
存储器系统10中的CA校准可如以下方式执行。存储器控制器20的CA传送器203通过响应于相位/定时控制器208的控制信号CTRL调整初始命令/地址信号CAsp1的相位或定时，从而产生命令/地址信号CAsp2。如前所述，控制信号CTRL还可具有维持命令/地址信号相位的值。存储器装置30的CA接收器304在基于内部时钟信号ICK的定时上接收经相位调整的命令/地址信号CAsp2，并且当时钟使能信号CKE使能时产生命令/地址校准信息CAr。响应于第二选择信号SEL2，存储器装置30的命令/地址校准信息CAr被传送给DQ总线13。在命令/地址信号校准之前，例如由于在信号传送期间所产生的噪声和/或时钟CK与由CA总线12所传送的信号之间的信号传送定时的变化，由存储器控制器20所传送的经相位调整的命令/地址信号CAsp2的值以及由存储器装置30所解释的(例如，所锁存的)命令/地址校准信息CAr的值可互不相同。命令/地址信号的校准解决该问题。
存储器控制器20将在命令/地址校准模式中响应于第一选择信号SEL1而通过DQ总线13接收的命令/地址校准信息CAr传送给比较器206。如果DQ总线13在先于CA校准模式的DQ校准模式中得到校准，那么可以减少存储器控制器20不正确解释命令/地址校准信息CAr(例如，由输入缓冲器212所解释的)的机会。比较器206将由存储器控制器20传送至存储器装置30并存储于寄存器204中的命令/地址信号CAsp2的值与存储器控制器所接收的命令/地址校准信息CAr的值进行比较，并当它们互相相同时产生通过信号P，当它们不同时产生失败信号F。相位/定时控制器208产生指示初始命令/地址信号CAsp1的新相移的控制信号CTRL(以获得具有与时钟信号CK不同的新的相对相位的新的经相位调整的命令/地址信号CAsp2)，并为具有关于时钟CK的不同相对相位的新的初始命令/地址信号CAsp1重复该过程。在该过程的多个周期之后(利用CA传送器203，每一个都具有与初始命令/地址信号CAsp1不同的相移)，控制器分析通过P和失败F信号的组，以针对正常操作确定CA信号线(或多条CA信号线或总线)的优化相对相位。虽然未在图5中示出，但是控制信号CTRL可传送至时钟发生器201以调整时钟信号CK的定时和相位，从而调整时钟/地址信号和时钟信号CK的相对相位。
通过重复前述的CA校准，存储器控制器20的相位/定时控制器208确定最优定时(例如，通过P位置的中间)，以将命令/地址信号的输入(例如，锁存)的时间安排至命令/地址信号窗口的中部，并产生命令/地址信号CA，以使得命令/地址信号CA窗口的中间对应于存储器装置30的这种输入(其可对应于时钟信号CK的边沿)，并且以命令/地址信号CA和时钟CK之间的最优相对相位将所产生的命令/地址信号CA和时钟CK提供给存储器装置30。因此，当命令/地址信号的输入(例如，锁存)的定时对应于由存储器装置30所接收的时钟信号CK的边沿时，存储器装置30接收其有效窗口的中间对应于时钟信号CK的上升和下降沿(严格来说，对应于时钟信号CK和CKB的上升和下降沿)的命令/地址信号CA。
虽然已经描述了在命令/地址总线12的单一线上单一命令/地址信号的校准，但是这种校准可以如前所述针对命令/地址总线上的多条或所有线执行。
图6为描述示例性的命令/地址校准方法的图。图6为描述在存储器系统10中实施的命令/地址校准方法的定时图，其中存储器装置30的数据DQ的比特结构为x32(DQ总线由连接至存储器装置30的32个DQ端子以及存储器控制器20的32根DQ端子的32根DQ信号线组成(例如，焊盘，凸起等))。
参考图6，结合图5，存储器控制器20为存储器装置30产生时钟信号CK。存储器控制器20将进入命令/地址校准模式指令发送给存储器装置30。存储器控制器20通过命令/地址总线12发送进入命令/地址校准模式指令。该进入命令/地址校准模式指令可使用模式寄存器设置(MRS)命令格式输入，以对存储器装置的模式寄存器编程，从而指示命令/地址校准模式。存储器装置30可响应于该模式寄存器设置信息，从而响应于该命令/地址校准模式指令，从而进入命令/地址校准模式。该存储器控制器20可通过命令/地址总线12传送命令/地址结束信号。该命令/地址结束信号可使用指示从校准模式中退出的MRS命令输入。
在时刻t0，在存储器装置处，与芯片选择信号/CS的逻辑低电平的激活一起，通过命令/地址总线接收命令/地址校准开始信号。由存储器装置20接收的时钟信号CK的上升沿触发了进入命令/地址校准模式指令的锁存。例如，第一模式寄存器命令(MRW#41)作为进入命令/地址校准模式指令而传送。当10比特的命令/地址信号CA[9:0]在命令/地址总线12上运送时，MRW#41命令可包括命令/地址信号CA[3:0]和命令/地址信号CA[9:4]，其中命令/地址信号CA[3:0]指示该命令为模式寄存器设置命令，并且命令/地址信号CA[9:4]指示该模式寄存器设置命令为进入命令/地址校准模式的命令。
在该示例中，MRW#41命令在时钟信号CK的上升沿和下降沿输入；在图6中，MRW#41命令首先在时刻t0响应于时钟CK的上升沿由存储器装置锁存，并且响应于时钟CK的紧接着下一个下降沿由存储器装置30在第二时刻锁存。即，相同的MRW#41命令在对应于时钟信号CK的时刻t0处开始的时钟信号CK的上升和下降沿处进行输入。这是因为，当MRS命令通过命令/地址信号线以双倍数据速率(DDR)输入时，将会产生错误，从而具有高操作频率的存储器装置将丢失MRS命令。此外，不同的命令将被错误地解释为进入命令/地址校准模式命令。为了减少错误的可能性，相同的MRW#41命令在对应于时钟信号CK的时刻t0处开始的时钟信号CK的上升和下降沿处进行输入。即，因为相同的命令/地址信号在时钟信号CK的上升沿和下降沿进行输入，所以可以获得与以单倍数据速率(SDR)进行传输相似的结果，并且可以减少特别是在命令/地址信号线还没有被校准时发生的进入校准模式(或是不经意地进入校准模式)时的错误。
从首次输入MRW#41命令的时刻t0经过预定时间的延迟后，与芯片选择信号/CS的逻辑低电平的激活一起，时钟使能信号CKE被激活(在图6中，在地址/命令校准期间与低逻辑电平一起)。在时刻t1，命令/地址信号CAxR由存储器控制器20发送，并由存储器装置30接收，接下来在下一个半个时钟周期中进行CAxF的传送和接收(此处为时钟CK的紧接着下一个边沿)。命令/地址信号CAxR和CAxF通过命令/地址总线12从存储器控制器20传送给存储器装置30。时间tMRW可以是模式寄存器设置写周期时间，以向存储器装置30提供足够的时间，以将指令数据写入存储器装置30的模式寄存器设置中。
在此例中，命令/地址信号CAxR构成在命令/地址总线12的所有线上传送的在时钟信号CK的上升沿处输入的多个信号，并且该命令/地址信号CAxF构成在命令/地址总线12的所有线上传送的在时钟信号CK的下降沿处输入的多个信号。CAxR和CAxF对可以构成命令/地址测试图案信号，其在命令/地址校准期间传送给存储器装置，以确定该存储器装置是否对由测试图案信号所表征的信息进行了适当地解释。在图6的示例中，测试图案(为每个相对相位序列发送)针对命令/地址总线12的每条命令/地址信号线包括两个比特的序列(命令/地址校准信号的两个逻辑窗口)。但是，测试图案可包括多于两个比特的序列，或者可包括一个比特(关于图4A和图4B的描述可能意味着在经相位校准的命令/地址信号CAsp2时使用的一比特的测试图案，但是经相位调整的命令/地址信号CAsp2可以是在命令/地址总线12的每条(或一些)线上发送的1比特、2比特或多于2个比特的序列)。通过命令/地址总线12输入给存储器装置30的命令/地址信号CAxR和命令/地址信号CAxF可以为表征不同比特设置的不同信号。例如，当命令/地址总线12由10比特的命令/地址信号CA[9:0]组成时，10比特的命令/地址信号CAxR以及10比特的命令/地址信号CAxF可以区分为不同信号。因此，20比特的命令/地址校准信号CA[9:0]可通过连接至10比特的命令/地址总线12的存储器装置30的命令/地址端子(管脚、焊盘、焊接凸起等)(未示出)输入至存储器装置30。存储器装置30可在由时钟CK边沿确定的定时处(例如，在相同的时刻或在时钟CK的适当触发边沿之前或之后的预定或固定时刻)输入(例如锁存)命令/地址校准信号。存储器装置30可将所输入的命令校准信号(如存储器装置所解释的——其可为正确解释或不正确解释的)传送至存储器控制器30，例如关于图4A、图4B和/或图5在以上描述的。
因为存在对存储器装置30具有大容量的要求，所以增加了存储单元集成度和的数量。随着存储单元数量的增加，用于寻址存储器单元的地址比特的数量也在增加。地址管脚数量上的增加导致了芯片大小的增大。因此，需要一种用于抑制存储器芯片中最多需要的地址管脚数量的增加的方法。因为在此例中，命令/地址信号在时钟信号的上升沿和下降沿处都进行输入，因此可以减少存储器装置30的命令/地址管脚的数量。
在此例中，在命令/地址总线的校准模式中，不能通过命令/地址信号线从存储器控制器20处传送读取命令。因此，在命令/地址信号总线的校准模式中，时钟使能信号CKE作为命令/地址信号CAxR和CAxF的读取命令。当时钟使能信号CKE在逻辑低电平被激活时，命令/地址信号CAxR和CAxF在由时钟CK的边沿所确定的定时处输入，并且其结果通过数据总线DQ 13输出给存储器控制器20。因此，时钟使能信号CKE用作伪命令，并且使得存储器设备能够输入命令/地址校准测试图案(例如，信号CAxR和CAxF)。在关于图5所描述的实施例中，由存储器控制器20传送的经相位调整的命令/地址信号CAsp2对应于图6中的命令/地址信号CAxR或CAxF...CAyR和CAyF的值(在下文中，统称为CAnR或CAnF)。每个CAnR和CAnF对对应于经相位调整后的命令/地址信号CAsp2的传送周期，每个周期传送与先前的CAnR和CAnF信号相比相对于时钟CK具有新的相对相位差的命令/地址信号CAnR和CAnF信号对。出于便于解释的目的，针对每个CAnR和CAnF信号对的经调整后的相位差未在图6中示出(见图4A和图4B以及相关描述)。因此n个(n为大于等于2的证书)测试命令/地址测试图案信号(例如，n个CAnR和CAnF信号对)可与时钟信号一起通过命令/地址总线发送，其中n个测试图案信号中的每一个发送相对于时钟周期不同的各自的第1至第10相位。
在激活时钟使能信号CKE的时刻t3经过时间tADR的延迟后被，如存储器装置30所解释(例如，锁存)的、由存储器装置30输入的命令/地址校准测试图案CAxR和CAxF的值在命令/地址信号CAxR或CAxF中通过DQ总线13从存储器装置30输出至存储器控制器20。时间tADR可基于已知的存储器装置的操作定时进行预先确定。(注意到在图6中，由通过表征时刻t3的虚线而垂直对齐的CK、CA、CS和CKE的定时所示出的定时图的一部分在时刻t3的后面时刻处，如在这些定时中的中断符号所表示的。)如图6中所示，由时钟CK的上升沿所触发的存储器装置30输入的命令/地址信号CAxR的值(例如，与CAxR有关的命令/地址校准信息)是在时钟信号CK的多个时钟边沿发生期间的一个时间段上、在DQ总线13的“偶数DQ”线(DQ0、DQ2等)上输出的。在该例中，输出给存储器控制器20的命令/地址校准信息的时刻可发生在时钟CK的多个时间段上。如图6所示，由存储器装置输入的命令/地址信号CAxF的值(例如，与CAxF有关的命令/地址校准信息)以与由存储器装置30输入的命令/地址信号CAxR的值相同的时间和方式在DQ总线13上输出，除了它们是在DQ总线13的“奇数DQ”线上输出。当从俯视的视角进行观察时，DQ总线线可以(但不是必须)在存储器装置30和控制器20之间基本上处于相同的方向上，并且从0至m编号，其中m+1为DQ总线的总线线的数量。
如果时钟CK和地址/命令校准测试图案信号CAxR和CAxF的相对相位在正确的逻辑窗口处触发了地址/命令校准测试图案信号CAxR和CAxF的输入(例如，锁存)，存储器装置应正确地解释校准测试图案信号。在此例中，存储器控制器20将确定通过P(针对时钟CK和地址/命令校准测试图案信号CAxR和CAxF的相对相位来测试图案信号)。如果CK与CAxR和CAxF信号的相对相位导致了对由地址/命令校准测试图案信号CAxR和CAxF所表征的信息的不正确解释，则存储器控制器20将确定失败F。
DQ焊盘与用于通过DQ线将由存储器装置30所接收的第二命令/地址信号CA2传送至存储器控制器20的经校准的命令/地址信号CAxR和CAxF之间的映射可以以多种方式设置。映射的一个例子示于图8中，其中在时钟信号CK的上升沿由存储器装置30输入的命令/地址信号CAxR的值(比特CA0至CA9)可输出给存储器装置30DQ焊盘DQ[9:0]，并且在时钟信号CK的下降沿由存储器装置30输入的命令/地址信号CAxF的值可输出给存储器装置DQ焊盘DQ[19:10]。另一映射的例子示于图9中，其中，在时钟信号CK的上升沿处输入的命令/地址信号CAxR中的命令/地址信号CA9的值可输出给存储器装置30的DQS焊盘DQS0，并且命令/地址信号CA[8:0]可输出给存储器装置30DQ焊盘DQ[8:0]。在时钟信号CK的下降沿处输入的命令/地址信号CAxF中的命令/地址信号CA9的值可输出给存储器装置的DQS焊盘DQS1，以及命令/地址信号CA[8:0]的值可输出给存储器装置DQ焊盘DQ[17:9]。
在存储器控制器20处，发送给存储器装置30的时钟CK和经相位调整的命令/地址信号(例如，CAyR和CAyF)之间的相对相位发生改变，并执行新的命令/地址校准周期。如图6中所示，在命令/地址总线12上将命令/地址校准信号CAyR(在时刻t4)和CAyF(在CK紧随其后的时钟边沿处)传送至存储器装置30、并由存储器装置将由存储器装置30解释的值传送给存储器控制器20的中间周期的示例与以上所描述的有关CAxR和CAxF的方式相似，而不再需要在此处进行重复性的描述。
就在时刻t5之前，时钟使能信号CKE被去激活，与芯片选择信号/CS的逻辑低电平的激活一起。这可发生在命令/地址校准信号CAnR和CAnF(针对命令/地址校准期间，从存储器装置30传送至控制器20的最后n个命令/地址校准信息设置)通过命令/地址总线12从存储器控制器20传送给存储器装置30时。命令/地址校准信息CAnR和CAnF可以与命令/地址校准信息CAxR和CAxF的传送相同的方式进行传送。
在时刻t5，结束命令/地址校准模式命令通过命令/地址总线12与芯片选择信号/CS的逻辑低电平的激活一起被传送。(注意图6中所示，针对偶数DQ和奇数DQ以与时刻t5垂直对齐的定时发生在时刻t5之前——见偶数DQ和奇数DQ定时的中断符号。)例如，第二模式寄存器(MRW#42)命令被传送为结束命令/地址校准模式命令。如果10比特的命令/地址信号CA[9:0]在命令/地址总线12上传输，那么MRW#42命令可包括命令/地址信号CA[3:0]和命令/地址信号CA[9:4]，其中命令/地址信号CA[3:0]将该命令识别为模式寄存器设置命令，并且命令/地址信号CA[9:4]将模式寄存器设置命令识别为结束命令/地址校准模式命令。
MRW#42命令在对应于时刻t5的时钟信号CK的上升和下降沿处均进行输入。即，相同的MRW#42命令在时刻t5处的时钟信号CK的上升沿处和时钟信号CK紧随其后的下降沿处输入两次。当使用命令信号以DDR输入MRS命令时，将产生一个错误，从而具有高操作频率的存储器装置将错过MRS命令。为了降低这种错误的可能性，相同的MRW#42命令在时钟信号CK的上升和下降沿处输入两次。
存储器装置具有许多方式来确定什么时候锁存退出命令/地址校准模式信号(此处为MRW#42)。在一个实施方式中，存储器装置可被配置为在与从有效低状态至高状态的时钟使能信号CKE的转变具有预定关系(例如，定时)的时钟信号CK的边沿处、对CA总线12上提供的信息进行锁存。例如，如图6中所示，存储器装置可被配置为在紧随从有效低状态至高状态的时钟使能信号CKE的转变之后的时钟信号CK的两个边沿处、对CA总线12上提供的信息进行锁存。当CKE为高时，存储器装置30将在命令地址/总线CA 12上的信息对待为命令(将要处理的，例如，通过存储器装置30的命令解码器)，而不是校准测试图案。还应当注意到，时钟使能信号CKE在某些操作中(例如仅在CA校准模式中)可被认为是有效低信号，并且在其他时候应当被解释为有效高信号。
从输入MRW#42命令的时刻t5经过预定时间tMRZ的延迟后，到存储器装置DQ焊盘的命令/地址信号CAnR和CAnF的输出被终止。从时钟信号CK的t0时刻(此时输入作为命令/地址校准开始信号的MRW#41命令)到时钟信号CK的时刻t5(此时输入MRW#42命令)的时段加上时间tMRZ可以是CA校准时段。
图7为描述示例性的模式寄存命令设置方法的原理图。
参考图7，MRW#41命令和MRW#42命令可由时钟使能信号CKE、芯片选择信号/CS和命令/地址信号CA[9:0]设置。当时钟使能信号CKE处于逻辑高(H)电平、芯片设置信号/CS处于逻辑低(L)电平、命令/地址信号CA[3:0]位于逻辑低(L)电平、以及命令/地址信号CA[9:4]处于逻辑电平H-L-H-L-L-H时，MRW#41命令可用于设置存储器装置30的MRS寄存器(例如，写至MRS寄存器)。即，MRW#41命令可包括命令/地址信号CA[9:0]29H。相同的MRW#41命令可通过命令/地址总线12在时钟信号CK的上升和下降沿两次发送给存储器装置。存储器装置30可被配置为设置模式寄存器，以当发送给存储器装置30的两个MRW#41命令的至少一个在由存储器装置30输入时被适当地解释时，指示存储器装置30处于命令/地址校准命令中。(注意到将两个MRW#41发送给存储器装置30可包括维持在命令/地址总线上发送的命令而不在命令/地址信号的两个逻辑窗口上发生变化——其可具有时钟CK的全时钟时段。)
在时钟使能信号CKE处于逻辑高电平、芯片选择信号/CS处于逻辑低电平、命令/地址信号CA[3:0]处于逻辑低电平、以及命令/地址信号CA[9:4]处于逻辑电平H-L-H-L-H-L时，MRW#42命令可用于设置存储器装置30的MRS寄存器。即，MRW#42命令可包括命令/地址信号CA[9:0]2AH。相同的MRW#42命令可以通过命令/地址总线12在时钟信号CK的上升和下降沿两次发送给存储器装置。在此，命令/地址信号CA[9:4]可用作模式寄存器设置地址MA[5:0]。
图8为示意根据实施例描述命令/地址信号和DQ焊盘之间的映射的示例的图。因为在此实施例中，命令/地址信号CA[9:0]在时钟信号CK的上升和下降沿处均进行输入，因此命令/地址信号CA[9:0]可包括20比特。在这点上，存储器装置30的数据DQ的比特结构为x32，因此DQ焊盘的数量为32。DQ焊盘数量大于命令/地址信号的数量，因此DQ焊盘可与命令/地址信号一一对应。
参考图8，在时钟信号CK的上升沿处输入的命令/地址信号CA[9:0]的值可被映射为输出给DQ焊盘DQ[9:0]。在时钟信号CK的下降沿处输入的命令/地址信号CA[9:0]的值可被映射为输出给DQ焊盘DQ[19:10]。例如，在图6中，在与时刻t1相应的时钟信号CK的上升沿处输入的命令/地址信号CAxR的值被输出给DQ焊盘DQ[9:0]，以及在与时刻t1相应的时钟信号的下降沿处输入的命令/地址信号CAxF的值被输出给DQ焊盘DQ[19:10]。在与时刻t4相应的时钟信号CK的上升沿处输入的命令/地址信号CAxR的值被输出给DQ焊盘DQ[9:0]，并且与时刻t4相应的时钟信号CK的下降沿处输入的命令/地址CAxF的值被输出给DQ焊盘DQ[19:10]。
图9为示意根据另一实施例描述命令/地址信号与DQ和DQS焊盘之间映射的另一示例的图。
参考图9，在时钟信号CK的上升沿输入到存储器装置30的命令/地址信号CA[9:0](例如，CAxR)的值可被映射为输出给DQS焊盘DQS0和DQS1、以及偶数DQ焊盘DQ[0，2，4，6，8，10，12和14]。即，命令/地址信号CA9的输入值被输出给DQS焊盘DQS1，命令/地址信号CA4的输入值被输出给DQS0，命令/地址信号CA[3:0]的输入值给分别输出给DQ焊盘DQ[6，4，2，0]，并且命令/地址信号CA[8:5]的输入值被分别输出给DQ焊盘DQ[14，12，10，8]。
在时钟信号CK的下降沿输入到存储器30的命令/地址信号CA[9:0](例如，CAxF)的值可被映射为输出给DQS焊盘/DQS0和/DQS1以及DQ焊盘DQ[17:9]。即，命令/地址信号CA9的输入值可被输出给DQS焊盘/DQS1。CA4的输入值可被输出给DQS焊盘/DQS0，命令/地址信号CA[3:0]的输入值可被分别输出给DQ焊盘DQ[7，5，3，1]，并且命令/地址信号CA[8:5]的输入值被分别输出给DQ焊盘DQ[15，13，11和9]。
图10为根据另一实施例描述命令/地址校准方法的图。
图10为描述存储器装置30中的命令/地址校准方法的定时图，其中存储器装置30的数据DQ的比特结构为x32。
参考图10，结合图5，存储器控制器20为存储器装置30产生时钟信号CK。存储器控制器20通过命令/地址总线12发送进入命令/地址校准模式命令(或指令)至存储器装置30。进入命令/地址校准模式命令可使用此处描述的有关其他实施例的MRS的细节(particular)进行输入。存储器控制器20通过命令/地址总线12发送退出命令/地址校准模式命令(或指令)。可使用此处描述的有关其他实施例的MRS命令的细节对退出命令/地址校准模式命令进行输入。
在时钟信号CK的时刻t0，作为进入命令/地址校准命令的MRW#41命令与芯片选择信号/CS的逻辑低电平的激活一起通过命令/地址总线12传送。例如，MRW#41命令在开始于时刻t0的时钟信号CK的上升和下降沿处均被输入。也就是说，相同的MRW#41命令可在开始于时刻t0的时钟信号CK的上升沿和下降沿被输入。
在输入MRW#41命令的时钟信号CK的时刻t0经过时间tMRW的延迟之后，在时刻t1处，时钟使能信号CKE通过时钟信号CK的一个周期的预定脉冲宽度与芯片选择信号/CS的逻辑低电平的激活一起被激活，并且命令/地址信号CAxR和CAxF通过命令/地址总线12被顺序传送。
在时刻t1处在时钟信号CK的上升沿处输入命令/地址信号CAxR，并且在时刻t1之后在时钟信号CK的紧接着下一个下降沿处的时钟信号CK的下降沿处输入命令/地址信号CAxF。通过命令/地址总线12输入的命令/地址信号CAxR和命令/地址信号CAxF可为表征不同信息的不同信号，例如不同的测试图案信息。
在校准模式中，时钟使能信号CKE作为与由图5中存储器装置30接收的第二命令/地址信号CA2的值相对应的命令/地址信号CAxR和CAxF的读取命令。在命令/地址校准模式中(并且当芯片选择/CS为激活(逻辑低)时)，该存储器装置将时钟使能信号CKE在逻辑低电平处的激活解释为在时钟信号CK的下一个边沿处、在命令/地址信号总线上输入信号的命令，并因此由存储器装置30所接收的命令/地址信号CAxR或CAxF的值被输入，例如，如图10所示。
在从时刻t1经历时间tADR的延迟之后，从时刻t3开始，命令/地址信号CAxR和CAxF的值(由存储器装置解释/输入的)被输出给DQ焊盘。在时刻t3，输入的命令/地址信号CAxR被输出给偶数DQ焊盘并且在时钟CK紧随其后的时钟边沿将输入的命令/地址信号CAxF输出给奇数DQ焊盘。
在命令/地址信号CAxR和CAxF以及DQ焊盘之间的映射可以以多种方式设置。映射的一个例子示于图11中，其中在时钟信号CK的上升沿输入的命令/地址信号CAxR的值可被输出给偶数DQ焊盘DQ[2n]，其中n为0至9，并且在时钟信号CK的下降沿处输入的命令/地址信号CAxF的值可被输出给奇数DQ焊盘DQ[2n+1]，其中n为0至9。
作为映射的另一例，在时钟信号CK的上升沿处输入的命令/地址信号CAxR中的命令/地址信号CA[3:0]上的校准结果可被输出给偶数DQ焊盘DQ[2n]，其中n为0至3，命令/地址信号CA4的值可被输出给DQS焊盘DQS0，命令/地址信号CA[8:5]的值可被输出给偶数DQ焊盘DQ[2n]，其中n为4至7，并且命令/地址信号CA9的值可被输出给DQS焊盘DQS1。在时钟信号CK的下降沿处输入的命令/地址信号CAxF中的命令/地址信号CA[3:0]的值可被输出给奇数DQ焊盘DQ[2n+1]，其中n为0至3，命令/地址信号CA4的值可被输出给DQS焊盘/DQS0，命令/地址信号CA[8:5]的值可被输出给奇数DQ焊盘DQ[2n+1]，其中n为4至7，并且命令/地址信号CA9的值可被输出给DQS焊盘/DQS1。
在时刻t4，时钟使能信号CKE通过时钟信号CK的一个周期的预定脉冲宽度与芯片选择信号/CS的逻辑低电平的激活一起被激活，并且通过命令/地址总线12传输的命令/地址信号CAyR和CAyF由存储器装置30输入。
命令/地址信号CAyR在时刻t4在时钟信号CK的上升沿处输入，且命令/地址信号CAyF在时钟信号CK的下降沿(在时刻t4之后在时钟CK的紧接着下一个时钟边沿)输入。通过命令/地址总线12输入的命令/地址信号CAyR和命令/地址信号CAyF可为不同的信号(例如，测试图案的不同比特设置)。
在校准模式中，时钟使能信号CKE作为时钟/地址信号CAyR和CAyF的读取命令，并因此当时钟使能信号CKE处于逻辑低电平而被激活时，由存储器装置30所接收的命令/地址信号CAyR和CAyF的值被输出给偶数DQ焊盘，并且在响应于时钟CK的时刻由存储器装置30对奇数DQ焊盘进行输入。
从时钟信号CK的时刻t4经过预定时间tADR的延迟之后，命令/地址信号CAyR和CAyF的值(如存储器装置始于时刻t4输入的)被输出给DQ焊盘。即，由存储器装置30输入的命令/地址信号CAyR被输出给偶数DQ焊盘，并且由存储器装置30输入的命令/地址信号CAyF被输出给奇数DQ焊盘。
当存储器装置30将命令/地址信号CAyR和CAyF传送给存储器控制器20时，可以不同地设置与DQ焊盘之间的映射。作为映射示例，在时钟信号CK的上升沿处输入的命令/地址信号CAyR的值可被输出给偶数DQ焊盘DQ[2n]，其中n为0至9，并且在时钟信号CK的下降沿处输入的命令/地址信号CAyF的值可被输出给奇数DQ焊盘DQ[2n+1]，其中n为0至9。
作为映射的又一示例，在时钟信号CK的上升沿处输入的命令/地址信号CAyR中的命令/地址信号CA[3:0]的值可被输出给偶数DQ焊盘DQ[2n]，其中n为0至3，命令/地址信号CA4的值可被输出给DQS焊盘DQS0，命令/地址信号CA[8:5]的值可被输出给偶数DQ焊盘DQ[2n]，其中n为4至7，并且命令/地址信号CA9的值可被输出给DQS焊盘DQS1。在时钟信号CK的下降沿输入的命令/地址信号CAyF中的命令/地址信号CA[3:0]的值可被输入给奇数DQ焊盘DA[2n+1]，其中n为0至3，命令/地址信号CA4的值可被输出至DQS焊盘/DQS0，命令/地址信号CA[8:5]的值可被输出给奇数DQ焊盘DQ[2n+1]，其中n为4至7，并且命令/地址信号CA9的值可被输出给DQS焊盘/DQS1。
在时刻t5，作为命令/地址校准模式命令的MRW#42命令通过命令/地址总线12与芯片选择信号/CS的逻辑低电平激活一起被传送。在此例中，MRW#42命令在与时刻t5相对应的时钟信号CK的上升和下降沿均被输入。即，相同的MRW#42命令在与时刻t5相对应的时钟信号的上升和下降沿处被输入。
存储器装置30具有多种方式将位于命令/地址总线12上的信号识别为命令(而不是新周期的测试图案校准信息的另一集合)。例如，存在预定数量的发送给存储器装置的测试图案信息的周期，在此之后存储器装置30期望接收命令；存储器装置30可计算测试图案信息周期的数量，并且当计数达到预定数值时(例如，之前一个或之后一个)期望接收命令。可替换地，存储器装置30可监控通过命令/地址总线12输入的所有信息(例如监控命令/地址校准信息CAr)，以检测预定代码(例如，命令代码)，并且当检测到预定代码时(和/或识别为退出命令/地址校准命令代码)时退出校准模式，或是将输入信息对待为在校准模式周期中由测试图案传送产生的校准信息。
在输入MRW#42命令的时刻t5经过预定时间tMRZ的延迟之后，终止经校准的命令/地址信号CAyR到DQ焊盘的输出。从时刻t0(此时输入作为进入命令/地址校准模式命令的MRW#41命令)至时刻t5(此时输入作为退出命令/地址校准模式命令的MRW#42命令)的这段时间加上时间tMRZ可对应于CA校准模式时段。
虽然图10仅给出了在校准模式期间发送的两组测试图案(CAxR和CAxF对和CAyR和CAyF对)，但是可以在校准期间发送多于两组测试图案。此外，图10示出了定位以将其逻辑窗口中心对应于相应的时钟CK的时钟边沿的命令/地址校准信号的逻辑窗口。但是，这仅是出于描述的目的；期望的是，控制器20将使每个命令/地址校准信号(表征校准测试图案)改变相对相位，从而许多命令/地址校准信号的时钟边沿CK的定时将适时移动(并且可以是相对于命令/地址校准信号逻辑窗口的中心移动(例如移动到窗口之外)的定时，从而存储器装置30不正确地解释命令/地址校准信号逻辑)。
图11为示意根据另一实施例所描述的在命令/地址信号和DQ焊盘之间的映射的示例的表格。
参考图11，在时钟信号CK的上升沿处输入的命令/地址信号CA[9:0]的值可被映射为输出给偶数DQ焊盘DQ[2n]，其中n为0至9。在时钟信号CK的下降沿输入的命令/地址信号CA[9:0]的值可被映射为输出给奇数DQ焊盘DQ[2n+1]，其中n为0至9。例如，在图10中，在对应于时刻t1的时钟信号CK的上升沿输入的命令/地址信号CAxR的值被输出给偶数DQ焊盘DQ[2n]，其中n为0至9，并且在时钟信号CK的下降沿处输入的命令/地址信号CAxF的值可被输出给奇数DQ焊盘DQ[2n+1]，其中n为0至9。在时刻t4的时钟信号CK的上升沿处输入的命令/地址信号CAxR的值可被输出给偶数DQ焊盘DQ[2n]，其中n为0至9，并且在时钟信号CK的下降沿处输入的命令/地址信号CAxF的值可被输出给奇数DQ焊盘DQ[2n+1]，其中n为0至9。
图12为示意根据另一实施例的描述命令/地址信号和存储器装置30的DQ焊盘之间的映射关系的另一示例的表格。参考图12，在时钟信号CK的上升沿处输入给存储器装置30的命令/地址信号CA[9:0](例如，CAxR)的值可被映射为输出给DQS焊盘DQS0和DQ焊盘DQ[8:0]。即，命令/地址信号CA9的值可被输出给DQS焊盘DQS0，并且命令/地址信号CA[8:0]的值可被输出给DQ焊盘DQ[8:0]。
在时钟信号CK的下降沿输入给存储器装置30的命令/地址信号CA[9:0](例如，CAxF)的值可被映射为输出给DQS焊盘DQS1和DQ焊盘DQ[17:9]。即，命令/地址信号CA9的值可被输出给DQS焊盘DQS1，并且命令/地址信号CA[8:0]的值可被输出给DQ焊盘DQ[17:9]。
图13为根据另一实施例描述存储器装置30的命令/地址校准方法的定时图。存储器装置30的数据DQ的比特结构为16X。在当前实施例中，命令/地址信号CA[9:0]在时钟信号CK的上升和下降沿均可输入，因此每个命令/地址测试图案CA[9:0]可由20比特组成。在这点上，由于存储器装置30的数据DQ的比特结构为x16，因此DQ焊盘的数量为16。关于由存储器控制器20产生的特定相对相位发送的命令/地址测试图案比特的数量大于DQ焊盘的数量，从而DQ焊盘不能唯一地对应于命令/地址信号。因此，DQ焊盘可以以预定的时间间隔分配给在命令/地址总线12的不同信号线上接收的命令/地址信号。
参考图13，结合图5，存储器控制器20为存储器装置30产生时钟信号CK。存储器控制器20通过命令/地址总线12发送进入命令/地址校准模式命令(或指令)至存储器装置30。进入命令/地址校准模式命令可使用此处其他地方描述的特定MRS命令。存储器控制器20通过命令/地址总线12发送退出命令/地址校准模式命令。退出命令/地址校准模式命令可使用此处其他地方描述的特定MRS命令。
在时刻t0，进入命令/地址校准模式命令与芯片选择信号/CS的逻辑低电平的激活一起通过命令/地址总线12传送。例如，第三模式寄存器(MRW#43)命令作为命令/地址校准开始信号而传送。当在命令/地址总线12上运送10比特的命令/地址信号CA[9:0]时，MRW#43命令可以是模式寄存器设置命令，其包括指示该命令是模式寄存器设置命令的命令/地址信号CA[3:0]，以及指示模式寄存器设置命令是进入校准模式命令的命令/地址信号CA[9:4]。
MRW#43命令在始于时刻t0的时钟信号CK的上升和下降沿均可输入。即，相同的MRW#43命令在时刻t0处的时钟信号CK的上升沿输入，并且在时钟信号CK的紧接着的下一个下降沿再次输入。这是因为可能会产生一个错误，使得具有高操作频率的存储器装置(例如，在DDR操作过程中)将错过或曲解MRS命令。为了减少这种错误的可能性，在对应于时刻t0的时钟信号CK的上升沿和下降沿均输入相同的MRW#43命令。
在从输入MRW#43命令的时钟信号CK的时刻t0经过预定时间tMRW的延迟之后的时刻t1，时钟使能信号CKE通过时钟信号CK的一个周期的预定脉冲宽度与芯片选择信号/CS的逻辑低电平的激活一起被激活，并且命令/地址信号CAxR和CAxF通过命令/地址总线12被传送。时间tMRW可以是模式寄存器设置写周期时间。
命令/地址信号CAxR在时刻t1在时钟信号CK的上升沿处输入，并且命令/地址信号CAxF在t1之后的时钟信号CK的紧接着下一个下降沿处的时钟信号CK的下降沿处输入。通过命令/地址总线12输入的命令/地址信号CAxR和命令/地址信号CAxF可以是不同信号。例如，当命令/地址总线12包含10比特的命令/地址信号CA[9:0]时，10比特的命令/地址信号CAxR和10比特的命令/地址信号CAxF可以区分为不同信号。因此，20比特的命令/地址信号CA[9:0]可以通过与10比特的命令/地址总线12相连的存储器装置30的命令/地址端子子(例如焊盘、引脚或凸起，未示出)输入给存储器装置30。
因为存在对存储器装置30具备大容量的要求，集成度和存储器单元的数量都在增加。随着存储器单元数量的增加，用于寻址存储器单元的地址比特的数量也在增加。地址管脚数量的增加导致芯片大小的增加。因此，期望一种用于抑制存储器芯片中最多需要的地址管脚数量的增加的方法。因为在当前实施例中，命令/地址信号在时钟信号的上升和下降沿处均被输入，因此减少了存储器装置30的命令/地址管脚的数量。
在命令/地址校准模式的过程中，时钟使能信号CKE作为命令/地址信号CAxR和CAxF的读取命令。当时钟使能信号CKE在逻辑低电平处激活时，命令/地址信号CAxR和CAxF在响应于时钟CK的定时处被输入，并且其结果被输出为数据信号DQ。因此时钟使能信号CKE被用于伪命令。
从时刻t1经历了预定时间tADR的延迟之后，如存储器装置30所输入的命令/地址信号CAxR和CAxF被输出为数据信号DQ。时间tADR可为从时钟使能信号CKE激活开始至数据输出至DQ焊盘的设置延迟时间。
在时刻t3，如存储器装置30输入的经校准的命令/地址信号CAxR通过存储器装置30的DQ焊盘输出。在时刻t4，在经校准的命令/地址信号CAxR输出给DQ焊盘预定时间tADD之后，如存储器装置30输入的经校准的命令/地址信号CAxF被通过存储器装置30的DQ焊盘输出。
经校准的命令/地址信号CAxR和CAxF与DQ焊盘之间的映射可以以多种方式设置。作为映射的示例，在时钟信号CK的上升沿输入的命令/地址信号CAxR的值可被输出给DQ焊盘DQ[9:0]，并且然后在时钟信号CK的下降沿输入的命令/地址信号CAxF的值可被输入给DQ焊盘DQ[9:0]。
作为映射的另一例，在时钟信号CK的上升沿输入的命令/地址信号CAxR中的命令/地址信号CA[4:0]的值被输出给DQ焊盘DQ[4:0]，并且然后命令/地址信号CA[9:5]的校准结果同样被输出给DQ焊盘DQ[4:0]。在时钟信号CK的下降沿处输入的命令/地址信号CAxF中的命令/地址信号CA[4:0]的值被输出给DQ焊盘DQ[9:5]，并且对命令/地址信号CA[9:5]的校准结果同样被输出给DQ焊盘DQ[9:5]。
作为映射的又一例，在时钟信号CK的上升沿所输入的命令/地址信号CAxR中的命令/地址信号CA[3:0]的值被输出给DQ焊盘DQ[3:0]，命令/地址信号CA4的值被输出给DQS焊盘DQS0，命令/地址信号CA[8:5]的值被输出给DQ焊盘DQ[4:0]，并且命令/地址信号CA9的值被输出给DQS焊盘DQS1。在时钟信号CK的下降沿处输入的命令/地址信号CAxF中的命令/地址信号CA[3:0]的值被输出给DQ焊盘DQ[7:4]，命令/地址信号CA4的值被输出给DQS焊盘/DQS0，命令/地址信号CA[8:5]的值被输出给DQ焊盘DQ[7:4]，并且命令/地址信号CA9的值被输出给DQS焊盘/DQS1。
始于时刻t4，与芯片选择信号/CS的逻辑低电平的激活一起，时钟使能信号CKE通过时钟信号CK的一个周期的预定脉冲宽度被激活，并且命令/地址信号CAyR和CAyF通过命令/地址总线12从存储器控制器20传送至存储器装置30。
命令/地址信号CAyR在时刻t4在时钟信号CK的上升沿被输入，并且命令/地址信号CAyF在时钟信号CK的紧接着的下一个下降沿被输入。通过命令/地址总线12输入的命令/地址信号CAyR和命令/地址信号CAyF可以是不同信号。
从时刻t4起的预定时间tADR的延迟之后，如存储器装置30输入的命令/地址信号CAyR和CAyF通过DQ焊盘输出给DQ总线13。在经校准的命令/地址信号CAyR(如存储器装置30所输入的)被输出给DQ焊盘之后，经校准的命令/地址信号CAyF(如被存储器装置30输入的)被输出。
在经校准的命令/地址信号CAyR和CAyF与DQ焊盘之间的映射可以以多种方式设置。作为映射的一例，在时钟信号CK的上升沿输入的命令/地址信号CAyR的值可被输出至DQ焊盘DQ[9:0]，然后在时钟信号CK的下降沿输入的命令/地址信号CAyF的值可被输出给DQ焊盘DQ[9:0]。
作为映射的另一例，在时钟信号CK的上升沿处输出的命令/地址信号CAxR中的命令/地址信号CA[4:0]的值被输出给DQ焊盘DQ[4:0]，然后命令信号CA[9:5]的校准结果也被输出给DQ焊盘DQ[4:0]。在时钟信号CK的下降沿处输入的命令/地址信号CAxF中的命令/地址信号CA[4:0]的值被输出给DQ焊盘DQ[9:5]，然后命令/地址信号CA[9:5]的校准结果也被输出给DQ焊盘DQ[9:5]。
作为映射的又一例，在时钟信号CK的上升沿输入的命令/地址信号CAxR中的命令/地址信号CA[3:0]的值被输出给DQ焊盘DQ[3:0]，命令/地址信号CA4的值被输出给DQS焊盘DQS0，命令/地址信号CA[8:5]的值被输出给DQ焊盘DQ[4:0]，并且命令/地址信号CA9的值输出给DQS焊盘DQS1。在时钟信号CK的下降沿处输入的命令/地址信号CAxF中的命令/地址信号CA[3:0]的值被输出给DQ焊盘DQ[7:4]，命令/地址信号CA4的值被输出给DQS焊盘/DQS0，命令/地址信号CA[8:5]的值被输出给DQ焊盘DQ[7:4]，并且命令/地址信号CA9的值被输出给DQS焊盘/DQS1。
在时刻t5，退出命令/地址校准模式命令通过命令/地址总线12与芯片选择信号/CS的逻辑低电平的激活一起传送。例如，第四模式寄存器(MRW#44)命令作为命令/地址校准结束信号传送。当10比特的命令/地址信号CA[9:0]在命令/地址总线12上运送时，MRW#44命令可由模式寄存器设置命令来设置，模式寄存器设置命令包括指示该命令为模式寄存器设置命令的CA[3:0]，以及指示该模式寄存器设置命令为退出命令/地址校准模式命令的命令/地址信号CA[9:4]。
MRW#44命令可在对应于时刻t5的时钟信号CK的上升和下降沿均输入。即，相同的MRW#44命令在始于时刻t5的时钟信号CK的上升和下降沿均进行输入。在输入MRW#44命令的时钟信号CK的时刻t5经历预定时间tMRZ的延迟之后，终止经由DQ焊盘输出经校准的命令/地址信号CAyR。从输入MRW#41命令的时刻t0至输入MRW#44命令的CK时刻t5的这段时间加上tMRZ为CA校准时段。
虽然图13仅示意了在校准模式期间的两组测试图案(CAxR和CAxF对和CAyR和CAyF对)，但是在校准期间也可以发送多于两组测试图案。此外，图13示意了将其逻辑窗口中心定位于对应于相应的时钟CK的时钟边沿的命令/地址校准信号的逻辑窗口。但是，这仅是处于描述的目的；可以期望的是，控制器20将使每个命令/地址校准信号(表征校准测试图案)改变相对相位，从而许多命令/地址校准信号的时钟边沿CK的定时将适时移动(并且可以是相对于命令/地址校准信号逻辑窗口的中心移动(例如移动到窗口之外)的定时，从而存储器装置30不正确地解释命令/地址校准信号逻辑)。
图14为描述根据另一实施例的模式寄存器命令设置方法的表格。
参考图14，MRW#43命令和MRW#44命令可由时钟使能信号CKE、芯片选择信号/CS、以及命令/地址信号CA[9:0]设置。当时钟时能信号CKE处于逻辑高电平、芯片选择信号/CS处于逻辑低电平、命令/地址信号CA[3:0]处于逻辑低电平、以及命令/地址信号CA[9:4]分别为逻辑电平H-L-H-L-H-H时，可以设置MRW#43命令。即，MRW#43命令可由2BH的命令/地址信号CA[9:0]值来进行表征。如以上所述的，在时钟信号CK的上升和下降沿处，MRW#43命令可以是相同的，但是替代地，也可以向存储器装置30发送不同的值(例如2BH的逆)。
当时钟时能信号CKE处于逻辑高电平、芯片选择信号/CS处于逻辑低电平、命令/地址信号CA[3:0]处于逻辑低电平、以及命令/地址信号CA[9:4]分别处于逻辑电平H-L-H-H-L-L时，可以设置MRW#44命令。即，在时钟信号CK的上升和下降沿可以相同地设置MRW#44命令。此处，命令/地址信号CA[9:4]可用作模式寄存器设置地址MA[5:0]。
图15为示意根据另一实施例描述命令/地址信号和存储器装置30的DQ焊盘之间的映射的示例的图。
参考图15，在时钟信号CK的上升沿输入的命令/地址信号CA[9:0]的值可被映射为输出给存储器30的DQ焊盘DQ[9:0]。随后，在时钟信号CK的下降沿处输入的命令/地址信号CA[9:0]的校准结果可被映射为输出给DQ焊盘DQ[9:0]。以图13中为例，在对应于时刻t1的时钟信号CK的上升沿处输入的命令/地址信号CAxR的值可被映射为输出至DQ焊盘DQ[9:0]，然后在对应于时刻t1的时钟信号CK的下降沿输入的命令/地址信号CAxF的值被映射为输出给DQ焊盘DQ[9:0]。在对应于时刻t4的时钟信号CK的上升沿输入的命令/地址信号CAyR可被映射为输出给DQ焊盘DQ[9:0]，然后在对应于时刻t4的时钟信号CK的下降沿输入的命令/地址信号CAyF的值可被映射为输出给DQ焊盘DQ[9:0]。
图16为示意根据另一实施例的描述命令/地址信号和存储器装置30的DQ焊盘之间的映射的另一示例的图。
参考图16，在时钟信号CK的上升沿输入的命令/地址信号CA[9:0]的值的一些部分接下来可以映射为以预定的时间间隔输出给DQ焊盘DQ[4:0]。在时钟信号CK的下降沿处输入的命令/地址信号CA[9:0]的值的一些部分接下来被映射为以预定的时间间隔输出给DQ焊盘DQ[9:5]。
例如，在图13中，在命令地址信号CAxR和CAxF的命令/地址信号CA[9:0]的值在时刻t1的时钟信号CK的上升沿和下降沿处分别输入之后，CAxR的值CA[4:0](如所输入的)可通过DQ焊盘DQ[4:0]分别输出，接下来稍后，CAxR的值CA[9:5](如所输入的)的输出通过DQ焊盘DQ[4:0]分别输出。然后，CAxF的命令/地址信号CA[4:0]的值(如所输入的)通过DQ焊盘DQ[9:5]输出，接下来，CAxF的命令/地址信号CA[9:5]的值(如所输入的)通过DQ焊盘DQ[9:5]输出。
图17为示意根据另一实施例的命令/地址信号和DQ焊盘之间的映射的另一示例的图。
参考图17，在时钟信号CK的上升沿输入的命令/地址信号CA[9:0]的输入值的一些部分接下来可以输出给DQS焊盘DQS0和DQS1以及DQ焊盘DQ[3:0]。例如，CAxR的命令/地址信号CA[3:0]的值通过DQ焊盘DQ[3:0]输出，同时CAxR的命令/地址信号CA4的值通过DQS焊盘DQS0输出。然后，CAxR的命令/地址信号CA[8:5]的值通过DQ焊盘DQ[3:0]输出，同时命令/地址信号CA9的值通过DQS焊盘DQS1输出。
在时钟信号CK的下降沿处输入的命令/地址信号CA[9:0]的输入值的一些部分接下来可以输出给DQS焊盘/DQS0和/DQS1以及DQ焊盘DQ[7:4]。例如，在如上所描述的输出CAxR的一些部分之后，CAxF的命令/地址信号CA[3:0]的值通过DQ焊盘DQ[7:4]输出，CAxF的命令/地址信号CA4的值通过DQS焊盘/DQS0输出，CAxF的命令/地址信号CA[8:5]的值通过DQ焊盘DQ[7:4]输出，并且CAxF的命令/地址信号CA9的值通过DQS焊盘/DQS1输出。
图18为根据另一实施例的示例性命令/地址校准方法的图。图18为描述示于图5中的存储器装置30中的命令/地址校准方法的定时图，其中存储器装置30的数据DQ的比特结构为16X。由图18所表征的方法可以与以上关于图10所描述的方法或其可选对象相同，除了可能在从存储器装置30输出至存储器控制器20的命令/地址校准信息方面存在差异。此外，图18示出了将MRW#43的特定示例用作进入命令/地址校准模式命令以及将MRW#44的特定示例用作退出命令/地址校准模式命令的选项。因为以上已经描述了图10的实施例的存储器系统10的定时和操作以及其可选对象，所以此处不再需要重复图10和图18的实施例的共享特征的重复描述。在输入命令/地址信号CAxR和CAxF与DQ焊盘之间的映射可以以不同方式设置。作为映射的一例，在时钟信号CK的上升沿处输入的命令/地址信号CAxR的值的一些部分接下来可以以预定的时间间隔输出给偶数DQ焊盘DQ[2n]，在时钟信号CK的下降沿输入的命令/地址信号CAxF的值的一些部分接下来可以以预定的时间间隔输出给奇数DQ焊盘DQ[2n+1]，其中n为0至4。其例子将结合图19进行进一步描述。
作为映射的另一例，在时钟信号CK的上升沿处输入的CAxR的命令/地址信号CA[3:0]被分别输出给偶数DQ焊盘DQ[2n]，其中n为3至0，CAxR的命令/地址信号CA4的值被输出给DQS焊盘DQS0，CAxR的命令/地址信号CA[8:5]的值被分别输出给偶数DQ焊盘DQ[2n]，其中n为8至5，并且CAxR的命令/地址信号CA9的值被输出给DQS焊盘DQS1。同时，CAxF的命令/地址信号CA[3:0]的值被分别输出给奇数DQ焊盘DQ[2n+1]，其中n为3至0，CAxF的命令/地址信号CA4的值被输出给DQS焊盘/DQS0，CAxF的命令/地址信号CA[8:5]的值被分别输出给奇数DQ焊盘DQ[2n+1]，其中n为8至5，命令/地址信号CA9的值被输出给DQS焊盘/DQS1。在此处描述的此实施例中或所有其他实施例中，映射以及与随后的校准周期相对应的命令/地址信号的其他值输出至存储器装置的输出可以以上述关于CAxR和CAxF的方式进行，虽然并非必要。此外，虽然此处所描述的所有实施例已经描述了关于存储器装置30的端子(例如，焊盘、引脚、凸起等)的映射和输出，但是这些描述是同等适用于在存储器装置30和存储器控制器20之间提供通信的相关联的总线和信号线，以及存储器控制器的端子(焊盘、引脚、凸起等)。例如，在某个实施例中将某个命令地址信息(或值)输出至存储器装置30的偶数DQ焊盘的描述期望通过相应的DQ总线13的相应偶数DQ线传送其命令地址信息(或值)，并由存储器控制器20的相应偶数DQ端子进行接收。
图19为示意根据实施例的命令/地址信号和DQ焊盘之间的映射的示例的图。
参考图19，在时钟信号CK的上升沿输入的命令/地址信号CA[9:0]的值的一些部分接下来可以输出给偶数DQ焊盘DQ[2n]，其中n为0至4。在时钟信号的下降沿处输入的命令/地址信号CA[9:0]的值的一些部分接下来可以输出给奇数DQ焊盘DQ[2n+1]，其中n为0至4。例如，在图10中，在对应于时刻t1的时钟信号CK的上升沿输入的CAxR的命令/地址信号CA[0:4]的值可以输出给偶数DQ焊盘DQ[2n]，而在时钟信号CK的下降沿处输入的CAxF的命令/地址信号CA[0:4]的值可以输出给奇数DQ焊盘DQ[2n+1]，其中n为0至4。接下来(可以紧接在该输出之后)，CAxR的命令/地址信号CA[5:9]可被输出给偶数焊盘DQ[2n]，并且CAxF的命令/地址信号CA[5:9]可以输出给奇数DQ焊盘DQ[2n+1]，其中n为0至4。随后，与其他校准周期相关联的校准信息可以以相同的方式输出，如关于图10中所描述的CAyF和CAyR。
图20为示意根据实施例描述命令/地址信号和DQ焊盘之间的映射的另一示例的图。
参考图20，在命令信号CK的上升沿处输入的命令/地址信号CA[9:0](如，CAxR)的值可以映射为输出至DQS焊盘DQS0和DQS 1以及偶数DQ焊盘DQ[2n]，其中n为0至3。例如，CAxR的命令/地址信号CA[0:3]的值被输出给偶数DQ焊盘DQ[2n](其中n为0至3)，而CAxR的命令/地址信号CA4的值被输出给DQS焊盘DQS0。然后，CAxR的命令/地址信号CA[5:8]的值被输出给偶数DQ焊盘DQ[2n](其中n为0至3)，而CAxR的命令/地址信号CA9的值被输出给DQS焊盘DQS1。
在时钟信号CK的下降沿处输入的命令/地址信号CA[9:0]的值(如CAxF)可以映射为输出给DQS焊盘/DQS0和/DQS1、以及奇数DQ焊盘DQ[2n+1]，其中n为0至3。例如，CAxF的命令/地址信号CA[0:3]的值被输出给奇数DQ焊盘DQ[2n+1]，而CAxF的命令/地址信号CA4的值被输出给DQS焊盘/DQS0。然后，CAxF的命令/地址信号CA[5:8]的值被输出给奇数DQ焊盘DQ[2n+1]，而CAxF的命令/地址信号CA9的值被输出给DQS焊盘/DQS1。CAxR的CA[4:0]和CAxF的CA[4:0]的输出可以同时发生。CAxR的CA[5:9]和CAxF的CA[5:9]的输出可发生在同时。随后，与其他校准周期相关联的校准信息可以以相同的方式输出，如关于图10所描述的CAyF和CAyR。
图21为示意可用于实现此处所描述的一个或多个CA校准实施例的存储器系统的另一示例的框图。
参考图21，存储器系统40与示于图5中的存储器系统10的不同点在于：命令/地址校准信息CAr(如存储器装置60所解释的来自存储器50的经相位调整的校准信号CAsp2)通过分开的校准总线CA_Cal 15而非通过DQ总线13提供给存储器控制器50。在校准模式中，校准总线CA_Cal 15可专用于传输所接收的命令/地址信息CAr。当不处于校准模式(在正常操作过程中)时，校准总线CA_Cal 15可用于其他功能，或可不使用。例如在DQ总线校准模式中，校准总线CA_Cal 15可用于从存储器装置60传送DQ校准信息至存储器控制器50。DQ校准可以与此处描述的关于CA校准实施例的任何CA校准相同，并且DQ校准信息与CA校准信息相同，除了该校准通过在DQ总线上传送的校准信号来执行，因此此处不需要再进行重复的描述。因此，在命令/地址信号的校准期间，通过DQ信号线和DQS信号线(它们是附加线)可以传送其它信号，从而提高了效率。为了避免重复描述，将不再提供与图5中相同的组件的详细描述。
在存储器控制器50中，时钟发生器201产生时钟信号CK，以通过时钟信号线11将时钟信号CK提供给存储器装置60。CA传送器203响应于相位/定时控制器208的控制信号CTRL，调整初始命令/地址信号CAsp1的相位或定时，以产生经相位调整的命令/地址信号CAsp2。
在存储器装置60中，CA接收器304在对应于内部时钟信号ICK的定时上接收经相位调整的命令/地址信号CAsp2，并且通过时钟使能信号CKE和芯片选择信号/CS使能，以产生命令/地址校准信息CAr。命令/地址校准信息CAr由存储器装置60通过校准总线CA_Cal 15提供给存储器控制器50。通过校准总线CA_Cal 15，命令/地址校准信息CAr被提供给存储器控制器50的比较器206。
存储器控制器50的比较器206将所发送的命令/地址信息CAs(其可以是经相位调整的命令/地址信号CAsp2的信息数据——其可以与初始命令/地址信号CAsp1的信息相同)与所接收的命令/地址校准信息CAr进行比较，以产生通过信号P或失败信号F。相位定时控制器208根据通过由比较器206产生的信号P或失败信号F来产生指示经相位调整的命令/地址信号CAsp2的相移的控制信号CTRL。CA传送器203根据控制信号CTRL产生经相位调整的命令/地址信号CAsp2。在存储器装置60和存储器控制器50之间的命令/地址通信的校准期间，可以执行多个发送经相位调整的命令/地址信号CAsp2的周期，每个周期都具有有关时钟CK不同的经调整的相对相位，并且在时钟CK与从存储器控制器50发送至存储器装置60的命令/地址信号之间的最优相对相位可以基于多个通过P和失败F的确定进行选择，如关在此处于其他实施例所描述的那样(例如图5中描述存储器控制器20和存储器装置30)。例如，通过重复CA校准周期，存储器控制器50的相位/定时控制器208通过一个、多个或所有的命令/地址信号确定时钟CK的最优相对相位，以在命令/地址信号CA窗口的中间触发存储器装置60进行输入(例如，锁存)。因此，存储器装置60针对与时钟信号CK的上升和下降沿(其既可以是时钟信号CK的上升和下降沿，也可以是时钟信号CKB的上升和下降沿)相对应的有效窗口的中部接收命令/地址信号CA。
像此处所描述的其他实施例一样，校准可以针对单一的命令/地址信号线CA进行(该校准可以用于确定命令/地址总线12的所有信号线的单一最优相对相位)、针对命令/地址总线12的一些但并非全部的命令/地址信号线进行、或针对命令/地址总线12的所有命令/地址信号线进行(或是单独的，或是成组的)。结果可以用来将时钟CK和命令/地址总线12的信号线之间的相对相位确定和控制为单一组(例如，命令地址总线的所有信号线发送具有与时钟CK相同的最优相对相位的信号)、或多个组(即，命令/地址总线12的每组信号线具有由存储器控制器50确定的相应的最优相对相位，并且可共享电路以在正常操作期间获得这样确定的最优相对相位——如CA相位/定时控制器208)，或单独的(例如，命令/地址总线12的每条信号线具有由存储器控制器50所确定的相应的最优相对相位，并且具有专用的(非共享的)电路以在正常操作期间获得这样确定的最优相对相位，例如专用的CA相位/定时控制器208。
图22为示意可以用于实现此处描述的一个或多个命令/地址校准实施例的存储器系统的另一示例的框图。
参考图22，存储器系统70可包括存储器控制器80和存储器装置90。存储器控制器80可包括时钟发生器801、命令/地址(CA)发生器802、CA发生参考单元803、寄存器单元804、比较器806、相位/定时控制器808、以及数据输入/输出单元810和812。存储器控制器80将由时钟生成器801产生的时钟信号CK通过时钟信号线11提供给存储器装置90。
存储器系统70另外包括CA参考信号线CA_Ref 16。在存储器控制器80和存储器装置70之间的命令/地址CA通信的CA校准模式中，CA参考信号线CA_Ref 16传送信号CA_Refs，并接收CA参考校准信息CA_Refr。CA参考校准信息CA_Refr被提供给CA_Ref比较器806，以确定CA校准周期的结果(例如，通过P或失败F)，该结果被提供给相位/定时控制器808以通过向CA发生器802提供控制信号CTRL来调整命令/地址信号CA关于时钟CK的相对相位或定时。因为提供了CA参考信号线CA_Ref 16，所以命令/地址CA通信的校准可以与命令/地址总线12上的命令/地址信号CA的传输并行执行。
CA发生器802产生具有响应于控制信号CTRL而确定的(很可能被调整的)相位或定时的CA信号，并将该CA信号通过命令/地址总线12传送给存储器装置90。CA发生参考单元803可与CA发生器802相同地配置(例如，相同的电路构造，其可使用来自单元库(cell library)中的相同单位单元(unit cell))，并产生发送命令/地址参考信号CA_Refs。发送命令/地址参考信号CA_Refs可与由CA发生器802产生的命令/地址信号CA相同或与其无关。发送命令/地址参考信号CA_Refs可与由控制信号CTRL确定的相位一起产生，该控制信号CTRL可由CA相位定时控制器808提供(或由CA相位定时控制器808提供的信息中获得)。由控制信号CTRL所控制的发送命令/地址参考信号CA_Refs的相位可与CA发生器802输出的CA信号的相位相同。
发送命令/地址参考信号CA_Refs被提供给寄存器单元804以存储由发送命令/地址参考信号CA_Refs所表征的信息。发送命令/地址参考信号CA_Refs被提供给CA参考信号线CA_ref 16，其将所发送的命令/地址参考信号CA_Refs传送给存储器装置90。
寄存器单元804存储由命令/地址参考信号CA_Refs所表征的信息。比较器806将存储于寄存器单元804中的发送命令/地址参考信息CA_Refs的信息与通过存储器控制器80的数据输入单元810接收的来自存储器装置90的命令/地址参考校准信息CA_Refr相比较。比较器806将存储于CA_Ref寄存器804中的发送命令/地址参考信号CA_Refs的信息与所接收的命令/地址参考校准信息CA_Refr进行比较以产生通过信号P或失败信号F。以关于其他实施例在此描述的方式相同，为命令/地址通信校准的每个周期产生通过信号P和失败信号F(每个周期对应于特定相位处的CA_Refs传输)，并且在命令/地址通信校准模式期间产生的通过P和失败F信号的组可用于确定在CA总线12上传输的命令/地址信号与时钟CK之间的最优相对相位。
例如，相位/定时控制器808在校准模式期间根据由比较器806产生的通过或失败信号P或F的组产生指示命令/地址信号CA的相移的控制信号CTRL。控制信号CTRL用于确定(例如，调整或维持)命令/地址信号CA和时钟CK的相对相位或定时，并产生在命令/地址总线12上传输的经相位调整的命令/地址信号CA。
数据输入单元810(其可以是输入缓冲器和/或放大器)通过CA参考信号线CA_ref 16从存储器装置90接收所接收到的命令/地址参考校准信息CA_Refr，并且将所接收到的命令/地址参考校准信息CA_Refr传送给比较器806。数据输出单元812(其可以是输出缓冲器和/或放大器)接收由CA发生参考单元803产生的所发送的命令/地址参考信号CA_Refs，并将所发送的命令/地址参考信号CA_Refs传送给CA参考信号线CA_ref 16。
存储器装置90包括时钟缓冲器902、CA接收器904、CA参考接收器906、以及输入/输出单元908和910(其分别可以是输入缓冲器和/或放大器和输出缓冲器和/或放大器)。时钟缓冲器902接收通过时钟信号线11传送的时钟信号CK，以产生内部时钟信号ICK。内部时钟信号ICK可具有与外部时钟信号CK相同的定时(例如，相位和占空比)，或者它们可以是不同的(例如，在相位和/或占空比方面)。CA接收器904接收芯片选择信号/CS以及时钟使能信号CKE，以及通过命令/地址总线12传送的命令/地址信号CA。时钟使能信号CKE可用作伪命令，其作为通过命令/地址总线12传输的命令/地址信号CA的读取命令，如此处另外描述的那样。当时钟使能信号CKE处于激活状态时，CA接收器304可接收命令/地址信号CA。
输入单元908接收来自存储器控制器80通过CA参考总线CA_ref 16传输的发送命令/地址参考信号CA_Refs，并且将其传送给CA接收参考接收器906。CA接收参考接收器906可与CA接收器904相同地配置。CA接收参考接收器906接收芯片选择信号/CS、时钟使能信号CKE、以及通过CA参考总线CA_ref 16传送的发送命令/地址参考信号CA_Refs，并且在时钟ICK的上升沿和/或下降沿处(其可以与外部时钟CK的边沿时间同时或者依赖于外部时钟CK的边沿时间)锁存发送命令/地址参考信号CA_Refs。由CA_Ref接收器906锁存的发送命令/地址参考信息CA_Refs的信息是所接收的命令/地址参考校准信息CA_Refr，其可与由发送命令/地址参考信息CA_Refs所表征的信息相同或不同(例如，基于在命令/地址校准的这个周期中，来自于时钟CK和发送命令/地址参考信号CA_Refs的相对相位的锁存结果的定时)。
所接收的命令/地址参考校准信息CA_Refr可以与在CA总线12上接收的信号所得到的信息相同，该信号由CA接收器904输出给存储器装置70内部的源中(在当CA接收器904响应于内部时钟信号ICE而通过命令/地址总线12接收到芯片选择信号/CS、时钟使能信号CKE、以及命令/地址信号CA时将该信息输入给CA接收器904之后)。所接收到的命令/地址参考校准信息CA_Refr通过参考信号线CA_ref 16和输出单元910传送给存储器控制器80。
存储器系统70可执行CA校准的多个周期，示例性的单一周期在以下描述。存储器控制器80的CA发生器802响应于相位/定时控制器808的控制信号CTRL调整命令/地址信号CA的相位或定时。CA发生参考单元803产生发送命令/地址参考信号CA_Refs(其可与命令/地址信号CA相同)，并将发送命令/地址参考信号CA_Refs通过CA参考信号线CA_ref 16传送给存储器装置90。存储器装置90的CA参考接收器906在根据内部时钟信号ICK的时刻并由时钟使能信号CKE使能来输入发送命令/地址参考信号CA_Refs，并产生所接收的命令/地址参考校准信息CA_Refr。存储器装置90的所接收的命令/地址参考校准信息CA_Refr通过CA参考信号线CA_ref 16传送给存储器控制器80。
所接收的命令/地址参考校准信息CA_Refr提供给比较器806。比较器806将发送命令/地址参考信号CA_Refs的信息与所接收的命令/地址参考校准信息CA_Refr进行比较，以为命令/地址校准的这个周期产生通过信号P或失败信号F。通过重复前述的CA校准周期，存储器控制器80的相位/定时控制器808确定由CA发生器802在CA总线12上发送的CA信号和时钟CK之间的最优相对相位。这个最优相对相位可以如此处其他地方描述的那样进行选择，并且可在与命令/地址信号CA逻辑窗口的中间部分相对应的时刻提示输入(例如，锁存)在正常操作期间由CA接收器904通过CA总线12发送的命令/地址信号(例如，从而命令/地址信号逻辑窗口的中间对应于时钟信号CK和/或内部时钟信号ICK的边沿)。
虽然在当前实施例中已经描述了CA总线12的单一命令/地址信号CA的校准，但是所描述的校准可用于调整命令/地址总线12的所有信号线上传输的信号的相位。这可以通过仅使用单一CA_ref单一线16来实现(将其校准结果应用于命令/地址总线12的所有信号线)。可替换地，CA_ref信号线16可以是多条CA_ref信号线中的一条，每一条都用来调整CA总线12的相应一条或一组信号线。此外，多条CA_ref信号线16中的每一条可以是与用于校准的CA总线12的信号线相邻的信号线(例如，紧挨着或位于2或3条信号线之内，例如)。这可包括在CA总线12的信号线之间插入的多条CA_ref信号线。同样，在可替换的实施例中，CA_ref线16可在CA校准之外的模式中(例如，正常操作)用作其它用途(例如，传送功率或其他信息信号)。
此处描述的存储器控制器和存储器装置可具有多种形式。例如，存储器控制器可以包括半导体芯片或可以是封装(例如，密封在诸如树脂的保护外壳之内的一个或多个芯片)。存储器装置可包括半导体芯片或可以是封装(例如，密封在诸如树脂的保护外壳之内的一个或多个半导体存储器芯片)。存储器装置可以为NAND闪存(包括3D NAND闪存)、DRAM、PRAM、RRAM和/或MRAM。存储器控制器和存储器装置可以封装在相同的半导体封装中(例如，存储器控制器芯片和一个或多个存储器芯片堆叠在一起并密封在封装中)。控制器/装置封装可以是堆叠封装(Package on Package，PoP)。
控制器可包括主存储器芯片的一部分，其作为一个或多个从存储器芯片的主导装置(master)，所述校准针对主存储器芯片和一个或多个从存储器芯片之间的命令/地址通信来执行。主存储器芯片和一个或多个从存储器芯片可以堆叠，并通过诸如相互连接的每个芯片的硅通孔(throuth silicon vias)的衬底通孔(throuth substrate vias，TSV)进行通信(其中此处描述的时钟线11、命令/地址总线12、DQ总线13、芯片选择信号线/CS、时钟使能CKE、以及数据选通线DQS全部或部分通过一个或多个硅通孔形成)。存储器控制器和存储器装置可为存储器卡的元件(嵌入式的或可移除的)。
存储器控制器和存储器装置可安装于相同的印刷电路板上或单个计算系统中相连接的多个电路板上，该单个计算系统可包括包含存储器模块元件的印刷电路板、计算装置(例如，个人计算机)的母板、或其他印刷电路板(例如在移动电话、个人数字助手(PDA)或平板电脑内的)。
对于某些应用，控制器和存储器装置可以与相同的单片半导体基板(例如，相同的半导体芯片的部分)形成一体。例如，存储器可以是微处理器、通信芯片、或数字信号处理器中的嵌入式存储器。
另外，虽然以上的实施例描述为关于存储器系统，但是本发明还可以用于校准存储器系统之外的其他命令/地址通信，例如用于服务器、计算机等的母板互连的节点之间，以辅助连接至母板的设备之间的通信。
另外，虽然实施例描述了从存储器装置传送到存储器控制器的命令/地址校准信息的示例是对从存储器控制器发送到存储器装置的命令/地址校准信号(例如，如存储器装置所输入的)的解释，然而，可以发送其它类型的信息。例如，如果测试图案是预定的(或是在产生时被编程，或仅在命令/地址校准之前被编程)，存储器装置自身可确定其输入的信息在输入时是否发生错误，以向存储器控制器提供响应于其的通过P和失败F。可替换地，存储器装置可包括逻辑以期望在包含校准周期内所发送的测试图案的一系列比特之间、和/或并行地接收为部分测试图案的比特的比特之间的某种关系(并因此产生通过和失败信号以发送给存储器控制器)。
同样，命令/地址通信的校准已经被描述为校准输入到存储器装置中的命令/地址信号的定时，然而，可执行命令/地址通信的其它类型的校准。例如，针对每个命令/地址通信校准周期，控制器可改变控制器和/或存储器装置的信号功率、端子阻抗(例如，可调整的片内终结器(on die termination))(上拉(pull-up)或串联)、和/或命令/地址校准信号的占空比。
应当注意，该说明书描述了利用在命令/地址总线上发送的校准测试图案信号进行命令/地址通信的校准。期望的是，某些实现方式将允许命令/地址总线中的某些而非全部信号线在正常操作过程中共享命令和地址信息。例如，设计可能需要22个地址比特和10个命令比特，其可能导致命令/地址总线的一个或多个信号线不被用于传送命令比特(例如，如果由11条信号线组成的命令/地址总线12用来传送二十二(22)个地址比特(顺次传送两组十一(11)比特)，则通信可能仅需要十一(11)条信号线上的十(10)比特来传送命令，剩下的一条信号线不用于命令通信)。作为另一示例，命令/地址总线的所有信号线都可用于命令通信，但是一些信号线可能没有用于地址通信(例如，十一比特用于命令信息而且二十(20)比特的地址信息可以留下十一条信号线中不用于地址通信的命令/地址总线的信号线之一)。
虽然已经参考本发明构思的示例性实施例具体示出并描述了本发明构思，但是它们是出于举例的目的而提供的，并且本领域技术人员将理解可以从本发明构思产生各种修改和等价的其他实施例。因此，本发明构思的范围应当由所附权利要求进行限定。

Claims (49)

1.一种与存储器装置通信的方法，包括：
在命令/地址总线上发送校准命令；
在命令/地址总线上发送n个第一测试信号的序列，其中n为大于或等于2的整数；
与n个第一测试信号的每一个一起，在第一时钟线上发送时钟信号，n个第一测试信号的每一个分别在关于时钟信号的第一至第n相位进行发送，第一至第n相位中的每一个互相不同；
在数据总线上接收n个第二测试信号的序列，其分别从在命令/地址总线上发送的n个第一测试信号的序列中获得；
比较n个第一测试信号和n个第二测试信号；以及
响应于n个第一测试信号与所接收的n个第二测试信号的比较，关于时钟信号确定将要在命令/地址总线上发送的信号的优选相位。
2.如权利要求1所述的方法，其中n个第一测试信号的每一个包括在命令/地址总线上并行发送的第一多个比特，以及跟着的在命令/地址总线上并行发送的第二多个比特。
3.如权利要求2所述的方法，其中第一多个比特和第二多个比特中的每一个包括分组。
4.如权利要求2所述的方法，其中针对n个第一测试信号的每一个，第一多个比特在时钟信号的上升沿和时钟信号的下降沿之一处发送，并且第二多个比特在时钟信号的上升沿和时钟信号的下降沿的另一个处发送。
5.如权利要求1所述的方法，其中n个第二测试信号的序列的至少一部分在数据选通线上接收。
6.如权利要求1所述的方法，其中n个第二测试信号的序列的至少一部分在至少在校准模式期间专用于校准的线上接收。
7.如权利要求1所述的方法，其中比较n个第一测试信号和n个第二测试信号的步骤包括确定第二测试信号的每一个是否与对应的第一测试信号相同。
8.如权利要求1所述的方法，其中优选相位被确定为与第一至第n相位之一对应。
9.如权利要求8所述的方法，其中确定优选相位包括确定第一至第n相位的相位序列，该相位序列的每个相位对应于被确定为有效的第二测试信号。
10.一种接口训练方法，包括：
在命令/地址总线上发送第一校准信号至半导体装置；
与发送第一校准信号一起，发送时钟信号至半导体装置，该时钟信号向半导体装置提供定时以锁存第一校准信号的逻辑电平；
在数据总线上从半导体装置接收第二校准信号，该第二校准信号从经锁存的第一校准信号的逻辑电平获得；
与发送时钟信号一起，在命令/地址总线上发送命令和地址信号至半导体装置，命令和地址信号与时钟信号之间的相位响应于第二校准信号。
11.如权利要求10的方法，进一步包括当发送第一校准信号时，在与命令/地址总线分离的第一线上发送读取请求信号至半导体装置。
12.如权利要求11所述的方法，其中第一线为时钟使能线。
13.如权利要求10所述的方法，其中第一校准信号包括以至少两倍于时钟信号时段的速率传送的数据分组序列。
14.如权利要求10所述的方法，其中
发送第一校准信号至半导体装置包括在命令/地址总线的多条线的每一条上都发送训练图案。
15.如权利要求14所述的方法，其中训练图案对于命令/地址总线的多条线的每一条都是相同的。
16.如权利要求14所述的方法，其中在命令/地址总线上发送命令和地址信号包括针对命令/地址总线的多条线中的每一条单独调整命令和地址信号与时钟信号之间的相位。
17.如权利要求14所述的方法，其中在命令/地址总线上发送命令和地址信号包括与关于时钟信号的第一相位一起在命令/地址总线的第一线上发送第一信号，以及与关于时钟信号的第二相位一起在命令/地址总线的第二线上发送第二信号。
18.如权利要求10所述的方法，其中发送命令/地址信号包括在命令/地址总线的多数线中的每一条上发送地址信息和命令信息两者。
19.如权利要求10所述的方法，
其中半导体装置为第一半导体装置，以及
其中该方法进一步包括：
在命令/地址总线上发送第三校准信号至第二半导体装置；
与发送第三校准信号一起，发送时钟信号至第二半导体装置，该时钟信号向第二半导体装置提供定时以锁存第三校准信号的逻辑电平；
在数据总线上从第二半导体装置接收第四校准信号，该第四校准信号从经锁存的第三校准信号的逻辑电平获得；
与发送时钟信号一起，在命令/地址总线上发送命令和地址信号至第二半导体装置，命令和地址信号与时钟信号之间的相位响应于第四校准信号。
20.一种在存储器装置的命令/地址总线上校准通信的方法，包括：
在时钟信号线上接收时钟信号；
在命令/地址总线上接收校准命令；
在命令/地址总线上，在时钟信号的上升沿和时钟信号的下降沿之一处接收第一测试数据分组，以产生第一信息；
在命令/地址总线上，在时钟信号的上升沿和时钟信号的下降沿的另一个处接收第二测试数据分组，以产生第二信息；以及
在数据总线上传送第一信息和第二信息。
21.如权利要求20所述的方法，进一步包括在命令/地址总线上，在时钟信号的上升和下降沿处接收命令和地址信号。
22.一种半导体装置，包括：
时钟发生器，被配置为产生时钟信号；
时钟输出端子，连接至时钟发生器并且被配置为输出时钟信号；
命令发生器电路，被配置为产生命令；
地址发生器电路，被配置为产生地址；
多个命令/地址端子；
命令/地址缓冲器，具有连接至命令/地址端子的输出，该命令/地址缓冲器连接至命令发生器电路和地址发生器电路，以通过命令/地址端子从半导体装置向外部传送命令和地址信号；
相位控制器，被配置为控制命令/地址缓冲器在命令/地址总线上传送n个训练图案的序列，n为大于2的整数，该相位控制器被配置为调整n个训练图案中的至少一些训练图案的关于时钟信号的相位；
数据端子；以及
数据缓冲器，连接至数据端子；
其中相位控制器被配置为响应于通过数据端子由数据缓冲器所接收的第一信息，调整命令和地址信号的关于时钟信号的相位。
23.如权利要求22所述的装置，其中相位控制器被配置为控制命令/地址缓冲器以通过命令/地址端子传送进入校准模式命令。
24.如权利要求23所述的装置，其中相位控制器被配置为控制命令/地址缓冲器以将n个训练图案中的每一个作为修改的并行数据序列以至少两倍于时钟信号时段的速度进行传送。
25.如权利要求24所述的装置，其中n个训练图案中的每一个为相同的图案。
26.如权利要求24所述的装置，其中n个训练图案中的至少一些训练图案互不相同。
27.如权利要求22所述的装置，其中通过数据端子由数据缓冲器所接收的第一信息响应于n个训练图案。
28.如权利要求27所述的装置，其中通过数据端子由数据缓冲器所接收的第一信息从经锁存的n个训练图案的逻辑电平获得。
29.如权利要求22所述的装置，进一步包括：
读使能电路；以及
第一端子，连接至读使能电路以在传送n个训练图案序列的过程中传送由读使能电路产生的读使能信号。
30.如权利要求29所述的装置，进一步包括：
时钟使能电路，连接至第一端子以在未传送n个训练图案序列的过程中产生时钟使能信号。
31.如权利要求22所述的装置，其中相位控制器被配置为针对命令/地址总线的多条线的每一条单独调整命令和地址信号关于时钟信号的相位。
32.一种系统，包括：
如权利要求22所述的装置，
印刷电路板，其上安装有如权利要求22所述的装置，该印刷电路板包括命令/地址总线，其连接至如权利要求22所述的装置的命令/地址端子；以及
第二装置，其安装于印刷电路板上，连接至命令/地址总线。
33.如权利要求32所述的系统，其中第二装置为半导体存储器装置。
34.一种通信方法，包括：
在命令/地址总线上接收训练信号；
与接收训练信号一起，接收锁存信号；
响应于锁存信号的至少一个边沿锁存训练信号，以产生训练信号信息；
传送训练信号信息；
在命令/地址总线上接收命令信号和地址信号；
与接收命令信号和地址信号一起接收锁存信号，锁存信号关于命令信号和地址信号的相位响应于所传送的训练信号信息；以及
响应于锁存信号的至少一个边沿，锁存命令信号和地址信号。
35.如权利要求34所述的方法，其中锁存训练信号以及锁存命令信号和地址信号包括响应于锁存信号的上升和下降沿进行锁存。
36.如权利要求35所述的方法，进一步包括：
在命令/地址总线上接收进入校准模式命令；以及
响应于进入校准模式命令进入校准模式。
37.如权利要求36所述的方法，
其中进入校准模式命令为模式寄存器设置(MRS)命令，以及
其中进入校准模式的步骤包括对模式寄存器设置进行编程。
38.如权利要求36所述的方法，进一步包括：
在命令/地址总线上接收退出校准模式命令；以及
响应于退出校准模式命令退出校准模式。
39.如权利要求36所述的方法，进一步包括：
监控训练信号信息；
检测训练信号信息包含退出校准模式命令；以及
响应于检测到训练信号信息包含退出校准模式命令，退出校准模式。
40.如权利要求34所述的方法，进一步包括：
当接收训练信号时在第一输入接收信号；以及
响应于在第一输入接收到的信号，使能训练图案的锁存。
41.如权利要求40所述的方法，其中第一输入为时钟使能输入。
42.如权利要求34所述的方法，其中传送训练信号信息包括在命令/地址总线上传送训练信号信息。
43.如权利要求34所述的方法，其中传送训练信号信息包括在至少在校准模式期间专用于训练的管脚上传送训练信号信息。
44.一种半导体装置，包括：
命令/地址端子；
第一端子；
命令/地址缓冲器，连接至命令/地址端子以接收第一信息，第一信息包括命令信息、地址信息和校准信息，该命令/地址缓冲器响应于通过第一端子所接收的时钟来锁存通过命令/地址端子所接收的信息；
命令电路，连接至命令/地址缓冲器，以接收命令信息并响应于该命令信息提供内部命令；
解码器，连接至命令/地址缓冲器，以对地址信息进行接收和解码；以及
校准控制电路，连接至命令/地址缓冲器，该校准控制电路被配置为接收校准信息并将该校准信息传送至外部源。
45.如权利要求44所述的装置，进一步包括：
数据端子；以及
数据缓冲器，连接至数据端子；
其中校准控制电路连接至数据缓冲器，以通过数据端子将校准信息传送至外部源。
46.如权利要求44所述的装置，进一步包括：
模式寄存器设置，
其中命令电路被配置为接收进入校准模式命令，并且响应于该校准模式命令而利用第一代码对模式寄存器设置进行编程，从而使装置进入校准模式，
其中校准控制电路响应于该第一代码而将校准信息传送至外部源。
47.如权利要求46所述的装置，其中校准控制电路被配置为在校准模式期间接收的校准信息中检测退出校准模式命令，并且被配置为使得模式寄存器设置被修改为使装置退出校准模式。
48.如权利要求44所述的装置，
其中装置是包括动态随机存取存储器阵列的动态随机存取存储器半导体装置，
其中解码器被配置为响应于地址信息而访问动态随机存取存储器阵列中的位置。
49.如权利要求44所述的装置，
其中该装置是包括NAND闪存阵列的NAND闪存半导体装置，
其中解码器被配置为响应于地址信息而访问NAND闪存阵列中的位置。
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