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JP2003050738A - キャリブレーション方法及びメモリシステム - Google Patents

キャリブレーション方法及びメモリシステム

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JP2003050738A
JP2003050738A JP2001236759A JP2001236759A JP2003050738A JP 2003050738 A JP2003050738 A JP 2003050738A JP 2001236759 A JP2001236759 A JP 2001236759A JP 2001236759 A JP2001236759 A JP 2001236759A JP 2003050738 A JP2003050738 A JP 2003050738A
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clock
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receiving
memory
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JP2001236759A
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Yoshinori Matsui
義徳 松井
Original Assignee
Elpida Memory Inc
エルピーダメモリ株式会社
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Abstract

(57)【要約】 【課題】 クロック信号線数の削減を達成すると共に信
号受信側でのタイミングマージンの減少を防ぐことので
きるメモリシステムを提供すること。 【解決手段】 メモリコントローラ20は、DRAM3
から擬似的なクロック信号として連続反転信号を受
けて、連続反転信号及び基準クロック信号に基づいてD
Q信号の受信用内部クロック信号を生成する。次いで、
メモリコントローラ20は、DRAM30に対してO
UT1コマンドを発行してから、DRAM30からD
Qデータ信号としてハイレベルデータ信号を受けるまで
の間、受信用内部クロックのクロック数をカウントし、
遅延クロック数として保持する。これにより、メモリコ
ントローラ20は、リードデータ(DQ信号)を受信す
るにあたり、リードコマンドを発行してから、遅延クロ
ック数経過した時点で、受信用内部クロック信号により
リードデータを受信することができる。

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、メモリシステムに
関し、特に、高い周波数においても、信号受信側での受
信マージンの減少を改善することのできるメモリシステ
ムに関する。 【0002】 【従来の技術】周知のように、DRAMシステムにおい
て、メモリコントローラと各DRAM間との間のバス上
で行われる信号のやりとりには、バス長や基板上におけ
る配線容量・寄生容量等の影響による遅延が生じる。 【0003】近年、DRAMのデータレートの高速化に
伴い、この信号伝搬遅延の動作周期に占める比率が増加
してきており、これに対応すべく、伝搬遅延による信号
受信マージンの減少を改善する手段が提案されている。 【0004】たとえば400MHzのクロックで動作す
るシステムのサイクルタイムは2.5nsであるのに対
して、メモリコントローラ−DRAM間におけるDQ信
号の伝搬遅延は1.6nsに達する。最近のDRAMシ
ステムでは、クロック信号の両エッジに整合させてデー
タを送受信するものもあるが、この場合、1ビットのサ
イクルタイムは実質上1.25nsであることから、一
方向のクロック信号にDRAMとメモリコントローラ間
の双方向のデータを共に整合させることは不可能であ
る。 【0005】そこで、図22に示されるように、ライト
クロックとリードクロックとを分け、メモリコントロー
ラからDRAMにデータを書込む場合はライトクロック
にデータタイミングを整合させる一方、DRAMがリー
ドデータをメモリコントローラに出力する場合はリード
クロックにデータタイミングを整合させるメモリシステ
ム(以下「関連技術1」)が提案されている。 【0006】 【発明が解決しようとする課題】上述したように、関連
技術1のメモリシステムにおいては、リード用、ライト
用の2相のクロック信号を必要とする。 【0007】この関連技術1におけるDQの構成は単体
DRAMのビット構成に等しく、4/8/16等のビッ
ト幅となるが、将来的にはデータの転送速度の更なる向
上を図ることが要求されるものと予想され、その場合、
更に幅の広いビット構成が必要とされることとなる。 【0008】図23は、関連技術1においてDQのビッ
ト幅を拡張した場合のメモリシステム(以下「関連技術
2」)を示す。この関連技術2は、複数のメモリデバイ
スを搭載したメモリモジュールが複数枚備えられたメモ
リシステムに関するものである。しかしながら、この関
連技術2においては、DRAMの並列数に応じてライト
クロック及びリードクロックが必要になることから、シ
ステム全体のクロック配線数が増大し、システムコスト
が高くなっていくという欠点がある。 【0009】また、DQ信号とクロック信号のシステム
上の配線レイアウト、信号のトライバビリティ、電気的
終端方法の差等に起因する信号伝搬時間の差により受信
側でのタイミングマージンが減少するという問題もあ
る。 【0010】本発明は、上述した問題を解決すべく改良
されたメモリシステムを提案することを目的とする。 【0011】 【課題を解決するための手段】本発明によれば、上述し
た課題を解決するために、送信側装置と受信側装置とが
一つの基準クロック信号に従って動作するようなシステ
ムにおいて所定の信号経路上における信号の送受信を行
う場合に、受信側装置において所定の信号経路上におけ
る信号の伝搬遅延を考慮した信号受信用の内部クロック
信号を生成し、その信号受信用の内部クロック信号に基
づいて所定の信号経路を介した信号の受信を行うことと
した。詳しくは、まず、送信側装置から所定の信号伝達
経路上に基準クロック信号と同一周期の連続反転信号
(疑似クロック信号)を受信側装置に向けて伝達する。
受信側装置はその連続反転信号から内部クロック信号を
生成する。連続反転信号は、その伝搬によって、信号伝
達経路上における伝搬遅延を暗に受信側装置に伝えるこ
ととなるから、それによって生成される内部クロック信
号は信号伝達経路上における伝搬遅延を考慮したものと
なる。よって、受信側装置における信号受信に関しタイ
ミングマージンが減少するといった問題は生じない。な
お、このような概念は、メモリシステムについて言え
ば、送信側装置がメモリコントローラであり受信側装置
がメモリデバイスである場合と、送信側装置がメモリデ
バイスであり受信側装置がメモリコントローラである場
合との双方に適用可能である。 【0012】より具体的には、本発明は、上述した課題
を解決するための手段として、以下に列挙するキャリブ
レーション方法及びメモリシステムを提供する。 【0013】すなわち、本発明によれば、第1のキャリ
ブレーション方法として、半導体メモリデバイスとメモ
リコントローラとの間の信号伝達を基準クロック信号に
整合して行うメモリシステムにおいて、前記メモリコン
トローラが前記半導体メモリデバイスからのDQ信号を
適切に受信するためのキャリブレーション方法であっ
て、前記半導体メモリデバイスが、基準クロック信号に
応じて、予め決められた基準クロック信号の位相に合せ
て連続反転信号を初期化用DQ信号としてDQバスに伝
達する第1のステップと、メモリコントローラが、受信
した該初期化用DQ信号に対して予め決められた位相差
を有するようにして受信用内部クロック信号を生成する
第2のステップとを有し、前記メモリコントローラが前
記受信用内部クロック信号に基づいて前記半導体メモリ
デバイスからのDQ信号を受信することを特徴とするキ
ャリブレーション方法が得られる。 【0014】また、本発明によれば、第2のキャリブレ
ーション方法として、前記第1のキャリブレーション方
法において、前記第2のステップは、DLL回路を用い
て実現され、前記受信用内部クロック信号と該メモリコ
ントローラにおける前記基準クロック信号との位相差を
該DLL回路に保持することにより、前記DLL回路に
よる前記受信用内部クロック信号の生成を維持する、こ
とを特徴とするキャリブレーション方法が得られる。 【0015】さらに、本発明によれば、第3のキャリブ
レーション方法として、前記第1又は第2のキャリブレ
ーション方法において、前記第1のステップは、前記D
Qバスを構成するDQ線のうちの特定の1本のDQ線を
使用して該特定の1本のDQ線に対して互いに連続反転
信号を伝達するものであり、前記第2のステップは当該
連続反転信号に基づいて前記受信用内部クロック信号を
生成するものである、ことを特徴とするキャリブレーシ
ョン方法が得られる。 【0016】また、本発明によれば、第4のキャリブレ
ーション方法として、前記第3のキャリブレーション方
法において、前記第1のステップは、前記特定の1本の
DQ線に対して前記連続反転信号を伝達すると共に、当
該特定の1本のDQ線以外の前記DQバスを構成するD
Q線を隣接するDQ線同士に伝達する信号が互いに反転
した信号となるようにして駆動する、ことを特徴とする
キャリブレーション方法が得られる。 【0017】更に、本発明によれば、第5のキャリブレ
ーション方法として、前記第1又は第2のキャリブレー
ション方法において、前記第1のステップは、前記DQ
バスを構成するDQ線のうちの特定の2本のDQ線を使
用して該特定の2本のDQ線に対して互いに相補の連続
反転信号を伝達するものであり、前記第2のステップは
当該相補の連続反転信号に基づいて前記受信用内部クロ
ック信号を生成するものである、ことを特徴とするキャ
リブレーション方法が得られる。 【0018】また、本発明によれば、第6のキャリブレ
ーション方法として、前記第5のキャリブレーション方
法において、前記第2のステップは、前記DQバスを構
成するDQ線のうちの特定の2本のDQ線に対して前記
相補の連続反転信号を伝達すると共に、当該特定の2本
のDQ線以外のDQ線を隣接するDQ線同士に伝達する
信号が互いに反転した信号となるようにして駆動する、
ことを特徴とするキャリブレーション方法が得られる。 【0019】また、本発明によれば、第7のキャリブレ
ーション方法として、前記第1のキャリブレーション方
法において、前記メモリコントローラが、前記半導体メ
モリデバイスに対して参照用DQデータ出力命令を発行
する第3のステップと、前記半導体メモリデバイスが、
当該参照用DQデータ出力命令に対応した参照用DQデ
ータ信号をDQバスに伝達する第4のステップと、前記
メモリコントローラが、前記参照用DQデータ信号を前
記受信用内部クロック信号により受信するまでのクロッ
ク数をカウントし、遅延クロック数として保持する第5
のステップとを更に備えることを特徴とするキャリブレ
ーション方法が得られる。 【0020】また、本発明によれば、第8のキャリブレ
ーション方法として、前記第7のキャリブレーション方
法において、前記メモリコントローラは、前記遅延クロ
ック数を考慮して、前記半導体メモリデバイスからDQ
バスに伝達されるDQ信号を前記受信用内部クロック信
号により受信する、ことを特徴とするキャリブレーショ
ン方法が得られる。 【0021】また、本発明によれば、第9のキャリブレ
ーション方法として、半導体メモリデバイスとメモリコ
ントローラとの間の信号伝達を基準クロック信号に整合
して行うメモリシステムにおいて、前記半導体メモリデ
バイスが前記メモリコントローラからのDQ信号を適切
に受信するためのキャリブレーション方法であって、前
記メモリコントローラが、予め決められた基準クロック
信号の位相に合せて連続反転信号を初期化用DQ信号と
してDQバスに伝達する第1のステップと、前記半導体
メモリデバイスが、受信した該初期化用DQ信号に対し
て予め決められた位相差を有するようにして受信用内部
クロック信号を生成する第2のステップとを有し、前記
半導体メモリデバイスが前記受信用内部クロック信号に
基づいて前記半導体メモリデバイスからのDQ信号を受
信することを特徴とするキャリブレーション方法が得ら
れる。 【0022】さらに、本発明によれば、第10のキャリ
ブレーション方法として、前記第9のキャリブレーショ
ン方法において、前記第2のステップは、DLL回路を
用いて実現され、前記受信用内部クロック信号と該半導
体メモリデバイスにおける前記基準クロック信号との位
相差を該DLL回路に保持することにより、前記DLL
回路による前記受信用内部クロック信号の生成を維持す
る、ことを特徴とするキャリブレーション方法が得られ
る。 【0023】また、本発明によれば、第11のキャリブ
レーション方法として、前記第9又は第10のキャリブ
レーション方法において、前記第1のステップは、前記
DQバスを構成するDQ線のうちの特定の1本のDQ線
を使用して該特定の1本のDQ線に対して互いに連続反
転信号を伝達するものであり、前記第2のステップは当
該連続反転信号に基づいて前記受信用内部クロック信号
を生成するものである、ことを特徴とするキャリブレー
ション方法が得られる。 【0024】また、本発明によれば、第12のキャリブ
レーション方法として、前記第11のキャリブレーショ
ン方法において、前記第1のステップは、前記特定の1
本のDQ線に対して前記連続反転信号を伝達すると共
に、当該特定の1本のDQ線以外の前記DQバスを構成
するDQ線を隣接するDQ線同士に伝達する信号が互い
に反転した信号となるようにして駆動する、ことを特徴
とするキャリブレーション方法が得られる。 【0025】また、本発明によれば、第13のキャリブ
レーション方法として、前記第9又は第10のキャリブ
レーション方法において、前記第1のステップは、前記
DQバスを構成するDQ線のうちの特定の2本のDQ線
を使用して該特定の2本のDQ線に対して互いに相補の
連続反転信号を伝達するものであり、前記第2のステッ
プは当該相補の連続反転信号に基づいて前記受信用内部
クロック信号を生成するものである、ことを特徴とする
キャリブレーション方法が得られる。 【0026】さらに、本発明によれば、第14のキャリ
ブレーション方法として、前記第13のキャリブレーシ
ョン方法において、前記第2のステップは、前記DQバ
スを構成するDQ線のうちの特定の2本のDQ線に対し
て前記相補の連続反転信号を伝達すると共に、当該特定
の2本のDQ線以外のDQ線を隣接するDQ線同士に伝
達する信号が互いに反転した信号となるようにして駆動
する、ことを特徴とするキャリブレーション方法が得ら
れる。 【0027】また、本発明によれば、第15のキャリブ
レーション方法として、前記第9のキャリブレーション
方法において、前記メモリコントローラが前記半導体メ
モリデバイスに対して参照用DQデータ出力命令を発行
する第3のステップと、前記半導体メモリデバイスが、
当該参照用DQデータ出力命令に対応した参照用DQデ
ータ信号をDQバスに伝達する第4のステップと、前記
メモリコントローラが、前記参照用DQデータ信号を前
記基準クロック信号により受信するまでのクロック数を
カウントし、遅延クロック数として保持する第5のステ
ップとを更に備え、前記メモリコントローラは、リード
コマンドを発行した後、前記遅延クロック数を考慮し
て、前記基準クロック信号に従って、DQ信号として前
記リードコマンドに対応するリードデータを前記半導体
メモリデバイスから受信することを特徴とするキャリブ
レーション方法が得られる。 【0028】更に、本発明によれば、第16のキャリブ
レーション方法として、前記第9のキャリブレーション
方法において、前記メモリコントローラが、予め決めら
れた基準クロック信号の位相に合せて連続反転信号を初
期化用コマンド/アドレス信号として、コマンド/アド
レスバスに伝達する第3のステップと、前記半導体メモ
リデバイスが、受信した該初期化用コマンド信号又は初
期化用アドレス信号に対して予め決められた位相差を有
するようにしてコマンド/アドレス信号の受信用内部ク
ロック信号を生成する第4のステップとを有し、前記半
導体メモリデバイスが、コマンド/アドレス信号の受信
用内部クロック信号に基づいて、前記メモリコントロー
ラからのコマンド/アドレス信号を受信することを特徴
とするキャリブレーション方法が得られる。 【0029】また、本発明によれば、第17のキャリブ
レーション方法として、前記第16のキャリブレーショ
ン方法において、前記第4のステップは、DLL回路を
用いて実現され、前記コマンド/アドレス信号の受信用
内部クロック信号と該半導体メモリデバイスにおける前
記基準クロック信号との位相差を該DLL回路に保持す
ることにより、前記DLL回路による前記コマンド/ア
ドレス信号の受信用内部クロック信号の生成を維持す
る、ことを特徴とするキャリブレーション方法が得られ
る。 【0030】また、本発明によれば、第18のキャリブ
レーション方法として、前記第16のキャリブレーショ
ン方法において、前記第3のステップは、前記コマンド
/アドレスバスを構成するコマンド/アドレス信号線の
うち、特定の2本のコマンド/アドレス信号線を使用し
て該2本のコマンド/アドレス信号線に対して互いに相
補の連続反転信号を伝達するものであり、前記第4のス
テップは当該相補の連続反転信号に基づいて前記コマン
ド/アドレス信号線の受信用内部クロック信号を生成す
るものである、ことを特徴とするキャリブレーション方
法が得られる。 【0031】また、本発明によれば、第19のキャリブ
レーション方法として、前記第16のキャリブレーショ
ン方法において、前記メモリコントローラが前記半導体
メモリデバイスに対して参照用DQデータ出力命令を発
行する第5のステップと、前記半導体メモリデバイス
が、当該参照用DQデータ出力命令に対応した参照用D
Qデータ信号をDQバスに伝達する第6のステップと、
前記メモリコントローラが、前記参照用DQデータ信号
を前記基準クロック信号により受信するまでのクロック
数をカウントし、遅延クロック数として保持する第7の
ステップとを更に備え、前記メモリコントローラは、リ
ードコマンドを発行した後、前記遅延クロック数を考慮
して、前記基準クロック信号に従って、DQ信号として
前記リードコマンドに対応するリードデータを前記半導
体メモリデバイスから受信することを特徴とするキャリ
ブレーション方法が得られる。 【0032】また、本発明によれば、上記キャリブレー
ション方法を実現可能なメモリシステムとして以下に掲
げるメモリシステムが得られる。 【0033】すなわち、本発明によれば、第1のメモリ
システムとして、半導体メモリデバイスとメモリコント
ローラとの間の信号伝達を基準クロック信号に整合して
行うメモリシステムにおいて、前記半導体メモリデバイ
スは、基準クロック信号に応じて、予め決められた基準
クロック信号の位相に合せて連続反転信号を初期化用D
Q信号としてDQバスに伝達する初期化用DQ信号伝達
手段を備えており、メモリコントローラは、受信した該
初期化用DQ信号に対して予め決められた位相差を有す
るようにして受信用内部クロック信号を生成する受信用
内部クロック信号生成手段を備えており、前記受信用内
部クロック信号に基づいて前記半導体メモリデバイスか
らのDQ信号を受信することを特徴とするメモリシステ
ムが得られる。 【0034】また、本発明によれば、第2のメモリシス
テムとして、前記第1のメモリシステムにおいて、前記
受信用内部クロック信号生成手段は、前記受信用内部ク
ロック信号と該メモリコントローラにおける前記基準ク
ロック信号との位相差を保持するための位相差保持手段
を備え、当該位相差保持手段に保持された位相差に基づ
いて前記基準クロック信号から前記受信用内部クロック
信号を生成し続けることのできるものである、ことを特
徴とするメモリシステムが得られる。 【0035】更に、本発明によれば、第3のメモリシス
テムとして、前記第1又は第2のメモリシステムにおい
て、前記初期化用DQ信号伝達手段は、前記DQバスを
構成するDQ線のうちの特定の2本のDQ線を使用し
て、前記初期化用DQ信号として、互いに相補関係にあ
る連続反転信号を伝達するものであり、前記受信用内部
クロック生成手段は、該特定の2本のDQ線を介して前
記相補の連続反転信号である前記初期化用DQ信号を受
け、当該初期化用DQ信号に基づいて前記受信用内部ク
ロック信号を生成するものである、ことを特徴とするメ
モリシステムが得られる。 【0036】更に、本発明によれば、第4のメモリシス
テムとして、前記第1のメモリシステムにおいて、前記
メモリコントローラは、前記受信用内部クロック信号を
生成した後において、前記半導体メモリデバイスに対し
て参照用DQデータ出力命令を発行するDQデータ出力
命令手段と、前記半導体メモリデバイスから前記参照用
DQデータ出力命令に対応した参照用DQデータ信号を
前記受信用内部クロック信号により受信するまでのクロ
ック数をカウントし、遅延クロック数として保持する遅
延クロック数保持手段とを更に備えており、前記半導体
メモリデバイスは、前記参照用DQデータ出力命令に応
じて前記参照用DQデータ信号をDQバスに伝達するデ
ータ出力手段を更に備えていることを特徴とするメモリ
システムが得られる。 【0037】また、本発明によれば、第5のメモリシス
テムとして、前記第4のメモリシステムにおいて、前記
メモリコントローラは、前記遅延クロック数を考慮し
て、前記半導体メモリデバイスからDQバスに伝達され
るDQ信号を前記受信用内部クロック信号により受信す
る、ことを特徴とするメモリシステムが得られる。 【0038】また、本発明によれば、第6のメモリシス
テムとして、前記第1乃至第5のいずれかのメモリシス
テムにおいて、バイトあるいはワード単位のDQ線毎
に、基準クロック信号を伝達するためのクロック信号線
が設けられていることを特徴とするメモリシステムが得
られる。 【0039】また、本発明によれば、第7のメモリシス
テムとして、前記第6のメモリシステムにおいて、バイ
ト単位にパリティ用DQビット線を含むことを特徴とす
るメモリシステムが得られる。 【0040】更に、本発明によれば、第8のメモリシス
テムとして、半導体メモリデバイスとメモリコントロー
ラとの間の信号伝達を基準クロック信号に整合して行う
メモリシステムにおいて、前記メモリコントローラは、
予め決められた基準クロック信号の位相に合せて連続反
転信号を初期化用DQ信号としてDQバスに伝達する初
期化用DQ信号伝達手段を備えており、前記半導体メモ
リデバイスは、受信した該初期化用DQ信号に対して予
め決められた位相差を有するようにして受信用内部クロ
ック信号を生成する受信用内部クロック信号生成手段と
を備えており、前記受信用内部クロック信号に基づいて
前記半導体メモリデバイスからのDQ信号を受信するこ
とを特徴とするメモリシステムが得られる。 【0041】また、本発明によれば、第9のメモリシス
テムとして、前記第8のメモリシステムにおいて、前記
受信用内部クロック信号生成手段は、前記受信用内部ク
ロック信号と該半導体メモリデバイスにおける前記基準
クロック信号との位相差を保持するための位相差保持手
段を備え、当該位相差保持手段に保持された位相差に基
づいて前記基準クロック信号から前記受信用内部クロッ
ク信号を生成し続けることのできるものである、ことを
特徴とするメモリシステムが得られる。 【0042】また、本発明によれば、第10のメモリシ
ステムとして、前記第8又は9のメモリシステムにおい
て、前記初期化用DQ信号伝達手段は、前記DQバスを
構成するDQ線のうちの特定の2本のDQ線を使用し
て、前記初期化用DQ信号として、互いに相補の連続反
転信号を伝達するものであり、前記受信用内部クロック
生成手段は、該特定の2本のDQ線を介して前記相補の
連続反転信号である前記初期化用DQ信号を受け、当該
初期化用DQ信号に基づいて前記受信用内部クロック信
号を生成するものである、ことを特徴とするメモリシス
テムが得られる。 【0043】また、本発明によれば、第11のメモリシ
ステムとして、前記第8のメモリシステムにおいて、前
記メモリコントローラは、前記半導体メモリデバイスに
対して参照用DQデータ出力命令を発行するDQデータ
出力命令手段と、前記半導体メモリデバイスから前記参
照用DQデータ出力命令に対応した参照用DQデータ信
号を前記基準クロック信号により受信するまでのクロッ
ク数をカウントし、遅延クロック数として保持する遅延
クロック数保持手段とを更に備えており、前記半導体メ
モリデバイスは、前記参照用DQデータ出力命令に応じ
て前記参照用DQデータ信号をDQバスに伝達するデー
タ出力手段を更に備えていることを特徴とするメモリシ
ステムが得られる。 【0044】更に、本発明によれば、第12のメモリシ
ステムとして、前記第8のメモリシステムにおいて、前
記メモリコントローラは、予め決められた基準クロック
信号の位相に合せて連続反転信号を初期化用コマンド/
アドレス信号として、コマンド/アドレスバスに伝達す
る初期化用CA信号伝達手段を備えており、前記半導体
メモリデバイスは、受信した該初期化用コマンド信号又
は初期化用アドレス信号に対して予め決められた位相差
を有するようにしてコマンド/アドレス信号の受信用内
部クロック信号を生成するCA受信用内部クロック信号
生成手段を備えており、該CA受信用内部クロック信号
生成手段により生成されたコマンド/アドレス信号の受
信用内部クロック信号に基づいて前記メモリコントロー
ラからのコマンド/アドレス信号を受信することを特徴
とするメモリシステムが得られる。 【0045】また、本発明によれば、第13のメモリシ
ステムとして、前記第12のメモリシステムにおいて、
前記CA受信用内部クロック信号生成手段は、前記コマ
ンド/アドレス信号の受信用内部クロック信号と該半導
体メモリデバイスにおける前記基準クロック信号との位
相差を保持するための付加的な位相差保持手段を備え、
当該付加的な位相差保持手段に保持された位相差に基づ
いて前記基準クロック信号から前記コマンド/アドレス
信号の受信用内部クロック信号を生成し続けることので
きるものである、ことを特徴とするメモリシステムが得
られる。 【0046】また、本発明によれば、第14のメモリシ
ステムとして、前記第12又は13のメモリシステムに
おいて、初期化用CA信号伝達手段は、前記コマンド/
アドレスバスを構成するコマンド/アドレス信号線のう
ち、特定の2本のコマンド/アドレス信号線を使用し
て、前記初期化用コマンド/アドレス信号として、互い
に相補の連続反転信号を伝達するものであり、前記CA
受信用内部クロック信号生成手段は、該特定の2本のコ
マンド/アドレス信号線を介して前記相補の連続反転信
号である前記初期化用コマンド/アドレス信号を受け、
当該初期化用コマンド/アドレス信号に基づいて前記コ
マンド/アドレス信号線の受信用内部クロック信号を生
成するものである、ことを特徴とするメモリシステムが
得られる。 【0047】また、本発明によれば、第15のメモリシ
ステムとして、前記第12のメモリシステムにおいて、
前記メモリコントローラは、前記半導体メモリデバイス
に対して参照用DQデータ出力命令を発行するDQデー
タ出力命令手段と、前記半導体メモリデバイスから前記
参照用DQデータ出力命令に対応した参照用DQデータ
信号を前記基準クロック信号により受信するまでのクロ
ック数をカウントし、遅延クロック数として保持する遅
延クロック数保持手段とを更に備えており、前記半導体
メモリデバイスは、前記参照用DQデータ出力命令に応
じて前記参照用DQデータ信号をDQバスに伝達するデ
ータ出力手段を更に備えていることを特徴とするメモリ
システムが得られる。 【0048】また、本発明によれば、第16のメモリシ
ステムとして、前記第15のメモリシステムにおいて、
前記メモリコントローラは、前記遅延クロック数を考慮
して、前記半導体メモリデバイスからDQバスに伝達さ
れるDQ信号を前記基準クロック信号により受信する、
ことを特徴とするメモリシステムが得られる。 【0049】また、本発明によれば、第17のメモリシ
ステムとして、前記第8乃至第16のいずれかのメモリ
システムにおいて、バイトあるいはワード単位のDQ線
毎に、基準クロック信号を伝達するためのクロック信号
線が設けられていることを特徴とするメモリシステムが
得られる。 【0050】更に、本発明によれば、第18のメモリシ
ステムとして、前記第17のメモリシステムにおいて、
バイト単位にパリティ用DQビット線を含むことを特徴
とするメモリシステムが得られる。 【0051】 【発明の実施の形態】以下、本発明の実施の形態による
メモリシステムについて図面を参照して詳細に説明す
る。なお、以下においては、半導体メモリデバイスとし
てDRAMデバイスを備えたメモリシステムを例にとり
説明する。 【0052】(第1の実施の形態)本発明の第1の実施
の形態によるメモリシステムは、前述の関連技術と比較
して、リードクロックの削減が図られたものであり、且
つ、これを実現するための手法(後述)によってリード
時のタイミングマージンを改善したものである。 【0053】本実施の形態によるメモリシステムは、図
1に示されるように、クロックジェネレータ10、メモ
リコントローラ(MC)20、DRAM30、30
を備えている。メモリコントローラ20とDRAM30
、30との間には、メモリコントローラ20からD
RAM30、30に対するコマンド/アドレス信号
伝達用のコマンド/アドレスバス101と、メモリコン
トローラ20及びDRAM30、30間におけるD
Q信号送受用のDQバス102と、メモリコントローラ
20からDRAM30、30に対する基準クロック
信号伝達用のクロック信号線103とが設けられてい
る。 【0054】図1から明らかなように、本実施の形態に
おいて、メモリコントローラ20及びDRAM30
30は1本の基準クロック信号に整合して動作する。
基準クロック信号は、クロックジェネレータ10から供
給されるクロックに応じてメモリコントローラ20で生
成され、クロック信号線103を介して各DRAM30
、30に入力される。ライトデータは、基準クロッ
ク信号と伝搬方向が同一であるため、この基準クロック
信号に整合されてメモリコントローラ20からDQバス
102を介してDRAM30、30に伝達され、D
RAM30、30は、この基準クロック信号により
ライトデータ(DQ信号)を受信する。 【0055】DRAM30、30から読み出される
リードデータは、基準クロック信号に整合されてDRA
M30、30より出力される。しかし、基準クロッ
ク信号の伝搬方向とDRAM30、30から読み出
されるリードデータの伝搬方向とは逆方向であり、しか
も、DRAM30、30からメモリコントローラ2
0に至るまでにはDQバス102上等での伝搬遅延が生
じることから、メモリコントローラ20は基準クロック
信号それ自体によってはリードデータ(DQ信号)を適
切に受信することはできない。 【0056】そこで、本実施の形態においては、以下に
述べる第1の初期化手順に従ってメモリコントローラ2
0内部で該メモリコントローラ20側における受信用内
部クロック信号を生成し、その受信用内部クロック信号
でDRAM30、30からのリードデータを受信す
る。この第1の初期化手順においては、伝搬遅延の整合
をDQ信号自体に基づいて行うこととしている。したが
って、本実施の形態においては、前述の関連技術におい
て問題となるようなリードクロックとDQ信号の伝搬時
間差に起因する受信タイミングマージンの減少は生じな
い。 【0057】以下、図2も併せて参照し、メモリコント
ローラ20側における受信用内部クロック信号の生成手
順について説明する。この受信用内部クロック信号の生
成は、各DRAM30、30ごとに行われる。以下
においては、DRAM30の場合について説明する
が、DRAM30の場合も同様にして行われる。 【0058】メモリコントローラ20は、まず、DRA
M30に対して、第1の初期化命令を発行する。DR
AM30は、この第1の初期化命令をコマンド/アド
レスバス101を介してメモリコントローラ20から受
け取ると、第1の初期化動作に入る。DRAM30
は、第1の初期化動作に入ると、特定のDQ端子に基
準クロック信号のエッジに整合した連続反転信号を出力
する(図2における基準クロック@DRAM及びDQ_
out@DRAM参照)。図2から明らかなように、本
実施の形態において、連続反転信号の出力タイミング
は、DRAM3030)が通常動作時にDQ信号を
出力するタイミングと同じタイミングである。即ち、D
RAM30は、基準クロック信号の立上がり及び/又
は立下がりに整合させて連続反転信号を出力する。メモ
リコントローラ20は、この連続反転信号を疑似クロッ
ク信号として受信すると(図2におけるDQ_in@M
C参照)、その受信した擬似クロック信号(連続反転信
号)の位相を90°後退させてメモリコントローラ側に
おける受信用内部クロック信号を生成する(図2におけ
る受信用内部クロック@MC参照)。このようにして、
メモリコントローラ20は、通常動作時におけるリード
データ(DQ信号)の受信に最適な位相を有する受信用
内部クロック信号を生成する。なお、メモリコントロー
ラ20は、この受信用内部クロック信号と基準クロック
信号との位相差を保持することにより、この第1の初期
化手順終了後(受信用内部クロック信号生成後)におい
ても、受信用内部クロック信号の生成を維持できる。 【0059】本実施の形態において、擬似クロック信号
としての連続反転信号は、DQバス102を構成する複
数のDQ線のうち、2本のDQ線を使用して、DRAM
30 からメモリコントローラ20に対して伝達され
る。2本のDQ線を伝達する連続反転信号は、互いに相
補の関係にある。このような2つの連続反転信号を擬似
クロック信号として採用すると、それらのクロスポイン
トに基づいてクロック検出を行うことが可能となること
から、受信用内部クロック信号生成のタイミング精度の
向上を図ることができる。1本のDQ線を用い、一つの
連続反転信号により受信用内部クロック信号の生成を行
うことも可能であるが、その場合には、擬似クロック信
号としての連続反転信号のH/Lを識別するために、連
続反転信号と参照電位(VREF)との比較を行うこと
が必要となる。この場合、参照電位VREFにおけるノ
イズ変動等が生じるとクロック検出にズレが生じ、先述
の2本のDQ線を使用した場合に比較して、タイミング
精度が下がることとなる。したがって、連続反転信号の
伝達には、2本のDQ線を用い、それらに互いに相補の
関係にある連続反転信号を伝達することが好ましい。 【0060】また、この第1の初期化手順においては、
DQバス102を構成するDQ線のうち、特定の2本若
しくは1本のDQ線に対して連続反転信号を伝達し、そ
れに基づいてメモリコントローラ20側におけるDQ信
号の受信用内部クロック信号の生成を行うこととしてい
るが、通常動作時のDQ信号の伝搬には他のDQ線から
のクロストークを受けることから、そのクロストークを
も考慮することが望ましい。例えば、DRAMが8ビッ
ト構成のものであり、DQ線のレイアウトが図3に示さ
れるようなものである場合、DRAMは、特定の2本の
DQ線(DQ3,DQ4)に相補の連続反転信号を出力
すると同時に、残りのDQ線(DQ0,DQ1,DQ
2,DQ5,DQ6,DQ7)には、クロストーク補償
用の信号を出力することが望ましい。このクロストーク
補償用の信号は、連続反転信号を伝達するDQ線(DQ
3,DQ4)における伝搬遅延が通常動作時の平均値と
なるようなデータの組合わせをあらかじめシミュレーシ
ョン等で確認することにより得られる。連続反転信号を
伝達するDQ線以外のDQ線に対して、このクロストー
ク補償用の信号を連続反転信号の出力と同時に出力する
ことにより、メモリコントローラ20側におけるDQ信
号の受信タイミングマージンを改善することが可能とな
る。本実施の形態においては、図3に示されるように、
0又は1を交互に組み合わせて出力し、それによってク
ロストークの平準化された状態を作ることとしている。
すなわち、本実施の形態においては、特定の2本のDQ
線以外のDQ線を、隣接するDQ線同士に伝達する信号
が互いに反転した信号となるようにして、駆動すること
としている。 【0061】メモリコントローラ20は、第1の初期化
手順として、以上述べたようにしてDQ信号の受信用内
部クロック信号の生成を行うと、続いて、図4に示され
るようにして第2の初期化手順を実行し、リードコマン
ドを発行してからリードデータを受信するまでの遅延時
間を取得する。 【0062】この第2の初期化手順において、メモリコ
ントローラ20は、参照用DQデータ出力命令(OUT
0コマンド又はOUT1コマンド)を用いる。この参照
用DQデータ出力命令(OUT0コマンド又はOUT1
コマンド)は、夫々、参照用DQデータとしてローレベ
ルデータ出力又はハイレベルデータ出力を指示する疑似
リードコマンドであり、DRAM30は、この参照用
DQデータ出力命令に従って、通常リード動作時と同じ
クロックレイテンシで指定された参照用DQデータを出
力する。すなわち、本実施の形態において、DRAM3
に参照用DQデータ出力命令が入力されてから対応
する参照用DQデータ出力されるまでに要するクロック
数は、通常動作時と同じである。 【0063】具体的には、メモリコントローラ20は、
コマンド/アドレスバス101を用いて、まず、DRA
M30に対して、第2の初期化命令を発行し、次い
で、OUT0コマンドを発行する(図4におけるコマン
ド@MC参照)。これら第2の初期化命令及びOUT0
コマンドは、基準クロック信号の立上がりエッジが当該
コマンドの有効幅の中心となるように発行される。DR
AM30は、第2の初期化命令を受けて、第2の初期
化手順実行状態に移行し、OUT0コマンドを受けると
ローレベルデータをDQ線上に出力する(図4における
コマンド@DRAM及びDQ_out@DRAM参
照)。一方、メモリコントローラ20は、OUT0コマ
ンドの出力後、コマンド/アドレスバス101を介して
OUT1コマンドを出力する(図4におけるコマンド@
MC参照)。このOUT1コマンドも、基準クロック信
号の立上がりエッジが当該コマンドの有効幅の中心とな
るように発行される。DRAM30は、このOUT1
コマンドに応じて、ハイレベルデータをDQ線上に出力
する(図4におけるコマンド@DRAM及びDQ_ou
t@DRAM参照)。メモリコントローラ20は、DQ
線に伝達されてきたデータレベルを監視し、ローレベル
からハイレベルに移行した時点を検出することで、OU
T1コマンドに対応する参照用DQデータの到達時点を
知ることができる(図4におけるDQ_in@MC参
照)。このようにして、メモリコントローラ20は、O
UT1コマンド発行してから、DQ線を介してハイレベ
ルデータを得るまでの間、受信用内部クロック信号のク
ロック数をカウントして、遅延クロック数として保持す
る(図4における受信用内部クロック@MC参照)。 【0064】以上説明したような第1及び第2の初期化
手順を終えると、メモリコントローラ20は、DRAM
30用の受信用内部クロック信号と基準クロック信号
との位相差と、遅延クロック数を保持していることとな
る。したがって、DRAM30からデータリードを行
う場合には、リードコマンドを発行してから遅延クロッ
ク数だけ経過した時点で、前述の位相差を利用して生成
された受信用内部クロック信号に整合させるようにし
て、該リードコマンドに対応したリードデータの受信を
適切に行うことができる。 【0065】加えて、メモリコントローラ20は、DR
AM30に関連して説明された上記の第1及び第2の
初期化手順をDQバス102に接続される全てのDRA
M(30)に対して行い、各DRAM用の受信用内部
クロック信号と基準クロック信号との位相差及び遅延ク
ロック数を保持する。それにより、全てのDRAMから
のリードデータを適切に受信することができる。 【0066】なお、例えばシミュレーション等により、
メモリコントローラ側からリードコマンドを発行してか
らそのコマンドに対応したリードデータをメモリコント
ローラ側において受信するまでの時間を予め精度良く知
ることができる場合などにおいては、上記した初期化手
順のうち、第2の初期化手順に関しては必ずしも要しな
い。すなわち、そのような場合においては、上記遅延ク
ロック数に相当する伝搬遅延又はクロック数をシミュレ
ーション等により予め取得してメモリコントローラに保
持させておき、第1の初期化手順を行った後において
は、受信用内部クロック信号に従って、リードコマンド
を発行してから当該予め取得しておいた伝搬遅延又はク
ロック数だけ経過した時点においてDQ信号を受信する
こととすれば、DRAMからのデータリードを適切に行
うことができる。 【0067】図5及び図6は、上述した第1及び第2の
初期化手順を実現可能なDRAM(30,30)及
びメモリコントローラ20の構成の概略を示すブロック
図である。 【0068】図5を参照すると、DRAM(30,3
)は、DLL回路301、出力回路レプリカ30
2、出力回路303、初期化信号生成回路304、連続
反転データ生成回路305、0/1データ生成回路30
6、データラッチ回路307、出力データ切替回路30
8を備えている。 【0069】出力回路レプリカ302は、出力回路30
3における遅延量を有するディレイレプリカであり、D
LL回路301は、この出力回路レプリカ302を利用
して、出力制御クロック信号を生成し、出力回路303
に供給するためのものである。詳しくは、DLL回路3
01により生成される出力制御クロック信号は、基準ク
ロック信号の位相を出力回路303における遅延量分だ
け先送りして得られたものであり、出力回路303から
DQバス102に出力されるDQ信号を基準クロック信
号に整合させるためのものである。 【0070】初期化信号生成回路304は、コマンド/
アドレスバス101を通じてメモリコントローラ20か
ら第1の初期化命令又は第2の初期化命令を受けると、
第1の初期化信号又は第2の初期化信号を生成して、そ
の信号を連続反転データ生成回路305、0/1データ
生成回路306、出力データ切替回路308、出力回路
303に出力し、第1又は第2の初期化動作を行わせる
ためのものである。また、初期化信号生成回路304
は、コマンド/アドレスバス101を介してOUT0コ
マンド又はOUT1コマンドを受けると、それを0/1
データ生成回路306に伝達するためのものである。 【0071】連続反転データ生成回路305は、第1の
初期化信号に応じて、連続反転信号を生成し、出力デー
タ切替回路308に出力するためのものである。0/1
データ生成回路は、第2の初期化信号を受けると、第2
の初期化動作に入り、OUT0コマンドを受けると、ロ
ーレベルデータを生成し、OUT1コマンドを受けると
ハイレベルデータを生成するためのものである。データ
ラッチ回路307は通常動作時においてメモリセルアレ
イから読み出したデータをラッチするための回路であ
る。 【0072】出力データ切替回路308は、第1の初期
化動作時においては、連続反転データ生成回路305の
出力を選択し、第2の初期化動作時においては、0/1
データ生成回路306の出力を選択し、通常動作時にお
いては、データラッチ回路307の出力を選択して、選
択した出力データを出力回路303に出力するためのも
のである。出力回路303は、DLL回路301から供
給される出力制御クロックにしたがって動作し、出力デ
ータ切替回路308から受けたデータを、DQ信号とし
てDQバス102に伝達するためのものである。 【0073】このような構成を備えるDRAMは、概
略、次のようにして動作する。なお、いずれの動作時に
おいても、DLL回路301及び出力回路レプリカ30
2により出力制御クロックが生成され、出力回路303
に供給されており、出力回路303は、その出力制御ク
ロックにしたがって動作する。 【0074】まず、メモリコントローラ20からコマン
ド/アドレスバス101を介してコマンド信号として第
1の初期化命令を受けると、初期化信号生成回路304
は、第1の初期化信号を生成し、その第1の初期化信号
を連続反転データ生成回路305、0/1データ生成回
路306、出力データ切替回路308、出力回路303
に出力する。第1の初期化信号は、前述の第1の初期化
動作を行わせるものであるので、0/1データ生成回路
306にとってはディスネーブル信号を意味するもので
ある。 【0075】連続反転データ生成回路305は、第1の
初期化信号に応じて、前述の連続反転信号の基となる連
続反転データを生成し、第1の初期化動作状態にある出
力データ切替回路308を通じて、出力回路303に供
給する。 【0076】出力回路303は、出力制御クロックに同
期して、連続反転データを特定のDQ端子に対して連続
反転信号として供給する。これにより、前述のようにし
て、DQバス(特定のDQ線)102を介して連続反転
信号(DQ線を介して供給される擬似クロック信号)が
メモリコントローラ20に伝達される。 【0077】一方、メモリコントローラ20からコマン
ド/アドレスバス101を介してコマンド信号として第
2の初期化命令を受けると、初期化信号生成回路304
は、第2の初期化信号を生成し、その第2の初期化信号
を連続反転データ生成回路305、0/1データ生成回
路306、出力データ切替回路308、出力回路303
に出力する。第2の初期化信号は、前述の第2の初期化
動作を行わせるものであるので、連続反転データ生成回
路305にとってはディスネーブル信号を意味するもの
である。 【0078】次に、データ出力命令としてOUT0コマ
ンドを受けると、初期化信号生成回路304は、それを
0/1データ生成回路306に伝達する。0/1データ
生成回路306は、OUT0コマンドに応じてローレベ
ルデータを生成し、そのローレベルデータを出力データ
切替回路308を介して出力回路303に供給する。 【0079】出力回路303は、出力制御クロックに同
期して、このローレベルデータをDQ線を通じてメモリ
コントローラ20に伝達する。 【0080】また、データ出力命令としてOUT1コマ
ンドを受けると、初期化信号生成回路304は、それを
0/1データ生成回路306に伝達する。0/1データ
生成回路306は、OUT1コマンドに応じてハイレベ
ルデータを生成し、そのハイレベルデータを出力データ
切替回路308を介して出力回路303に供給する。 【0081】出力回路303は、出力制御クロックに同
期して、このハイレベルデータをDQ線を通じてメモリ
コントローラ20に伝達する。 【0082】図6を参照すると、メモリコントローラ2
0は、基準クロック生成回路201、DLL回路20
2、位相比較回路203、DQデータラッチ回路20
4、リード制御部205、コマンド発行部207を備え
ており、リード制御部205は、第2の初期化動作用の
カウンタ206を備えている。基準クロック生成回路2
01は、クロックジェネレータ10から供給されるクロ
ックから基準クロック信号を生成する。この基準クロッ
ク生成信号は、クロック信号線103に伝搬されると共
に、DLL回路202、コマンド発行部207に供給さ
れる。DLL回路202は、位相比較回路203からの
位相調整信号に基づいて、基準クロック生成回路201
から供給される基準クロック信号の位相を制御して、位
相比較回路203における比較用の参照クロック信号
と、メモリコントローラ20側における受信用内部クロ
ック信号とを生成するためのものである。DLL回路2
02としては、一般的にクロック周期の1/500〜1
/1000の分解能を持つものが使用される。位相比較
回路203は、DLL回路202から出力される参照ク
ロック信号とDQバス102を介して受信した擬似クロ
ック信号(連続反転信号)との位相差が0になるように
位相を調整するための位相調整信号を生成し、DLL回
路202に供給するためのものである。位相調整信号
は、例えば、位相を+にする場合は論理値1を有し、−
にする場合は論理値0を有する。DQデータラッチ回路
204は、DLL回路202の生成した受信用内部クロ
ック信号に従って、DQバス102を伝搬してきたDQ
データをラッチし、ラッチしたデータを内部DQ信号と
して出力するためのものである。リード制御部205の
カウンタ206は、第2の初期化動作時にコマンド発行
部207からOUT1コマンドが発行されてからDQバ
ス102を介してハイレベルデータ信号を受信するまで
の受信用内部クロック信号のクロック数をカウントする
ためのものである。より具体的には、リード制御部20
5のカウンタ206は、疑似リードコマンドであるコマ
ンドOUT1をコマンド発行部207から受取ってから
内部DQ信号がハイレベルに反転するまでの受信用内部
クロック信号の立上がりエッジをカウントするためのも
のである。リード制御部205は、上記のようにカウン
タ206にてカウントしたクロック数(遅延クロック
数)を保持し、その遅延クロック数をもって以後のリー
ドデータ(DQデータ)の受信タイミングを制御するた
めのものである。コマンド発行部207は、第1の初期
化命令、第2の初期化命令、OUT0コマンド及びOU
T1コマンドを含むデータ出力命令などのコマンドを出
力するものである。このコマンドの発行は、上述したよ
うに基準クロック信号の立上がりエッジが当該コマンド
の有効幅の中心となるように発行される。 【0083】このような構成を備えるメモリコントロー
ラ20は、概略、次のようにして動作する。 【0084】基準クロック生成回路201は、クロック
ジェネレータ10からのクロックを用いて基準クロック
信号を生成する。コマンド発行部207は、この基準ク
ロック信号の立上がりエッジがコマンド信号の有効幅の
中心となるようにして、コマンド信号の発行を行う。具
体的には、コマンド発行部207は、まず最初に、第1
の初期化命令をコマンド信号としてコマンド/アドレス
バス101上に伝達する。DLL回路202は、基準ク
ロック生成回路201からの基準クロック信号の位相制
御を行い、参照クロック信号を生成する。 【0085】DRAMが第1の初期化命令に応じて連続
反転信号をDQバス102に伝達すると、位相比較回路
203は、その連続反転信号を擬似クロック信号として
受信し、参照クロック信号の位相と擬似クロック信号の
位相とを比較して、位相差を0とするような位相調整信
号を生成し、DLL回路202に出力する。DLL回路
202は、擬似クロック信号との位相差が0となるよう
な参照クロック信号の位相を90°遅らせて、受信用内
部クロック信号を生成する。この際、DLL回路202
は、生成した受信用内部クロック信号と基準クロック信
号との位相差を、受信用内部クロック信号生成維持用の
位相値として、DLL回路202内部に設けられたレジ
スタに保持する。このレジスタに保持された位相値を用
いてクロック位相制御を行うことにより、DLL回路2
02は、第1の初期化動作後においても、受信用内部ク
ロック信号の生成を維持することができる。 【0086】コマンド発行部207が、第2の初期化命
令を発行し、次いで、OUT0コマンドを発行し、所定
の時間が経過すると、DQバス102上にはDRAMか
らローレベルデータが伝達されることとなる。次いで、
コマンド発行部207がOUT1コマンドを発行し、所
定の時間が経過すると、DQバス102上にはDRAM
から伝達されたハイレベルデータが現れる。この間、D
Qデータラッチ回路204は、DLL回路202により
生成された受信用内部クロック信号に従って、DQバス
を伝搬してきたデータをラッチして、そのラッチしたデ
ータを内部DQ信号としてリード制御部205に出力し
ている。カウンタ206は、OUT1コマンドをトリガ
として、受信用内部クロック信号の立上がりエッジのカ
ウントを開始し、内部DQ信号がローレベルからハイレ
ベルに移行する際のエッジに応じて、カウントを終了す
る。このようにして、カウンタ206は、コマンド発行
部207からOUT1コマンドが発行されてから内部D
Q信号がハイレベルに移行するまでの受信用内部クロッ
ク信号のクロック数(遅延クロック数)を取得すること
ができる。この遅延クロック数は、コマンド発行部20
7からリードコマンドが発行されてから、それに対応す
るデータを受信するまでに要する受信用内部クロック信
号のクロック数と実質的に同じものであることから、こ
の遅延クロック数を利用することで、データリードを適
切に行うことができる。なお、この遅延クロック数は、
リード制御部205内に保持される。 【0087】第2の初期化動作後において、リード制御
部205は、上記のようにして取得した遅延クロック数
を利用してデータリードを行う。具体的には、リード制
御部205は、コマンド発行部207がリードコマンド
を発行してから遅延クロック数だけ経過した時点で、D
LL回路202において生成された受信用内部クロック
信号に整合させるようにして、そのリードコマンドに対
応したリードデータ(DQ信号)の受信を行う。 【0088】(第2の実施の形態)上述した第1の実施
の形態によるメモリシステムの概念は、バイトあるいは
ワード単位のDQ線(DQ線束)が設けられ、それらの
各DQ線(DQ線束)に対応するようにして、基準クロ
ック信号を伝達するためのクロック信号線が設けられる
場合にも適用可能である。 【0089】本発明の第2の実施の形態によるメモリシ
ステムは、前述の第1の実施の形態によるメモリシステ
ムにおいてDQバスの総ビット幅を拡張した例であり、
一般的なモジュール構成のDRAMシステムに関するも
のである。 【0090】図7を参照すると、本実施の形態におい
て、DRAM30〜30は、モジュール40上に
設けられており、DRAM30〜30はモジュール
40上に設けられている。DQバスを構成するDQ線
束(「DQレーン」ともいう)102〜102は、
DRAM30及び30、DRAM30及び3
、DRAM30及び30、DRAM30及び
30の各ペアごとに設けられており、基準クロック信
号を伝達するためのクロック信号線103〜103
もDQ線束102〜102に対応して設けられてい
る。コマンド/アドレスバス101は並列するDRAM
30〜30,30〜30で共有する構成となっ
ている。 【0091】このような構成を備えたメモリシステムに
おいて、メモリコントローラ20は、全てのDRAM3
〜30に対して、前述した第1及び第2の初期化
手順を実行し、その結果得られた初期化データ(受信用
内部クロック信号と基準クロック信号との位相差や、遅
延クロック数)を保持する。なお、本メモリシステムに
おいて、並列するDRAM30〜30に対しては、
対応するDQ線及びクロック信号線を用いて、前述の第
1及び第2の初期化手順を同時に実行することが可能で
ある。同様に、並列するDRAM30〜30に対し
ても第1及び第2の初期化手順を同時に実行可能であ
る。 【0092】また、本実施の形態は、図8に示されるよ
うなバッファードタイプのDRAMシステムに対しても
適用可能である。この場合、コマンド/アドレスバス1
01を介して供給されたコマンド/アドレス信号は、各
モジュール40、40上に設けられたバッファ50
、50によって、一時的に保持され、その後、対応
するモジュール40、40上のDRAM30〜3
、30〜30に分配される。 【0093】さらに、上記のようなDRAMシステムに
おいて、バイト単位にパリティ用DQビット線を設ける
こととしても良い。例えば、図7又は図8に示されたD
RAMシステムにおいて、8ビット、16ビット構成の
DQレーンがパリティを含む場合には、夫々、9ビッ
ト、18ビットになる。 【0094】なお、上記したような一般的なモジュール
構成のメモリシステムにおいても、クロック信号線をメ
モリデバイス単位に設けることが可能であることは言う
までもない。 【0095】上記したDRAMシステムにおいては、構
成上、基準クロック信号に整合したデータライトが可能
であり、更に、前述した第1及び第2の初期化手順を実
行することにより、データリードも適正に行われること
となる。なお、第1の実施の形態において述べたよう
に、シミュレーション等により予め精度良く各DRAM
に対する伝搬遅延等を取得しているような場合には、第
2の初期化手順を省略することもできる。また、本実施
の形態においても、第1の実施の形態において説明した
ような疑似クロック信号伝搬時におけるクロストーク補
償を行うこともできる。 【0096】(第3の実施の形態)本発明の第3の実施
の形態によるメモリシステムは、前述の関連技術と比較
してライトクロックの削減が図られたものであり、且
つ、これを実現するための手法(後述)によってライト
時のタイミングマージンを改善したものである。 【0097】本実施の形態によるメモリシステムは、図
9に示されるように、クロックジェネレータ10、メモ
リコントローラ21、DRAM31、31を備えて
いる。メモリコントローラ21とDRAM31、31
との間には、メモリコントローラ21からDRAM3
、31に対するコマンド/アドレス信号伝達用の
コマンド/アドレスバス101と、メモリコントローラ
21及びDRAM31 、31間におけるDQ信号送
受用のDQバス102と、クロックジェネレータ10か
らメモリコントローラ21及びDRAM31、31
に対する基準クロック信号伝達用のクロック信号線10
3とが設けられている。このうち、コマンド/アドレス
バス101は、メモリコントローラ21からDRAM3
、31に対する初期化信号の伝達用信号線として
も用いられる。 【0098】図9から明らかなように、本実施の形態に
おいても、メモリコントローラ21及びDRAM3
、31は1本の基準クロック信号に整合して動作
する。基準クロック信号は、クロックジェネレータ10
で生成され、各DRAM31、31及びメモリコン
トローラ21に入力される。リードデータは、この基準
クロック信号に整合されてDRAM31、31から
DQバス102を介してメモリコントローラ21に伝達
され、メモリコントローラ21は、この基準クロック信
号によりリードデータ(DQ信号)を受信する。 【0099】DRAM31、31に書き込まれるべ
きライトデータは、基準クロック信号に整合されてメモ
リコントローラ21より出力される。しかし、メモリコ
ントローラ21からDRAM31、31に至るまで
にはDQバス102上等での伝搬遅延が生じることか
ら、DRAM31、31は基準クロック信号それ自
体によっては、ライトデータ(DQ信号)を受信するこ
とはできない。 【0100】そこで、本実施の形態においては、以下に
述べる第1の初期化手順に従ってDRAM31、31
内部で該DRAM31、31側における受信用内
部クロックを生成し、その受信用内部クロック信号でメ
モリコントローラ21からのライトデータを受信する。
この第1の初期化手順においては、伝搬遅延の整合をD
Q信号自体に基づいて行うこととしている。従って、本
実施の形態においては、前述の関連技術において問題と
なるようなライトクロックとDQ信号の伝搬時間差に起
因する受信タイミングマージンの減少は生じない。 【0101】また、本実施の形態においては、コマンド
/アドレス信号に関しても伝搬遅延が存在することか
ら、DRAM31、31は基準クロック信号それ自
体によってはコマンド/アドレス信号を受信することは
できない。従って、本実施の形態においては、第1の初
期化手順により生成された受信用内部クロック信号によ
りコマンド/アドレス信号を受信する。 【0102】なお、以下に詳細に述べる第1の初期化手
順の口火を切ることとなる初期化信号はコマンド/アド
レスバス101を介して、メモリコントローラ21から
DRAM31,31へ伝送されるが、第1の初期化
手順終了前においては、DRAM31,31は、未
だ受信用内部クロック信号の生成をしていない。従っ
て、初期化信号の送受信を基準クロック信号に応じた通
常動作時のタイミング及びレートで行うことはできな
い。そこで、本実施の形態においては、初期化信号の送
受のみは、基準クロック信号よりも低速で行うこととす
る。すなわち、本実施の形態においては、基準クロック
のレートよりも低速なレートで初期化信号の送受を行
い、それに応じて、それ以後の第1の初期化手順を基準
クロックと同レートで行う。例えば、メモリコントロー
ラ21及びDRAM31,31にクロックジェネレ
ータ10からの基準クロック信号を分周するための分周
器を設け、システム起動時にはこの分周器をオンにして
基準クロックよりも低速なクロックを生成する。そし
て、メモリコントローラ21は、初期化信号の送信を行
うと共に分周器をオフにして、基準クロック信号のレー
トで行われる第1の初期化動作に入る。一方、DRAM
31,31は、低速なクロックにしたがって初期化
信号を受信すると、分周器をオフにして、基準クロック
信号のレートで行われる第1の初期化動作に入る。な
お、DRAMが例えば電源投入時には必ず初期化状態に
入るなど所定の条件の下で自動的に第1の初期化動作に
入るような場合や、前述した低速なレートでの初期化信
号の送受以外の方法によりメモリコントローラからDR
AMデバイスに第1の初期化動作への移行命令を伝達で
きる場合などにおいては、それらによって以下に説明す
る第1の初期化動作を行うこととしても良い。 【0103】以下、図10をも参照して、DRAM31
、31側における受信用内部クロック信号の生成手
順について説明する。この受信用内部クロック信号の生
成は、各DRAM31、31において行われる。し
たがって、以下においては、DRAM31の場合につ
いて説明するが、DRAM31の場合も同様に行われ
れる。 【0104】メモリコントローラ21は、まず、DRA
M31に対して、コマンド/アドレスバス101を用
いて、基準クロック信号より低いレートで初期化信号
(初期化命令)を発行し、自らも第1の初期化動作に入
る。DRAM31は、初期化信号を受けると、第1の
初期化動作に入り、連続反転信号(疑似クロック信号)
受信のための待ち状態に移行する。メモリコントローラ
21は、第1の初期化動作に入ると、基準クロック信号
のセンターに整合した連続反転信号を特定のDQ端子に
対して出力する(図10における基準クロック@MC及
びDQ_out@MC参照)。図10から明らかなよう
に、本実施の形態において、連続反転信号の出力タイミ
ングは、メモリコントローラ21が通常動作時にDQ信
号を出力するタイミングと同じタイミングである。即
ち、メモリコントローラ21は、基準クロック信号の立
上がり及び/又は立下がりに整合させて連続反転信号を
出力する。DRAM31は、この連続反転信号を疑似
クロック信号として受信すると(図10におけるDQ_
in@DRAM参照)、その受信した疑似クロック信号
(連続反転信号)の位相を90°後退させてDRAM3
側における受信用内部クロック信号を生成する(図
10における受信用内部クロック@DRAM参照)。こ
のようにして、DRAM31は通常動作時におけるラ
イトデータ(DQ信号)の受信に最適な位相を有する受
信用内部クロック信号を生成する。なお、DRAM31
は、この受信用内部クロック信号と基準クロック信号
との位相差を保持することにより、この第1の初期化手
順終了後(受信用内部クロック信号生成後)において
も、受信用内部クロック信号の生成を維持できる。従っ
て、この第1の初期化手順を終了すると、DRAMは受
信用内部クロック信号に従ってライトデータを適切に受
信することができる。 【0105】本実施の形態において、擬似クロック信号
としての連続反転信号は、DQバス102を構成する複
数のDQ線のうち、2本のDQ線を使用して、メモリコ
ントローラ21からDRAM31に対して伝達され
る。2本のDQ線を伝達する連続反転信号は、互いに相
補の関係にある。このような2つの連続反転信号を擬似
クロック信号として採用すると、それらのクロスポイン
トに基づいてクロック検出を行うことが可能となること
から、DRAM31側における受信用内部クロック信
号生成のタイミング精度の向上を図ることができる。1
本のDQ線を用い、一つの連続反転信号により受信用内
部クロック信号の生成を行うことも可能であるが、その
場合には、擬似クロック信号としての連続反転信号のH
/Lを識別するために、連続反転信号と参照電位(V
REF)との比較を行うことが必要となる。この場合、
参照電位VREFにおけるノイズ変動等が生じるとクロ
ック検出にズレが生じ、先述の2本のDQ線を使用した
場合に比較して、タイミング精度が下がることとなる。
したがって、連続反転信号の伝達には、2本のDQ線を
用い、それらに互いに相補の関係にある連続反転信号を
伝達することが好ましい。なお、本実施の形態において
も、第1の実施の形態において前述した、連続反転信号
伝達時におけるクロストーク補償の技術を採用すること
ができる。すなわち、本実施の形態においても、第1の
実施の形態において説明したように、特定の2本のDQ
線以外のDQ線を、隣接するDQ線同士に伝達する信号
が互いに反転した信号となるようにして、駆動すること
とすれば、連続反転信号伝達時におけるクロストーク補
償をも行うことができる。 【0106】コマンド/アドレスバス101がDQバス
102と同一のバストポロジの場合にはDQ信号に基づ
いて生成された受信用DRAM内部クロックにより、コ
マンド/アドレス信号を適切に受信することができる。
しかし、コマンド/アドレスバス101とDQバス10
2のバストポロジが異なる場合には、信号伝搬遅延が異
なることとなるので、図11に示されるようにコマンド
/アドレス信号受信用の初期化手順を行う必要がある。
但し、図11及び図10を比較すれば理解されるよう
に、処理の手順は前述したDQ信号の受信用内部クロッ
ク信号生成の手順とほぼ同様であり、以下の点で異なる
のみである。 【0107】すなわち、コマンド/アドレス信号の受信
用の内部クロック信号生成にあたっては、メモリコント
ローラ21が、特定のDQ線に代えて、特定のアドレス
線又はコマンド線に連続反転信号を伝達する(図11に
おけるAddress_out@MC参照)。したがっ
て、DRAM31も、連続反転信号を特定のアドレス
線又はコマンド線を介して受信する(図11におけるA
ddress_in@DRAM参照)。また、DRAM
31は、その受信した連続反転信号に基づいてアドレ
ス/コマンド信号の受信用内部クロック信号を生成する
(図11におけるアドレス受信用内部クロック@DRA
M参照)。 【0108】なお、このアドレス/コマンド信号の受信
用内部クロック信号の生成にあたっても、アドレス線及
びコマンド線のうち特定の2本のアドレス線及び/又は
コマンド線(2本のアドレス線、2本のコマンド線又は
アドレス線とコマンド線とが一本ずつ)に対して相補の
連続反転信号を伝達することとすれば、更なるタイミン
グ精度の向上を図ることができる。また、アドレス/コ
マンド信号の受信用内部クロック信号の生成にあたって
も、上述したDQ信号線への連続反転信号伝達時におけ
るクロストーク補償の技術を応用することができる。す
なわち、アドレス/コマンド信号の受信用内部クロック
信号の生成にあたって、特定の2本のアドレス線及び/
又はコマンド線以外のアドレス線及びコマンド線を、隣
接するアドレス線同士、隣接するコマンド線同士、及び
隣接するアドレス線とコマンド線に伝達する信号が互い
に反転した信号となるようにして、駆動することとすれ
ば、アドレス/コマンド信号の受信用内部クロック生成
のための連続反転信号伝達時におけるクロストーク補償
をも行うことができる。 【0109】本実施の形態において、DQ信号(及び必
要な場合にはコマンド/アドレス信号)の受信用内部ク
ロック信号の生成は、上述したように、DRAM31
側において行われ、これにより、DRAM31側にお
いては、DQ信号(及び必要な場合にはコマンド/アド
レス信号)の受信を適切に行うことができる。また、D
RAM31側からメモリコントローラ21側へのリー
ドデータの出力は、DRAM31側における基準クロ
ック信号に整合して行われる。しかし、メモリコントロ
ーラ21は、DQバス102上の信号伝搬遅延を知らな
いことから、このままでは、リードデータの受信を適切
に行うことができない。そこで、本実施の形態において
は、上述した第1の初期化手順に続き、以下に述べる第
2の初期化手順を実行し、メモリコントローラ21側に
おいて、リードコマンドを発行してからリードデータを
受信するまでの遅延時間を取得する。 【0110】この第2の初期化手順において、メモリコ
ントローラ21は、参照用DQデータ出力命令(OUT
0コマンド又はOUT1コマンド)を用いる。この参照
用dQデータ出力命令(OUT0コマンド又はOUT1
コマンド)は、上述した第1の実施の形態における参照
用DQデータ出力命令(OUT0コマンド又はOUT1
コマンド)と同じ働きをするものである。また、DRA
M31は、この参照用DQデータ出力命令に従って、
通常リード動作時と同じクロックレイテンシで指定され
た参照用DQデータを出力する。すなわち、本実施の形
態において、DRAM30に参照用DQデータ出力命
令が入力されてから対応する参照用DQデータ出力され
るまでに要するクロック数は、通常動作時と同じであ
る。 【0111】具体的には、メモリコントローラ21は、
コマンド/アドレスバス101を用いて、まず、DRA
M31に対して、第2の初期化命令を発行し、次い
で、OUT0コマンドを発行する(図12におけるコマ
ンド@MC参照)。これら第2の初期化命令及びOUT
0コマンドは、基準クロック信号の立上がりエッジが当
該コマンドの有効幅の中心となるように発行される。D
RAM31は、第2の初期化命令を受けて、第2の初
期化手順実行状態に移行し、第1の初期化手順により生
成した受信用内部クロック信号に従ってOUT0コマン
ドを受けると(図12における受信用内部クロック@D
RAM及びコマンド@DRAM参照)、DRAM31
側における基準クロック信号に整合するようにしてロー
レベルデータをDQ線上に出力する(図12における基
準クロック@DRAM及びDQ_out@DRAM参
照)。一方、メモリコントローラ20は、OUT0コマ
ンドの出力後、コマンド/アドレスバス101を介して
OUT1コマンドを出力する(図12におけるコマンド
@MC参照)。このOUT1コマンドも、基準クロック
信号の立上がりエッジが当該コマンドの有効幅の中心と
なるように発行される。DRAM30は、このOUT
1コマンドを受信用内部クロック信号に従って受信する
と(図12における受信用内部クロック@DRAM及び
コマンド@DRAM)、DRAM31側における基準
クロック信号に整合するようにしてハイレベルデータを
DQ線上に出力する(図12における基準クロック@D
RAM及びDQ_out@DRAM参照)。メモリコン
トローラ20は、DQ線に伝達されてきたデータレベル
を監視し、ローレベルからハイレベルに移行した時点を
検出することで、OUT1コマンドに対応する参照用D
Qデータの到達時点を知ることができる(図12におけ
るDQ_in@MC参照)。このようにして、メモリコ
ントローラ20は、OUT1コマンド発行してから、D
Q線を介してハイレベルデータを得るまでの間、メモリ
コントローラ21側における基準クロック信号のクロッ
ク数をカウントして、遅延クロック数として保持する
(図12における基準クロック@MC参照)。 【0112】以上説明したような第2の初期化手順を終
えると、メモリコントローラ21は、DRAM31
の遅延クロック数を保持していることとなる。したがっ
て、DRAM31からデータリードを行う場合には、
メモリコントローラ21は、リードコマンドを発行して
から遅延クロック数だけ経過した時点で、メモリコント
ローラ21側における基準クロック信号に整合させるよ
うにして、該リードコマンドに対応したリードデータの
受信を適切に行うことができる。 【0113】特に本実施の形態において、DRAM31
に関連して説明された上記の第1及び第2の初期化手
順は、DQバス102に接続される全てのDRAM(3
)に対して行う必要があり、各DRAMは、各DR
AM自身におけるDQ信号の受信用内部クロック信号
(及び必要であればコマンド/アドレス信号の受信用内
部クロック信号)の生成を行うと共に、メモリコントロ
ーラ21は、各DRAM用の遅延クロック数を保持す
る。それにより、全てのDRAMにおいてメモリコント
ローラ21からのライトデータの適切な受信を行うこと
ができると共に、メモリコントローラ21において全て
のDRAMからのリードデータを適切に受信することが
できる。 【0114】なお、本実施の形態においても、第1の実
施の形態において説明したように、例えばシミュレーシ
ョン等により、メモリコントローラ側からリードコマン
ドを発行してからそのコマンドに対応したリードデータ
をメモリコントローラ側において受信するまでの時間を
予め精度良く知ることができる場合などにおいては、上
記した初期化手順のうち、第2の初期化手順に関しては
必ずしも要しない。 【0115】図13及び図14は、上述した第1及び第
2の初期化手順を実現可能なDRAM(31,3
)及びメモリコントローラ21の構成の概略を示す
ブロック図である。 【0116】図13を参照すると、DRAM(31
31)は、出力用DLL回路311、出力回路レプリ
カ312、出力回路313、受信用DLL回路314、
位相比較回路315、初期化信号生成回路316、0/
1データ生成回路317、データラッチ回路318、出
力データ切替回路319を備えている。 【0117】出力回路レプリカ312は、出力回路31
3における遅延量を有するディレイレプリカであり、出
力用DLL回路311は、この出力回路レプリカ312
を利用して、出力制御クロック信号を生成し、出力回路
313に供給するためのものである。詳しくは、出力用
DLL回路311により生成される出力制御クロック信
号は、基準クロック信号の位相を出力回路313におけ
る遅延量分だけ先送りして得られたものであり、出力回
路313からDQバス102に出力されるDQ信号を基
準クロック信号に整合させるためのものである。 【0118】一方、受信用DLL回路312は、位相比
較回路315からの位相調整信号に基づいて基準クロッ
ク信号の位相を制御して、位相比較回路315における
比較用の参照クロック信号と、DRAM側におけるライ
トデータ(DQ信号)の受信用内部クロック信号とを生
成するためのものである。位相比較回路315は、受信
用DLL回路314から出力される参照クロック信号と
DQバス102を介して受信した擬似クロック信号(連
続反転信号)との位相差が0になるように位相を調整す
るための位相調整信号を生成し、受信用DLL回路31
4に供給するためのものである。この位相比較回路31
5により生成される位相調整信号は例えば第1の実施の
形態における位相比較回路203(図6参照)が生成す
るものと同じものである。なお、本実施の形態におい
て、この位相比較回路315は、初期化信号に応じてオ
ンになる。 【0119】初期化信号生成回路316は、コマンド/
アドレスバス101を通じてメモリコントローラ21か
ら第2の初期化命令を受けると、第2の初期化信号を生
成して、その信号を0/1データ生成回路317、出力
データ切替回路319、出力回路313に出力し、第2
の初期化動作を行わせるためのものである。また、初期
化信号生成回路316は、コマンド/アドレスバス10
1を介してOUT0コマンド又はOUT1コマンドを受
けると、それを0/1データ生成回路317に伝達する
ためのものである。 【0120】0/1データ生成回路317は、第2の初
期化信号を受けると、第2の初期化動作に入り、OUT
0コマンドを受けると、ローレベルデータを生成し、O
UT1コマンドを受けるとハイレベルデータを生成する
ためのものである。データラッチ回路318は通常動作
時においてメモリセルアレイから読み出したデータをラ
ッチするための回路である。 【0121】出力データ切替回路319は、第2の初期
化動作時においては、0/1データ生成回路317の出
力を選択し、通常動作時においては、データラッチ回路
318の出力を選択して、選択した出力データを出力回
路313に出力するためのものである。出力回路313
は、出力用DLL回路313から供給される出力制御ク
ロックにしたがって動作し、出力データ切替回路319
から受けたデータを、DQ信号としてDQバス102に
伝達するためのものである。 【0122】このような構成を備えるDRAMは、概
略、次のようにして動作する。 【0123】まず、メモリコントローラ21からコマン
ド/アドレスバス101を介して基準クロック信号より
低いレートで初期化信号を受けると、位相比較回路31
5はオンとなり、疑似クロック信号の受信待ち状態(第
1の初期化動作)に入る。なお、この際、受信用DLL
回路314は、一応、基準クロック信号の位相制御を行
い、参照クロック信号を生成しているが、未だ位相調整
信号が出されていないので、本来の目的では動作してい
ない。 【0124】次いで、メモリコントローラ21が疑似ク
ロック信号(連続反転信号)をDQバス102に伝達す
ると、位相比較回路315は、その連続反転信号を擬似
クロック信号として受信し、参照クロック信号の位相と
擬似クロック信号の位相とを比較して、位相差を0とす
るような位相調整信号を生成し、受信用DLL回路31
4に出力する。受信用DLL回路314は、擬似クロッ
ク信号との位相差が0となるような参照クロック信号の
位相を90°遅らせて、受信用内部クロック信号を生成
する。この際、受信用DLL回路314は、生成した受
信用内部クロック信号と基準クロック信号との位相差
を、受信用内部クロック信号生成維持用の位相値とし
て、受信用DLL回路314内部に設けられたレジスタ
に保持する。このレジスタに保持された位相値を用いて
クロック位相制御を行うことにより、受信用DLL回路
314は、第1の初期化動作後においても、受信用内部
クロック信号の生成を維持することができる。 【0125】その後、メモリコントローラ21からコマ
ンド/アドレスバス101を介してコマンド信号として
第2の初期化命令を受けると、初期化信号生成回路31
6は、第2の初期化信号を生成し、その第2の初期化信
号を0/1データ生成回路317、出力データ切替回路
319、出力回路313に出力する。 【0126】次に、データ出力命令としてOUT0コマ
ンドを受けると、初期化信号生成回路316は、それを
0/1データ生成回路317に伝達する。0/1データ
生成回路316は、OUT0コマンドに応じてローレベ
ルデータを生成し、そのローレベルデータを出力データ
切替回路319を介して出力回路313に供給する。 【0127】出力回路313は、出力制御クロックに同
期して、このローレベルデータをDQ線を通じてメモリ
コントローラ21に伝達する。 【0128】また、データ出力命令としてOUT1コマ
ンドを受けると、初期化信号生成回路316は、それを
0/1データ生成回路317に伝達する。0/1データ
生成回路317は、OUT1コマンドに応じてハイレベ
ルデータを生成し、そのハイレベルデータを出力データ
切替回路319を介して出力回路313に供給する。 【0129】出力回路313は、出力制御クロックに同
期して、このハイレベルデータをDQ線を通じてメモリ
コントローラ21に伝達する。 【0130】図14を参照すると、メモリコントローラ
21は、DLL回路211、出力回路レプリカ212、
出力回路213、初期化信号生成回路214、連続反転
データ生成回路215、データラッチ回路216、出力
データ切替回路217、コマンド発行部218、リード
制御部219、及びDQデータラッチ回路221を備え
ており、リード制御部219は、第2の初期化動作用の
カウンタ220を備えている。 【0131】出力回路レプリカ212は、出力回路21
3における遅延量を有するディレイレプリカであり、D
LL回路211は、この出力回路レプリカ212を利用
して、出力制御クロック信号を生成し、出力回路213
に供給するためのものである。詳しくは、DLL回路2
11により生成される出力制御クロック信号は、基準ク
ロック信号の位相を出力回路213における遅延量分だ
け先送りして得られたものであり、出力回路213から
DQバス102に出力されるDQ信号を基準クロック信
号に整合させるためのものである。 【0132】初期化信号生成回路214は、コマンド発
行部218が初期化信号を発行したことに応じて、メモ
リコントローラ21自身を初期化状態に移行させるため
に内部的な初期化信号を生成し、それを連続反転データ
生成回路215、出力データ切替回路217、出力回路
213に出力し、第2の初期化動作を行わせるためのも
のである。 【0133】連続反転データ生成回路215は、初期化
信号生成回路214からの初期化信号に応じて、連続反
転信号を生成し、出力データ切替回路217に出力する
ためのものである。データラッチ回路216は通常動作
時におけるライトデータをラッチして出力データ切替回
路217に出力するための回路である。 【0134】出力データ切替回路217は、第1の初期
化動作時においては、連続反転データ生成回路215の
出力を選択し、通常動作時においては、データラッチ回
路216の出力を選択して、選択した出力データを出力
回路213に出力するためのものである。出力回路21
3は、DLL回路211から供給される出力制御クロッ
クにしたがって動作し、出力データ切替回路217から
受けたデータを、DQ信号としてDQバス102に伝達
するためのものである。 【0135】コマンド発行部218は、第2の初期化命
令、OUT0コマンド及びOUT1コマンドを含むデー
タ出力命令などのコマンドを出力するものである。この
コマンドの発行は、基準クロック信号の立上がりエッジ
が当該コマンドの有効幅の中心となるように発行され
る。そのため、コマンド発行部218にも基準クロック
信号が入力されている。なお、本実施の形態において
は、コマンド発行部218は、基準クロック信号より低
いレートで第1の初期化動作への移行を示す初期化信号
の発行も行う。 【0136】リード制御部219のカウンタ220は、
第2の初期化動作時にコマンド発行部218からOUT
1コマンドが発行されてからDQバス102を介してハ
イレベルデータ信号を受信するまでの受信用内部クロッ
ク信号のクロック数をカウントするためのものである。
より具体的には、リード制御部219のカウンタ220
は、疑似リードコマンドであるコマンドOUT1をコマ
ンド発行部218から受取ってから内部DQ信号(後
述)がハイレベルに反転するまでの受信用内部クロック
信号の立上がりエッジをカウントするためのものであ
る。リード制御部219は、上記のようにカウンタ22
0にてカウントしたクロック数(遅延クロック数)を保
持し、その遅延クロック数をもって以後のリードデータ
(DQデータ)の受信タイミングを制御するためのもの
である。 【0137】DQデータラッチ回路221は、基準クロ
ック信号に従って、DQバス102を伝搬してきたDQ
データをラッチし、ラッチしたデータを内部DQ信号と
して出力するためのものである。 【0138】このような構成を備えるメモリコントロー
ラ21は、概略、次のようにして動作する。 【0139】まず、コマンド発行部218は、基準クロ
ック信号より低いレートで初期化信号をコマンド/アド
レスバス101上に伝達すると共に、初期化信号生成回
路214に入力する。この初期化信号がDRAMにて受
信されると、DRAMは第1の初期化動作に入る。 【0140】初期化信号生成回路214は、コマンド発
行部218から初期化信号を受けると、それに応じて内
部的な初期化信号を生成し、その内部的な初期化信号を
連続反転データ生成回路215、出力データ切替回路2
17、出力回路213に出力する。 【0141】連続反転データ生成回路215は、この初
期化信号に応じて、前述の連続反転信号の基となる連続
反転データを生成し、第1の初期化動作状態にある出力
データ切替回路217を通じて、出力回路213に供給
する。 【0142】出力回路213は、DLL回路211の生
成する出力制御クロックに同期して、連続反転データを
特定のDQ端子に対して連続反転信号として供給する。
これにより、前述のようにして、DQバス(特定のDQ
線)102を介して連続反転信号(DQ線を介して供給
される擬似クロック信号)がDRAM側に伝達される。
この連続反転信号は、前述したように、DRAM側にお
いてライトデータ等の受信用内部クロック信号の生成に
利用される。 【0143】その後、コマンド発行部218は、第2の
初期化命令を発行し、次いで、OUT0コマンドを発行
する。これにより、所定の時間が経過すると、DQバス
102上にはDRAMからローレベルデータが伝達され
ることとなる。次いで、コマンド発行部218がOUT
1コマンドを発行し、所定の時間が経過すると、DQバ
ス102上にはDRAMから伝達されたハイレベルデー
タが現れる。この間、DQデータラッチ回路221は、
基準クロック信号に従って、DQバス102を伝搬して
きたデータをラッチして、そのラッチしたデータを内部
DQ信号としてリード制御部219に出力している。リ
ード制御部219のカウンタ220は、OUT1コマン
ドをトリガとして、基準クロック信号の立上がりエッジ
のカウントを開始し、内部DQ信号がローレベルからハ
イレベルに移行する際のエッジに応じて、カウントを終
了する。このようにして、カウンタ220は、コマンド
発行部218からOUT1コマンドが発行されてから内
部DQ信号がハイレベルに移行するまでの基準クロック
信号のクロック数(遅延クロック数)を取得することが
できる。この遅延クロック数は、コマンド発行部218
からリードコマンドが発行されてから、それに対応する
データを受信するまでに要する基準クロック信号のクロ
ック数と実質的に同じものであることから、この遅延ク
ロック数を利用することで、データリードを適切に行う
ことができる。なお、この遅延クロック数は、リード制
御部219内に保持される。 【0144】第2の初期化動作後において、リード制御
部219は、上記のようにして取得した遅延クロック数
を利用してデータリードを行う。具体的には、リード制
御部219は、コマンド発行部218がリードコマンド
を発行してから遅延クロック数だけ経過した時点で、基
準クロック信号に整合させるようにして、そのリードコ
マンドに対応したリードデータ(DQ信号)の受信を行
う。 【0145】図15を参照すると、DQデータ受信用の
内部クロック信号を生成することとは別個に、コマンド
/アドレス信号の受信用の内部クロック信号を生成する
ことのできるDRAMの構成が示されている。以下にお
いて、コマンド/アドレス信号の受信用の内部クロック
信号は、CA受信用内部クロック信号と称される。ま
た、DQデータ受信用の内部クロック信号は、DQ受信
用内部クロックと称される場合もある。図13及び図1
5を比較すると、図15に示されるDRAMにおいて
は、CA受信用DLL回路321及び位相比較回路32
2を更に備えている点で、図13に示されるDRAMと
は異なっている。なお、図15に示されるDQ受信用D
LL回路314′は、CA受信用DLL回路321と区
別すべく名称を変更しただけであり、図13に示される
受信用DLL回路314と同じ構成のものである。従っ
て、図15に示されるDQ受信用DLL回路314′
は、受信用DLL回路314につき前述された動作を行
う。 【0146】CA受信用DLL回路321は、位相比較
回路322からの位相調整信号に基づいて基準クロック
信号の位相を制御して、位相比較回路322における比
較用の参照クロック信号と、DRAM側におけるCA受
信用内部クロック信号とを生成するためのものである。
位相比較回路322は、CA受信用DLL回路321か
ら出力される参照クロック信号とコマンド/アドレスバ
ス101を介して受信した擬似クロック信号(連続反転
信号)との位相差が0になるように位相を調整するため
の位相調整信号を生成し、CA受信用DLL回路321
に供給するためのものである。この位相比較回路322
により生成される位相調整信号は例えば第1の実施の形
態における位相比較回路203(図6参照)が生成する
ものと同じものである。なお、本実施の形態において、
この位相比較回路322は、初期化信号に応じてオンに
なる。 【0147】(第4の実施の形態)上述した第3の実施
の形態によるメモリシステムの概念は、バイトあるいは
ワード単位のDQ線(DQ線束)が設けられ、それらの
各DQ線(DQ線束)に対応するようにして、基準クロ
ック信号を伝達するためのクロック信号線が設けられる
場合にも適用可能である。 【0148】本発明の第4の実施の形態によるメモリシ
ステムは、前述の第3の実施の形態によるメモリシステ
ムにおいてDQバスの総ビット幅を拡張した例であり、
一般的なモジュール構成のDRAMシステムに関するも
のである。 【0149】図16を参照すると、本実施の形態におい
て、DRAM31〜31は、モジュール41上に
設けられており、DRAM31〜31はモジュール
41 上に設けられている。DQバスを構成するDQ線
束102〜102は、DRAM31及び31
DRAM31及び31、DRAM31及び3
、DRAM31及び31の各ペアごとに設けら
れており、基準クロック信号を伝達するためのクロック
信号線103〜103もDQ線束102〜102
に対応して設けられている。また、初期化信号伝達用
の信号線104〜104も、DQ線束102〜1
02に対応して設けられている。一方、コマンド/ア
ドレスバス101は並列するDRAM31〜31
31〜31 で共有する構成となっている。 【0150】このような構成を備えたメモリシステムに
おいては、全てのDRAM31〜31に対して前述
した第1及び第2の初期化手順が実行される。その結
果、各DRAM31〜31においては、初期化デー
タとして、各DRAM31〜31において生成され
た受信用内部クロック信号とそのDRAM31〜31
における基準クロック信号との位相差が保持され、一
方、メモリコントローラ21側では、各DRAM31
〜31からのリードデータ受信に関する遅延クロック
数が保持される。なお、本メモリシステムにおいて、並
列するDRAM31〜31に対しては、対応するD
Q線及びクロック信号線を用いて、前述の第1及び第2
の初期化手順を同時に実行することが可能である。同様
に、並列するDRAM31〜31に対しても第1及
び第2の初期化手順を同時に実行可能である。 【0151】また、本実施の形態は、図17に示される
ようなバッファードタイプのDRAMシステムに対して
も適用可能である。この場合、コマンド/アドレスバス
101を介して供給されたコマンド/アドレス信号は、
各モジュール41、41上に設けられたバッファ5
、50によって、一時的に保持され、その後、対
応するモジュール41、41上のDRAM31
31、31〜31 に分配される。各DRAM31
〜31においては、コマンド/アドレス信号の受信
用内部クロックにより、バッファ50、50から分
配されたコマンド/アドレス信号を受信する。 【0152】さらに、上記のようなDRAMシステムに
おいて、バイト単位にパリティ用DQビット線を設ける
こととしても良い。例えば、図16又は図17に示され
たDRAMシステムにおいて、8ビット、16ビット構
成のDQレーンがパリティを含む場合には、夫々、9ビ
ット、18ビットになる。 【0153】なお、本実施の形態においても、各DRA
M側においてCA受信用内部クロック信号を生成し、そ
れを利用してコマンド/アドレス信号の受信を行うこと
としても良い。 【0154】また、上記したような一般的なモジュール
構成のメモリシステムにおいても、クロック信号線をメ
モリデバイス単位に設けることが可能であることは言う
までもない。 【0155】図16又は図17に示されたDRAMシス
テムにおいては、前述した第1の初期化手順を実行する
ことにより、基準クロック信号に整合したデータライト
が可能となり、また、第2の初期化手順を実行すること
により、データリードも適正に行われることとなる。な
お、第3の実施の形態において述べたように、シミュレ
ーション等により予め精度良く各DRAMに対する伝搬
遅延等を取得しているような場合には、第2の初期化手
順を省略することもできる。また、本実施の形態におい
ても、第3の実施の形態において説明したような疑似ク
ロック信号伝搬時におけるクロストーク補償(DQ信号
用及び/又はコマンド/アドレス信号用)を行うことも
できる。 【0156】(第5の実施の形態)前述の第1の実施の
形態においては、リードクロックとDQ信号の伝搬時間
差に起因する受信タイミングマージンを改善することが
できるが、本発明の第5の実施の形態として、前述の第
1の実施の形態に対して前述の第3の実施の形態による
概念を組み合わせることにより、メモリコントローラ2
0からDRAM30 、30へのデータ送信にも適用
してデータライト時のクロック信号とDQ信号の伝搬時
間差に起因する受信タイミングマージンを改善すること
も可能である。図18に示されるように、本実施の形態
におけるメモリシステムの概略配置は、第1の実施の形
態における概略配置と似ている。しかし、本実施の形態
における特有の動作を行うために、DRAM33,3
とメモリコントローラ23は、第1の実施の形態に
示されたものとは異なる構成を備えている(後述)。 【0157】この第5の実施の形態において、メモリコ
ントローラ23は、ライト時のDQデータを基準クロッ
クにセンターを整合させて送信する。しかし、DQ信号
とクロック信号のシステム上の配線レイアウト、信号の
トライバビリティ、電気的終端方法の差等に起因する信
号伝搬時間の差により、受信側でのタイミングマージン
が減少する。そこで、DRAMは、初期化時において、
該DRAM側におけるDQ信号の受信用内部クロック信
号を生成し、基準クロック信号からのタイミングのずれ
を整合する。 【0158】このDRAM側におけるDQ信号の受信用
内部クロック信号の生成手順は、前述した第3の実施の
形態の場合と概略同様である。 【0159】具体的には、メモリコントローラ23は、
まず、DRAM33に対して、コマンド/アドレスバ
ス101を介して、基準クロック信号よりも低レートで
初期化命令を発行し、自らも初期化動作に入る。DRA
M33は、初期化信号を受けると、連続反転信号(疑
似クロック信号)受信のための待ち状態に移行する。一
方、メモリコントローラ23は、初期化動作に入ると、
基準クロック信号のセンターに整合した連続反転信号を
特定のDQ端子に対して出力する(図19における基準
クロック@MC及びDQ@MC参照)。図19から明ら
かなように、本実施の形態において、連続反転信号の出
力タイミングは、メモリコントローラ23が通常動作時
にDQ信号を出力するタイミングと同じタイミングであ
る。即ち、メモリコントローラ23は、基準クロック信
号の立上がり及び/又は立下がりに整合させて連続反転
信号を出力する。DRAM33は、この連続反転信号
を疑似クロック信号として受信すると(図19における
DQ@DRAM参照)、その受信した疑似クロック信号
(連続反転信号)の位相を90°後退させてDRAM3
側における受信用内部クロック信号を生成する(図
19における受信用内部クロック@DRAM参照)。こ
のようにして、DRAM33は通常動作時におけるラ
イトデータ(DQ信号)の受信に最適な位相を有する受
信用内部クロック信号を生成する。なお、DRAM33
は、この受信用内部クロック信号と基準クロック信号
との位相差を保持することにより、この初期化手順終了
後(受信用内部クロック信号生成後)においても、受信
用内部クロック信号の生成を維持できる。 【0160】特に、本実施の形態において、疑似クロッ
ク信号としての連続反転信号は、DQバス102を構成
する複数のDQ線のうち、特定の2本のDQ線を使用し
て、メモリコントローラ23からDRAM33に対し
て伝達することとしており、また、2本のDQ線を伝達
する連続反転信号は、互いに相補の関係にある。したが
って、DRAM33側における受信用内部クロック信
号生成のタイミング精度の向上を図ることができる。 【0161】図20及び図21に、前述の第1の実施の
形態における第1及び第2の初期化手順と共に上記した
本実施の形態による初期化手順(DRAM側におけるD
Q信号の受信用内部クロック信号生成手順)を実現可能
なDRAM及びメモリコントローラの構成の概略を示す
ブロック図を示す。 【0162】図20を参照すると、DRAM(33
33)は、出力用DLL回路331、出力回路レプリ
カ322、出力回路333、初期化信号生成回路33
4、連続反転データ生成回路335、0/1データ生成
回路336、データラッチ回路337、出力データ切替
回路338、受信用DLL回路339及び位相比較回路
340を備えている。このうち、出力用DLL回路33
1、出力回路レプリカ322、出力回路333、初期化
信号生成回路334、連続反転データ生成回路335、
0/1データ生成回路336、データラッチ回路337
及び出力データ切替回路338は、第1の実施の形態に
おけるDLL回路301、出力回路レプリカ302、出
力回路303、初期化信号生成回路304、連続反転デ
ータ生成回路305、0/1データ生成回路306、デ
ータラッチ回路307及び出力データ切替回路308と
同じ構成であり(図5参照)、従って、これらにつき第
1の実施の形態において説明された動作と同じ動作を行
う。また、受信用DLL回路339及び位相比較回路3
40は、第3の実施の形態における受信用DLL回路3
14及び位相比較回路315と同じ構成であり(図13
参照)、従って、これらにつき第3の実施の形態におい
て説明された動作と同じ動作を行う。なお、DRAM3
31,332に対して、コマンド/アドレス信号の受信
用として、図15に示されるCA受信用DLL回路32
1及び位相比較回路322を更に設けることとしても良
い。 【0163】一方、図21を参照すると、メモリコント
ローラ23は、基準クロック生成回路231、DLL回
路232、位相比較回路233、DQデータラッチ回路
234、リード制御部235、コマンド発行部237、
DLL回路238、出力回路レプリカ239、出力回路
240、初期化信号生成回路241、連続反転データ生
成回路242、データラッチ回路243及び出力データ
切替回路244を備えている。また、リード制御部23
5は、第2の初期化動作用のカウンタ236を備えてい
る。 【0164】このうち、基準クロック生成回路231、
DLL回路232、位相比較回路233、DQデータラ
ッチ回路234、リード制御部235及びカウンタ23
6は、第1の実施の形態における基準クロック生成回路
201、DLL回路202、位相比較回路203、DQ
データラッチ回路204、リード制御部205及びカウ
ンタ206と同じ構成であり(図6参照)、従って、こ
れらにつき第1の実施の形態において説明された動作と
同じ動作を行う。また、DLL回路238、出力回路レ
プリカ239、出力回路240、初期化信号生成回路2
41、連続反転データ生成回路242、データラッチ回
路243及び出力データ切替回路244は、第3の実施
の形態におけるDLL回路211、出力回路レプリカ2
12、出力回路213、初期化信号生成回路214、連
続反転データ生成回路215、データラッチ回路21
6、出力データ切替回路217と同じ構成であり(図1
4参照)、従って、これらにつき第3の実施の形態にお
いて説明された動作と同じ動作を行う。なお、コマンド
発行部237は、第1の実施の形態におけるコマンド発
行部218の機能と第3の実施の形態におけるコマンド
発行部237の機能とを併せ持つものであり、第3の実
施の形態において説明された最初の初期化信号を発行し
た後、第1の実施の形態において説明された第1及び第
2の初期化命令等を発行する。 【0165】本実施の形態において、DRAM側で調整
される位相差は、基準クロックとDQ信号のの伝搬時間
の差のみであるから、図19に示されるように僅かなも
のである。しかしながら、クロック周波数が高くなれば
なるほど、このようなわずかな位相差が周波数に占める
割合が大きくなり、受信タイミングマージンの減少とい
う問題を生じさせることとなると考えられることから、
その点において、本実施の形態によるメモリシステムを
採用する利点がある。 【0166】 【発明の効果】以上説明したように、本発明によれば、
送信側装置と受信側装置とが一つの基準クロック信号に
従って動作するようなシステムにおいて所定の信号経路
上における信号の送受信を行う場合に、受信側装置にお
いて所定の信号経路上における信号の伝搬遅延を考慮し
た信号受信用の内部クロック信号を生成し、その信号受
信用の内部クロック信号に基づいて所定の信号経路を介
した信号の受信を行うこととしたことから、受信側装置
における信号受信に関しタイミングマージンが減少する
といった問題は生じない。 【0167】また、本発明によれば、関連技術と比較し
て、クロック信号の本数を削減することが可能である。
特に、複数バイトのシステムでモジュール上に並列にD
RAMを搭載するシステムなどにおいては、モジュール
のピン数削減ができシステムコストを低減することがで
きる。 【0168】更に、本発明によれば、DQ信号それ自体
若しくはアドレス/コマンド信号それ自体を用いてDQ
信号の受信用内部クロック信号若しくはアドレス/コマ
ンド信号の受信用の内部クロック信号を生成し、それら
生成した内部クロック信号によりDQ信号又はアドレス
/コマンド信号を受信することとしているので、クロッ
ク信号線、DQバス及びアドレス/コマンドバスのトポ
ロジーの違い、及び物理的なレイアウトの相違に基づく
クロック信号、DQ信号及びアドレス/コマンド信号間
のタイミングのずれのキャリブレーションを行うことが
でき、より受信タイミングマージンのあるシステムを構
築することが可能となる。 【0169】その上、DQ信号の受信用内部クロック信
号を生成するにあたり、初期化用DQ信号として2本の
DQ信号線に相補の連続反転信号を伝達することによ
り、疑似クロック信号としての連続反転信号をより正確
に取り扱うことができ、従って、1本のDQ信号線を用
いて(一つの連続反転信号で)受信用内部クロック信号
を生成する場合と比較して、参照電位のゆれによりタイ
ミングがばらつくことが回避でき、高い精度で受信用内
部クロック信号を生成することが可能である。

【図面の簡単な説明】 【図1】本発明の第1の実施の形態によるメモリシステ
ムの概略構成を示す図である。 【図2】本発明の第1の実施の形態によるキャリブレー
ション方法における第1の初期化手順を示すタイミング
チャートである。 【図3】本発明の第1の実施の形態による連続反転信号
(疑似クロック信号)の生成を説明するための図であ
る。 【図4】本発明の第1の実施の形態によるキャリブレー
ション方法における第2の初期化手順を示すタイミング
チャートである。 【図5】本発明の第1の実施の形態によるキャリブレー
ション方法を実現可能なDRAMの構成を示す図であ
る。 【図6】本発明の第1の実施の形態によるキャリブレー
ション方法を実現可能なメモリコントローラの構成を示
す図である。 【図7】本発明の第2の実施の形態によるメモリシステ
ムの概略構成を示す図である。 【図8】本発明の第2の実施の形態によるメモリシステ
ムの変形例を示す図である。 【図9】本発明の第3の実施の形態によるメモリシステ
ムの概略構成を示す図である。 【図10】本発明の第3の実施の形態によるキャリブレ
ーション方法における第1の初期化手順を示すタイミン
グチャートである。 【図11】本発明の第3の実施の形態によるキャリブレ
ーション方法においてコマンド/アドレス信号に対して
も受信用内部クロック信号を生成する場合の初期化手順
を示すタイミングチャートである。 【図12】本発明の第3の実施の形態によるキャリブレ
ーション方法における第2の初期化手順を示すタイミン
グチャートである。 【図13】本発明の第3の実施の形態によるキャリブレ
ーション方法を実現可能なDRAMの構成を示す図であ
る。 【図14】本発明の第3の実施の形態によるキャリブレ
ーション方法を実現可能なメモリコントローラの構成を
示す図である。 【図15】図13に示されるDRAMの変形例であり、
コマンド/アドレス信号の受信用の内部クロック信号を
も生成可能なDRAMの構成を示すブロック図である。 【図16】本発明の第4の実施の形態によるメモリシス
テムの概略構成を示す図である。 【図17】本発明の第4の実施の形態によるメモリシス
テムの変形例を示す図である。 【図18】本発明の第5の実施の形態によるメモリシス
テムの概略構成を示す図である。 【図19】本発明の第5の実施の形態によるキャリブレ
ーション方法における初期化手順を示すタイミングチャ
ートである。 【図20】本発明の第5の実施の形態によるキャリブレ
ーション方法を実現可能なDRAMの構成を示す図であ
る。 【図21】本発明の第5の実施の形態によるキャリブレ
ーション方法を実現可能なメモリコントローラの構成を
示す図である。 【図22】関連技術1によるメモリシステムの概略構成
を示す図である。 【図23】関連技術2によるメモリシステムの概略構成
を示す図である。 【符号の説明】 10 クロックジェネレータ 20,21,23 メモリコントローラ 30〜30,31〜31,33,33
DRAM 40,40,41,41 モジュール 50,50 バッファ

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 半導体メモリデバイスとメモリコントロ
    ーラとの間の信号伝達を基準クロック信号に整合して行
    うメモリシステムにおいて、前記メモリコントローラが
    前記半導体メモリデバイスからのDQ信号を適切に受信
    するためのキャリブレーション方法であって、 前記半導体メモリデバイスが、基準クロック信号に応じ
    て、予め決められた基準クロック信号の位相に合せて連
    続反転信号を初期化用DQ信号としてDQバスに伝達す
    る第1のステップと、 メモリコントローラが、受信した該初期化用DQ信号に
    対して予め決められた位相差を有するようにして受信用
    内部クロック信号を生成する第2のステップとを有し、
    前記メモリコントローラが前記受信用内部クロック信号
    に基づいて前記半導体メモリデバイスからのDQ信号を
    受信することを特徴とするキャリブレーション方法。 【請求項2】 請求項1記載のキャリブレーション方法
    において、前記第2のステップは、DLL回路を用いて
    実現され、前記受信用内部クロック信号と該メモリコン
    トローラにおける前記基準クロック信号との位相差を該
    DLL回路に保持することにより、前記DLL回路によ
    る前記受信用内部クロック信号の生成を維持する、こと
    を特徴とするキャリブレーション方法。 【請求項3】 請求項1又は2記載のキャリブレーショ
    ン方法において、前記第1のステップは、前記DQバス
    を構成するDQ線のうちの特定の1本のDQ線を使用し
    て該特定の1本のDQ線に対して互いに連続反転信号を
    伝達するものであり、前記第2のステップは当該連続反
    転信号に基づいて前記受信用内部クロック信号を生成す
    るものである、ことを特徴とするキャリブレーション方
    法。 【請求項4】 請求項3記載のキャリブレーション方法
    において、前記第1のステップは、前記特定の1本のD
    Q線に対して前記連続反転信号を伝達すると共に、当該
    特定の1本のDQ線以外の前記DQバスを構成するDQ
    線を隣接するDQ線同士に伝達する信号が互いに反転し
    た信号となるようにして駆動する、ことを特徴とするキ
    ャリブレーション方法。 【請求項5】 請求項1又は2記載のキャリブレーショ
    ン方法において、前記第1のステップは、前記DQバス
    を構成するDQ線のうちの特定の2本のDQ線を使用し
    て該特定の2本のDQ線に対して互いに相補の連続反転
    信号を伝達するものであり、前記第2のステップは当該
    相補の連続反転信号に基づいて前記受信用内部クロック
    信号を生成するものである、ことを特徴とするキャリブ
    レーション方法。 【請求項6】 請求項5記載のキャリブレーション方法
    において、前記第2のステップは、前記DQバスを構成
    するDQ線のうちの特定の2本のDQ線に対して前記相
    補の連続反転信号を伝達すると共に、当該特定の2本の
    DQ線以外のDQ線を隣接するDQ線同士に伝達する信
    号が互いに反転した信号となるようにして駆動する、こ
    とを特徴とするキャリブレーション方法。 【請求項7】 請求項1記載のキャリブレーション方法
    において、 前記メモリコントローラが、前記半導体メモリデバイス
    に対して参照用DQデータ出力命令を発行する第3のス
    テップと、 前記半導体メモリデバイスが、当該参照用DQデータ出
    力命令に対応した参照用DQデータ信号をDQバスに伝
    達する第4のステップと、 前記メモリコントローラが、前記参照用DQデータ信号
    を前記受信用内部クロック信号により受信するまでのク
    ロック数をカウントし、遅延クロック数として保持する
    第5のステップとを更に備えることを特徴とするキャリ
    ブレーション方法。 【請求項8】 請求項7に記載のキャリブレーション方
    法において、 前記メモリコントローラは、前記遅延クロック数を考慮
    して、前記半導体メモリデバイスからDQバスに伝達さ
    れるDQ信号を前記受信用内部クロック信号により受信
    する、ことを特徴とするキャリブレーション方法。 【請求項9】 半導体メモリデバイスとメモリコントロ
    ーラとの間の信号伝達を基準クロック信号に整合して行
    うメモリシステムにおいて、 前記半導体メモリデバイスは、基準クロック信号に応じ
    て、予め決められた基準クロック信号の位相に合せて連
    続反転信号を初期化用DQ信号としてDQバスに伝達す
    る初期化用DQ信号伝達手段を備えており、 メモリコントローラは、受信した該初期化用DQ信号に
    対して予め決められた位相差を有するようにして受信用
    内部クロック信号を生成する受信用内部クロック信号生
    成手段を備えており、前記受信用内部クロック信号に基
    づいて前記半導体メモリデバイスからのDQ信号を受信
    することを特徴とするメモリシステム。 【請求項10】 請求項9記載のメモリシステムにおい
    て、前記受信用内部クロック信号生成手段は、前記受信
    用内部クロック信号と該メモリコントローラにおける前
    記基準クロック信号との位相差を保持するための位相差
    保持手段を備え、当該位相差保持手段に保持された位相
    差に基づいて前記基準クロック信号から前記受信用内部
    クロック信号を生成し続けることのできるものである、
    ことを特徴とするメモリシステム。 【請求項11】 請求項9又は10記載のメモリシステ
    ムにおいて、 前記初期化用DQ信号伝達手段は、前記DQバスを構成
    するDQ線のうちの特定の2本のDQ線を使用して、前
    記初期化用DQ信号として、互いに相補関係にある連続
    反転信号を伝達するものであり、 前記受信用内部クロック生成手段は、該特定の2本のD
    Q線を介して前記相補の連続反転信号である前記初期化
    用DQ信号を受け、当該初期化用DQ信号に基づいて前
    記受信用内部クロック信号を生成するものである、こと
    を特徴とするメモリシステム。 【請求項12】 請求項9記載のメモリシステムにおい
    て、 前記メモリコントローラは、前記受信用内部クロック信
    号を生成した後において、前記半導体メモリデバイスに
    対して参照用DQデータ出力命令を発行するDQデータ
    出力命令手段と、前記半導体メモリデバイスから前記参
    照用DQデータ出力命令に対応した参照用DQデータ信
    号を前記受信用内部クロック信号により受信するまでの
    クロック数をカウントし、遅延クロック数として保持す
    る遅延クロック数保持手段とを更に備えており、 前記半導体メモリデバイスは、前記参照用DQデータ出
    力命令に応じて前記参照用DQデータ信号をDQバスに
    伝達するデータ出力手段を更に備えていることを特徴と
    するメモリシステム。 【請求項13】 請求項12に記載のメモリシステムに
    おいて、 前記メモリコントローラは、前記遅延クロック数を考慮
    して、前記半導体メモリデバイスからDQバスに伝達さ
    れるDQ信号を前記受信用内部クロック信号により受信
    する、ことを特徴とするメモリシステム。 【請求項14】 請求項9乃至請求項13のいずれかに
    記載のメモリシステムにおいて、バイトあるいはワード
    単位のDQ線毎に、基準クロック信号を伝達するための
    クロック信号線が設けられていることを特徴とするメモ
    リシステム。 【請求項15】 請求項14記載のメモリシステムにお
    いてバイト単位にパリティ用DQビット線を含むことを
    特徴とするメモリシステム。 【請求項16】 半導体メモリデバイスとメモリコント
    ローラとの間の信号伝達を基準クロック信号に整合して
    行うメモリシステムにおいて、前記メモリコントローラ
    が前記半導体メモリデバイスからのDQ信号を適切に受
    信するためのキャリブレーション方法であって、 前記メモリコントローラは、 前記半導体メモリデバイスから擬似的なクロック信号と
    して連続反転信号からなる初期化用DQ信号を受けて、
    当該初期化用DQ信号から受信用内部クロック信号を生
    成する第1の初期化ステップと、 前記半導体メモリデバイスに対して参照用DQデータ出
    力命令を発行してから、前記半導体メモリデバイスから
    前記参照用DQデータ出力命令に対応したDQデータ信
    号として参照用DQデータ信号を受けるまでの間、前記
    受信用内部クロックのクロック数をカウントし、遅延ク
    ロック数として保持する第2の初期化ステップとを実行
    し、その後、前記遅延クロック数を考慮して、前記半導
    体メモリデバイスからDQバスに伝達されるDQ信号を
    前記受信用内部クロック信号により受信する、ことを特
    徴とするキャリブレーション方法。 【請求項17】 半導体メモリデバイスとメモリコント
    ローラとの間の信号伝達を基準クロック信号に整合して
    行うメモリシステムにおいて、前記半導体メモリデバイ
    スが前記メモリコントローラからのDQ信号を適切に受
    信するためのキャリブレーション方法であって、 前記メモリコントローラが、予め決められた基準クロッ
    ク信号の位相に合せて連続反転信号を初期化用DQ信号
    としてDQバスに伝達する第1のステップと、 前記半導体メモリデバイスが、受信した該初期化用DQ
    信号に対して予め決められた位相差を有するようにして
    受信用内部クロック信号を生成する第2のステップとを
    有し、 前記半導体メモリデバイスが前記受信用内部クロック信
    号に基づいて前記半導体メモリデバイスからのDQ信号
    を受信することを特徴とするキャリブレーション方法。 【請求項18】 請求項17記載のキャリブレーション
    方法において、前記第2のステップは、DLL回路を用
    いて実現され、前記受信用内部クロック信号と該半導体
    メモリデバイスにおける前記基準クロック信号との位相
    差を該DLL回路に保持することにより、前記DLL回
    路による前記受信用内部クロック信号の生成を維持す
    る、ことを特徴とするキャリブレーション方法。 【請求項19】 請求項17又は18記載のキャリブレ
    ーション方法において、前記第1のステップは、前記D
    Qバスを構成するDQ線のうちの特定の1本のDQ線を
    使用して該特定の1本のDQ線に対して互いに連続反転
    信号を伝達するものであり、前記第2のステップは当該
    連続反転信号に基づいて前記受信用内部クロック信号を
    生成するものである、ことを特徴とするキャリブレーシ
    ョン方法。 【請求項20】 請求項19記載のキャリブレーション
    方法において、前記第1のステップは、前記特定の1本
    のDQ線に対して前記連続反転信号を伝達すると共に、
    当該特定の1本のDQ線以外の前記DQバスを構成する
    DQ線を隣接するDQ線同士に伝達する信号が互いに反
    転した信号となるようにして駆動する、ことを特徴とす
    るキャリブレーション方法。 【請求項21】 請求項17又は18記載のキャリブレ
    ーション方法において、前記第1のステップは、前記D
    Qバスを構成するDQ線のうちの特定の2本のDQ線を
    使用して該特定の2本のDQ線に対して互いに相補の連
    続反転信号を伝達するものであり、前記第2のステップ
    は当該相補の連続反転信号に基づいて前記受信用内部ク
    ロック信号を生成するものである、ことを特徴とするキ
    ャリブレーション方法。 【請求項22】 請求項21記載のキャリブレーション
    方法において、前記第2のステップは、前記DQバスを
    構成するDQ線のうちの特定の2本のDQ線に対して前
    記相補の連続反転信号を伝達すると共に、当該特定の2
    本のDQ線以外のDQ線を隣接するDQ線同士に伝達す
    る信号が互いに反転した信号となるようにして駆動す
    る、ことを特徴とするキャリブレーション方法。 【請求項23】 請求項17に記載のキャリブレーショ
    ン方法において、 前記メモリコントローラが前記半導体メモリデバイスに
    対して参照用DQデータ出力命令を発行する第3のステ
    ップと、 前記半導体メモリデバイスが、当該参照用DQデータ出
    力命令に対応した参照用DQデータ信号をDQバスに伝
    達する第4のステップと、 前記メモリコントローラが、前記参照用DQデータ信号
    を前記基準クロック信号により受信するまでのクロック
    数をカウントし、遅延クロック数として保持する第5の
    ステップとを更に備え、前記メモリコントローラは、リ
    ードコマンドを発行した後、前記遅延クロック数を考慮
    して、前記基準クロック信号に従って、DQ信号として
    前記リードコマンドに対応するリードデータを前記半導
    体メモリデバイスから受信することを特徴とするキャリ
    ブレーション方法。 【請求項24】 請求項17記載のキャリブレーション
    方法において、 前記メモリコントローラが、予め決められた基準クロッ
    ク信号の位相に合せて連続反転信号を初期化用コマンド
    /アドレス信号として、コマンド/アドレスバスに伝達
    する第3のステップと、 前記半導体メモリデバイスが、受信した該初期化用コマ
    ンド信号又は初期化用アドレス信号に対して予め決めら
    れた位相差を有するようにしてコマンド/アドレス信号
    の受信用内部クロック信号を生成する第4のステップと
    を有し、 前記半導体メモリデバイスが、コマンド/アドレス信号
    の受信用内部クロック信号に基づいて、前記メモリコン
    トローラからのコマンド/アドレス信号を受信すること
    を特徴とするキャリブレーション方法。 【請求項25】 請求項24に記載のキャリブレーショ
    ン方法において、前記第4のステップは、DLL回路を
    用いて実現され、前記コマンド/アドレス信号の受信用
    内部クロック信号と該半導体メモリデバイスにおける前
    記基準クロック信号との位相差を該DLL回路に保持す
    ることにより、前記DLL回路による前記コマンド/ア
    ドレス信号の受信用内部クロック信号の生成を維持す
    る、ことを特徴とするキャリブレーション方法。 【請求項26】 請求項24記載のキャリブレーション
    方法において、前記第3のステップは、前記コマンド/
    アドレスバスを構成するコマンド/アドレス信号線のう
    ち、特定の2本のコマンド/アドレス信号線を使用して
    該2本のコマンド/アドレス信号線に対して互いに相補
    の連続反転信号を伝達するものであり、前記第4のステ
    ップは当該相補の連続反転信号に基づいて前記コマンド
    /アドレス信号線の受信用内部クロック信号を生成する
    ものである、ことを特徴とするキャリブレーション方
    法。 【請求項27】 請求項24に記載のキャリブレーショ
    ン方法において、 前記メモリコントローラが前記半導体メモリデバイスに
    対して参照用DQデータ出力命令を発行する第5のステ
    ップと、 前記半導体メモリデバイスが、当該参照用DQデータ出
    力命令に対応した参照用DQデータ信号をDQバスに伝
    達する第6のステップと、 前記メモリコントローラが、前記参照用DQデータ信号
    を前記基準クロック信号により受信するまでのクロック
    数をカウントし、遅延クロック数として保持する第7の
    ステップとを更に備え、前記メモリコントローラは、リ
    ードコマンドを発行した後、前記遅延クロック数を考慮
    して、前記基準クロック信号に従って、DQ信号として
    前記リードコマンドに対応するリードデータを前記半導
    体メモリデバイスから受信することを特徴とするキャリ
    ブレーション方法。 【請求項28】 半導体メモリデバイスとメモリコント
    ローラとの間の信号伝達を基準クロック信号に整合して
    行うメモリシステムにおいて、 前記メモリコントローラは、予め決められた基準クロッ
    ク信号の位相に合せて連続反転信号を初期化用DQ信号
    としてDQバスに伝達する初期化用DQ信号伝達手段を
    備えており、 前記半導体メモリデバイスは、受信した該初期化用DQ
    信号に対して予め決められた位相差を有するようにして
    受信用内部クロック信号を生成する受信用内部クロック
    信号生成手段とを備えており、前記受信用内部クロック
    信号に基づいて前記半導体メモリデバイスからのDQ信
    号を受信することを特徴とするメモリシステム。 【請求項29】 請求項28記載のメモリシステムにお
    いて、前記受信用内部クロック信号生成手段は、前記受
    信用内部クロック信号と該半導体メモリデバイスにおけ
    る前記基準クロック信号との位相差を保持するための位
    相差保持手段を備え、当該位相差保持手段に保持された
    位相差に基づいて前記基準クロック信号から前記受信用
    内部クロック信号を生成し続けることのできるものであ
    る、ことを特徴とするメモリシステム。 【請求項30】 請求項28又は29記載のメモリシス
    テムにおいて、 前記初期化用DQ信号伝達手段は、前記DQバスを構成
    するDQ線のうちの特定の2本のDQ線を使用して、前
    記初期化用DQ信号として、互いに相補の連続反転信号
    を伝達するものであり、 前記受信用内部クロック生成手段は、該特定の2本のD
    Q線を介して前記相補の連続反転信号である前記初期化
    用DQ信号を受け、当該初期化用DQ信号に基づいて前
    記受信用内部クロック信号を生成するものである、こと
    を特徴とするメモリシステム。 【請求項31】 請求項28に記載のメモリシステムに
    おいて、 前記メモリコントローラは、前記半導体メモリデバイス
    に対して参照用DQデータ出力命令を発行するDQデー
    タ出力命令手段と、前記半導体メモリデバイスから前記
    参照用DQデータ出力命令に対応した参照用DQデータ
    信号を前記基準クロック信号により受信するまでのクロ
    ック数をカウントし、遅延クロック数として保持する遅
    延クロック数保持手段とを更に備えており、 前記半導体メモリデバイスは、前記参照用DQデータ出
    力命令に応じて前記参照用DQデータ信号をDQバスに
    伝達するデータ出力手段を更に備えていることを特徴と
    するメモリシステム。 【請求項32】 請求項28記載のメモリシステムにお
    いて、 前記メモリコントローラは、予め決められた基準クロッ
    ク信号の位相に合せて連続反転信号を初期化用コマンド
    /アドレス信号として、コマンド/アドレスバスに伝達
    する初期化用CA信号伝達手段を備えており、 前記半導体メモリデバイスは、受信した該初期化用コマ
    ンド信号又は初期化用アドレス信号に対して予め決めら
    れた位相差を有するようにしてコマンド/アドレス信号
    の受信用内部クロック信号を生成するCA受信用内部ク
    ロック信号生成手段を備えており、該CA受信用内部ク
    ロック信号生成手段により生成されたコマンド/アドレ
    ス信号の受信用内部クロック信号に基づいて前記メモリ
    コントローラからのコマンド/アドレス信号を受信する
    ことを特徴とするメモリシステム。 【請求項33】 請求項32に記載のメモリシステムに
    おいて、 前記CA受信用内部クロック信号生成手段は、前記コマ
    ンド/アドレス信号の受信用内部クロック信号と該半導
    体メモリデバイスにおける前記基準クロック信号との位
    相差を保持するための付加的な位相差保持手段を備え、
    当該付加的な位相差保持手段に保持された位相差に基づ
    いて前記基準クロック信号から前記コマンド/アドレス
    信号の受信用内部クロック信号を生成し続けることので
    きるものである、ことを特徴とするメモリシステム。 【請求項34】 請求項32又は33記載のメモリシス
    テムにおいて、 初期化用CA信号伝達手段は、前記コマンド/アドレス
    バスを構成するコマンド/アドレス信号線のうち、特定
    の2本のコマンド/アドレス信号線を使用して、前記初
    期化用コマンド/アドレス信号として、互いに相補の連
    続反転信号を伝達するものであり、 前記CA受信用内部クロック信号生成手段は、該特定の
    2本のコマンド/アドレス信号線を介して前記相補の連
    続反転信号である前記初期化用コマンド/アドレス信号
    を受け、当該初期化用コマンド/アドレス信号に基づい
    て前記コマンド/アドレス信号線の受信用内部クロック
    信号を生成するものである、ことを特徴とするメモリシ
    ステム。 【請求項35】 請求項32に記載のメモリシステムに
    おいて、 前記メモリコントローラは、前記半導体メモリデバイス
    に対して参照用DQデータ出力命令を発行するDQデー
    タ出力命令手段と、前記半導体メモリデバイスから前記
    参照用DQデータ出力命令に対応した参照用DQデータ
    信号を前記基準クロック信号により受信するまでのクロ
    ック数をカウントし、遅延クロック数として保持する遅
    延クロック数保持手段とを更に備えており、 前記半導体メモリデバイスは、前記参照用DQデータ出
    力命令に応じて前記参照用DQデータ信号をDQバスに
    伝達するデータ出力手段を更に備えていることを特徴と
    するメモリシステム。 【請求項36】 請求項35に記載のメモリシステムに
    おいて、 前記メモリコントローラは、前記遅延クロック数を考慮
    して、前記半導体メモリデバイスからDQバスに伝達さ
    れるDQ信号を前記基準クロック信号により受信する、
    ことを特徴とするメモリシステム。 【請求項37】 請求項28乃至請求項36のいずれか
    に記載のメモリシステムにおいて、バイトあるいはワー
    ド単位のDQ線毎に、基準クロック信号を伝達するため
    のクロック信号線が設けられていることを特徴とするメ
    モリシステム。 【請求項38】 請求項37記載のメモリシステムにお
    いてバイト単位にパリティ用DQビット線を含むことを
    特徴とするメモリシステム。 【請求項39】 半導体メモリデバイスとメモリコント
    ローラとの間の信号の伝達を1本の基準クロック信号に
    整合して行うメモリシステムにおいて、前記半導体メモ
    リデバイス及び前記メモリコントローラを、夫々、送信
    側装置及び受信側装置あるいは受信側装置及び送信側装
    置として、前記送信側装置と前記受信側装置との間の信
    号の伝達を適切に行うためのキャリブレーション方法で
    あって、 前記送信側装置が前記基準クロック信号に同期した連続
    反転信号を伝達する第1のステップと、前記受信側装置
    が前記連続反転信号に基づいて前記信号を受信するため
    の受信用内部クロック信号を生成する第2のステップと
    を有し、 前記受信側装置が前記受信用内部クロック信号に基づい
    て前記送信側装置から伝達されてきた前記信号を受信す
    ることを特徴とするキャリブレーション方法。
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