JP2003050738A - キャリブレーション方法及びメモリシステム - Google Patents

キャリブレーション方法及びメモリシステム

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JP2003050738A JP2001236759A JP2001236759A JP2003050738A JP 2003050738 A JP2003050738 A JP 2003050738A JP 2001236759 A JP2001236759 A JP 2001236759A JP 2001236759 A JP2001236759 A JP 2001236759A JP 2003050738 A JP2003050738 A JP 2003050738A
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clock signal
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internal clock
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Yoshinori Matsui
義徳 松井
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Abstract

(57)【要約】 【課題】 クロック信号線数の削減を達成すると共に信
号受信側でのタイミングマージンの減少を防ぐことので
きるメモリシステムを提供すること。 【解決手段】 メモリコントローラ２０は、ＤＲＡＭ３
０２から擬似的なクロック信号として連続反転信号を受
けて、連続反転信号及び基準クロック信号に基づいてＤ
Ｑ信号の受信用内部クロック信号を生成する。次いで、
メモリコントローラ２０は、ＤＲＡＭ３０２に対してＯ
ＵＴ１コマンドを発行してから、ＤＲＡＭ３０２からＤ
Ｑデータ信号としてハイレベルデータ信号を受けるまで
の間、受信用内部クロックのクロック数をカウントし、
遅延クロック数として保持する。これにより、メモリコ
ントローラ２０は、リードデータ（ＤＱ信号）を受信す
るにあたり、リードコマンドを発行してから、遅延クロ
ック数経過した時点で、受信用内部クロック信号により
リードデータを受信することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリシステムに
関し、特に、高い周波数においても、信号受信側での受
信マージンの減少を改善することのできるメモリシステ
ムに関する。
【０００２】
【従来の技術】周知のように、ＤＲＡＭシステムにおい
て、メモリコントローラと各ＤＲＡＭ間との間のバス上
で行われる信号のやりとりには、バス長や基板上におけ
る配線容量・寄生容量等の影響による遅延が生じる。
【０００３】近年、ＤＲＡＭのデータレートの高速化に
伴い、この信号伝搬遅延の動作周期に占める比率が増加
してきており、これに対応すべく、伝搬遅延による信号
受信マージンの減少を改善する手段が提案されている。
【０００４】たとえば４００ＭＨｚのクロックで動作す
るシステムのサイクルタイムは２．５ｎｓであるのに対
して、メモリコントローラ−ＤＲＡＭ間におけるＤＱ信
号の伝搬遅延は１．６ｎｓに達する。最近のＤＲＡＭシ
ステムでは、クロック信号の両エッジに整合させてデー
タを送受信するものもあるが、この場合、１ビットのサ
イクルタイムは実質上１．２５ｎｓであることから、一
方向のクロック信号にＤＲＡＭとメモリコントローラ間
の双方向のデータを共に整合させることは不可能であ
る。
【０００５】そこで、図２２に示されるように、ライト
クロックとリードクロックとを分け、メモリコントロー
ラからＤＲＡＭにデータを書込む場合はライトクロック
にデータタイミングを整合させる一方、ＤＲＡＭがリー
ドデータをメモリコントローラに出力する場合はリード
クロックにデータタイミングを整合させるメモリシステ
ム（以下「関連技術１」）が提案されている。
【０００６】
【発明が解決しようとする課題】上述したように、関連
技術１のメモリシステムにおいては、リード用、ライト
用の２相のクロック信号を必要とする。
【０００７】この関連技術１におけるＤＱの構成は単体
ＤＲＡＭのビット構成に等しく、４／８／１６等のビッ
ト幅となるが、将来的にはデータの転送速度の更なる向
上を図ることが要求されるものと予想され、その場合、
更に幅の広いビット構成が必要とされることとなる。
【０００８】図２３は、関連技術１においてＤＱのビッ
ト幅を拡張した場合のメモリシステム（以下「関連技術
２」）を示す。この関連技術２は、複数のメモリデバイ
スを搭載したメモリモジュールが複数枚備えられたメモ
リシステムに関するものである。しかしながら、この関
連技術２においては、ＤＲＡＭの並列数に応じてライト
クロック及びリードクロックが必要になることから、シ
ステム全体のクロック配線数が増大し、システムコスト
が高くなっていくという欠点がある。
【０００９】また、ＤＱ信号とクロック信号のシステム
上の配線レイアウト、信号のトライバビリティ、電気的
終端方法の差等に起因する信号伝搬時間の差により受信
側でのタイミングマージンが減少するという問題もあ
る。
【００１０】本発明は、上述した問題を解決すべく改良
されたメモリシステムを提案することを目的とする。
【００１１】
【課題を解決するための手段】本発明によれば、上述し
た課題を解決するために、送信側装置と受信側装置とが
一つの基準クロック信号に従って動作するようなシステ
ムにおいて所定の信号経路上における信号の送受信を行
う場合に、受信側装置において所定の信号経路上におけ
る信号の伝搬遅延を考慮した信号受信用の内部クロック
信号を生成し、その信号受信用の内部クロック信号に基
づいて所定の信号経路を介した信号の受信を行うことと
した。詳しくは、まず、送信側装置から所定の信号伝達
経路上に基準クロック信号と同一周期の連続反転信号
（疑似クロック信号）を受信側装置に向けて伝達する。
受信側装置はその連続反転信号から内部クロック信号を
生成する。連続反転信号は、その伝搬によって、信号伝
達経路上における伝搬遅延を暗に受信側装置に伝えるこ
ととなるから、それによって生成される内部クロック信
号は信号伝達経路上における伝搬遅延を考慮したものと
なる。よって、受信側装置における信号受信に関しタイ
ミングマージンが減少するといった問題は生じない。な
お、このような概念は、メモリシステムについて言え
ば、送信側装置がメモリコントローラであり受信側装置
がメモリデバイスである場合と、送信側装置がメモリデ
バイスであり受信側装置がメモリコントローラである場
合との双方に適用可能である。
【００１２】より具体的には、本発明は、上述した課題
を解決するための手段として、以下に列挙するキャリブ
レーション方法及びメモリシステムを提供する。
【００１３】すなわち、本発明によれば、第１のキャリ
ブレーション方法として、半導体メモリデバイスとメモ
リコントローラとの間の信号伝達を基準クロック信号に
整合して行うメモリシステムにおいて、前記メモリコン
トローラが前記半導体メモリデバイスからのＤＱ信号を
適切に受信するためのキャリブレーション方法であっ
て、前記半導体メモリデバイスが、基準クロック信号に
応じて、予め決められた基準クロック信号の位相に合せ
て連続反転信号を初期化用ＤＱ信号としてＤＱバスに伝
達する第１のステップと、メモリコントローラが、受信
した該初期化用ＤＱ信号に対して予め決められた位相差
を有するようにして受信用内部クロック信号を生成する
第２のステップとを有し、前記メモリコントローラが前
記受信用内部クロック信号に基づいて前記半導体メモリ
デバイスからのＤＱ信号を受信することを特徴とするキ
ャリブレーション方法が得られる。
【００１４】また、本発明によれば、第２のキャリブレ
ーション方法として、前記第１のキャリブレーション方
法において、前記第２のステップは、ＤＬＬ回路を用い
て実現され、前記受信用内部クロック信号と該メモリコ
ントローラにおける前記基準クロック信号との位相差を
該ＤＬＬ回路に保持することにより、前記ＤＬＬ回路に
よる前記受信用内部クロック信号の生成を維持する、こ
とを特徴とするキャリブレーション方法が得られる。
【００１５】さらに、本発明によれば、第３のキャリブ
レーション方法として、前記第１又は第２のキャリブレ
ーション方法において、前記第１のステップは、前記Ｄ
Ｑバスを構成するＤＱ線のうちの特定の１本のＤＱ線を
使用して該特定の１本のＤＱ線に対して互いに連続反転
信号を伝達するものであり、前記第２のステップは当該
連続反転信号に基づいて前記受信用内部クロック信号を
生成するものである、ことを特徴とするキャリブレーシ
ョン方法が得られる。
【００１６】また、本発明によれば、第４のキャリブレ
ーション方法として、前記第３のキャリブレーション方
法において、前記第１のステップは、前記特定の１本の
ＤＱ線に対して前記連続反転信号を伝達すると共に、当
該特定の１本のＤＱ線以外の前記ＤＱバスを構成するＤ
Ｑ線を隣接するＤＱ線同士に伝達する信号が互いに反転
した信号となるようにして駆動する、ことを特徴とする
キャリブレーション方法が得られる。
【００１７】更に、本発明によれば、第５のキャリブレ
ーション方法として、前記第１又は第２のキャリブレー
ション方法において、前記第１のステップは、前記ＤＱ
バスを構成するＤＱ線のうちの特定の２本のＤＱ線を使
用して該特定の２本のＤＱ線に対して互いに相補の連続
反転信号を伝達するものであり、前記第２のステップは
当該相補の連続反転信号に基づいて前記受信用内部クロ
ック信号を生成するものである、ことを特徴とするキャ
リブレーション方法が得られる。
【００１８】また、本発明によれば、第６のキャリブレ
ーション方法として、前記第５のキャリブレーション方
法において、前記第２のステップは、前記ＤＱバスを構
成するＤＱ線のうちの特定の２本のＤＱ線に対して前記
相補の連続反転信号を伝達すると共に、当該特定の２本
のＤＱ線以外のＤＱ線を隣接するＤＱ線同士に伝達する
信号が互いに反転した信号となるようにして駆動する、
ことを特徴とするキャリブレーション方法が得られる。
【００１９】また、本発明によれば、第７のキャリブレ
ーション方法として、前記第１のキャリブレーション方
法において、前記メモリコントローラが、前記半導体メ
モリデバイスに対して参照用ＤＱデータ出力命令を発行
する第３のステップと、前記半導体メモリデバイスが、
当該参照用ＤＱデータ出力命令に対応した参照用ＤＱデ
ータ信号をＤＱバスに伝達する第４のステップと、前記
メモリコントローラが、前記参照用ＤＱデータ信号を前
記受信用内部クロック信号により受信するまでのクロッ
ク数をカウントし、遅延クロック数として保持する第５
のステップとを更に備えることを特徴とするキャリブレ
ーション方法が得られる。
【００２０】また、本発明によれば、第８のキャリブレ
ーション方法として、前記第７のキャリブレーション方
法において、前記メモリコントローラは、前記遅延クロ
ック数を考慮して、前記半導体メモリデバイスからＤＱ
バスに伝達されるＤＱ信号を前記受信用内部クロック信
号により受信する、ことを特徴とするキャリブレーショ
ン方法が得られる。
【００２１】また、本発明によれば、第９のキャリブレ
ーション方法として、半導体メモリデバイスとメモリコ
ントローラとの間の信号伝達を基準クロック信号に整合
して行うメモリシステムにおいて、前記半導体メモリデ
バイスが前記メモリコントローラからのＤＱ信号を適切
に受信するためのキャリブレーション方法であって、前
記メモリコントローラが、予め決められた基準クロック
信号の位相に合せて連続反転信号を初期化用ＤＱ信号と
してＤＱバスに伝達する第１のステップと、前記半導体
メモリデバイスが、受信した該初期化用ＤＱ信号に対し
て予め決められた位相差を有するようにして受信用内部
クロック信号を生成する第２のステップとを有し、前記
半導体メモリデバイスが前記受信用内部クロック信号に
基づいて前記半導体メモリデバイスからのＤＱ信号を受
信することを特徴とするキャリブレーション方法が得ら
れる。
【００２２】さらに、本発明によれば、第１０のキャリ
ブレーション方法として、前記第９のキャリブレーショ
ン方法において、前記第２のステップは、ＤＬＬ回路を
用いて実現され、前記受信用内部クロック信号と該半導
体メモリデバイスにおける前記基準クロック信号との位
相差を該ＤＬＬ回路に保持することにより、前記ＤＬＬ
回路による前記受信用内部クロック信号の生成を維持す
る、ことを特徴とするキャリブレーション方法が得られ
る。
【００２３】また、本発明によれば、第１１のキャリブ
レーション方法として、前記第９又は第１０のキャリブ
レーション方法において、前記第１のステップは、前記
ＤＱバスを構成するＤＱ線のうちの特定の１本のＤＱ線
を使用して該特定の１本のＤＱ線に対して互いに連続反
転信号を伝達するものであり、前記第２のステップは当
該連続反転信号に基づいて前記受信用内部クロック信号
を生成するものである、ことを特徴とするキャリブレー
ション方法が得られる。
【００２４】また、本発明によれば、第１２のキャリブ
レーション方法として、前記第１１のキャリブレーショ
ン方法において、前記第１のステップは、前記特定の１
本のＤＱ線に対して前記連続反転信号を伝達すると共
に、当該特定の１本のＤＱ線以外の前記ＤＱバスを構成
するＤＱ線を隣接するＤＱ線同士に伝達する信号が互い
に反転した信号となるようにして駆動する、ことを特徴
とするキャリブレーション方法が得られる。
【００２５】また、本発明によれば、第１３のキャリブ
レーション方法として、前記第９又は第１０のキャリブ
レーション方法において、前記第１のステップは、前記
ＤＱバスを構成するＤＱ線のうちの特定の２本のＤＱ線
を使用して該特定の２本のＤＱ線に対して互いに相補の
連続反転信号を伝達するものであり、前記第２のステッ
プは当該相補の連続反転信号に基づいて前記受信用内部
クロック信号を生成するものである、ことを特徴とする
キャリブレーション方法が得られる。
【００２６】さらに、本発明によれば、第１４のキャリ
ブレーション方法として、前記第１３のキャリブレーシ
ョン方法において、前記第２のステップは、前記ＤＱバ
スを構成するＤＱ線のうちの特定の２本のＤＱ線に対し
て前記相補の連続反転信号を伝達すると共に、当該特定
の２本のＤＱ線以外のＤＱ線を隣接するＤＱ線同士に伝
達する信号が互いに反転した信号となるようにして駆動
する、ことを特徴とするキャリブレーション方法が得ら
れる。
【００２７】また、本発明によれば、第１５のキャリブ
レーション方法として、前記第９のキャリブレーション
方法において、前記メモリコントローラが前記半導体メ
モリデバイスに対して参照用ＤＱデータ出力命令を発行
する第３のステップと、前記半導体メモリデバイスが、
当該参照用ＤＱデータ出力命令に対応した参照用ＤＱデ
ータ信号をＤＱバスに伝達する第４のステップと、前記
メモリコントローラが、前記参照用ＤＱデータ信号を前
記基準クロック信号により受信するまでのクロック数を
カウントし、遅延クロック数として保持する第５のステ
ップとを更に備え、前記メモリコントローラは、リード
コマンドを発行した後、前記遅延クロック数を考慮し
て、前記基準クロック信号に従って、ＤＱ信号として前
記リードコマンドに対応するリードデータを前記半導体
メモリデバイスから受信することを特徴とするキャリブ
レーション方法が得られる。
【００２８】更に、本発明によれば、第１６のキャリブ
レーション方法として、前記第９のキャリブレーション
方法において、前記メモリコントローラが、予め決めら
れた基準クロック信号の位相に合せて連続反転信号を初
期化用コマンド／アドレス信号として、コマンド／アド
レスバスに伝達する第３のステップと、前記半導体メモ
リデバイスが、受信した該初期化用コマンド信号又は初
期化用アドレス信号に対して予め決められた位相差を有
するようにしてコマンド／アドレス信号の受信用内部ク
ロック信号を生成する第４のステップとを有し、前記半
導体メモリデバイスが、コマンド／アドレス信号の受信
用内部クロック信号に基づいて、前記メモリコントロー
ラからのコマンド／アドレス信号を受信することを特徴
とするキャリブレーション方法が得られる。
【００２９】また、本発明によれば、第１７のキャリブ
レーション方法として、前記第１６のキャリブレーショ
ン方法において、前記第４のステップは、ＤＬＬ回路を
用いて実現され、前記コマンド／アドレス信号の受信用
内部クロック信号と該半導体メモリデバイスにおける前
記基準クロック信号との位相差を該ＤＬＬ回路に保持す
ることにより、前記ＤＬＬ回路による前記コマンド／ア
ドレス信号の受信用内部クロック信号の生成を維持す
る、ことを特徴とするキャリブレーション方法が得られ
る。
【００３０】また、本発明によれば、第１８のキャリブ
レーション方法として、前記第１６のキャリブレーショ
ン方法において、前記第３のステップは、前記コマンド
／アドレスバスを構成するコマンド／アドレス信号線の
うち、特定の２本のコマンド／アドレス信号線を使用し
て該２本のコマンド／アドレス信号線に対して互いに相
補の連続反転信号を伝達するものであり、前記第４のス
テップは当該相補の連続反転信号に基づいて前記コマン
ド／アドレス信号線の受信用内部クロック信号を生成す
るものである、ことを特徴とするキャリブレーション方
法が得られる。
【００３１】また、本発明によれば、第１９のキャリブ
レーション方法として、前記第１６のキャリブレーショ
ン方法において、前記メモリコントローラが前記半導体
メモリデバイスに対して参照用ＤＱデータ出力命令を発
行する第５のステップと、前記半導体メモリデバイス
が、当該参照用ＤＱデータ出力命令に対応した参照用Ｄ
Ｑデータ信号をＤＱバスに伝達する第６のステップと、
前記メモリコントローラが、前記参照用ＤＱデータ信号
を前記基準クロック信号により受信するまでのクロック
数をカウントし、遅延クロック数として保持する第７の
ステップとを更に備え、前記メモリコントローラは、リ
ードコマンドを発行した後、前記遅延クロック数を考慮
して、前記基準クロック信号に従って、ＤＱ信号として
前記リードコマンドに対応するリードデータを前記半導
体メモリデバイスから受信することを特徴とするキャリ
ブレーション方法が得られる。
【００３２】また、本発明によれば、上記キャリブレー
ション方法を実現可能なメモリシステムとして以下に掲
げるメモリシステムが得られる。
【００３３】すなわち、本発明によれば、第１のメモリ
システムとして、半導体メモリデバイスとメモリコント
ローラとの間の信号伝達を基準クロック信号に整合して
行うメモリシステムにおいて、前記半導体メモリデバイ
スは、基準クロック信号に応じて、予め決められた基準
クロック信号の位相に合せて連続反転信号を初期化用Ｄ
Ｑ信号としてＤＱバスに伝達する初期化用ＤＱ信号伝達
手段を備えており、メモリコントローラは、受信した該
初期化用ＤＱ信号に対して予め決められた位相差を有す
るようにして受信用内部クロック信号を生成する受信用
内部クロック信号生成手段を備えており、前記受信用内
部クロック信号に基づいて前記半導体メモリデバイスか
らのＤＱ信号を受信することを特徴とするメモリシステ
ムが得られる。
【００３４】また、本発明によれば、第２のメモリシス
テムとして、前記第１のメモリシステムにおいて、前記
受信用内部クロック信号生成手段は、前記受信用内部ク
ロック信号と該メモリコントローラにおける前記基準ク
ロック信号との位相差を保持するための位相差保持手段
を備え、当該位相差保持手段に保持された位相差に基づ
いて前記基準クロック信号から前記受信用内部クロック
信号を生成し続けることのできるものである、ことを特
徴とするメモリシステムが得られる。
【００３５】更に、本発明によれば、第３のメモリシス
テムとして、前記第１又は第２のメモリシステムにおい
て、前記初期化用ＤＱ信号伝達手段は、前記ＤＱバスを
構成するＤＱ線のうちの特定の２本のＤＱ線を使用し
て、前記初期化用ＤＱ信号として、互いに相補関係にあ
る連続反転信号を伝達するものであり、前記受信用内部
クロック生成手段は、該特定の２本のＤＱ線を介して前
記相補の連続反転信号である前記初期化用ＤＱ信号を受
け、当該初期化用ＤＱ信号に基づいて前記受信用内部ク
ロック信号を生成するものである、ことを特徴とするメ
モリシステムが得られる。
【００３６】更に、本発明によれば、第４のメモリシス
テムとして、前記第１のメモリシステムにおいて、前記
メモリコントローラは、前記受信用内部クロック信号を
生成した後において、前記半導体メモリデバイスに対し
て参照用ＤＱデータ出力命令を発行するＤＱデータ出力
命令手段と、前記半導体メモリデバイスから前記参照用
ＤＱデータ出力命令に対応した参照用ＤＱデータ信号を
前記受信用内部クロック信号により受信するまでのクロ
ック数をカウントし、遅延クロック数として保持する遅
延クロック数保持手段とを更に備えており、前記半導体
メモリデバイスは、前記参照用ＤＱデータ出力命令に応
じて前記参照用ＤＱデータ信号をＤＱバスに伝達するデ
ータ出力手段を更に備えていることを特徴とするメモリ
システムが得られる。
【００３７】また、本発明によれば、第５のメモリシス
テムとして、前記第４のメモリシステムにおいて、前記
メモリコントローラは、前記遅延クロック数を考慮し
て、前記半導体メモリデバイスからＤＱバスに伝達され
るＤＱ信号を前記受信用内部クロック信号により受信す
る、ことを特徴とするメモリシステムが得られる。
【００３８】また、本発明によれば、第６のメモリシス
テムとして、前記第１乃至第５のいずれかのメモリシス
テムにおいて、バイトあるいはワード単位のＤＱ線毎
に、基準クロック信号を伝達するためのクロック信号線
が設けられていることを特徴とするメモリシステムが得
られる。
【００３９】また、本発明によれば、第７のメモリシス
テムとして、前記第６のメモリシステムにおいて、バイ
ト単位にパリティ用ＤＱビット線を含むことを特徴とす
るメモリシステムが得られる。
【００４０】更に、本発明によれば、第８のメモリシス
テムとして、半導体メモリデバイスとメモリコントロー
ラとの間の信号伝達を基準クロック信号に整合して行う
メモリシステムにおいて、前記メモリコントローラは、
予め決められた基準クロック信号の位相に合せて連続反
転信号を初期化用ＤＱ信号としてＤＱバスに伝達する初
期化用ＤＱ信号伝達手段を備えており、前記半導体メモ
リデバイスは、受信した該初期化用ＤＱ信号に対して予
め決められた位相差を有するようにして受信用内部クロ
ック信号を生成する受信用内部クロック信号生成手段と
を備えており、前記受信用内部クロック信号に基づいて
前記半導体メモリデバイスからのＤＱ信号を受信するこ
とを特徴とするメモリシステムが得られる。
【００４１】また、本発明によれば、第９のメモリシス
テムとして、前記第８のメモリシステムにおいて、前記
受信用内部クロック信号生成手段は、前記受信用内部ク
ロック信号と該半導体メモリデバイスにおける前記基準
クロック信号との位相差を保持するための位相差保持手
段を備え、当該位相差保持手段に保持された位相差に基
づいて前記基準クロック信号から前記受信用内部クロッ
ク信号を生成し続けることのできるものである、ことを
特徴とするメモリシステムが得られる。
【００４２】また、本発明によれば、第１０のメモリシ
ステムとして、前記第８又は９のメモリシステムにおい
て、前記初期化用ＤＱ信号伝達手段は、前記ＤＱバスを
構成するＤＱ線のうちの特定の２本のＤＱ線を使用し
て、前記初期化用ＤＱ信号として、互いに相補の連続反
転信号を伝達するものであり、前記受信用内部クロック
生成手段は、該特定の２本のＤＱ線を介して前記相補の
連続反転信号である前記初期化用ＤＱ信号を受け、当該
初期化用ＤＱ信号に基づいて前記受信用内部クロック信
号を生成するものである、ことを特徴とするメモリシス
テムが得られる。
【００４３】また、本発明によれば、第１１のメモリシ
ステムとして、前記第８のメモリシステムにおいて、前
記メモリコントローラは、前記半導体メモリデバイスに
対して参照用ＤＱデータ出力命令を発行するＤＱデータ
出力命令手段と、前記半導体メモリデバイスから前記参
照用ＤＱデータ出力命令に対応した参照用ＤＱデータ信
号を前記基準クロック信号により受信するまでのクロッ
ク数をカウントし、遅延クロック数として保持する遅延
クロック数保持手段とを更に備えており、前記半導体メ
モリデバイスは、前記参照用ＤＱデータ出力命令に応じ
て前記参照用ＤＱデータ信号をＤＱバスに伝達するデー
タ出力手段を更に備えていることを特徴とするメモリシ
ステムが得られる。
【００４４】更に、本発明によれば、第１２のメモリシ
ステムとして、前記第８のメモリシステムにおいて、前
記メモリコントローラは、予め決められた基準クロック
信号の位相に合せて連続反転信号を初期化用コマンド／
アドレス信号として、コマンド／アドレスバスに伝達す
る初期化用ＣＡ信号伝達手段を備えており、前記半導体
メモリデバイスは、受信した該初期化用コマンド信号又
は初期化用アドレス信号に対して予め決められた位相差
を有するようにしてコマンド／アドレス信号の受信用内
部クロック信号を生成するＣＡ受信用内部クロック信号
生成手段を備えており、該ＣＡ受信用内部クロック信号
生成手段により生成されたコマンド／アドレス信号の受
信用内部クロック信号に基づいて前記メモリコントロー
ラからのコマンド／アドレス信号を受信することを特徴
とするメモリシステムが得られる。
【００４５】また、本発明によれば、第１３のメモリシ
ステムとして、前記第１２のメモリシステムにおいて、
前記ＣＡ受信用内部クロック信号生成手段は、前記コマ
ンド／アドレス信号の受信用内部クロック信号と該半導
体メモリデバイスにおける前記基準クロック信号との位
相差を保持するための付加的な位相差保持手段を備え、
当該付加的な位相差保持手段に保持された位相差に基づ
いて前記基準クロック信号から前記コマンド／アドレス
信号の受信用内部クロック信号を生成し続けることので
きるものである、ことを特徴とするメモリシステムが得
られる。
【００４６】また、本発明によれば、第１４のメモリシ
ステムとして、前記第１２又は１３のメモリシステムに
おいて、初期化用ＣＡ信号伝達手段は、前記コマンド／
アドレスバスを構成するコマンド／アドレス信号線のう
ち、特定の２本のコマンド／アドレス信号線を使用し
て、前記初期化用コマンド／アドレス信号として、互い
に相補の連続反転信号を伝達するものであり、前記ＣＡ
受信用内部クロック信号生成手段は、該特定の２本のコ
マンド／アドレス信号線を介して前記相補の連続反転信
号である前記初期化用コマンド／アドレス信号を受け、
当該初期化用コマンド／アドレス信号に基づいて前記コ
マンド／アドレス信号線の受信用内部クロック信号を生
成するものである、ことを特徴とするメモリシステムが
得られる。
【００４７】また、本発明によれば、第１５のメモリシ
ステムとして、前記第１２のメモリシステムにおいて、
前記メモリコントローラは、前記半導体メモリデバイス
に対して参照用ＤＱデータ出力命令を発行するＤＱデー
タ出力命令手段と、前記半導体メモリデバイスから前記
参照用ＤＱデータ出力命令に対応した参照用ＤＱデータ
信号を前記基準クロック信号により受信するまでのクロ
ック数をカウントし、遅延クロック数として保持する遅
延クロック数保持手段とを更に備えており、前記半導体
メモリデバイスは、前記参照用ＤＱデータ出力命令に応
じて前記参照用ＤＱデータ信号をＤＱバスに伝達するデ
ータ出力手段を更に備えていることを特徴とするメモリ
システムが得られる。
【００４８】また、本発明によれば、第１６のメモリシ
ステムとして、前記第１５のメモリシステムにおいて、
前記メモリコントローラは、前記遅延クロック数を考慮
して、前記半導体メモリデバイスからＤＱバスに伝達さ
れるＤＱ信号を前記基準クロック信号により受信する、
ことを特徴とするメモリシステムが得られる。
【００４９】また、本発明によれば、第１７のメモリシ
ステムとして、前記第８乃至第１６のいずれかのメモリ
システムにおいて、バイトあるいはワード単位のＤＱ線
毎に、基準クロック信号を伝達するためのクロック信号
線が設けられていることを特徴とするメモリシステムが
得られる。
【００５０】更に、本発明によれば、第１８のメモリシ
ステムとして、前記第１７のメモリシステムにおいて、
バイト単位にパリティ用ＤＱビット線を含むことを特徴
とするメモリシステムが得られる。
【００５１】
【発明の実施の形態】以下、本発明の実施の形態による
メモリシステムについて図面を参照して詳細に説明す
る。なお、以下においては、半導体メモリデバイスとし
てＤＲＡＭデバイスを備えたメモリシステムを例にとり
説明する。
【００５２】（第１の実施の形態）本発明の第１の実施
の形態によるメモリシステムは、前述の関連技術と比較
して、リードクロックの削減が図られたものであり、且
つ、これを実現するための手法（後述）によってリード
時のタイミングマージンを改善したものである。
【００５３】本実施の形態によるメモリシステムは、図
１に示されるように、クロックジェネレータ１０、メモ
リコントローラ（ＭＣ）２０、ＤＲＡＭ３０１、３０２
を備えている。メモリコントローラ２０とＤＲＡＭ３０
１、３０２との間には、メモリコントローラ２０からＤ
ＲＡＭ３０１、３０２に対するコマンド／アドレス信号
伝達用のコマンド／アドレスバス１０１と、メモリコン
トローラ２０及びＤＲＡＭ３０１、３０２間におけるＤ
Ｑ信号送受用のＤＱバス１０２と、メモリコントローラ
２０からＤＲＡＭ３０１、３０２に対する基準クロック
信号伝達用のクロック信号線１０３とが設けられてい
る。
【００５４】図１から明らかなように、本実施の形態に
おいて、メモリコントローラ２０及びＤＲＡＭ３０１、
３０２は１本の基準クロック信号に整合して動作する。
基準クロック信号は、クロックジェネレータ１０から供
給されるクロックに応じてメモリコントローラ２０で生
成され、クロック信号線１０３を介して各ＤＲＡＭ３０
１、３０２に入力される。ライトデータは、基準クロッ
ク信号と伝搬方向が同一であるため、この基準クロック
信号に整合されてメモリコントローラ２０からＤＱバス
１０２を介してＤＲＡＭ３０１、３０２に伝達され、Ｄ
ＲＡＭ３０１、３０２は、この基準クロック信号により
ライトデータ（ＤＱ信号）を受信する。
【００５５】ＤＲＡＭ３０１、３０２から読み出される
リードデータは、基準クロック信号に整合されてＤＲＡ
Ｍ３０１、３０２より出力される。しかし、基準クロッ
ク信号の伝搬方向とＤＲＡＭ３０１、３０２から読み出
されるリードデータの伝搬方向とは逆方向であり、しか
も、ＤＲＡＭ３０１、３０２からメモリコントローラ２
０に至るまでにはＤＱバス１０２上等での伝搬遅延が生
じることから、メモリコントローラ２０は基準クロック
信号それ自体によってはリードデータ（ＤＱ信号）を適
切に受信することはできない。
【００５６】そこで、本実施の形態においては、以下に
述べる第１の初期化手順に従ってメモリコントローラ２
０内部で該メモリコントローラ２０側における受信用内
部クロック信号を生成し、その受信用内部クロック信号
でＤＲＡＭ３０１、３０２からのリードデータを受信す
る。この第１の初期化手順においては、伝搬遅延の整合
をＤＱ信号自体に基づいて行うこととしている。したが
って、本実施の形態においては、前述の関連技術におい
て問題となるようなリードクロックとＤＱ信号の伝搬時
間差に起因する受信タイミングマージンの減少は生じな
い。
【００５７】以下、図２も併せて参照し、メモリコント
ローラ２０側における受信用内部クロック信号の生成手
順について説明する。この受信用内部クロック信号の生
成は、各ＤＲＡＭ３０１、３０２ごとに行われる。以下
においては、ＤＲＡＭ３０２の場合について説明する
が、ＤＲＡＭ３０１の場合も同様にして行われる。
【００５８】メモリコントローラ２０は、まず、ＤＲＡ
Ｍ３０２に対して、第１の初期化命令を発行する。ＤＲ
ＡＭ３０２は、この第１の初期化命令をコマンド／アド
レスバス１０１を介してメモリコントローラ２０から受
け取ると、第１の初期化動作に入る。ＤＲＡＭ３０
２は、第１の初期化動作に入ると、特定のＤＱ端子に基
準クロック信号のエッジに整合した連続反転信号を出力
する（図２における基準クロック＠ＤＲＡＭ及びＤＱ＿
ｏｕｔ＠ＤＲＡＭ参照）。図２から明らかなように、本
実施の形態において、連続反転信号の出力タイミング
は、ＤＲＡＭ３０２３０１）が通常動作時にＤＱ信号を
出力するタイミングと同じタイミングである。即ち、Ｄ
ＲＡＭ３０２は、基準クロック信号の立上がり及び／又
は立下がりに整合させて連続反転信号を出力する。メモ
リコントローラ２０は、この連続反転信号を疑似クロッ
ク信号として受信すると（図２におけるＤＱ＿ｉｎ＠Ｍ
Ｃ参照）、その受信した擬似クロック信号（連続反転信
号）の位相を９０°後退させてメモリコントローラ側に
おける受信用内部クロック信号を生成する（図２におけ
る受信用内部クロック＠ＭＣ参照）。このようにして、
メモリコントローラ２０は、通常動作時におけるリード
データ（ＤＱ信号）の受信に最適な位相を有する受信用
内部クロック信号を生成する。なお、メモリコントロー
ラ２０は、この受信用内部クロック信号と基準クロック
信号との位相差を保持することにより、この第１の初期
化手順終了後（受信用内部クロック信号生成後）におい
ても、受信用内部クロック信号の生成を維持できる。
【００５９】本実施の形態において、擬似クロック信号
としての連続反転信号は、ＤＱバス１０２を構成する複
数のＤＱ線のうち、２本のＤＱ線を使用して、ＤＲＡＭ
３０ ２からメモリコントローラ２０に対して伝達され
る。２本のＤＱ線を伝達する連続反転信号は、互いに相
補の関係にある。このような２つの連続反転信号を擬似
クロック信号として採用すると、それらのクロスポイン
トに基づいてクロック検出を行うことが可能となること
から、受信用内部クロック信号生成のタイミング精度の
向上を図ることができる。１本のＤＱ線を用い、一つの
連続反転信号により受信用内部クロック信号の生成を行
うことも可能であるが、その場合には、擬似クロック信
号としての連続反転信号のＨ／Ｌを識別するために、連
続反転信号と参照電位（ＶＲＥＦ）との比較を行うこと
が必要となる。この場合、参照電位ＶＲＥＦにおけるノ
イズ変動等が生じるとクロック検出にズレが生じ、先述
の２本のＤＱ線を使用した場合に比較して、タイミング
精度が下がることとなる。したがって、連続反転信号の
伝達には、２本のＤＱ線を用い、それらに互いに相補の
関係にある連続反転信号を伝達することが好ましい。
【００６０】また、この第１の初期化手順においては、
ＤＱバス１０２を構成するＤＱ線のうち、特定の２本若
しくは１本のＤＱ線に対して連続反転信号を伝達し、そ
れに基づいてメモリコントローラ２０側におけるＤＱ信
号の受信用内部クロック信号の生成を行うこととしてい
るが、通常動作時のＤＱ信号の伝搬には他のＤＱ線から
のクロストークを受けることから、そのクロストークを
も考慮することが望ましい。例えば、ＤＲＡＭが８ビッ
ト構成のものであり、ＤＱ線のレイアウトが図３に示さ
れるようなものである場合、ＤＲＡＭは、特定の２本の
ＤＱ線（ＤＱ３，ＤＱ４）に相補の連続反転信号を出力
すると同時に、残りのＤＱ線（ＤＱ０，ＤＱ１，ＤＱ
２，ＤＱ５，ＤＱ６，ＤＱ７）には、クロストーク補償
用の信号を出力することが望ましい。このクロストーク
補償用の信号は、連続反転信号を伝達するＤＱ線（ＤＱ
３，ＤＱ４）における伝搬遅延が通常動作時の平均値と
なるようなデータの組合わせをあらかじめシミュレーシ
ョン等で確認することにより得られる。連続反転信号を
伝達するＤＱ線以外のＤＱ線に対して、このクロストー
ク補償用の信号を連続反転信号の出力と同時に出力する
ことにより、メモリコントローラ２０側におけるＤＱ信
号の受信タイミングマージンを改善することが可能とな
る。本実施の形態においては、図３に示されるように、
０又は１を交互に組み合わせて出力し、それによってク
ロストークの平準化された状態を作ることとしている。
すなわち、本実施の形態においては、特定の２本のＤＱ
線以外のＤＱ線を、隣接するＤＱ線同士に伝達する信号
が互いに反転した信号となるようにして、駆動すること
としている。
【００６１】メモリコントローラ２０は、第１の初期化
手順として、以上述べたようにしてＤＱ信号の受信用内
部クロック信号の生成を行うと、続いて、図４に示され
るようにして第２の初期化手順を実行し、リードコマン
ドを発行してからリードデータを受信するまでの遅延時
間を取得する。
【００６２】この第２の初期化手順において、メモリコ
ントローラ２０は、参照用ＤＱデータ出力命令（ＯＵＴ
０コマンド又はＯＵＴ１コマンド）を用いる。この参照
用ＤＱデータ出力命令（ＯＵＴ０コマンド又はＯＵＴ１
コマンド）は、夫々、参照用ＤＱデータとしてローレベ
ルデータ出力又はハイレベルデータ出力を指示する疑似
リードコマンドであり、ＤＲＡＭ３０２は、この参照用
ＤＱデータ出力命令に従って、通常リード動作時と同じ
クロックレイテンシで指定された参照用ＤＱデータを出
力する。すなわち、本実施の形態において、ＤＲＡＭ３
０２に参照用ＤＱデータ出力命令が入力されてから対応
する参照用ＤＱデータ出力されるまでに要するクロック
数は、通常動作時と同じである。
【００６３】具体的には、メモリコントローラ２０は、
コマンド／アドレスバス１０１を用いて、まず、ＤＲＡ
Ｍ３０２に対して、第２の初期化命令を発行し、次い
で、ＯＵＴ０コマンドを発行する（図４におけるコマン
ド＠ＭＣ参照）。これら第２の初期化命令及びＯＵＴ０
コマンドは、基準クロック信号の立上がりエッジが当該
コマンドの有効幅の中心となるように発行される。ＤＲ
ＡＭ３０２は、第２の初期化命令を受けて、第２の初期
化手順実行状態に移行し、ＯＵＴ０コマンドを受けると
ローレベルデータをＤＱ線上に出力する（図４における
コマンド＠ＤＲＡＭ及びＤＱ＿ｏｕｔ＠ＤＲＡＭ参
照）。一方、メモリコントローラ２０は、ＯＵＴ０コマ
ンドの出力後、コマンド／アドレスバス１０１を介して
ＯＵＴ１コマンドを出力する（図４におけるコマンド＠
ＭＣ参照）。このＯＵＴ１コマンドも、基準クロック信
号の立上がりエッジが当該コマンドの有効幅の中心とな
るように発行される。ＤＲＡＭ３０２は、このＯＵＴ１
コマンドに応じて、ハイレベルデータをＤＱ線上に出力
する（図４におけるコマンド＠ＤＲＡＭ及びＤＱ＿ｏｕ
ｔ＠ＤＲＡＭ参照）。メモリコントローラ２０は、ＤＱ
線に伝達されてきたデータレベルを監視し、ローレベル
からハイレベルに移行した時点を検出することで、ＯＵ
Ｔ１コマンドに対応する参照用ＤＱデータの到達時点を
知ることができる（図４におけるＤＱ＿ｉｎ＠ＭＣ参
照）。このようにして、メモリコントローラ２０は、Ｏ
ＵＴ１コマンド発行してから、ＤＱ線を介してハイレベ
ルデータを得るまでの間、受信用内部クロック信号のク
ロック数をカウントして、遅延クロック数として保持す
る（図４における受信用内部クロック＠ＭＣ参照）。
【００６４】以上説明したような第１及び第２の初期化
手順を終えると、メモリコントローラ２０は、ＤＲＡＭ
３０２用の受信用内部クロック信号と基準クロック信号
との位相差と、遅延クロック数を保持していることとな
る。したがって、ＤＲＡＭ３０２からデータリードを行
う場合には、リードコマンドを発行してから遅延クロッ
ク数だけ経過した時点で、前述の位相差を利用して生成
された受信用内部クロック信号に整合させるようにし
て、該リードコマンドに対応したリードデータの受信を
適切に行うことができる。
【００６５】加えて、メモリコントローラ２０は、ＤＲ
ＡＭ３０２に関連して説明された上記の第１及び第２の
初期化手順をＤＱバス１０２に接続される全てのＤＲＡ
Ｍ（３０１）に対して行い、各ＤＲＡＭ用の受信用内部
クロック信号と基準クロック信号との位相差及び遅延ク
ロック数を保持する。それにより、全てのＤＲＡＭから
のリードデータを適切に受信することができる。
【００６６】なお、例えばシミュレーション等により、
メモリコントローラ側からリードコマンドを発行してか
らそのコマンドに対応したリードデータをメモリコント
ローラ側において受信するまでの時間を予め精度良く知
ることができる場合などにおいては、上記した初期化手
順のうち、第２の初期化手順に関しては必ずしも要しな
い。すなわち、そのような場合においては、上記遅延ク
ロック数に相当する伝搬遅延又はクロック数をシミュレ
ーション等により予め取得してメモリコントローラに保
持させておき、第１の初期化手順を行った後において
は、受信用内部クロック信号に従って、リードコマンド
を発行してから当該予め取得しておいた伝搬遅延又はク
ロック数だけ経過した時点においてＤＱ信号を受信する
こととすれば、ＤＲＡＭからのデータリードを適切に行
うことができる。
【００６７】図５及び図６は、上述した第１及び第２の
初期化手順を実現可能なＤＲＡＭ（３０１，３０２）及
びメモリコントローラ２０の構成の概略を示すブロック
図である。
【００６８】図５を参照すると、ＤＲＡＭ（３０１，３
０２）は、ＤＬＬ回路３０１、出力回路レプリカ３０
２、出力回路３０３、初期化信号生成回路３０４、連続
反転データ生成回路３０５、０／１データ生成回路３０
６、データラッチ回路３０７、出力データ切替回路３０
８を備えている。
【００６９】出力回路レプリカ３０２は、出力回路３０
３における遅延量を有するディレイレプリカであり、Ｄ
ＬＬ回路３０１は、この出力回路レプリカ３０２を利用
して、出力制御クロック信号を生成し、出力回路３０３
に供給するためのものである。詳しくは、ＤＬＬ回路３
０１により生成される出力制御クロック信号は、基準ク
ロック信号の位相を出力回路３０３における遅延量分だ
け先送りして得られたものであり、出力回路３０３から
ＤＱバス１０２に出力されるＤＱ信号を基準クロック信
号に整合させるためのものである。
【００７０】初期化信号生成回路３０４は、コマンド／
アドレスバス１０１を通じてメモリコントローラ２０か
ら第１の初期化命令又は第２の初期化命令を受けると、
第１の初期化信号又は第２の初期化信号を生成して、そ
の信号を連続反転データ生成回路３０５、０／１データ
生成回路３０６、出力データ切替回路３０８、出力回路
３０３に出力し、第１又は第２の初期化動作を行わせる
ためのものである。また、初期化信号生成回路３０４
は、コマンド／アドレスバス１０１を介してＯＵＴ０コ
マンド又はＯＵＴ１コマンドを受けると、それを０／１
データ生成回路３０６に伝達するためのものである。
【００７１】連続反転データ生成回路３０５は、第１の
初期化信号に応じて、連続反転信号を生成し、出力デー
タ切替回路３０８に出力するためのものである。０／１
データ生成回路は、第２の初期化信号を受けると、第２
の初期化動作に入り、ＯＵＴ０コマンドを受けると、ロ
ーレベルデータを生成し、ＯＵＴ１コマンドを受けると
ハイレベルデータを生成するためのものである。データ
ラッチ回路３０７は通常動作時においてメモリセルアレ
イから読み出したデータをラッチするための回路であ
る。
【００７２】出力データ切替回路３０８は、第１の初期
化動作時においては、連続反転データ生成回路３０５の
出力を選択し、第２の初期化動作時においては、０／１
データ生成回路３０６の出力を選択し、通常動作時にお
いては、データラッチ回路３０７の出力を選択して、選
択した出力データを出力回路３０３に出力するためのも
のである。出力回路３０３は、ＤＬＬ回路３０１から供
給される出力制御クロックにしたがって動作し、出力デ
ータ切替回路３０８から受けたデータを、ＤＱ信号とし
てＤＱバス１０２に伝達するためのものである。
【００７３】このような構成を備えるＤＲＡＭは、概
略、次のようにして動作する。なお、いずれの動作時に
おいても、ＤＬＬ回路３０１及び出力回路レプリカ３０
２により出力制御クロックが生成され、出力回路３０３
に供給されており、出力回路３０３は、その出力制御ク
ロックにしたがって動作する。
【００７４】まず、メモリコントローラ２０からコマン
ド／アドレスバス１０１を介してコマンド信号として第
１の初期化命令を受けると、初期化信号生成回路３０４
は、第１の初期化信号を生成し、その第１の初期化信号
を連続反転データ生成回路３０５、０／１データ生成回
路３０６、出力データ切替回路３０８、出力回路３０３
に出力する。第１の初期化信号は、前述の第１の初期化
動作を行わせるものであるので、０／１データ生成回路
３０６にとってはディスネーブル信号を意味するもので
ある。
【００７５】連続反転データ生成回路３０５は、第１の
初期化信号に応じて、前述の連続反転信号の基となる連
続反転データを生成し、第１の初期化動作状態にある出
力データ切替回路３０８を通じて、出力回路３０３に供
給する。
【００７６】出力回路３０３は、出力制御クロックに同
期して、連続反転データを特定のＤＱ端子に対して連続
反転信号として供給する。これにより、前述のようにし
て、ＤＱバス（特定のＤＱ線）１０２を介して連続反転
信号（ＤＱ線を介して供給される擬似クロック信号）が
メモリコントローラ２０に伝達される。
【００７７】一方、メモリコントローラ２０からコマン
ド／アドレスバス１０１を介してコマンド信号として第
２の初期化命令を受けると、初期化信号生成回路３０４
は、第２の初期化信号を生成し、その第２の初期化信号
を連続反転データ生成回路３０５、０／１データ生成回
路３０６、出力データ切替回路３０８、出力回路３０３
に出力する。第２の初期化信号は、前述の第２の初期化
動作を行わせるものであるので、連続反転データ生成回
路３０５にとってはディスネーブル信号を意味するもの
である。
【００７８】次に、データ出力命令としてＯＵＴ０コマ
ンドを受けると、初期化信号生成回路３０４は、それを
０／１データ生成回路３０６に伝達する。０／１データ
生成回路３０６は、ＯＵＴ０コマンドに応じてローレベ
ルデータを生成し、そのローレベルデータを出力データ
切替回路３０８を介して出力回路３０３に供給する。
【００７９】出力回路３０３は、出力制御クロックに同
期して、このローレベルデータをＤＱ線を通じてメモリ
コントローラ２０に伝達する。
【００８０】また、データ出力命令としてＯＵＴ１コマ
ンドを受けると、初期化信号生成回路３０４は、それを
０／１データ生成回路３０６に伝達する。０／１データ
生成回路３０６は、ＯＵＴ１コマンドに応じてハイレベ
ルデータを生成し、そのハイレベルデータを出力データ
切替回路３０８を介して出力回路３０３に供給する。
【００８１】出力回路３０３は、出力制御クロックに同
期して、このハイレベルデータをＤＱ線を通じてメモリ
コントローラ２０に伝達する。
【００８２】図６を参照すると、メモリコントローラ２
０は、基準クロック生成回路２０１、ＤＬＬ回路２０
２、位相比較回路２０３、ＤＱデータラッチ回路２０
４、リード制御部２０５、コマンド発行部２０７を備え
ており、リード制御部２０５は、第２の初期化動作用の
カウンタ２０６を備えている。基準クロック生成回路２
０１は、クロックジェネレータ１０から供給されるクロ
ックから基準クロック信号を生成する。この基準クロッ
ク生成信号は、クロック信号線１０３に伝搬されると共
に、ＤＬＬ回路２０２、コマンド発行部２０７に供給さ
れる。ＤＬＬ回路２０２は、位相比較回路２０３からの
位相調整信号に基づいて、基準クロック生成回路２０１
から供給される基準クロック信号の位相を制御して、位
相比較回路２０３における比較用の参照クロック信号
と、メモリコントローラ２０側における受信用内部クロ
ック信号とを生成するためのものである。ＤＬＬ回路２
０２としては、一般的にクロック周期の１／５００〜１
／１０００の分解能を持つものが使用される。位相比較
回路２０３は、ＤＬＬ回路２０２から出力される参照ク
ロック信号とＤＱバス１０２を介して受信した擬似クロ
ック信号（連続反転信号）との位相差が０になるように
位相を調整するための位相調整信号を生成し、ＤＬＬ回
路２０２に供給するためのものである。位相調整信号
は、例えば、位相を＋にする場合は論理値１を有し、−
にする場合は論理値０を有する。ＤＱデータラッチ回路
２０４は、ＤＬＬ回路２０２の生成した受信用内部クロ
ック信号に従って、ＤＱバス１０２を伝搬してきたＤＱ
データをラッチし、ラッチしたデータを内部ＤＱ信号と
して出力するためのものである。リード制御部２０５の
カウンタ２０６は、第２の初期化動作時にコマンド発行
部２０７からＯＵＴ１コマンドが発行されてからＤＱバ
ス１０２を介してハイレベルデータ信号を受信するまで
の受信用内部クロック信号のクロック数をカウントする
ためのものである。より具体的には、リード制御部２０
５のカウンタ２０６は、疑似リードコマンドであるコマ
ンドＯＵＴ１をコマンド発行部２０７から受取ってから
内部ＤＱ信号がハイレベルに反転するまでの受信用内部
クロック信号の立上がりエッジをカウントするためのも
のである。リード制御部２０５は、上記のようにカウン
タ２０６にてカウントしたクロック数（遅延クロック
数）を保持し、その遅延クロック数をもって以後のリー
ドデータ（ＤＱデータ）の受信タイミングを制御するた
めのものである。コマンド発行部２０７は、第１の初期
化命令、第２の初期化命令、ＯＵＴ０コマンド及びＯＵ
Ｔ１コマンドを含むデータ出力命令などのコマンドを出
力するものである。このコマンドの発行は、上述したよ
うに基準クロック信号の立上がりエッジが当該コマンド
の有効幅の中心となるように発行される。
【００８３】このような構成を備えるメモリコントロー
ラ２０は、概略、次のようにして動作する。
【００８４】基準クロック生成回路２０１は、クロック
ジェネレータ１０からのクロックを用いて基準クロック
信号を生成する。コマンド発行部２０７は、この基準ク
ロック信号の立上がりエッジがコマンド信号の有効幅の
中心となるようにして、コマンド信号の発行を行う。具
体的には、コマンド発行部２０７は、まず最初に、第１
の初期化命令をコマンド信号としてコマンド／アドレス
バス１０１上に伝達する。ＤＬＬ回路２０２は、基準ク
ロック生成回路２０１からの基準クロック信号の位相制
御を行い、参照クロック信号を生成する。
【００８５】ＤＲＡＭが第１の初期化命令に応じて連続
反転信号をＤＱバス１０２に伝達すると、位相比較回路
２０３は、その連続反転信号を擬似クロック信号として
受信し、参照クロック信号の位相と擬似クロック信号の
位相とを比較して、位相差を０とするような位相調整信
号を生成し、ＤＬＬ回路２０２に出力する。ＤＬＬ回路
２０２は、擬似クロック信号との位相差が０となるよう
な参照クロック信号の位相を９０°遅らせて、受信用内
部クロック信号を生成する。この際、ＤＬＬ回路２０２
は、生成した受信用内部クロック信号と基準クロック信
号との位相差を、受信用内部クロック信号生成維持用の
位相値として、ＤＬＬ回路２０２内部に設けられたレジ
スタに保持する。このレジスタに保持された位相値を用
いてクロック位相制御を行うことにより、ＤＬＬ回路２
０２は、第１の初期化動作後においても、受信用内部ク
ロック信号の生成を維持することができる。
【００８６】コマンド発行部２０７が、第２の初期化命
令を発行し、次いで、ＯＵＴ０コマンドを発行し、所定
の時間が経過すると、ＤＱバス１０２上にはＤＲＡＭか
らローレベルデータが伝達されることとなる。次いで、
コマンド発行部２０７がＯＵＴ１コマンドを発行し、所
定の時間が経過すると、ＤＱバス１０２上にはＤＲＡＭ
から伝達されたハイレベルデータが現れる。この間、Ｄ
Ｑデータラッチ回路２０４は、ＤＬＬ回路２０２により
生成された受信用内部クロック信号に従って、ＤＱバス
を伝搬してきたデータをラッチして、そのラッチしたデ
ータを内部ＤＱ信号としてリード制御部２０５に出力し
ている。カウンタ２０６は、ＯＵＴ１コマンドをトリガ
として、受信用内部クロック信号の立上がりエッジのカ
ウントを開始し、内部ＤＱ信号がローレベルからハイレ
ベルに移行する際のエッジに応じて、カウントを終了す
る。このようにして、カウンタ２０６は、コマンド発行
部２０７からＯＵＴ１コマンドが発行されてから内部Ｄ
Ｑ信号がハイレベルに移行するまでの受信用内部クロッ
ク信号のクロック数（遅延クロック数）を取得すること
ができる。この遅延クロック数は、コマンド発行部２０
７からリードコマンドが発行されてから、それに対応す
るデータを受信するまでに要する受信用内部クロック信
号のクロック数と実質的に同じものであることから、こ
の遅延クロック数を利用することで、データリードを適
切に行うことができる。なお、この遅延クロック数は、
リード制御部２０５内に保持される。
【００８７】第２の初期化動作後において、リード制御
部２０５は、上記のようにして取得した遅延クロック数
を利用してデータリードを行う。具体的には、リード制
御部２０５は、コマンド発行部２０７がリードコマンド
を発行してから遅延クロック数だけ経過した時点で、Ｄ
ＬＬ回路２０２において生成された受信用内部クロック
信号に整合させるようにして、そのリードコマンドに対
応したリードデータ（ＤＱ信号）の受信を行う。
【００８８】（第２の実施の形態）上述した第１の実施
の形態によるメモリシステムの概念は、バイトあるいは
ワード単位のＤＱ線（ＤＱ線束）が設けられ、それらの
各ＤＱ線（ＤＱ線束）に対応するようにして、基準クロ
ック信号を伝達するためのクロック信号線が設けられる
場合にも適用可能である。
【００８９】本発明の第２の実施の形態によるメモリシ
ステムは、前述の第１の実施の形態によるメモリシステ
ムにおいてＤＱバスの総ビット幅を拡張した例であり、
一般的なモジュール構成のＤＲＡＭシステムに関するも
のである。
【００９０】図７を参照すると、本実施の形態におい
て、ＤＲＡＭ３０１〜３０４は、モジュール４０１上に
設けられており、ＤＲＡＭ３０５〜３０８はモジュール
４０２上に設けられている。ＤＱバスを構成するＤＱ線
束（「ＤＱレーン」ともいう）１０２１〜１０２４は、
ＤＲＡＭ３０１及び３０５、ＤＲＡＭ３０２及び３
０６、ＤＲＡＭ３０３及び３０７、ＤＲＡＭ３０４及び
３０８の各ペアごとに設けられており、基準クロック信
号を伝達するためのクロック信号線１０３１〜１０３ ４
もＤＱ線束１０２１〜１０２４に対応して設けられてい
る。コマンド／アドレスバス１０１は並列するＤＲＡＭ
３０１〜３０４，３０５〜３０８で共有する構成となっ
ている。
【００９１】このような構成を備えたメモリシステムに
おいて、メモリコントローラ２０は、全てのＤＲＡＭ３
０１〜３０８に対して、前述した第１及び第２の初期化
手順を実行し、その結果得られた初期化データ（受信用
内部クロック信号と基準クロック信号との位相差や、遅
延クロック数）を保持する。なお、本メモリシステムに
おいて、並列するＤＲＡＭ３０１〜３０４に対しては、
対応するＤＱ線及びクロック信号線を用いて、前述の第
１及び第２の初期化手順を同時に実行することが可能で
ある。同様に、並列するＤＲＡＭ３０５〜３０８に対し
ても第１及び第２の初期化手順を同時に実行可能であ
る。
【００９２】また、本実施の形態は、図８に示されるよ
うなバッファードタイプのＤＲＡＭシステムに対しても
適用可能である。この場合、コマンド／アドレスバス１
０１を介して供給されたコマンド／アドレス信号は、各
モジュール４０１、４０２上に設けられたバッファ５０
１、５０２によって、一時的に保持され、その後、対応
するモジュール４０１、４０２上のＤＲＡＭ３０１〜３
０４、３０５〜３０８に分配される。
【００９３】さらに、上記のようなＤＲＡＭシステムに
おいて、バイト単位にパリティ用ＤＱビット線を設ける
こととしても良い。例えば、図７又は図８に示されたＤ
ＲＡＭシステムにおいて、８ビット、１６ビット構成の
ＤＱレーンがパリティを含む場合には、夫々、９ビッ
ト、１８ビットになる。
【００９４】なお、上記したような一般的なモジュール
構成のメモリシステムにおいても、クロック信号線をメ
モリデバイス単位に設けることが可能であることは言う
までもない。
【００９５】上記したＤＲＡＭシステムにおいては、構
成上、基準クロック信号に整合したデータライトが可能
であり、更に、前述した第１及び第２の初期化手順を実
行することにより、データリードも適正に行われること
となる。なお、第１の実施の形態において述べたよう
に、シミュレーション等により予め精度良く各ＤＲＡＭ
に対する伝搬遅延等を取得しているような場合には、第
２の初期化手順を省略することもできる。また、本実施
の形態においても、第１の実施の形態において説明した
ような疑似クロック信号伝搬時におけるクロストーク補
償を行うこともできる。
【００９６】（第３の実施の形態）本発明の第３の実施
の形態によるメモリシステムは、前述の関連技術と比較
してライトクロックの削減が図られたものであり、且
つ、これを実現するための手法（後述）によってライト
時のタイミングマージンを改善したものである。
【００９７】本実施の形態によるメモリシステムは、図
９に示されるように、クロックジェネレータ１０、メモ
リコントローラ２１、ＤＲＡＭ３１１、３１２を備えて
いる。メモリコントローラ２１とＤＲＡＭ３１１、３１
２との間には、メモリコントローラ２１からＤＲＡＭ３
１１、３１２に対するコマンド／アドレス信号伝達用の
コマンド／アドレスバス１０１と、メモリコントローラ
２１及びＤＲＡＭ３１ １、３１２間におけるＤＱ信号送
受用のＤＱバス１０２と、クロックジェネレータ１０か
らメモリコントローラ２１及びＤＲＡＭ３１１、３１２
に対する基準クロック信号伝達用のクロック信号線１０
３とが設けられている。このうち、コマンド／アドレス
バス１０１は、メモリコントローラ２１からＤＲＡＭ３
１１、３１２に対する初期化信号の伝達用信号線として
も用いられる。
【００９８】図９から明らかなように、本実施の形態に
おいても、メモリコントローラ２１及びＤＲＡＭ３
１１、３１２は１本の基準クロック信号に整合して動作
する。基準クロック信号は、クロックジェネレータ１０
で生成され、各ＤＲＡＭ３１１、３１２及びメモリコン
トローラ２１に入力される。リードデータは、この基準
クロック信号に整合されてＤＲＡＭ３１１、３１２から
ＤＱバス１０２を介してメモリコントローラ２１に伝達
され、メモリコントローラ２１は、この基準クロック信
号によりリードデータ（ＤＱ信号）を受信する。
【００９９】ＤＲＡＭ３１１、３１２に書き込まれるべ
きライトデータは、基準クロック信号に整合されてメモ
リコントローラ２１より出力される。しかし、メモリコ
ントローラ２１からＤＲＡＭ３１１、３１２に至るまで
にはＤＱバス１０２上等での伝搬遅延が生じることか
ら、ＤＲＡＭ３１１、３１２は基準クロック信号それ自
体によっては、ライトデータ（ＤＱ信号）を受信するこ
とはできない。
【０１００】そこで、本実施の形態においては、以下に
述べる第１の初期化手順に従ってＤＲＡＭ３１１、３１
２内部で該ＤＲＡＭ３１１、３１２側における受信用内
部クロックを生成し、その受信用内部クロック信号でメ
モリコントローラ２１からのライトデータを受信する。
この第１の初期化手順においては、伝搬遅延の整合をＤ
Ｑ信号自体に基づいて行うこととしている。従って、本
実施の形態においては、前述の関連技術において問題と
なるようなライトクロックとＤＱ信号の伝搬時間差に起
因する受信タイミングマージンの減少は生じない。
【０１０１】また、本実施の形態においては、コマンド
／アドレス信号に関しても伝搬遅延が存在することか
ら、ＤＲＡＭ３１１、３１２は基準クロック信号それ自
体によってはコマンド／アドレス信号を受信することは
できない。従って、本実施の形態においては、第１の初
期化手順により生成された受信用内部クロック信号によ
りコマンド／アドレス信号を受信する。
【０１０２】なお、以下に詳細に述べる第１の初期化手
順の口火を切ることとなる初期化信号はコマンド／アド
レスバス１０１を介して、メモリコントローラ２１から
ＤＲＡＭ３１１，３１２へ伝送されるが、第１の初期化
手順終了前においては、ＤＲＡＭ３１１，３１２は、未
だ受信用内部クロック信号の生成をしていない。従っ
て、初期化信号の送受信を基準クロック信号に応じた通
常動作時のタイミング及びレートで行うことはできな
い。そこで、本実施の形態においては、初期化信号の送
受のみは、基準クロック信号よりも低速で行うこととす
る。すなわち、本実施の形態においては、基準クロック
のレートよりも低速なレートで初期化信号の送受を行
い、それに応じて、それ以後の第１の初期化手順を基準
クロックと同レートで行う。例えば、メモリコントロー
ラ２１及びＤＲＡＭ３１１，３１２にクロックジェネレ
ータ１０からの基準クロック信号を分周するための分周
器を設け、システム起動時にはこの分周器をオンにして
基準クロックよりも低速なクロックを生成する。そし
て、メモリコントローラ２１は、初期化信号の送信を行
うと共に分周器をオフにして、基準クロック信号のレー
トで行われる第１の初期化動作に入る。一方、ＤＲＡＭ
３１１，３１２は、低速なクロックにしたがって初期化
信号を受信すると、分周器をオフにして、基準クロック
信号のレートで行われる第１の初期化動作に入る。な
お、ＤＲＡＭが例えば電源投入時には必ず初期化状態に
入るなど所定の条件の下で自動的に第１の初期化動作に
入るような場合や、前述した低速なレートでの初期化信
号の送受以外の方法によりメモリコントローラからＤＲ
ＡＭデバイスに第１の初期化動作への移行命令を伝達で
きる場合などにおいては、それらによって以下に説明す
る第１の初期化動作を行うこととしても良い。
【０１０３】以下、図１０をも参照して、ＤＲＡＭ３１
１、３１２側における受信用内部クロック信号の生成手
順について説明する。この受信用内部クロック信号の生
成は、各ＤＲＡＭ３１１、３１２において行われる。し
たがって、以下においては、ＤＲＡＭ３１２の場合につ
いて説明するが、ＤＲＡＭ３１１の場合も同様に行われ
れる。
【０１０４】メモリコントローラ２１は、まず、ＤＲＡ
Ｍ３１２に対して、コマンド／アドレスバス１０１を用
いて、基準クロック信号より低いレートで初期化信号
（初期化命令）を発行し、自らも第１の初期化動作に入
る。ＤＲＡＭ３１２は、初期化信号を受けると、第１の
初期化動作に入り、連続反転信号（疑似クロック信号）
受信のための待ち状態に移行する。メモリコントローラ
２１は、第１の初期化動作に入ると、基準クロック信号
のセンターに整合した連続反転信号を特定のＤＱ端子に
対して出力する（図１０における基準クロック＠ＭＣ及
びＤＱ＿ｏｕｔ＠ＭＣ参照）。図１０から明らかなよう
に、本実施の形態において、連続反転信号の出力タイミ
ングは、メモリコントローラ２１が通常動作時にＤＱ信
号を出力するタイミングと同じタイミングである。即
ち、メモリコントローラ２１は、基準クロック信号の立
上がり及び／又は立下がりに整合させて連続反転信号を
出力する。ＤＲＡＭ３１２は、この連続反転信号を疑似
クロック信号として受信すると（図１０におけるＤＱ＿
ｉｎ＠ＤＲＡＭ参照）、その受信した疑似クロック信号
（連続反転信号）の位相を９０°後退させてＤＲＡＭ３
１２側における受信用内部クロック信号を生成する（図
１０における受信用内部クロック＠ＤＲＡＭ参照）。こ
のようにして、ＤＲＡＭ３１２は通常動作時におけるラ
イトデータ（ＤＱ信号）の受信に最適な位相を有する受
信用内部クロック信号を生成する。なお、ＤＲＡＭ３１
２は、この受信用内部クロック信号と基準クロック信号
との位相差を保持することにより、この第１の初期化手
順終了後（受信用内部クロック信号生成後）において
も、受信用内部クロック信号の生成を維持できる。従っ
て、この第１の初期化手順を終了すると、ＤＲＡＭは受
信用内部クロック信号に従ってライトデータを適切に受
信することができる。
【０１０５】本実施の形態において、擬似クロック信号
としての連続反転信号は、ＤＱバス１０２を構成する複
数のＤＱ線のうち、２本のＤＱ線を使用して、メモリコ
ントローラ２１からＤＲＡＭ３１２に対して伝達され
る。２本のＤＱ線を伝達する連続反転信号は、互いに相
補の関係にある。このような２つの連続反転信号を擬似
クロック信号として採用すると、それらのクロスポイン
トに基づいてクロック検出を行うことが可能となること
から、ＤＲＡＭ３１２側における受信用内部クロック信
号生成のタイミング精度の向上を図ることができる。１
本のＤＱ線を用い、一つの連続反転信号により受信用内
部クロック信号の生成を行うことも可能であるが、その
場合には、擬似クロック信号としての連続反転信号のＨ
／Ｌを識別するために、連続反転信号と参照電位（Ｖ
ＲＥＦ）との比較を行うことが必要となる。この場合、
参照電位ＶＲＥＦにおけるノイズ変動等が生じるとクロ
ック検出にズレが生じ、先述の２本のＤＱ線を使用した
場合に比較して、タイミング精度が下がることとなる。
したがって、連続反転信号の伝達には、２本のＤＱ線を
用い、それらに互いに相補の関係にある連続反転信号を
伝達することが好ましい。なお、本実施の形態において
も、第１の実施の形態において前述した、連続反転信号
伝達時におけるクロストーク補償の技術を採用すること
ができる。すなわち、本実施の形態においても、第１の
実施の形態において説明したように、特定の２本のＤＱ
線以外のＤＱ線を、隣接するＤＱ線同士に伝達する信号
が互いに反転した信号となるようにして、駆動すること
とすれば、連続反転信号伝達時におけるクロストーク補
償をも行うことができる。
【０１０６】コマンド／アドレスバス１０１がＤＱバス
１０２と同一のバストポロジの場合にはＤＱ信号に基づ
いて生成された受信用ＤＲＡＭ内部クロックにより、コ
マンド／アドレス信号を適切に受信することができる。
しかし、コマンド／アドレスバス１０１とＤＱバス１０
２のバストポロジが異なる場合には、信号伝搬遅延が異
なることとなるので、図１１に示されるようにコマンド
／アドレス信号受信用の初期化手順を行う必要がある。
但し、図１１及び図１０を比較すれば理解されるよう
に、処理の手順は前述したＤＱ信号の受信用内部クロッ
ク信号生成の手順とほぼ同様であり、以下の点で異なる
のみである。
【０１０７】すなわち、コマンド／アドレス信号の受信
用の内部クロック信号生成にあたっては、メモリコント
ローラ２１が、特定のＤＱ線に代えて、特定のアドレス
線又はコマンド線に連続反転信号を伝達する（図１１に
おけるＡｄｄｒｅｓｓ＿ｏｕｔ＠ＭＣ参照）。したがっ
て、ＤＲＡＭ３１２も、連続反転信号を特定のアドレス
線又はコマンド線を介して受信する（図１１におけるＡ
ｄｄｒｅｓｓ＿ｉｎ＠ＤＲＡＭ参照）。また、ＤＲＡＭ
３１２は、その受信した連続反転信号に基づいてアドレ
ス／コマンド信号の受信用内部クロック信号を生成する
（図１１におけるアドレス受信用内部クロック＠ＤＲＡ
Ｍ参照）。
【０１０８】なお、このアドレス／コマンド信号の受信
用内部クロック信号の生成にあたっても、アドレス線及
びコマンド線のうち特定の２本のアドレス線及び／又は
コマンド線（２本のアドレス線、２本のコマンド線又は
アドレス線とコマンド線とが一本ずつ）に対して相補の
連続反転信号を伝達することとすれば、更なるタイミン
グ精度の向上を図ることができる。また、アドレス／コ
マンド信号の受信用内部クロック信号の生成にあたって
も、上述したＤＱ信号線への連続反転信号伝達時におけ
るクロストーク補償の技術を応用することができる。す
なわち、アドレス／コマンド信号の受信用内部クロック
信号の生成にあたって、特定の２本のアドレス線及び／
又はコマンド線以外のアドレス線及びコマンド線を、隣
接するアドレス線同士、隣接するコマンド線同士、及び
隣接するアドレス線とコマンド線に伝達する信号が互い
に反転した信号となるようにして、駆動することとすれ
ば、アドレス／コマンド信号の受信用内部クロック生成
のための連続反転信号伝達時におけるクロストーク補償
をも行うことができる。
【０１０９】本実施の形態において、ＤＱ信号（及び必
要な場合にはコマンド／アドレス信号）の受信用内部ク
ロック信号の生成は、上述したように、ＤＲＡＭ３１２
側において行われ、これにより、ＤＲＡＭ３１２側にお
いては、ＤＱ信号（及び必要な場合にはコマンド／アド
レス信号）の受信を適切に行うことができる。また、Ｄ
ＲＡＭ３１２側からメモリコントローラ２１側へのリー
ドデータの出力は、ＤＲＡＭ３１２側における基準クロ
ック信号に整合して行われる。しかし、メモリコントロ
ーラ２１は、ＤＱバス１０２上の信号伝搬遅延を知らな
いことから、このままでは、リードデータの受信を適切
に行うことができない。そこで、本実施の形態において
は、上述した第１の初期化手順に続き、以下に述べる第
２の初期化手順を実行し、メモリコントローラ２１側に
おいて、リードコマンドを発行してからリードデータを
受信するまでの遅延時間を取得する。
【０１１０】この第２の初期化手順において、メモリコ
ントローラ２１は、参照用ＤＱデータ出力命令（ＯＵＴ
０コマンド又はＯＵＴ１コマンド）を用いる。この参照
用ｄＱデータ出力命令（ＯＵＴ０コマンド又はＯＵＴ１
コマンド）は、上述した第１の実施の形態における参照
用ＤＱデータ出力命令（ＯＵＴ０コマンド又はＯＵＴ１
コマンド）と同じ働きをするものである。また、ＤＲＡ
Ｍ３１２は、この参照用ＤＱデータ出力命令に従って、
通常リード動作時と同じクロックレイテンシで指定され
た参照用ＤＱデータを出力する。すなわち、本実施の形
態において、ＤＲＡＭ３０２に参照用ＤＱデータ出力命
令が入力されてから対応する参照用ＤＱデータ出力され
るまでに要するクロック数は、通常動作時と同じであ
る。
【０１１１】具体的には、メモリコントローラ２１は、
コマンド／アドレスバス１０１を用いて、まず、ＤＲＡ
Ｍ３１２に対して、第２の初期化命令を発行し、次い
で、ＯＵＴ０コマンドを発行する（図１２におけるコマ
ンド＠ＭＣ参照）。これら第２の初期化命令及びＯＵＴ
０コマンドは、基準クロック信号の立上がりエッジが当
該コマンドの有効幅の中心となるように発行される。Ｄ
ＲＡＭ３１２は、第２の初期化命令を受けて、第２の初
期化手順実行状態に移行し、第１の初期化手順により生
成した受信用内部クロック信号に従ってＯＵＴ０コマン
ドを受けると（図１２における受信用内部クロック＠Ｄ
ＲＡＭ及びコマンド＠ＤＲＡＭ参照）、ＤＲＡＭ３１２
側における基準クロック信号に整合するようにしてロー
レベルデータをＤＱ線上に出力する（図１２における基
準クロック＠ＤＲＡＭ及びＤＱ＿ｏｕｔ＠ＤＲＡＭ参
照）。一方、メモリコントローラ２０は、ＯＵＴ０コマ
ンドの出力後、コマンド／アドレスバス１０１を介して
ＯＵＴ１コマンドを出力する（図１２におけるコマンド
＠ＭＣ参照）。このＯＵＴ１コマンドも、基準クロック
信号の立上がりエッジが当該コマンドの有効幅の中心と
なるように発行される。ＤＲＡＭ３０２は、このＯＵＴ
１コマンドを受信用内部クロック信号に従って受信する
と（図１２における受信用内部クロック＠ＤＲＡＭ及び
コマンド＠ＤＲＡＭ）、ＤＲＡＭ３１２側における基準
クロック信号に整合するようにしてハイレベルデータを
ＤＱ線上に出力する（図１２における基準クロック＠Ｄ
ＲＡＭ及びＤＱ＿ｏｕｔ＠ＤＲＡＭ参照）。メモリコン
トローラ２０は、ＤＱ線に伝達されてきたデータレベル
を監視し、ローレベルからハイレベルに移行した時点を
検出することで、ＯＵＴ１コマンドに対応する参照用Ｄ
Ｑデータの到達時点を知ることができる（図１２におけ
るＤＱ＿ｉｎ＠ＭＣ参照）。このようにして、メモリコ
ントローラ２０は、ＯＵＴ１コマンド発行してから、Ｄ
Ｑ線を介してハイレベルデータを得るまでの間、メモリ
コントローラ２１側における基準クロック信号のクロッ
ク数をカウントして、遅延クロック数として保持する
（図１２における基準クロック＠ＭＣ参照）。
【０１１２】以上説明したような第２の初期化手順を終
えると、メモリコントローラ２１は、ＤＲＡＭ３１２用
の遅延クロック数を保持していることとなる。したがっ
て、ＤＲＡＭ３１２からデータリードを行う場合には、
メモリコントローラ２１は、リードコマンドを発行して
から遅延クロック数だけ経過した時点で、メモリコント
ローラ２１側における基準クロック信号に整合させるよ
うにして、該リードコマンドに対応したリードデータの
受信を適切に行うことができる。
【０１１３】特に本実施の形態において、ＤＲＡＭ３１
２に関連して説明された上記の第１及び第２の初期化手
順は、ＤＱバス１０２に接続される全てのＤＲＡＭ（３
０１）に対して行う必要があり、各ＤＲＡＭは、各ＤＲ
ＡＭ自身におけるＤＱ信号の受信用内部クロック信号
（及び必要であればコマンド／アドレス信号の受信用内
部クロック信号）の生成を行うと共に、メモリコントロ
ーラ２１は、各ＤＲＡＭ用の遅延クロック数を保持す
る。それにより、全てのＤＲＡＭにおいてメモリコント
ローラ２１からのライトデータの適切な受信を行うこと
ができると共に、メモリコントローラ２１において全て
のＤＲＡＭからのリードデータを適切に受信することが
できる。
【０１１４】なお、本実施の形態においても、第１の実
施の形態において説明したように、例えばシミュレーシ
ョン等により、メモリコントローラ側からリードコマン
ドを発行してからそのコマンドに対応したリードデータ
をメモリコントローラ側において受信するまでの時間を
予め精度良く知ることができる場合などにおいては、上
記した初期化手順のうち、第２の初期化手順に関しては
必ずしも要しない。
【０１１５】図１３及び図１４は、上述した第１及び第
２の初期化手順を実現可能なＤＲＡＭ（３１１，３
１２）及びメモリコントローラ２１の構成の概略を示す
ブロック図である。
【０１１６】図１３を参照すると、ＤＲＡＭ（３１１，
３１２）は、出力用ＤＬＬ回路３１１、出力回路レプリ
カ３１２、出力回路３１３、受信用ＤＬＬ回路３１４、
位相比較回路３１５、初期化信号生成回路３１６、０／
１データ生成回路３１７、データラッチ回路３１８、出
力データ切替回路３１９を備えている。
【０１１７】出力回路レプリカ３１２は、出力回路３１
３における遅延量を有するディレイレプリカであり、出
力用ＤＬＬ回路３１１は、この出力回路レプリカ３１２
を利用して、出力制御クロック信号を生成し、出力回路
３１３に供給するためのものである。詳しくは、出力用
ＤＬＬ回路３１１により生成される出力制御クロック信
号は、基準クロック信号の位相を出力回路３１３におけ
る遅延量分だけ先送りして得られたものであり、出力回
路３１３からＤＱバス１０２に出力されるＤＱ信号を基
準クロック信号に整合させるためのものである。
【０１１８】一方、受信用ＤＬＬ回路３１２は、位相比
較回路３１５からの位相調整信号に基づいて基準クロッ
ク信号の位相を制御して、位相比較回路３１５における
比較用の参照クロック信号と、ＤＲＡＭ側におけるライ
トデータ（ＤＱ信号）の受信用内部クロック信号とを生
成するためのものである。位相比較回路３１５は、受信
用ＤＬＬ回路３１４から出力される参照クロック信号と
ＤＱバス１０２を介して受信した擬似クロック信号（連
続反転信号）との位相差が０になるように位相を調整す
るための位相調整信号を生成し、受信用ＤＬＬ回路３１
４に供給するためのものである。この位相比較回路３１
５により生成される位相調整信号は例えば第１の実施の
形態における位相比較回路２０３（図６参照）が生成す
るものと同じものである。なお、本実施の形態におい
て、この位相比較回路３１５は、初期化信号に応じてオ
ンになる。
【０１１９】初期化信号生成回路３１６は、コマンド／
アドレスバス１０１を通じてメモリコントローラ２１か
ら第２の初期化命令を受けると、第２の初期化信号を生
成して、その信号を０／１データ生成回路３１７、出力
データ切替回路３１９、出力回路３１３に出力し、第２
の初期化動作を行わせるためのものである。また、初期
化信号生成回路３１６は、コマンド／アドレスバス１０
１を介してＯＵＴ０コマンド又はＯＵＴ１コマンドを受
けると、それを０／１データ生成回路３１７に伝達する
ためのものである。
【０１２０】０／１データ生成回路３１７は、第２の初
期化信号を受けると、第２の初期化動作に入り、ＯＵＴ
０コマンドを受けると、ローレベルデータを生成し、Ｏ
ＵＴ１コマンドを受けるとハイレベルデータを生成する
ためのものである。データラッチ回路３１８は通常動作
時においてメモリセルアレイから読み出したデータをラ
ッチするための回路である。
【０１２１】出力データ切替回路３１９は、第２の初期
化動作時においては、０／１データ生成回路３１７の出
力を選択し、通常動作時においては、データラッチ回路
３１８の出力を選択して、選択した出力データを出力回
路３１３に出力するためのものである。出力回路３１３
は、出力用ＤＬＬ回路３１３から供給される出力制御ク
ロックにしたがって動作し、出力データ切替回路３１９
から受けたデータを、ＤＱ信号としてＤＱバス１０２に
伝達するためのものである。
【０１２２】このような構成を備えるＤＲＡＭは、概
略、次のようにして動作する。
【０１２３】まず、メモリコントローラ２１からコマン
ド／アドレスバス１０１を介して基準クロック信号より
低いレートで初期化信号を受けると、位相比較回路３１
５はオンとなり、疑似クロック信号の受信待ち状態（第
１の初期化動作）に入る。なお、この際、受信用ＤＬＬ
回路３１４は、一応、基準クロック信号の位相制御を行
い、参照クロック信号を生成しているが、未だ位相調整
信号が出されていないので、本来の目的では動作してい
ない。
【０１２４】次いで、メモリコントローラ２１が疑似ク
ロック信号（連続反転信号）をＤＱバス１０２に伝達す
ると、位相比較回路３１５は、その連続反転信号を擬似
クロック信号として受信し、参照クロック信号の位相と
擬似クロック信号の位相とを比較して、位相差を０とす
るような位相調整信号を生成し、受信用ＤＬＬ回路３１
４に出力する。受信用ＤＬＬ回路３１４は、擬似クロッ
ク信号との位相差が０となるような参照クロック信号の
位相を９０°遅らせて、受信用内部クロック信号を生成
する。この際、受信用ＤＬＬ回路３１４は、生成した受
信用内部クロック信号と基準クロック信号との位相差
を、受信用内部クロック信号生成維持用の位相値とし
て、受信用ＤＬＬ回路３１４内部に設けられたレジスタ
に保持する。このレジスタに保持された位相値を用いて
クロック位相制御を行うことにより、受信用ＤＬＬ回路
３１４は、第１の初期化動作後においても、受信用内部
クロック信号の生成を維持することができる。
【０１２５】その後、メモリコントローラ２１からコマ
ンド／アドレスバス１０１を介してコマンド信号として
第２の初期化命令を受けると、初期化信号生成回路３１
６は、第２の初期化信号を生成し、その第２の初期化信
号を０／１データ生成回路３１７、出力データ切替回路
３１９、出力回路３１３に出力する。
【０１２６】次に、データ出力命令としてＯＵＴ０コマ
ンドを受けると、初期化信号生成回路３１６は、それを
０／１データ生成回路３１７に伝達する。０／１データ
生成回路３１６は、ＯＵＴ０コマンドに応じてローレベ
ルデータを生成し、そのローレベルデータを出力データ
切替回路３１９を介して出力回路３１３に供給する。
【０１２７】出力回路３１３は、出力制御クロックに同
期して、このローレベルデータをＤＱ線を通じてメモリ
コントローラ２１に伝達する。
【０１２８】また、データ出力命令としてＯＵＴ１コマ
ンドを受けると、初期化信号生成回路３１６は、それを
０／１データ生成回路３１７に伝達する。０／１データ
生成回路３１７は、ＯＵＴ１コマンドに応じてハイレベ
ルデータを生成し、そのハイレベルデータを出力データ
切替回路３１９を介して出力回路３１３に供給する。
【０１２９】出力回路３１３は、出力制御クロックに同
期して、このハイレベルデータをＤＱ線を通じてメモリ
コントローラ２１に伝達する。
【０１３０】図１４を参照すると、メモリコントローラ
２１は、ＤＬＬ回路２１１、出力回路レプリカ２１２、
出力回路２１３、初期化信号生成回路２１４、連続反転
データ生成回路２１５、データラッチ回路２１６、出力
データ切替回路２１７、コマンド発行部２１８、リード
制御部２１９、及びＤＱデータラッチ回路２２１を備え
ており、リード制御部２１９は、第２の初期化動作用の
カウンタ２２０を備えている。
【０１３１】出力回路レプリカ２１２は、出力回路２１
３における遅延量を有するディレイレプリカであり、Ｄ
ＬＬ回路２１１は、この出力回路レプリカ２１２を利用
して、出力制御クロック信号を生成し、出力回路２１３
に供給するためのものである。詳しくは、ＤＬＬ回路２
１１により生成される出力制御クロック信号は、基準ク
ロック信号の位相を出力回路２１３における遅延量分だ
け先送りして得られたものであり、出力回路２１３から
ＤＱバス１０２に出力されるＤＱ信号を基準クロック信
号に整合させるためのものである。
【０１３２】初期化信号生成回路２１４は、コマンド発
行部２１８が初期化信号を発行したことに応じて、メモ
リコントローラ２１自身を初期化状態に移行させるため
に内部的な初期化信号を生成し、それを連続反転データ
生成回路２１５、出力データ切替回路２１７、出力回路
２１３に出力し、第２の初期化動作を行わせるためのも
のである。
【０１３３】連続反転データ生成回路２１５は、初期化
信号生成回路２１４からの初期化信号に応じて、連続反
転信号を生成し、出力データ切替回路２１７に出力する
ためのものである。データラッチ回路２１６は通常動作
時におけるライトデータをラッチして出力データ切替回
路２１７に出力するための回路である。
【０１３４】出力データ切替回路２１７は、第１の初期
化動作時においては、連続反転データ生成回路２１５の
出力を選択し、通常動作時においては、データラッチ回
路２１６の出力を選択して、選択した出力データを出力
回路２１３に出力するためのものである。出力回路２１
３は、ＤＬＬ回路２１１から供給される出力制御クロッ
クにしたがって動作し、出力データ切替回路２１７から
受けたデータを、ＤＱ信号としてＤＱバス１０２に伝達
するためのものである。
【０１３５】コマンド発行部２１８は、第２の初期化命
令、ＯＵＴ０コマンド及びＯＵＴ１コマンドを含むデー
タ出力命令などのコマンドを出力するものである。この
コマンドの発行は、基準クロック信号の立上がりエッジ
が当該コマンドの有効幅の中心となるように発行され
る。そのため、コマンド発行部２１８にも基準クロック
信号が入力されている。なお、本実施の形態において
は、コマンド発行部２１８は、基準クロック信号より低
いレートで第１の初期化動作への移行を示す初期化信号
の発行も行う。
【０１３６】リード制御部２１９のカウンタ２２０は、
第２の初期化動作時にコマンド発行部２１８からＯＵＴ
１コマンドが発行されてからＤＱバス１０２を介してハ
イレベルデータ信号を受信するまでの受信用内部クロッ
ク信号のクロック数をカウントするためのものである。
より具体的には、リード制御部２１９のカウンタ２２０
は、疑似リードコマンドであるコマンドＯＵＴ１をコマ
ンド発行部２１８から受取ってから内部ＤＱ信号（後
述）がハイレベルに反転するまでの受信用内部クロック
信号の立上がりエッジをカウントするためのものであ
る。リード制御部２１９は、上記のようにカウンタ２２
０にてカウントしたクロック数（遅延クロック数）を保
持し、その遅延クロック数をもって以後のリードデータ
（ＤＱデータ）の受信タイミングを制御するためのもの
である。
【０１３７】ＤＱデータラッチ回路２２１は、基準クロ
ック信号に従って、ＤＱバス１０２を伝搬してきたＤＱ
データをラッチし、ラッチしたデータを内部ＤＱ信号と
して出力するためのものである。
【０１３８】このような構成を備えるメモリコントロー
ラ２１は、概略、次のようにして動作する。
【０１３９】まず、コマンド発行部２１８は、基準クロ
ック信号より低いレートで初期化信号をコマンド／アド
レスバス１０１上に伝達すると共に、初期化信号生成回
路２１４に入力する。この初期化信号がＤＲＡＭにて受
信されると、ＤＲＡＭは第１の初期化動作に入る。
【０１４０】初期化信号生成回路２１４は、コマンド発
行部２１８から初期化信号を受けると、それに応じて内
部的な初期化信号を生成し、その内部的な初期化信号を
連続反転データ生成回路２１５、出力データ切替回路２
１７、出力回路２１３に出力する。
【０１４１】連続反転データ生成回路２１５は、この初
期化信号に応じて、前述の連続反転信号の基となる連続
反転データを生成し、第１の初期化動作状態にある出力
データ切替回路２１７を通じて、出力回路２１３に供給
する。
【０１４２】出力回路２１３は、ＤＬＬ回路２１１の生
成する出力制御クロックに同期して、連続反転データを
特定のＤＱ端子に対して連続反転信号として供給する。
これにより、前述のようにして、ＤＱバス（特定のＤＱ
線）１０２を介して連続反転信号（ＤＱ線を介して供給
される擬似クロック信号）がＤＲＡＭ側に伝達される。
この連続反転信号は、前述したように、ＤＲＡＭ側にお
いてライトデータ等の受信用内部クロック信号の生成に
利用される。
【０１４３】その後、コマンド発行部２１８は、第２の
初期化命令を発行し、次いで、ＯＵＴ０コマンドを発行
する。これにより、所定の時間が経過すると、ＤＱバス
１０２上にはＤＲＡＭからローレベルデータが伝達され
ることとなる。次いで、コマンド発行部２１８がＯＵＴ
１コマンドを発行し、所定の時間が経過すると、ＤＱバ
ス１０２上にはＤＲＡＭから伝達されたハイレベルデー
タが現れる。この間、ＤＱデータラッチ回路２２１は、
基準クロック信号に従って、ＤＱバス１０２を伝搬して
きたデータをラッチして、そのラッチしたデータを内部
ＤＱ信号としてリード制御部２１９に出力している。リ
ード制御部２１９のカウンタ２２０は、ＯＵＴ１コマン
ドをトリガとして、基準クロック信号の立上がりエッジ
のカウントを開始し、内部ＤＱ信号がローレベルからハ
イレベルに移行する際のエッジに応じて、カウントを終
了する。このようにして、カウンタ２２０は、コマンド
発行部２１８からＯＵＴ１コマンドが発行されてから内
部ＤＱ信号がハイレベルに移行するまでの基準クロック
信号のクロック数（遅延クロック数）を取得することが
できる。この遅延クロック数は、コマンド発行部２１８
からリードコマンドが発行されてから、それに対応する
データを受信するまでに要する基準クロック信号のクロ
ック数と実質的に同じものであることから、この遅延ク
ロック数を利用することで、データリードを適切に行う
ことができる。なお、この遅延クロック数は、リード制
御部２１９内に保持される。
【０１４４】第２の初期化動作後において、リード制御
部２１９は、上記のようにして取得した遅延クロック数
を利用してデータリードを行う。具体的には、リード制
御部２１９は、コマンド発行部２１８がリードコマンド
を発行してから遅延クロック数だけ経過した時点で、基
準クロック信号に整合させるようにして、そのリードコ
マンドに対応したリードデータ（ＤＱ信号）の受信を行
う。
【０１４５】図１５を参照すると、ＤＱデータ受信用の
内部クロック信号を生成することとは別個に、コマンド
／アドレス信号の受信用の内部クロック信号を生成する
ことのできるＤＲＡＭの構成が示されている。以下にお
いて、コマンド／アドレス信号の受信用の内部クロック
信号は、ＣＡ受信用内部クロック信号と称される。ま
た、ＤＱデータ受信用の内部クロック信号は、ＤＱ受信
用内部クロックと称される場合もある。図１３及び図１
５を比較すると、図１５に示されるＤＲＡＭにおいて
は、ＣＡ受信用ＤＬＬ回路３２１及び位相比較回路３２
２を更に備えている点で、図１３に示されるＤＲＡＭと
は異なっている。なお、図１５に示されるＤＱ受信用Ｄ
ＬＬ回路３１４′は、ＣＡ受信用ＤＬＬ回路３２１と区
別すべく名称を変更しただけであり、図１３に示される
受信用ＤＬＬ回路３１４と同じ構成のものである。従っ
て、図１５に示されるＤＱ受信用ＤＬＬ回路３１４′
は、受信用ＤＬＬ回路３１４につき前述された動作を行
う。
【０１４６】ＣＡ受信用ＤＬＬ回路３２１は、位相比較
回路３２２からの位相調整信号に基づいて基準クロック
信号の位相を制御して、位相比較回路３２２における比
較用の参照クロック信号と、ＤＲＡＭ側におけるＣＡ受
信用内部クロック信号とを生成するためのものである。
位相比較回路３２２は、ＣＡ受信用ＤＬＬ回路３２１か
ら出力される参照クロック信号とコマンド／アドレスバ
ス１０１を介して受信した擬似クロック信号（連続反転
信号）との位相差が０になるように位相を調整するため
の位相調整信号を生成し、ＣＡ受信用ＤＬＬ回路３２１
に供給するためのものである。この位相比較回路３２２
により生成される位相調整信号は例えば第１の実施の形
態における位相比較回路２０３（図６参照）が生成する
ものと同じものである。なお、本実施の形態において、
この位相比較回路３２２は、初期化信号に応じてオンに
なる。
【０１４７】（第４の実施の形態）上述した第３の実施
の形態によるメモリシステムの概念は、バイトあるいは
ワード単位のＤＱ線（ＤＱ線束）が設けられ、それらの
各ＤＱ線（ＤＱ線束）に対応するようにして、基準クロ
ック信号を伝達するためのクロック信号線が設けられる
場合にも適用可能である。
【０１４８】本発明の第４の実施の形態によるメモリシ
ステムは、前述の第３の実施の形態によるメモリシステ
ムにおいてＤＱバスの総ビット幅を拡張した例であり、
一般的なモジュール構成のＤＲＡＭシステムに関するも
のである。
【０１４９】図１６を参照すると、本実施の形態におい
て、ＤＲＡＭ３１１〜３１４は、モジュール４１１上に
設けられており、ＤＲＡＭ３１５〜３１８はモジュール
４１ ２上に設けられている。ＤＱバスを構成するＤＱ線
束１０２１〜１０２４は、ＤＲＡＭ３１１及び３１５、
ＤＲＡＭ３１２及び３１６、ＤＲＡＭ３１３及び３
１ ７、ＤＲＡＭ３１４及び３１８の各ペアごとに設けら
れており、基準クロック信号を伝達するためのクロック
信号線１０３１〜１０３４もＤＱ線束１０２１〜１０２
４に対応して設けられている。また、初期化信号伝達用
の信号線１０４１〜１０４４も、ＤＱ線束１０２１〜１
０２４に対応して設けられている。一方、コマンド／ア
ドレスバス１０１は並列するＤＲＡＭ３１１〜３１４，
３１５〜３１ ８で共有する構成となっている。
【０１５０】このような構成を備えたメモリシステムに
おいては、全てのＤＲＡＭ３１１〜３１８に対して前述
した第１及び第２の初期化手順が実行される。その結
果、各ＤＲＡＭ３１１〜３１８においては、初期化デー
タとして、各ＤＲＡＭ３１１〜３１８において生成され
た受信用内部クロック信号とそのＤＲＡＭ３１１〜３１
８における基準クロック信号との位相差が保持され、一
方、メモリコントローラ２１側では、各ＤＲＡＭ３１１
〜３１８からのリードデータ受信に関する遅延クロック
数が保持される。なお、本メモリシステムにおいて、並
列するＤＲＡＭ３１１〜３１４に対しては、対応するＤ
Ｑ線及びクロック信号線を用いて、前述の第１及び第２
の初期化手順を同時に実行することが可能である。同様
に、並列するＤＲＡＭ３１５〜３１８に対しても第１及
び第２の初期化手順を同時に実行可能である。
【０１５１】また、本実施の形態は、図１７に示される
ようなバッファードタイプのＤＲＡＭシステムに対して
も適用可能である。この場合、コマンド／アドレスバス
１０１を介して供給されたコマンド／アドレス信号は、
各モジュール４１１、４１２上に設けられたバッファ５
０１、５０２によって、一時的に保持され、その後、対
応するモジュール４１１、４１２上のＤＲＡＭ３１１〜
３１４、３１５〜３１ ８に分配される。各ＤＲＡＭ３１
１〜３１８においては、コマンド／アドレス信号の受信
用内部クロックにより、バッファ５０１、５０２から分
配されたコマンド／アドレス信号を受信する。
【０１５２】さらに、上記のようなＤＲＡＭシステムに
おいて、バイト単位にパリティ用ＤＱビット線を設ける
こととしても良い。例えば、図１６又は図１７に示され
たＤＲＡＭシステムにおいて、８ビット、１６ビット構
成のＤＱレーンがパリティを含む場合には、夫々、９ビ
ット、１８ビットになる。
【０１５３】なお、本実施の形態においても、各ＤＲＡ
Ｍ側においてＣＡ受信用内部クロック信号を生成し、そ
れを利用してコマンド／アドレス信号の受信を行うこと
としても良い。
【０１５４】また、上記したような一般的なモジュール
構成のメモリシステムにおいても、クロック信号線をメ
モリデバイス単位に設けることが可能であることは言う
までもない。
【０１５５】図１６又は図１７に示されたＤＲＡＭシス
テムにおいては、前述した第１の初期化手順を実行する
ことにより、基準クロック信号に整合したデータライト
が可能となり、また、第２の初期化手順を実行すること
により、データリードも適正に行われることとなる。な
お、第３の実施の形態において述べたように、シミュレ
ーション等により予め精度良く各ＤＲＡＭに対する伝搬
遅延等を取得しているような場合には、第２の初期化手
順を省略することもできる。また、本実施の形態におい
ても、第３の実施の形態において説明したような疑似ク
ロック信号伝搬時におけるクロストーク補償（ＤＱ信号
用及び／又はコマンド／アドレス信号用）を行うことも
できる。
【０１５６】（第５の実施の形態）前述の第１の実施の
形態においては、リードクロックとＤＱ信号の伝搬時間
差に起因する受信タイミングマージンを改善することが
できるが、本発明の第５の実施の形態として、前述の第
１の実施の形態に対して前述の第３の実施の形態による
概念を組み合わせることにより、メモリコントローラ２
０からＤＲＡＭ３０ １、３０２へのデータ送信にも適用
してデータライト時のクロック信号とＤＱ信号の伝搬時
間差に起因する受信タイミングマージンを改善すること
も可能である。図１８に示されるように、本実施の形態
におけるメモリシステムの概略配置は、第１の実施の形
態における概略配置と似ている。しかし、本実施の形態
における特有の動作を行うために、ＤＲＡＭ３３１，３
３２とメモリコントローラ２３は、第１の実施の形態に
示されたものとは異なる構成を備えている（後述）。
【０１５７】この第５の実施の形態において、メモリコ
ントローラ２３は、ライト時のＤＱデータを基準クロッ
クにセンターを整合させて送信する。しかし、ＤＱ信号
とクロック信号のシステム上の配線レイアウト、信号の
トライバビリティ、電気的終端方法の差等に起因する信
号伝搬時間の差により、受信側でのタイミングマージン
が減少する。そこで、ＤＲＡＭは、初期化時において、
該ＤＲＡＭ側におけるＤＱ信号の受信用内部クロック信
号を生成し、基準クロック信号からのタイミングのずれ
を整合する。
【０１５８】このＤＲＡＭ側におけるＤＱ信号の受信用
内部クロック信号の生成手順は、前述した第３の実施の
形態の場合と概略同様である。
【０１５９】具体的には、メモリコントローラ２３は、
まず、ＤＲＡＭ３３２に対して、コマンド／アドレスバ
ス１０１を介して、基準クロック信号よりも低レートで
初期化命令を発行し、自らも初期化動作に入る。ＤＲＡ
Ｍ３３２は、初期化信号を受けると、連続反転信号（疑
似クロック信号）受信のための待ち状態に移行する。一
方、メモリコントローラ２３は、初期化動作に入ると、
基準クロック信号のセンターに整合した連続反転信号を
特定のＤＱ端子に対して出力する（図１９における基準
クロック＠ＭＣ及びＤＱ＠ＭＣ参照）。図１９から明ら
かなように、本実施の形態において、連続反転信号の出
力タイミングは、メモリコントローラ２３が通常動作時
にＤＱ信号を出力するタイミングと同じタイミングであ
る。即ち、メモリコントローラ２３は、基準クロック信
号の立上がり及び／又は立下がりに整合させて連続反転
信号を出力する。ＤＲＡＭ３３２は、この連続反転信号
を疑似クロック信号として受信すると（図１９における
ＤＱ＠ＤＲＡＭ参照）、その受信した疑似クロック信号
（連続反転信号）の位相を９０°後退させてＤＲＡＭ３
３２側における受信用内部クロック信号を生成する（図
１９における受信用内部クロック＠ＤＲＡＭ参照）。こ
のようにして、ＤＲＡＭ３３２は通常動作時におけるラ
イトデータ（ＤＱ信号）の受信に最適な位相を有する受
信用内部クロック信号を生成する。なお、ＤＲＡＭ３３
２は、この受信用内部クロック信号と基準クロック信号
との位相差を保持することにより、この初期化手順終了
後（受信用内部クロック信号生成後）においても、受信
用内部クロック信号の生成を維持できる。
【０１６０】特に、本実施の形態において、疑似クロッ
ク信号としての連続反転信号は、ＤＱバス１０２を構成
する複数のＤＱ線のうち、特定の２本のＤＱ線を使用し
て、メモリコントローラ２３からＤＲＡＭ３３２に対し
て伝達することとしており、また、２本のＤＱ線を伝達
する連続反転信号は、互いに相補の関係にある。したが
って、ＤＲＡＭ３３２側における受信用内部クロック信
号生成のタイミング精度の向上を図ることができる。
【０１６１】図２０及び図２１に、前述の第１の実施の
形態における第１及び第２の初期化手順と共に上記した
本実施の形態による初期化手順（ＤＲＡＭ側におけるＤ
Ｑ信号の受信用内部クロック信号生成手順）を実現可能
なＤＲＡＭ及びメモリコントローラの構成の概略を示す
ブロック図を示す。
【０１６２】図２０を参照すると、ＤＲＡＭ（３３１，
３３２）は、出力用ＤＬＬ回路３３１、出力回路レプリ
カ３２２、出力回路３３３、初期化信号生成回路３３
４、連続反転データ生成回路３３５、０／１データ生成
回路３３６、データラッチ回路３３７、出力データ切替
回路３３８、受信用ＤＬＬ回路３３９及び位相比較回路
３４０を備えている。このうち、出力用ＤＬＬ回路３３
１、出力回路レプリカ３２２、出力回路３３３、初期化
信号生成回路３３４、連続反転データ生成回路３３５、
０／１データ生成回路３３６、データラッチ回路３３７
及び出力データ切替回路３３８は、第１の実施の形態に
おけるＤＬＬ回路３０１、出力回路レプリカ３０２、出
力回路３０３、初期化信号生成回路３０４、連続反転デ
ータ生成回路３０５、０／１データ生成回路３０６、デ
ータラッチ回路３０７及び出力データ切替回路３０８と
同じ構成であり（図５参照）、従って、これらにつき第
１の実施の形態において説明された動作と同じ動作を行
う。また、受信用ＤＬＬ回路３３９及び位相比較回路３
４０は、第３の実施の形態における受信用ＤＬＬ回路３
１４及び位相比較回路３１５と同じ構成であり（図１３
参照）、従って、これらにつき第３の実施の形態におい
て説明された動作と同じ動作を行う。なお、ＤＲＡＭ３
３１，３３２に対して、コマンド／アドレス信号の受信
用として、図１５に示されるＣＡ受信用ＤＬＬ回路３２
１及び位相比較回路３２２を更に設けることとしても良
い。
【０１６３】一方、図２１を参照すると、メモリコント
ローラ２３は、基準クロック生成回路２３１、ＤＬＬ回
路２３２、位相比較回路２３３、ＤＱデータラッチ回路
２３４、リード制御部２３５、コマンド発行部２３７、
ＤＬＬ回路２３８、出力回路レプリカ２３９、出力回路
２４０、初期化信号生成回路２４１、連続反転データ生
成回路２４２、データラッチ回路２４３及び出力データ
切替回路２４４を備えている。また、リード制御部２３
５は、第２の初期化動作用のカウンタ２３６を備えてい
る。
【０１６４】このうち、基準クロック生成回路２３１、
ＤＬＬ回路２３２、位相比較回路２３３、ＤＱデータラ
ッチ回路２３４、リード制御部２３５及びカウンタ２３
６は、第１の実施の形態における基準クロック生成回路
２０１、ＤＬＬ回路２０２、位相比較回路２０３、ＤＱ
データラッチ回路２０４、リード制御部２０５及びカウ
ンタ２０６と同じ構成であり（図６参照）、従って、こ
れらにつき第１の実施の形態において説明された動作と
同じ動作を行う。また、ＤＬＬ回路２３８、出力回路レ
プリカ２３９、出力回路２４０、初期化信号生成回路２
４１、連続反転データ生成回路２４２、データラッチ回
路２４３及び出力データ切替回路２４４は、第３の実施
の形態におけるＤＬＬ回路２１１、出力回路レプリカ２
１２、出力回路２１３、初期化信号生成回路２１４、連
続反転データ生成回路２１５、データラッチ回路２１
６、出力データ切替回路２１７と同じ構成であり（図１
４参照）、従って、これらにつき第３の実施の形態にお
いて説明された動作と同じ動作を行う。なお、コマンド
発行部２３７は、第１の実施の形態におけるコマンド発
行部２１８の機能と第３の実施の形態におけるコマンド
発行部２３７の機能とを併せ持つものであり、第３の実
施の形態において説明された最初の初期化信号を発行し
た後、第１の実施の形態において説明された第１及び第
２の初期化命令等を発行する。
【０１６５】本実施の形態において、ＤＲＡＭ側で調整
される位相差は、基準クロックとＤＱ信号のの伝搬時間
の差のみであるから、図１９に示されるように僅かなも
のである。しかしながら、クロック周波数が高くなれば
なるほど、このようなわずかな位相差が周波数に占める
割合が大きくなり、受信タイミングマージンの減少とい
う問題を生じさせることとなると考えられることから、
その点において、本実施の形態によるメモリシステムを
採用する利点がある。
【０１６６】
【発明の効果】以上説明したように、本発明によれば、
送信側装置と受信側装置とが一つの基準クロック信号に
従って動作するようなシステムにおいて所定の信号経路
上における信号の送受信を行う場合に、受信側装置にお
いて所定の信号経路上における信号の伝搬遅延を考慮し
た信号受信用の内部クロック信号を生成し、その信号受
信用の内部クロック信号に基づいて所定の信号経路を介
した信号の受信を行うこととしたことから、受信側装置
における信号受信に関しタイミングマージンが減少する
といった問題は生じない。
【０１６７】また、本発明によれば、関連技術と比較し
て、クロック信号の本数を削減することが可能である。
特に、複数バイトのシステムでモジュール上に並列にＤ
ＲＡＭを搭載するシステムなどにおいては、モジュール
のピン数削減ができシステムコストを低減することがで
きる。
【０１６８】更に、本発明によれば、ＤＱ信号それ自体
若しくはアドレス／コマンド信号それ自体を用いてＤＱ
信号の受信用内部クロック信号若しくはアドレス／コマ
ンド信号の受信用の内部クロック信号を生成し、それら
生成した内部クロック信号によりＤＱ信号又はアドレス
／コマンド信号を受信することとしているので、クロッ
ク信号線、ＤＱバス及びアドレス／コマンドバスのトポ
ロジーの違い、及び物理的なレイアウトの相違に基づく
クロック信号、ＤＱ信号及びアドレス／コマンド信号間
のタイミングのずれのキャリブレーションを行うことが
でき、より受信タイミングマージンのあるシステムを構
築することが可能となる。
【０１６９】その上、ＤＱ信号の受信用内部クロック信
号を生成するにあたり、初期化用ＤＱ信号として２本の
ＤＱ信号線に相補の連続反転信号を伝達することによ
り、疑似クロック信号としての連続反転信号をより正確
に取り扱うことができ、従って、１本のＤＱ信号線を用
いて（一つの連続反転信号で）受信用内部クロック信号
を生成する場合と比較して、参照電位のゆれによりタイ
ミングがばらつくことが回避でき、高い精度で受信用内
部クロック信号を生成することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるメモリシステ
ムの概略構成を示す図である。
【図２】本発明の第１の実施の形態によるキャリブレー
ション方法における第１の初期化手順を示すタイミング
チャートである。
【図３】本発明の第１の実施の形態による連続反転信号
（疑似クロック信号）の生成を説明するための図であ
る。
【図４】本発明の第１の実施の形態によるキャリブレー
ション方法における第２の初期化手順を示すタイミング
チャートである。
【図５】本発明の第１の実施の形態によるキャリブレー
ション方法を実現可能なＤＲＡＭの構成を示す図であ
る。
【図６】本発明の第１の実施の形態によるキャリブレー
ション方法を実現可能なメモリコントローラの構成を示
す図である。
【図７】本発明の第２の実施の形態によるメモリシステ
ムの概略構成を示す図である。
【図８】本発明の第２の実施の形態によるメモリシステ
ムの変形例を示す図である。
【図９】本発明の第３の実施の形態によるメモリシステ
ムの概略構成を示す図である。
【図１０】本発明の第３の実施の形態によるキャリブレ
ーション方法における第１の初期化手順を示すタイミン
グチャートである。
【図１１】本発明の第３の実施の形態によるキャリブレ
ーション方法においてコマンド／アドレス信号に対して
も受信用内部クロック信号を生成する場合の初期化手順
を示すタイミングチャートである。
【図１２】本発明の第３の実施の形態によるキャリブレ
ーション方法における第２の初期化手順を示すタイミン
グチャートである。
【図１３】本発明の第３の実施の形態によるキャリブレ
ーション方法を実現可能なＤＲＡＭの構成を示す図であ
る。
【図１４】本発明の第３の実施の形態によるキャリブレ
ーション方法を実現可能なメモリコントローラの構成を
示す図である。
【図１５】図１３に示されるＤＲＡＭの変形例であり、
コマンド／アドレス信号の受信用の内部クロック信号を
も生成可能なＤＲＡＭの構成を示すブロック図である。
【図１６】本発明の第４の実施の形態によるメモリシス
テムの概略構成を示す図である。
【図１７】本発明の第４の実施の形態によるメモリシス
テムの変形例を示す図である。
【図１８】本発明の第５の実施の形態によるメモリシス
テムの概略構成を示す図である。
【図１９】本発明の第５の実施の形態によるキャリブレ
ーション方法における初期化手順を示すタイミングチャ
ートである。
【図２０】本発明の第５の実施の形態によるキャリブレ
ーション方法を実現可能なＤＲＡＭの構成を示す図であ
る。
【図２１】本発明の第５の実施の形態によるキャリブレ
ーション方法を実現可能なメモリコントローラの構成を
示す図である。
【図２２】関連技術１によるメモリシステムの概略構成
を示す図である。
【図２３】関連技術２によるメモリシステムの概略構成
を示す図である。
【符号の説明】
１０ クロックジェネレータ ２０，２１，２３ メモリコントローラ ３０１〜３０８，３１１〜３１８，３３１，３３２
ＤＲＡＭ ４０１，４０２，４１１，４１２ モジュール ５０１，５０２ バッファ

Claims (39)

    【特許請求の範囲】
  1. 【請求項１】 半導体メモリデバイスとメモリコントロ
    ーラとの間の信号伝達を基準クロック信号に整合して行
    うメモリシステムにおいて、前記メモリコントローラが
    前記半導体メモリデバイスからのＤＱ信号を適切に受信
    するためのキャリブレーション方法であって、 前記半導体メモリデバイスが、基準クロック信号に応じ
    て、予め決められた基準クロック信号の位相に合せて連
    続反転信号を初期化用ＤＱ信号としてＤＱバスに伝達す
    る第１のステップと、 メモリコントローラが、受信した該初期化用ＤＱ信号に
    対して予め決められた位相差を有するようにして受信用
    内部クロック信号を生成する第２のステップとを有し、
    前記メモリコントローラが前記受信用内部クロック信号
    に基づいて前記半導体メモリデバイスからのＤＱ信号を
    受信することを特徴とするキャリブレーション方法。
  2. 【請求項２】 請求項１記載のキャリブレーション方法
    において、前記第２のステップは、ＤＬＬ回路を用いて
    実現され、前記受信用内部クロック信号と該メモリコン
    トローラにおける前記基準クロック信号との位相差を該
    ＤＬＬ回路に保持することにより、前記ＤＬＬ回路によ
    る前記受信用内部クロック信号の生成を維持する、こと
    を特徴とするキャリブレーション方法。
  3. 【請求項３】 請求項１又は２記載のキャリブレーショ
    ン方法において、前記第１のステップは、前記ＤＱバス
    を構成するＤＱ線のうちの特定の１本のＤＱ線を使用し
    て該特定の１本のＤＱ線に対して互いに連続反転信号を
    伝達するものであり、前記第２のステップは当該連続反
    転信号に基づいて前記受信用内部クロック信号を生成す
    るものである、ことを特徴とするキャリブレーション方
    法。
  4. 【請求項４】 請求項３記載のキャリブレーション方法
    において、前記第１のステップは、前記特定の１本のＤ
    Ｑ線に対して前記連続反転信号を伝達すると共に、当該
    特定の１本のＤＱ線以外の前記ＤＱバスを構成するＤＱ
    線を隣接するＤＱ線同士に伝達する信号が互いに反転し
    た信号となるようにして駆動する、ことを特徴とするキ
    ャリブレーション方法。
  5. 【請求項５】 請求項１又は２記載のキャリブレーショ
    ン方法において、前記第１のステップは、前記ＤＱバス
    を構成するＤＱ線のうちの特定の２本のＤＱ線を使用し
    て該特定の２本のＤＱ線に対して互いに相補の連続反転
    信号を伝達するものであり、前記第２のステップは当該
    相補の連続反転信号に基づいて前記受信用内部クロック
    信号を生成するものである、ことを特徴とするキャリブ
    レーション方法。
  6. 【請求項６】 請求項５記載のキャリブレーション方法
    において、前記第２のステップは、前記ＤＱバスを構成
    するＤＱ線のうちの特定の２本のＤＱ線に対して前記相
    補の連続反転信号を伝達すると共に、当該特定の２本の
    ＤＱ線以外のＤＱ線を隣接するＤＱ線同士に伝達する信
    号が互いに反転した信号となるようにして駆動する、こ
    とを特徴とするキャリブレーション方法。
  7. 【請求項７】 請求項１記載のキャリブレーション方法
    において、 前記メモリコントローラが、前記半導体メモリデバイス
    に対して参照用ＤＱデータ出力命令を発行する第３のス
    テップと、 前記半導体メモリデバイスが、当該参照用ＤＱデータ出
    力命令に対応した参照用ＤＱデータ信号をＤＱバスに伝
    達する第４のステップと、 前記メモリコントローラが、前記参照用ＤＱデータ信号
    を前記受信用内部クロック信号により受信するまでのク
    ロック数をカウントし、遅延クロック数として保持する
    第５のステップとを更に備えることを特徴とするキャリ
    ブレーション方法。
  8. 【請求項８】 請求項７に記載のキャリブレーション方
    法において、 前記メモリコントローラは、前記遅延クロック数を考慮
    して、前記半導体メモリデバイスからＤＱバスに伝達さ
    れるＤＱ信号を前記受信用内部クロック信号により受信
    する、ことを特徴とするキャリブレーション方法。
  9. 【請求項９】 半導体メモリデバイスとメモリコントロ
    ーラとの間の信号伝達を基準クロック信号に整合して行
    うメモリシステムにおいて、 前記半導体メモリデバイスは、基準クロック信号に応じ
    て、予め決められた基準クロック信号の位相に合せて連
    続反転信号を初期化用ＤＱ信号としてＤＱバスに伝達す
    る初期化用ＤＱ信号伝達手段を備えており、 メモリコントローラは、受信した該初期化用ＤＱ信号に
    対して予め決められた位相差を有するようにして受信用
    内部クロック信号を生成する受信用内部クロック信号生
    成手段を備えており、前記受信用内部クロック信号に基
    づいて前記半導体メモリデバイスからのＤＱ信号を受信
    することを特徴とするメモリシステム。
  10. 【請求項１０】 請求項９記載のメモリシステムにおい
    て、前記受信用内部クロック信号生成手段は、前記受信
    用内部クロック信号と該メモリコントローラにおける前
    記基準クロック信号との位相差を保持するための位相差
    保持手段を備え、当該位相差保持手段に保持された位相
    差に基づいて前記基準クロック信号から前記受信用内部
    クロック信号を生成し続けることのできるものである、
    ことを特徴とするメモリシステム。
  11. 【請求項１１】 請求項９又は１０記載のメモリシステ
    ムにおいて、 前記初期化用ＤＱ信号伝達手段は、前記ＤＱバスを構成
    するＤＱ線のうちの特定の２本のＤＱ線を使用して、前
    記初期化用ＤＱ信号として、互いに相補関係にある連続
    反転信号を伝達するものであり、 前記受信用内部クロック生成手段は、該特定の２本のＤ
    Ｑ線を介して前記相補の連続反転信号である前記初期化
    用ＤＱ信号を受け、当該初期化用ＤＱ信号に基づいて前
    記受信用内部クロック信号を生成するものである、こと
    を特徴とするメモリシステム。
  12. 【請求項１２】 請求項９記載のメモリシステムにおい
    て、 前記メモリコントローラは、前記受信用内部クロック信
    号を生成した後において、前記半導体メモリデバイスに
    対して参照用ＤＱデータ出力命令を発行するＤＱデータ
    出力命令手段と、前記半導体メモリデバイスから前記参
    照用ＤＱデータ出力命令に対応した参照用ＤＱデータ信
    号を前記受信用内部クロック信号により受信するまでの
    クロック数をカウントし、遅延クロック数として保持す
    る遅延クロック数保持手段とを更に備えており、 前記半導体メモリデバイスは、前記参照用ＤＱデータ出
    力命令に応じて前記参照用ＤＱデータ信号をＤＱバスに
    伝達するデータ出力手段を更に備えていることを特徴と
    するメモリシステム。
  13. 【請求項１３】 請求項１２に記載のメモリシステムに
    おいて、 前記メモリコントローラは、前記遅延クロック数を考慮
    して、前記半導体メモリデバイスからＤＱバスに伝達さ
    れるＤＱ信号を前記受信用内部クロック信号により受信
    する、ことを特徴とするメモリシステム。
  14. 【請求項１４】 請求項９乃至請求項１３のいずれかに
    記載のメモリシステムにおいて、バイトあるいはワード
    単位のＤＱ線毎に、基準クロック信号を伝達するための
    クロック信号線が設けられていることを特徴とするメモ
    リシステム。
  15. 【請求項１５】 請求項１４記載のメモリシステムにお
    いてバイト単位にパリティ用ＤＱビット線を含むことを
    特徴とするメモリシステム。
  16. 【請求項１６】 半導体メモリデバイスとメモリコント
    ローラとの間の信号伝達を基準クロック信号に整合して
    行うメモリシステムにおいて、前記メモリコントローラ
    が前記半導体メモリデバイスからのＤＱ信号を適切に受
    信するためのキャリブレーション方法であって、 前記メモリコントローラは、 前記半導体メモリデバイスから擬似的なクロック信号と
    して連続反転信号からなる初期化用ＤＱ信号を受けて、
    当該初期化用ＤＱ信号から受信用内部クロック信号を生
    成する第１の初期化ステップと、 前記半導体メモリデバイスに対して参照用ＤＱデータ出
    力命令を発行してから、前記半導体メモリデバイスから
    前記参照用ＤＱデータ出力命令に対応したＤＱデータ信
    号として参照用ＤＱデータ信号を受けるまでの間、前記
    受信用内部クロックのクロック数をカウントし、遅延ク
    ロック数として保持する第２の初期化ステップとを実行
    し、その後、前記遅延クロック数を考慮して、前記半導
    体メモリデバイスからＤＱバスに伝達されるＤＱ信号を
    前記受信用内部クロック信号により受信する、ことを特
    徴とするキャリブレーション方法。
  17. 【請求項１７】 半導体メモリデバイスとメモリコント
    ローラとの間の信号伝達を基準クロック信号に整合して
    行うメモリシステムにおいて、前記半導体メモリデバイ
    スが前記メモリコントローラからのＤＱ信号を適切に受
    信するためのキャリブレーション方法であって、 前記メモリコントローラが、予め決められた基準クロッ
    ク信号の位相に合せて連続反転信号を初期化用ＤＱ信号
    としてＤＱバスに伝達する第１のステップと、 前記半導体メモリデバイスが、受信した該初期化用ＤＱ
    信号に対して予め決められた位相差を有するようにして
    受信用内部クロック信号を生成する第２のステップとを
    有し、 前記半導体メモリデバイスが前記受信用内部クロック信
    号に基づいて前記半導体メモリデバイスからのＤＱ信号
    を受信することを特徴とするキャリブレーション方法。
  18. 【請求項１８】 請求項１７記載のキャリブレーション
    方法において、前記第２のステップは、ＤＬＬ回路を用
    いて実現され、前記受信用内部クロック信号と該半導体
    メモリデバイスにおける前記基準クロック信号との位相
    差を該ＤＬＬ回路に保持することにより、前記ＤＬＬ回
    路による前記受信用内部クロック信号の生成を維持す
    る、ことを特徴とするキャリブレーション方法。
  19. 【請求項１９】 請求項１７又は１８記載のキャリブレ
    ーション方法において、前記第１のステップは、前記Ｄ
    Ｑバスを構成するＤＱ線のうちの特定の１本のＤＱ線を
    使用して該特定の１本のＤＱ線に対して互いに連続反転
    信号を伝達するものであり、前記第２のステップは当該
    連続反転信号に基づいて前記受信用内部クロック信号を
    生成するものである、ことを特徴とするキャリブレーシ
    ョン方法。
  20. 【請求項２０】 請求項１９記載のキャリブレーション
    方法において、前記第１のステップは、前記特定の１本
    のＤＱ線に対して前記連続反転信号を伝達すると共に、
    当該特定の１本のＤＱ線以外の前記ＤＱバスを構成する
    ＤＱ線を隣接するＤＱ線同士に伝達する信号が互いに反
    転した信号となるようにして駆動する、ことを特徴とす
    るキャリブレーション方法。
  21. 【請求項２１】 請求項１７又は１８記載のキャリブレ
    ーション方法において、前記第１のステップは、前記Ｄ
    Ｑバスを構成するＤＱ線のうちの特定の２本のＤＱ線を
    使用して該特定の２本のＤＱ線に対して互いに相補の連
    続反転信号を伝達するものであり、前記第２のステップ
    は当該相補の連続反転信号に基づいて前記受信用内部ク
    ロック信号を生成するものである、ことを特徴とするキ
    ャリブレーション方法。
  22. 【請求項２２】 請求項２１記載のキャリブレーション
    方法において、前記第２のステップは、前記ＤＱバスを
    構成するＤＱ線のうちの特定の２本のＤＱ線に対して前
    記相補の連続反転信号を伝達すると共に、当該特定の２
    本のＤＱ線以外のＤＱ線を隣接するＤＱ線同士に伝達す
    る信号が互いに反転した信号となるようにして駆動す
    る、ことを特徴とするキャリブレーション方法。
  23. 【請求項２３】 請求項１７に記載のキャリブレーショ
    ン方法において、 前記メモリコントローラが前記半導体メモリデバイスに
    対して参照用ＤＱデータ出力命令を発行する第３のステ
    ップと、 前記半導体メモリデバイスが、当該参照用ＤＱデータ出
    力命令に対応した参照用ＤＱデータ信号をＤＱバスに伝
    達する第４のステップと、 前記メモリコントローラが、前記参照用ＤＱデータ信号
    を前記基準クロック信号により受信するまでのクロック
    数をカウントし、遅延クロック数として保持する第５の
    ステップとを更に備え、前記メモリコントローラは、リ
    ードコマンドを発行した後、前記遅延クロック数を考慮
    して、前記基準クロック信号に従って、ＤＱ信号として
    前記リードコマンドに対応するリードデータを前記半導
    体メモリデバイスから受信することを特徴とするキャリ
    ブレーション方法。
  24. 【請求項２４】 請求項１７記載のキャリブレーション
    方法において、 前記メモリコントローラが、予め決められた基準クロッ
    ク信号の位相に合せて連続反転信号を初期化用コマンド
    ／アドレス信号として、コマンド／アドレスバスに伝達
    する第３のステップと、 前記半導体メモリデバイスが、受信した該初期化用コマ
    ンド信号又は初期化用アドレス信号に対して予め決めら
    れた位相差を有するようにしてコマンド／アドレス信号
    の受信用内部クロック信号を生成する第４のステップと
    を有し、 前記半導体メモリデバイスが、コマンド／アドレス信号
    の受信用内部クロック信号に基づいて、前記メモリコン
    トローラからのコマンド／アドレス信号を受信すること
    を特徴とするキャリブレーション方法。
  25. 【請求項２５】 請求項２４に記載のキャリブレーショ
    ン方法において、前記第４のステップは、ＤＬＬ回路を
    用いて実現され、前記コマンド／アドレス信号の受信用
    内部クロック信号と該半導体メモリデバイスにおける前
    記基準クロック信号との位相差を該ＤＬＬ回路に保持す
    ることにより、前記ＤＬＬ回路による前記コマンド／ア
    ドレス信号の受信用内部クロック信号の生成を維持す
    る、ことを特徴とするキャリブレーション方法。
  26. 【請求項２６】 請求項２４記載のキャリブレーション
    方法において、前記第３のステップは、前記コマンド／
    アドレスバスを構成するコマンド／アドレス信号線のう
    ち、特定の２本のコマンド／アドレス信号線を使用して
    該２本のコマンド／アドレス信号線に対して互いに相補
    の連続反転信号を伝達するものであり、前記第４のステ
    ップは当該相補の連続反転信号に基づいて前記コマンド
    ／アドレス信号線の受信用内部クロック信号を生成する
    ものである、ことを特徴とするキャリブレーション方
    法。
  27. 【請求項２７】 請求項２４に記載のキャリブレーショ
    ン方法において、 前記メモリコントローラが前記半導体メモリデバイスに
    対して参照用ＤＱデータ出力命令を発行する第５のステ
    ップと、 前記半導体メモリデバイスが、当該参照用ＤＱデータ出
    力命令に対応した参照用ＤＱデータ信号をＤＱバスに伝
    達する第６のステップと、 前記メモリコントローラが、前記参照用ＤＱデータ信号
    を前記基準クロック信号により受信するまでのクロック
    数をカウントし、遅延クロック数として保持する第７の
    ステップとを更に備え、前記メモリコントローラは、リ
    ードコマンドを発行した後、前記遅延クロック数を考慮
    して、前記基準クロック信号に従って、ＤＱ信号として
    前記リードコマンドに対応するリードデータを前記半導
    体メモリデバイスから受信することを特徴とするキャリ
    ブレーション方法。
  28. 【請求項２８】 半導体メモリデバイスとメモリコント
    ローラとの間の信号伝達を基準クロック信号に整合して
    行うメモリシステムにおいて、 前記メモリコントローラは、予め決められた基準クロッ
    ク信号の位相に合せて連続反転信号を初期化用ＤＱ信号
    としてＤＱバスに伝達する初期化用ＤＱ信号伝達手段を
    備えており、 前記半導体メモリデバイスは、受信した該初期化用ＤＱ
    信号に対して予め決められた位相差を有するようにして
    受信用内部クロック信号を生成する受信用内部クロック
    信号生成手段とを備えており、前記受信用内部クロック
    信号に基づいて前記半導体メモリデバイスからのＤＱ信
    号を受信することを特徴とするメモリシステム。
  29. 【請求項２９】 請求項２８記載のメモリシステムにお
    いて、前記受信用内部クロック信号生成手段は、前記受
    信用内部クロック信号と該半導体メモリデバイスにおけ
    る前記基準クロック信号との位相差を保持するための位
    相差保持手段を備え、当該位相差保持手段に保持された
    位相差に基づいて前記基準クロック信号から前記受信用
    内部クロック信号を生成し続けることのできるものであ
    る、ことを特徴とするメモリシステム。
  30. 【請求項３０】 請求項２８又は２９記載のメモリシス
    テムにおいて、 前記初期化用ＤＱ信号伝達手段は、前記ＤＱバスを構成
    するＤＱ線のうちの特定の２本のＤＱ線を使用して、前
    記初期化用ＤＱ信号として、互いに相補の連続反転信号
    を伝達するものであり、 前記受信用内部クロック生成手段は、該特定の２本のＤ
    Ｑ線を介して前記相補の連続反転信号である前記初期化
    用ＤＱ信号を受け、当該初期化用ＤＱ信号に基づいて前
    記受信用内部クロック信号を生成するものである、こと
    を特徴とするメモリシステム。
  31. 【請求項３１】 請求項２８に記載のメモリシステムに
    おいて、 前記メモリコントローラは、前記半導体メモリデバイス
    に対して参照用ＤＱデータ出力命令を発行するＤＱデー
    タ出力命令手段と、前記半導体メモリデバイスから前記
    参照用ＤＱデータ出力命令に対応した参照用ＤＱデータ
    信号を前記基準クロック信号により受信するまでのクロ
    ック数をカウントし、遅延クロック数として保持する遅
    延クロック数保持手段とを更に備えており、 前記半導体メモリデバイスは、前記参照用ＤＱデータ出
    力命令に応じて前記参照用ＤＱデータ信号をＤＱバスに
    伝達するデータ出力手段を更に備えていることを特徴と
    するメモリシステム。
  32. 【請求項３２】 請求項２８記載のメモリシステムにお
    いて、 前記メモリコントローラは、予め決められた基準クロッ
    ク信号の位相に合せて連続反転信号を初期化用コマンド
    ／アドレス信号として、コマンド／アドレスバスに伝達
    する初期化用ＣＡ信号伝達手段を備えており、 前記半導体メモリデバイスは、受信した該初期化用コマ
    ンド信号又は初期化用アドレス信号に対して予め決めら
    れた位相差を有するようにしてコマンド／アドレス信号
    の受信用内部クロック信号を生成するＣＡ受信用内部ク
    ロック信号生成手段を備えており、該ＣＡ受信用内部ク
    ロック信号生成手段により生成されたコマンド／アドレ
    ス信号の受信用内部クロック信号に基づいて前記メモリ
    コントローラからのコマンド／アドレス信号を受信する
    ことを特徴とするメモリシステム。
  33. 【請求項３３】 請求項３２に記載のメモリシステムに
    おいて、 前記ＣＡ受信用内部クロック信号生成手段は、前記コマ
    ンド／アドレス信号の受信用内部クロック信号と該半導
    体メモリデバイスにおける前記基準クロック信号との位
    相差を保持するための付加的な位相差保持手段を備え、
    当該付加的な位相差保持手段に保持された位相差に基づ
    いて前記基準クロック信号から前記コマンド／アドレス
    信号の受信用内部クロック信号を生成し続けることので
    きるものである、ことを特徴とするメモリシステム。
  34. 【請求項３４】 請求項３２又は３３記載のメモリシス
    テムにおいて、 初期化用ＣＡ信号伝達手段は、前記コマンド／アドレス
    バスを構成するコマンド／アドレス信号線のうち、特定
    の２本のコマンド／アドレス信号線を使用して、前記初
    期化用コマンド／アドレス信号として、互いに相補の連
    続反転信号を伝達するものであり、 前記ＣＡ受信用内部クロック信号生成手段は、該特定の
    ２本のコマンド／アドレス信号線を介して前記相補の連
    続反転信号である前記初期化用コマンド／アドレス信号
    を受け、当該初期化用コマンド／アドレス信号に基づい
    て前記コマンド／アドレス信号線の受信用内部クロック
    信号を生成するものである、ことを特徴とするメモリシ
    ステム。
  35. 【請求項３５】 請求項３２に記載のメモリシステムに
    おいて、 前記メモリコントローラは、前記半導体メモリデバイス
    に対して参照用ＤＱデータ出力命令を発行するＤＱデー
    タ出力命令手段と、前記半導体メモリデバイスから前記
    参照用ＤＱデータ出力命令に対応した参照用ＤＱデータ
    信号を前記基準クロック信号により受信するまでのクロ
    ック数をカウントし、遅延クロック数として保持する遅
    延クロック数保持手段とを更に備えており、 前記半導体メモリデバイスは、前記参照用ＤＱデータ出
    力命令に応じて前記参照用ＤＱデータ信号をＤＱバスに
    伝達するデータ出力手段を更に備えていることを特徴と
    するメモリシステム。
  36. 【請求項３６】 請求項３５に記載のメモリシステムに
    おいて、 前記メモリコントローラは、前記遅延クロック数を考慮
    して、前記半導体メモリデバイスからＤＱバスに伝達さ
    れるＤＱ信号を前記基準クロック信号により受信する、
    ことを特徴とするメモリシステム。
  37. 【請求項３７】 請求項２８乃至請求項３６のいずれか
    に記載のメモリシステムにおいて、バイトあるいはワー
    ド単位のＤＱ線毎に、基準クロック信号を伝達するため
    のクロック信号線が設けられていることを特徴とするメ
    モリシステム。
  38. 【請求項３８】 請求項３７記載のメモリシステムにお
    いてバイト単位にパリティ用ＤＱビット線を含むことを
    特徴とするメモリシステム。
  39. 【請求項３９】 半導体メモリデバイスとメモリコント
    ローラとの間の信号の伝達を1本の基準クロック信号に
    整合して行うメモリシステムにおいて、前記半導体メモ
    リデバイス及び前記メモリコントローラを、夫々、送信
    側装置及び受信側装置あるいは受信側装置及び送信側装
    置として、前記送信側装置と前記受信側装置との間の信
    号の伝達を適切に行うためのキャリブレーション方法で
    あって、 前記送信側装置が前記基準クロック信号に同期した連続
    反転信号を伝達する第１のステップと、前記受信側装置
    が前記連続反転信号に基づいて前記信号を受信するため
    の受信用内部クロック信号を生成する第２のステップと
    を有し、 前記受信側装置が前記受信用内部クロック信号に基づい
    て前記送信側装置から伝達されてきた前記信号を受信す
    ることを特徴とするキャリブレーション方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007509541A (ja) * 2003-10-16 2007-04-12 インテル・コーポレーション 適応型入力／出力バッファ及びその方法
JP2009117025A (ja) * 2007-11-02 2009-05-28 Hynix Semiconductor Inc 半導体メモリ装置、半導体メモリ装置を備えるシステム、および、半導体メモリ装置の動作方法
WO2009096141A1 (ja) * 2008-01-29 2009-08-06 Panasonic Corporation メモリアクセスタイミング調整装置及びメモリアクセスタイミング調整方法
JP2012248088A (ja) * 2011-05-30 2012-12-13 Toshiba Corp メモリアクセス回路及びメモリシステム

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4159415B2 (ja) * 2002-08-23 2008-10-01 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
KR100583951B1 (ko) 2003-07-11 2006-05-26 삼성전자주식회사 메모리 시스템 및 이 시스템의 타이밍 조절 방법
KR100585136B1 (ko) * 2004-03-04 2006-05-30 삼성전자주식회사 메모리 시스템의 데이터 채널 초기화 방법
US7180821B2 (en) * 2004-09-30 2007-02-20 Infineon Technologies Ag Memory device, memory controller and memory system having bidirectional clock lines
US7380052B2 (en) * 2004-11-18 2008-05-27 International Business Machines Corporation Reuse of functional data buffers for pattern buffers in XDR DRAM
US7555670B2 (en) * 2005-10-26 2009-06-30 Intel Corporation Clocking architecture using a bidirectional clock port
US7505332B1 (en) 2006-03-06 2009-03-17 Advanced Micro Devices, Inc. Input offset correction for asymmetric control of high-speed bidirectional signaling
US7729465B2 (en) * 2006-03-06 2010-06-01 Globalfoundries Inc. Asymmetric control of high-speed bidirectional signaling
US7506222B1 (en) * 2006-03-06 2009-03-17 Advanced Micro Devices, Inc. System for phase tracking and equalization across a byte group for asymmetric control of high-speed bidirectional signaling
US7698589B2 (en) * 2006-03-21 2010-04-13 Mediatek Inc. Memory controller and device with data strobe calibration
US8661285B2 (en) 2008-06-06 2014-02-25 Uniquify, Incorporated Dynamically calibrated DDR memory controller
US9431091B2 (en) 2008-06-06 2016-08-30 Uniquify, Inc. Multiple gating modes and half-frequency dynamic calibration for DDR memory controllers
CN101840725B (zh) * 2009-03-20 2013-05-08 南亚科技股份有限公司 信号调整系统与信号调整方法
US8117483B2 (en) * 2009-05-13 2012-02-14 Freescale Semiconductor, Inc. Method to calibrate start values for write leveling in a memory system
TWI421694B (zh) * 2009-08-26 2014-01-01 Asustek Comp Inc 記憶體控制方法
US8533538B2 (en) * 2010-06-28 2013-09-10 Intel Corporation Method and apparatus for training a memory signal via an error signal of a memory
JP5600049B2 (ja) * 2010-11-11 2014-10-01 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
WO2012086017A1 (ja) * 2010-12-21 2012-06-28 富士通株式会社 データ受信回路、情報処理装置、データ受信プログラムおよびデータ受信方法
DE202012013709U1 (de) * 2011-03-28 2020-01-07 Samsung Electronics Co., Ltd. Speichereinrichtungen und -systeme unter Verwendung einer Befehls/Adressenkalibrierung
US8760945B2 (en) 2011-03-28 2014-06-24 Samsung Electronics Co., Ltd. Memory devices, systems and methods employing command/address calibration
US9026725B2 (en) * 2012-12-27 2015-05-05 Intel Corporation Training for command/address/control/clock delays under uncertain initial conditions and for mapping swizzled data to command/address signals
US9100027B2 (en) 2013-03-12 2015-08-04 Uniquify, Inc. Data interface circuit for capturing received data bits including continuous calibration
US20140281662A1 (en) 2013-03-12 2014-09-18 Uniquify, Inc. Dynamically adaptive bit-leveling for data interfaces
US9025364B2 (en) * 2013-03-14 2015-05-05 Micron Technology, Inc. Selective self-reference read
KR102130171B1 (ko) 2014-01-13 2020-07-03 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102207110B1 (ko) 2014-02-19 2021-01-25 삼성전자주식회사 메모리 초기화 방법 및 이를 지원하는 전자 장치
JP6463169B2 (ja) 2015-02-27 2019-01-30 キヤノン株式会社 電子回路およびカメラ
CN105261398B (zh) * 2015-10-08 2018-12-28 联发科技（新加坡）私人有限公司 动态随机存取存储器的校准方法及装置
WO2020117700A1 (en) 2018-12-03 2020-06-11 Rambus Inc. Dram interface mode with improved channel integrity and efficiency at high signaling rates
WO2021134221A1 (zh) * 2019-12-30 2021-07-08 成都海光集成电路设计有限公司 调节存储器系统的读取速度方法、比较电路及存储器系统

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5349612A (en) * 1992-06-19 1994-09-20 Advanced Micro Devices, Inc. Digital serializer and time delay regulator
US5457719A (en) * 1993-08-11 1995-10-10 Advanced Micro Devices Inc. All digital on-the-fly time delay calibrator
US5463337A (en) * 1993-11-30 1995-10-31 At&T Corp. Delay locked loop based clock synthesizer using a dynamically adjustable number of delay elements therein
JP4090088B2 (ja) * 1996-09-17 2008-05-28 富士通株式会社 半導体装置システム及び半導体装置
US5892719A (en) * 1996-12-27 1999-04-06 Kabushiki Kaisha Toshiba Redundancy circuit technique applied DRAM of multi-bit I/O having overlaid-DQ bus
JP3719808B2 (ja) * 1997-02-21 2005-11-24 株式会社東芝 半導体記憶装置
JP2935694B2 (ja) 1997-04-25 1999-08-16 松下電器産業株式会社 半導体集積回路およびシステム、並びにクロック信号とデータ信号との間のスキューを低減する方法
JP4040140B2 (ja) * 1997-05-14 2008-01-30 富士通株式会社 半導体装置及びそのアクセスタイム調整方法
JP3922765B2 (ja) 1997-07-22 2007-05-30 富士通株式会社 半導体装置システム及び半導体装置
JP3244033B2 (ja) * 1997-08-08 2002-01-07 日本電気株式会社 同期型半導体記憶装置
JPH11167515A (ja) 1997-10-03 1999-06-22 Matsushita Electric Ind Co Ltd データ伝送装置及びデータ伝送方法
JP3497710B2 (ja) * 1997-11-07 2004-02-16 富士通株式会社 半導体装置
JP3789628B2 (ja) * 1998-01-16 2006-06-28 富士通株式会社 半導体装置
US5923613A (en) * 1998-03-18 1999-07-13 Etron Technology, Inc. Latched type clock synchronizer with additional 180°-phase shift clock
US6417682B1 (en) * 1998-05-19 2002-07-09 Advantest Corporation Semiconductor device testing apparatus and its calibration method
US6029250A (en) * 1998-09-09 2000-02-22 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same
KR100304195B1 (ko) * 1998-09-18 2001-11-22 윤종용 외부클럭신호를가지는동기형반도체메모리장치
JP2000148656A (ja) 1998-11-09 2000-05-30 Mitsubishi Electric Corp メモリシステム
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6081477A (en) * 1998-12-03 2000-06-27 Micron Technology, Inc. Write scheme for a double data rate SDRAM
JP2002082830A (ja) 2000-02-14 2002-03-22 Mitsubishi Electric Corp インターフェイス回路
US6760856B1 (en) * 2000-07-17 2004-07-06 International Business Machines Corporation Programmable compensated delay for DDR SDRAM interface using programmable delay loop for reference calibration
US6691214B1 (en) * 2000-08-29 2004-02-10 Micron Technology, Inc. DDR II write data capture calibration
US6704881B1 (en) * 2000-08-31 2004-03-09 Micron Technology, Inc. Method and apparatus for providing symmetrical output data for a double data rate DRAM
US6735709B1 (en) * 2000-11-09 2004-05-11 Micron Technology, Inc. Method of timing calibration using slower data rate pattern
US6889336B2 (en) * 2001-01-05 2005-05-03 Micron Technology, Inc. Apparatus for improving output skew for synchronous integrate circuits has delay circuit for generating unique clock signal by applying programmable delay to delayed clock signal
US6877079B2 (en) * 2001-03-06 2005-04-05 Samsung Electronics Co., Ltd. Memory system having point-to-point bus configuration
US6442102B1 (en) * 2001-04-04 2002-08-27 International Business Machines Corporation Method and apparatus for implementing high speed DDR SDRAM read interface with reduced ACLV effects

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007509541A (ja) * 2003-10-16 2007-04-12 インテル・コーポレーション 適応型入力／出力バッファ及びその方法
JP2009117025A (ja) * 2007-11-02 2009-05-28 Hynix Semiconductor Inc 半導体メモリ装置、半導体メモリ装置を備えるシステム、および、半導体メモリ装置の動作方法
US9058437B2 (en) 2007-11-02 2015-06-16 Hynix Semiconductor Inc. Semiconductor memory device with high-speed data transmission capability, system having the same, and method for operating the same
WO2009096141A1 (ja) * 2008-01-29 2009-08-06 Panasonic Corporation メモリアクセスタイミング調整装置及びメモリアクセスタイミング調整方法
JP2012248088A (ja) * 2011-05-30 2012-12-13 Toshiba Corp メモリアクセス回路及びメモリシステム
US8819475B2 (en) 2011-05-30 2014-08-26 Kabushiki Kaisha Toshiba Memory access circuit and memory access system

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