JPH11167515A - データ伝送装置及びデータ伝送方法 - Google Patents
データ伝送装置及びデータ伝送方法Info
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- JPH11167515A JPH11167515A JP10275065A JP27506598A JPH11167515A JP H11167515 A JPH11167515 A JP H11167515A JP 10275065 A JP10275065 A JP 10275065A JP 27506598 A JP27506598 A JP 27506598A JP H11167515 A JPH11167515 A JP H11167515A
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Abstract
(57)【要約】
【課題】 高いクロック周波数でデータのやり取りを行
う場合にも、有効なデータを安全確実に受信できるよう
にする。 【解決手段】 データを出力するＳＤＲＡＭ１〜６と、
このＳＤＲＡＭ１〜６に対してデータの出力を要求する
メモリコントローラＣとを、伝送線路Ｌで相互に接続し
たデータ伝送装置において、前記メモリコントローラＣ
がデータの出力要求を出した時点から、ＳＤＲＡＭ１〜
６の出力データをメモリコントローラＣが取り込むまで
の，伝送線路Ｌの遅延時間に応じた待ち時間を、メモリ
コントローラＣ内に設けたレイテンシ保持部に保持す
る。前記待ち時間の設定は、メモリコントローラＣがＳ
ＤＲＡＭ１〜６に対し所定のデータ列の出力を要求し、
その後、メモリコントローラＣが、ＳＤＲＡＭ１〜６か
ら出力された伝送線路上のデータ列を、時間を異ならせ
て取り込み、これ等を期待値と比較して行う。
う場合にも、有効なデータを安全確実に受信できるよう
にする。 【解決手段】 データを出力するＳＤＲＡＭ１〜６と、
このＳＤＲＡＭ１〜６に対してデータの出力を要求する
メモリコントローラＣとを、伝送線路Ｌで相互に接続し
たデータ伝送装置において、前記メモリコントローラＣ
がデータの出力要求を出した時点から、ＳＤＲＡＭ１〜
６の出力データをメモリコントローラＣが取り込むまで
の，伝送線路Ｌの遅延時間に応じた待ち時間を、メモリ
コントローラＣ内に設けたレイテンシ保持部に保持す
る。前記待ち時間の設定は、メモリコントローラＣがＳ
ＤＲＡＭ１〜６に対し所定のデータ列の出力を要求し、
その後、メモリコントローラＣが、ＳＤＲＡＭ１〜６か
ら出力された伝送線路上のデータ列を、時間を異ならせ
て取り込み、これ等を期待値と比較して行う。
Description
【０００１】
【発明の属する技術分野】本発明は、第１デバイス及び
第２デバイスがその両者間で伝送線路を介してデータの
やり取りを行うデータ伝送装置の改良に関する。
第２デバイスがその両者間で伝送線路を介してデータの
やり取りを行うデータ伝送装置の改良に関する。
【０００２】
【従来の技術】近年では、ランバスインターフェースに
代表されるように、メモリとメモリコントローラとの間
のデータ伝送に関し、その両者間に位置する伝送線路上
に、データを２００ＭHzを超えるクロック速度で伝送さ
せる技術がある。このような高速データ伝送が実現され
ると、データの伝送レートが飛躍的に向上し、近年よく
言われるプロセッサとメモリとの間のパフォーマンスギ
ャップを埋めることが可能になる。
代表されるように、メモリとメモリコントローラとの間
のデータ伝送に関し、その両者間に位置する伝送線路上
に、データを２００ＭHzを超えるクロック速度で伝送さ
せる技術がある。このような高速データ伝送が実現され
ると、データの伝送レートが飛躍的に向上し、近年よく
言われるプロセッサとメモリとの間のパフォーマンスギ
ャップを埋めることが可能になる。
【０００３】
【発明が解決しようとする課題】しかしながら、伝送線
路にはデータの伝播遅延が存在し、この伝送線路の伝播
遅延は、従来から使用のクロック周波数の下では重要な
問題は生じなかったが、今日のように使用するクロック
周波数が高くなると、データ伝送の周期が短くなり、そ
の分、１サイクルに対する伝送線路の伝搬遅延の割合が
相対的に大きくなって、伝送線路の伝搬遅延がデータ伝
送に大きく影響する。
路にはデータの伝播遅延が存在し、この伝送線路の伝播
遅延は、従来から使用のクロック周波数の下では重要な
問題は生じなかったが、今日のように使用するクロック
周波数が高くなると、データ伝送の周期が短くなり、そ
の分、１サイクルに対する伝送線路の伝搬遅延の割合が
相対的に大きくなって、伝送線路の伝搬遅延がデータ伝
送に大きく影響する。
【０００４】前記影響を具体的に説明すると、次の通り
である。例えば、メモリとメモリコントローラとの間で
伝送線路を介したデータ伝送を行う場合に、伝送線路
（詳しくは、クロックライン）のクロック信号がデータ
伝送の時間的基準となる。ここで、メモリの種類が、ク
ロック信号の立上り及び立下りの両エッジに同期するＤ
ＤＲ方式のＳＤＲＡＭである場合を例示すると、データ
伝送のタイミングは図４に示すようになる。図４に示す
ように、あるクロックの立上りエッジの時点Ｔ０でメモ
リコントローラがリードコマンドを発行すると、クロッ
ク信号とコマンドとが伝送線路の伝播遅延τだけ遅れて
時点Ｔ０’でＳＤＲＡＭに届く。このリードコマンドを
受信したＳＤＲＡＭは、そのリードコマンドで指定され
たアドレスに対応するデータを伝送線路に出力する。こ
こで、ＳＤＲＡＭにはアクセスタイムが存在し、リード
コマンドを受信した時点から対応データを伝送線路に出
力するまでに所定の時間を要し、この時間は、ＳＤＲＡ
Ｍの設計やプロセス等に依存する。このアクセスタイム
が例えば７nsであれば、１００ＭHzのクロックを使用す
る場合には、レイテンシは”２”（１／２クロックを”
１”とした）となり、リードコマンドを受信した時点か
ら２クロック経過後の時点Ｔ１’で、有効なデータ（図
４の網掛けで示す部分）が伝送線路Ｌ上に存在する。こ
のレイテンシ情報は、ＳＤＲＡＭ内のレイテンシレジス
タに不揮発に格納されており、このレイテンシ”２”と
いう情報が、前記レジスタリードサイクルでメモリコン
トローラに把握されて、メモリコントローラが、図４に
示すように、リードコマンドの発行時点Ｔ０から２クロ
ック経過後の時点Ｔ１で、伝送線路Ｌ上のデータを取り
込む。
である。例えば、メモリとメモリコントローラとの間で
伝送線路を介したデータ伝送を行う場合に、伝送線路
（詳しくは、クロックライン）のクロック信号がデータ
伝送の時間的基準となる。ここで、メモリの種類が、ク
ロック信号の立上り及び立下りの両エッジに同期するＤ
ＤＲ方式のＳＤＲＡＭである場合を例示すると、データ
伝送のタイミングは図４に示すようになる。図４に示す
ように、あるクロックの立上りエッジの時点Ｔ０でメモ
リコントローラがリードコマンドを発行すると、クロッ
ク信号とコマンドとが伝送線路の伝播遅延τだけ遅れて
時点Ｔ０’でＳＤＲＡＭに届く。このリードコマンドを
受信したＳＤＲＡＭは、そのリードコマンドで指定され
たアドレスに対応するデータを伝送線路に出力する。こ
こで、ＳＤＲＡＭにはアクセスタイムが存在し、リード
コマンドを受信した時点から対応データを伝送線路に出
力するまでに所定の時間を要し、この時間は、ＳＤＲＡ
Ｍの設計やプロセス等に依存する。このアクセスタイム
が例えば７nsであれば、１００ＭHzのクロックを使用す
る場合には、レイテンシは”２”（１／２クロックを”
１”とした）となり、リードコマンドを受信した時点か
ら２クロック経過後の時点Ｔ１’で、有効なデータ（図
４の網掛けで示す部分）が伝送線路Ｌ上に存在する。こ
のレイテンシ情報は、ＳＤＲＡＭ内のレイテンシレジス
タに不揮発に格納されており、このレイテンシ”２”と
いう情報が、前記レジスタリードサイクルでメモリコン
トローラに把握されて、メモリコントローラが、図４に
示すように、リードコマンドの発行時点Ｔ０から２クロ
ック経過後の時点Ｔ１で、伝送線路Ｌ上のデータを取り
込む。
【０００５】図４に示す場合は、１００ＭHz程度の従来
のクロック周波数を想定しており、この場合に、伝送線
路の伝播遅延を５００ps程度とすると、メモリがメモリ
コントローラからのリードコマンドを受信するまでに５
００psを要し、更にメモリの出力データをメモリコント
ローラが受信するまでに５００psを要するため、トータ
ルで１nsの伝搬遅延が発生する。この伝播遅延は、１０
０ＭHzのクロック周波数では１サイクルの１０％で問題
にならないが、５００ＭHz以上のクロック周波数では１
サイクルの５０％（即ち、０．５クロック）に相当す
る。即ち、クロック周波数が高くなると、クロック信号
のサイクルタイムに占める伝搬遅延の割合が増大し、こ
のため、メモリの出力データがメモリコントローラ近傍
の伝送線路にまで伝搬されてくる前の段階で、メモリコ
ントローラが伝送線路上のデータの取り込み動作を開始
する場合が生じ、その結果、伝送されたデータの受信が
失敗することがある。
のクロック周波数を想定しており、この場合に、伝送線
路の伝播遅延を５００ps程度とすると、メモリがメモリ
コントローラからのリードコマンドを受信するまでに５
００psを要し、更にメモリの出力データをメモリコント
ローラが受信するまでに５００psを要するため、トータ
ルで１nsの伝搬遅延が発生する。この伝播遅延は、１０
０ＭHzのクロック周波数では１サイクルの１０％で問題
にならないが、５００ＭHz以上のクロック周波数では１
サイクルの５０％（即ち、０．５クロック）に相当す
る。即ち、クロック周波数が高くなると、クロック信号
のサイクルタイムに占める伝搬遅延の割合が増大し、こ
のため、メモリの出力データがメモリコントローラ近傍
の伝送線路にまで伝搬されてくる前の段階で、メモリコ
ントローラが伝送線路上のデータの取り込み動作を開始
する場合が生じ、その結果、伝送されたデータの受信が
失敗することがある。
【０００６】以上の問題は、伝送線路上のデータの伝搬
遅延時間がメモリ等の実使用状態、例えばメモリとメモ
リコントローラとの間のボード上の実距離等、に応じて
異なることに起因して発生し、このため、メモリ等のデ
バイスメーカーが予め前記問題を解消する対策を施して
おくことは困難である。
遅延時間がメモリ等の実使用状態、例えばメモリとメモ
リコントローラとの間のボード上の実距離等、に応じて
異なることに起因して発生し、このため、メモリ等のデ
バイスメーカーが予め前記問題を解消する対策を施して
おくことは困難である。
【０００７】本発明は前記課題に着目したものであり、
その目的は、データのやり取りを高いクロック周波数で
行っても、有効なデータの受信を安全且つ確実に行うこ
とにある。
その目的は、データのやり取りを高いクロック周波数で
行っても、有効なデータの受信を安全且つ確実に行うこ
とにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、メモリ等と、メモリコントローラ等と
が伝送線路を介して接続された状態で、その実際の伝送
線路の伝搬遅延を考慮したデータ取り込みまでの待ち時
間を設定して、その待ち時間を前記メモリコントローラ
等に記憶する構成を採用する。
め、本発明では、メモリ等と、メモリコントローラ等と
が伝送線路を介して接続された状態で、その実際の伝送
線路の伝搬遅延を考慮したデータ取り込みまでの待ち時
間を設定して、その待ち時間を前記メモリコントローラ
等に記憶する構成を採用する。
【０００９】即ち、請求項１記載の発明のデータ伝送装
置は、データを出力する第１デバイスと、前記第１デバ
イスに対してデータの出力を要求する第２デバイスと
が、伝送線路で互いに接続されたデータ伝送装置におい
て、前記第２デバイスには、データの出力要求時から前
記第１デバイスが出力したデータを第２デバイスが取り
込むまでの前記伝送線路の遅延時間に応じた待ち時間を
保持する待ち時間保持部が備えられることを特徴とす
る。
置は、データを出力する第１デバイスと、前記第１デバ
イスに対してデータの出力を要求する第２デバイスと
が、伝送線路で互いに接続されたデータ伝送装置におい
て、前記第２デバイスには、データの出力要求時から前
記第１デバイスが出力したデータを第２デバイスが取り
込むまでの前記伝送線路の遅延時間に応じた待ち時間を
保持する待ち時間保持部が備えられることを特徴とす
る。
【００１０】請求項２記載の発明は、前記請求項１記載
のデータ伝送装置において、前記第１デバイスはシンク
ロナスタイプのメモリであり、前記第２デバイスはメモ
リコントローラであることを特徴とする。
のデータ伝送装置において、前記第１デバイスはシンク
ロナスタイプのメモリであり、前記第２デバイスはメモ
リコントローラであることを特徴とする。
【００１１】請求項３記載の発明は、前記請求項２記載
のデータ伝送装置において、前記メモリは、前記伝送線
路に複数個接続されることを特徴とする。
のデータ伝送装置において、前記メモリは、前記伝送線
路に複数個接続されることを特徴とする。
【００１２】請求項４記載の発明は、前記請求項３記載
のデータ伝送装置において、前記第２デバイスの待ち時
間保持部は、前記複数のメモリの待ち時間を各々保持す
ることを特徴とする。
のデータ伝送装置において、前記第２デバイスの待ち時
間保持部は、前記複数のメモリの待ち時間を各々保持す
ることを特徴とする。
【００１３】請求項５記載の発明は、前記請求項１、
２、３又は４記載のデータ伝送装置において、前記第２
デバイスの待ち時間保持部は、前記待ち時間をクロック
数で格納することを特徴とする。
２、３又は４記載のデータ伝送装置において、前記第２
デバイスの待ち時間保持部は、前記待ち時間をクロック
数で格納することを特徴とする。
【００１４】請求項６記載の発明は、前記請求項２、
３、４又は５記載のデータ伝送装置において、前記第２
デバイスは、前記待ち時間を設定する設定手段を備え、
前記設定手段は、前記第１デバイス及び第２デバイスが
システムボード上に実装された状態で、前記第２デバイ
スに対して、データの出力要求を出させて、前記第１デ
バイスから前記伝送線路を介して所定のデータを読み込
ませることを特徴としている。
３、４又は５記載のデータ伝送装置において、前記第２
デバイスは、前記待ち時間を設定する設定手段を備え、
前記設定手段は、前記第１デバイス及び第２デバイスが
システムボード上に実装された状態で、前記第２デバイ
スに対して、データの出力要求を出させて、前記第１デ
バイスから前記伝送線路を介して所定のデータを読み込
ませることを特徴としている。
【００１５】請求項７記載の発明は、前記請求項５記載
のデータ伝送装置において、前記第１のデバイスはメモ
リであって、前記メモリは予めレイテンシ情報を記憶
し、前記第２デバイスの待ち時間保持部は、前記メモリ
から読み出したレイテンシ情報にオフセットを施したク
ロック数を前記待ち時間として格納することを特徴とす
る。
のデータ伝送装置において、前記第１のデバイスはメモ
リであって、前記メモリは予めレイテンシ情報を記憶
し、前記第２デバイスの待ち時間保持部は、前記メモリ
から読み出したレイテンシ情報にオフセットを施したク
ロック数を前記待ち時間として格納することを特徴とす
る。
【００１６】請求項８記載の発明のデータ伝送方法は、
データを出力する第１デバイスと、前記第１デバイスに
対してデータの出力を要求する第２デバイスとが、伝送
線路で互いに接続されたデータ伝送装置におけるデータ
伝送方法であって、前記第２デバイスに対し、データの
出力要求時から前記第１デバイスが出力したデータを第
２デバイスが取り込むまでの前記伝送線路の遅延時間に
応じた待ち時間を設定し、その後、前記第２デバイスが
前記第１デバイスに対してデータの出力を要求したと
き、前記第２デバイスは、前記設定された待ち時間の経
過を待って、前記第１デバイスから出力された伝送線路
上のデータを取り込むことを特徴としている。
データを出力する第１デバイスと、前記第１デバイスに
対してデータの出力を要求する第２デバイスとが、伝送
線路で互いに接続されたデータ伝送装置におけるデータ
伝送方法であって、前記第２デバイスに対し、データの
出力要求時から前記第１デバイスが出力したデータを第
２デバイスが取り込むまでの前記伝送線路の遅延時間に
応じた待ち時間を設定し、その後、前記第２デバイスが
前記第１デバイスに対してデータの出力を要求したと
き、前記第２デバイスは、前記設定された待ち時間の経
過を待って、前記第１デバイスから出力された伝送線路
上のデータを取り込むことを特徴としている。
【００１７】請求項９記載の発明は、前記請求項８記載
のデータ伝送方法において、前記待ち時間の設定に際
し、前記第２デバイスが前記第１デバイスに対し所定の
データの出力を要求し、その後、前記第２デバイスが、
前記第１デバイスから出力された伝送線路上のデータ
を、時間を異ならせて取り込み、このデータを期待値と
比較することを特徴とする。
のデータ伝送方法において、前記待ち時間の設定に際
し、前記第２デバイスが前記第１デバイスに対し所定の
データの出力を要求し、その後、前記第２デバイスが、
前記第１デバイスから出力された伝送線路上のデータ
を、時間を異ならせて取り込み、このデータを期待値と
比較することを特徴とする。
【００１８】以上の構成により、請求項１ないし請求項
９記載の発明では、第１デバイスと第２デバイスを結ぶ
伝送線路の遅延時間に応じた待ち時間が前記第２デバイ
スに設定されるので、高い周波数のクロック信号を使用
しても、前記設定された待ち時間だけ待てば、第２デバ
イス近傍の伝送線路上には有効なデータが存在し、この
時点で前記伝送線路上のデータが第２デバイスで取り込
まれて、第２デバイスでのデータの受信は確実に行われ
る。
９記載の発明では、第１デバイスと第２デバイスを結ぶ
伝送線路の遅延時間に応じた待ち時間が前記第２デバイ
スに設定されるので、高い周波数のクロック信号を使用
しても、前記設定された待ち時間だけ待てば、第２デバ
イス近傍の伝送線路上には有効なデータが存在し、この
時点で前記伝送線路上のデータが第２デバイスで取り込
まれて、第２デバイスでのデータの受信は確実に行われ
る。
【００１９】特に、請求項４記載の発明では、伝送線路
上に複数のメモリが接続されている場合に、その各メモ
リ毎に待ち時間が設定されるので、メモリの配置位置に
応じて伝送線路に長短がある場合であっても、各メモリ
から出力されたデータは第２デバイスで確実に受信され
る。
上に複数のメモリが接続されている場合に、その各メモ
リ毎に待ち時間が設定されるので、メモリの配置位置に
応じて伝送線路に長短がある場合であっても、各メモリ
から出力されたデータは第２デバイスで確実に受信され
る。
【００２０】更に、請求項７記載の発明では、メモリか
ら読み出したレイテンシ情報にオフセットを施したクロ
ック数が前記待ち時間として設定されるので、第２デバ
イスに設定された待ち時間が大幅に間違うことが防止さ
れ、データの受信は確保される。
ら読み出したレイテンシ情報にオフセットを施したクロ
ック数が前記待ち時間として設定されるので、第２デバ
イスに設定された待ち時間が大幅に間違うことが防止さ
れ、データの受信は確保される。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて説明する。
図面に基づいて説明する。
【００２２】図１は本発明の実施の形態のデータ伝送装
置を示す。同図に示すデータ伝送装置１０において、１
〜６は入力コマンドに応じてデータを読み書きするメモ
リであって、クロック信号の立上り及び立下りの両エッ
ジに同期するＤＤＲ方式のシンクロナスＤＲＡＭ(以
下、ＳＤＲＡＭと略す）（第１デバイス）である。Ｃは
前記ＳＤＲＡＭ１〜６に対して所定のコマンドを出力す
るメモリコントローラ（第２デバイス）、Ｌは、クロッ
クラインｌ１、コマンドラインｌ２及びデータラインｌ
３より成る伝送線路であって、前記ＳＤＲＡＭ１〜６と
メモリコントローラＣとを相互に接続している。
置を示す。同図に示すデータ伝送装置１０において、１
〜６は入力コマンドに応じてデータを読み書きするメモ
リであって、クロック信号の立上り及び立下りの両エッ
ジに同期するＤＤＲ方式のシンクロナスＤＲＡＭ(以
下、ＳＤＲＡＭと略す）（第１デバイス）である。Ｃは
前記ＳＤＲＡＭ１〜６に対して所定のコマンドを出力す
るメモリコントローラ（第２デバイス）、Ｌは、クロッ
クラインｌ１、コマンドラインｌ２及びデータラインｌ
３より成る伝送線路であって、前記ＳＤＲＡＭ１〜６と
メモリコントローラＣとを相互に接続している。
【００２３】前記ＳＤＲＡＭ１〜６は、システムボード
Ｂ上で伝送線路Ｌに沿って並べて配置されており、各々
の配置位置に応じてメモリコントローラＣまでの伝送線
路Ｌの長さに長短がある。更に、前記ＳＤＲＡＭ１〜６
は、各々内部に、読み出し専用のレイテンシレジスタ１
ａ〜６ａを備える。これ等のレイテンシレジスタ１ａ〜
６ａには各々、予め、前記メモリコントローラＣがリー
ドコマンドを発行した時点から伝送線路Ｌ上のデータを
取り込むまでの概ねの待ち時間が、レイテンシ情報とし
て、クロック数で記憶されている。
Ｂ上で伝送線路Ｌに沿って並べて配置されており、各々
の配置位置に応じてメモリコントローラＣまでの伝送線
路Ｌの長さに長短がある。更に、前記ＳＤＲＡＭ１〜６
は、各々内部に、読み出し専用のレイテンシレジスタ１
ａ〜６ａを備える。これ等のレイテンシレジスタ１ａ〜
６ａには各々、予め、前記メモリコントローラＣがリー
ドコマンドを発行した時点から伝送線路Ｌ上のデータを
取り込むまでの概ねの待ち時間が、レイテンシ情報とし
て、クロック数で記憶されている。
【００２４】前記メモリコントローラＣの内部構成を図
２に示す。同図のメモリコントローラＣにおいて、２０
はコントローラコアであって、前記各ＳＤＲＡＭ１〜６
に対して所定のコマンドを伝送線路Ｌ（詳しくはコマン
ドラインｌ２）を介して発行する。２１はラッチであっ
て、各ＳＤＲＡＭ１〜６から前記伝送線路Ｌ（データラ
インｌ３）に出力されたデータをラッチする。前記ラッ
チ２１でラッチされたデータはメモリコントローラＣに
取り込まれ、その内部で利用される。前記コントローラ
コア２０は、レジスタリードサイクルを設定し、このサ
イクル時に前記各レイテンシレジスタ１ａ〜６ａに格納
されたレイテンシ情報を前記ラッチ２１を介して読み込
む。
２に示す。同図のメモリコントローラＣにおいて、２０
はコントローラコアであって、前記各ＳＤＲＡＭ１〜６
に対して所定のコマンドを伝送線路Ｌ（詳しくはコマン
ドラインｌ２）を介して発行する。２１はラッチであっ
て、各ＳＤＲＡＭ１〜６から前記伝送線路Ｌ（データラ
インｌ３）に出力されたデータをラッチする。前記ラッ
チ２１でラッチされたデータはメモリコントローラＣに
取り込まれ、その内部で利用される。前記コントローラ
コア２０は、レジスタリードサイクルを設定し、このサ
イクル時に前記各レイテンシレジスタ１ａ〜６ａに格納
されたレイテンシ情報を前記ラッチ２１を介して読み込
む。
【００２５】２２は本発明に特徴的なレイテンシ保持部
（待ち時間保持部）であって、後述するようにレイテン
シ情報を保持するレジスタ（図示せず）を有する。２３
はシーケンサであって、前記レイテンシ保持部２２に保
持されたレイテンシ情報を読み込み、この情報に基づい
て、前記コントローラコア２０からのリードコマンドの
発行時点から伝送線路Ｌ上のデータの取り込み時点まで
の待ち時間を決定し、前記リードコマンドの発行後から
この待ち時間が経過した時点でラッチクロックを生成
し、このクロックで前記ラッチ２１のデータラッチを制
御する。
（待ち時間保持部）であって、後述するようにレイテン
シ情報を保持するレジスタ（図示せず）を有する。２３
はシーケンサであって、前記レイテンシ保持部２２に保
持されたレイテンシ情報を読み込み、この情報に基づい
て、前記コントローラコア２０からのリードコマンドの
発行時点から伝送線路Ｌ上のデータの取り込み時点まで
の待ち時間を決定し、前記リードコマンドの発行後から
この待ち時間が経過した時点でラッチクロックを生成
し、このクロックで前記ラッチ２１のデータラッチを制
御する。
【００２６】次に、前記レイテンシ保持部２２に格納す
るレイテンシ（待ち時間）を設定するための構成を説明
する。
るレイテンシ（待ち時間）を設定するための構成を説明
する。
【００２７】図２のメモリコントローラＣ内には、パタ
ーン生成器２５と、４個のラッチ２６ａ〜２６ｄと、オ
フセットクロック生成器２７と、比較器２８とが備えら
れ、これ等により、伝送線路Ｌの伝搬遅延に応じた待ち
時間を設定する設定手段３０を構成する。前記パターン
生成器２５は、所定のデータ列から成るテストパターン
を生成する。また、前記ラッチ２６ａ〜２６ｄは、前記
各ＳＤＲＡＭ１〜６が伝送線路Ｌ（データラインｌ３）
に出力したデータをラッチする。前記オフセットクロッ
ク生成器２７は、前記コントローラコア２０により、前
記読み込まれたレイテンシ情報のレイテンシ（データ取
り込みまでの概ねの待ち時間であってクロック数で表現
されており、以下、基本レイテンシと呼ぶ）が与えら
れ、この基本レイテンシに０、１、２、３クロックのオ
フセットを付加し、その結果得られる４種のクロック信
号で前記４個のラッチ２６ａ〜２６ｄのラッチタイミン
グを制御する。前記比較器２８は、前記４個のラッチ２
６ａ〜２６ｄでラッチされた各データ列を前記パターン
生成器２５のテストパターン（期待値）と比較し、最も
よく一致するデータ列をラッチしたラッチ（例えば２６
ｂ）のクロック信号（基本レイテンシに１クロックを付
加したレイテンシ）を選択し、このレイテンシを前記レ
イテンシ保持部２２に出力し、レイテンシ保持部２２は
このレイテンシをレイテンシ情報として保持する。
ーン生成器２５と、４個のラッチ２６ａ〜２６ｄと、オ
フセットクロック生成器２７と、比較器２８とが備えら
れ、これ等により、伝送線路Ｌの伝搬遅延に応じた待ち
時間を設定する設定手段３０を構成する。前記パターン
生成器２５は、所定のデータ列から成るテストパターン
を生成する。また、前記ラッチ２６ａ〜２６ｄは、前記
各ＳＤＲＡＭ１〜６が伝送線路Ｌ（データラインｌ３）
に出力したデータをラッチする。前記オフセットクロッ
ク生成器２７は、前記コントローラコア２０により、前
記読み込まれたレイテンシ情報のレイテンシ（データ取
り込みまでの概ねの待ち時間であってクロック数で表現
されており、以下、基本レイテンシと呼ぶ）が与えら
れ、この基本レイテンシに０、１、２、３クロックのオ
フセットを付加し、その結果得られる４種のクロック信
号で前記４個のラッチ２６ａ〜２６ｄのラッチタイミン
グを制御する。前記比較器２８は、前記４個のラッチ２
６ａ〜２６ｄでラッチされた各データ列を前記パターン
生成器２５のテストパターン（期待値）と比較し、最も
よく一致するデータ列をラッチしたラッチ（例えば２６
ｂ）のクロック信号（基本レイテンシに１クロックを付
加したレイテンシ）を選択し、このレイテンシを前記レ
イテンシ保持部２２に出力し、レイテンシ保持部２２は
このレイテンシをレイテンシ情報として保持する。
【００２８】次に、本実施の形態におけるデータ伝送方
法を説明する。尚、レイテンシ保持部２２に記憶するレ
イテンシは、６個のＳＤＲＡＭ１〜６で共通で１つであ
るとする。
法を説明する。尚、レイテンシ保持部２２に記憶するレ
イテンシは、６個のＳＤＲＡＭ１〜６で共通で１つであ
るとする。
【００２９】先ず、伝送線路Ｌの伝搬遅延に応じたレイ
テンシ情報をレイテンシ保持部２２に保持する。この保
持動作の詳細は、次の通りである。
テンシ情報をレイテンシ保持部２２に保持する。この保
持動作の詳細は、次の通りである。
【００３０】即ち、電源の立ち上げ時又はシステムのメ
モリテスト時に、コントローラコア２０は、レジスタリ
ードサイクルを設定して、所定の１個のＳＤＲＡＭ（例
えば３）に対して、レイテンシレジスタ３ａに格納され
たレイテンシ情報（例えば、８クロックであるとの基本
レイテンシ情報）を読み込み、この情報をオフセットク
ロック生成器２７に送出する。
モリテスト時に、コントローラコア２０は、レジスタリ
ードサイクルを設定して、所定の１個のＳＤＲＡＭ（例
えば３）に対して、レイテンシレジスタ３ａに格納され
たレイテンシ情報（例えば、８クロックであるとの基本
レイテンシ情報）を読み込み、この情報をオフセットク
ロック生成器２７に送出する。
【００３１】次いで、前記コントローラコア２０は、パ
ターン生成器２５で生成されるテストパターンと同一の
データ列を前記ＳＤＲＡＭ３に書き込む。
ターン生成器２５で生成されるテストパターンと同一の
データ列を前記ＳＤＲＡＭ３に書き込む。
【００３２】その後、前記コントローラコア２０は、前
記ＳＤＲＡＭ３に対しリードコマンドを発行して、ＳＤ
ＲＡＭ３から前記書き込んだデータ列を読み出す。オフ
セットクロック生成器２７は、前記基本レイテンシ情報
にオフセットを付加して、前記コントローラコア２０か
らのリードコマンドの発行時から８、９、１０及び１１
クロック目の時点で各々クロック信号を生成し、４個の
ラッチ２６ａ〜２６ｄで伝送線路Ｌ（データラインｌ
３）上のデータ列を各々ラッチする。
記ＳＤＲＡＭ３に対しリードコマンドを発行して、ＳＤ
ＲＡＭ３から前記書き込んだデータ列を読み出す。オフ
セットクロック生成器２７は、前記基本レイテンシ情報
にオフセットを付加して、前記コントローラコア２０か
らのリードコマンドの発行時から８、９、１０及び１１
クロック目の時点で各々クロック信号を生成し、４個の
ラッチ２６ａ〜２６ｄで伝送線路Ｌ（データラインｌ
３）上のデータ列を各々ラッチする。
【００３３】続いて、比較器２８で、前記ラッチされた
４種のデータ列をパターン生成器２５のテストパターン
（期待値）と比較し、最もよく一致するデータ列をラッ
チしたラッチ（例えば２６ｂ）を選び、このラッチ２６
ｂのクロック信号のオフセット量”１”と、前記基本レ
イテンシ情報（８クロック）とを合計し、その結果の９
クロックをレイテンシとして、レイテンシ保持部２２に
保持する。
４種のデータ列をパターン生成器２５のテストパターン
（期待値）と比較し、最もよく一致するデータ列をラッ
チしたラッチ（例えば２６ｂ）を選び、このラッチ２６
ｂのクロック信号のオフセット量”１”と、前記基本レ
イテンシ情報（８クロック）とを合計し、その結果の９
クロックをレイテンシとして、レイテンシ保持部２２に
保持する。
【００３４】以上のようにレイテンシ保持部２２に伝送
線路Ｌの伝搬遅延に応じたレイテンシ情報を保持した後
は、本来のデータ伝送を行う。即ち、例えばＳＤＲＡＭ
３に対しては、コントローラコア２０は、所定のリード
コマンドを発行する。その後、ＳＤＲＡＭ３が対応する
データを伝送線路Ｌ（データラインｌ３）に出力する。
ここで、前記所定のリードコマンドの発行時点から前記
レイテンシ保持部２２に保持されたレイテンシ（９クロ
ック）が経過すると、コントローラコア２０近傍の伝送
線路Ｌには前記ＳＤＲＡＭ３から読み出されたデータが
確実に存在し、この時点でシーケンサ２３がラッチクロ
ックをラッチ２１に出力して、ラッチ２１が前記伝送線
路Ｌ上のデータをラッチする。その後、このデータはコ
ントローラコア２０に出力される。
線路Ｌの伝搬遅延に応じたレイテンシ情報を保持した後
は、本来のデータ伝送を行う。即ち、例えばＳＤＲＡＭ
３に対しては、コントローラコア２０は、所定のリード
コマンドを発行する。その後、ＳＤＲＡＭ３が対応する
データを伝送線路Ｌ（データラインｌ３）に出力する。
ここで、前記所定のリードコマンドの発行時点から前記
レイテンシ保持部２２に保持されたレイテンシ（９クロ
ック）が経過すると、コントローラコア２０近傍の伝送
線路Ｌには前記ＳＤＲＡＭ３から読み出されたデータが
確実に存在し、この時点でシーケンサ２３がラッチクロ
ックをラッチ２１に出力して、ラッチ２１が前記伝送線
路Ｌ上のデータをラッチする。その後、このデータはコ
ントローラコア２０に出力される。
【００３５】図３に示すように、５００ＭHz程度の高い
クロック周波数の場合には、伝送線路Ｌの伝播遅延の影
響が大きくなって、リードコマンドの発行時点Ｔ０から
基本レイテンシ（例えば、８クロック）の経過時Ｔ１で
は、メモリコントローラＣ近傍の伝送線路ＬにはＳＤＲ
ＡＭ３からの有効な出力データが存在せず、従って、こ
の時点でラッチ２１がラッチ動作を行っても、データの
受信は失敗する。しかし、本実施の形態では、メモリコ
ントローラＣでは、レイテンシ保持部２２には、伝送線
路Ｌの伝搬遅延τに応じたオフセット（例えば１クロッ
ク）が前記基本レイテンシ（８クロック）に付加され
て、ラッチ２１のラッチ動作が９クロック目の時点Ｔ
１’で行われるので、伝送線路Ｌ上のＳＤＲＡＭ３の出
力データを確実にラッチして、コントローラコア２０に
読み込むことが可能である。
クロック周波数の場合には、伝送線路Ｌの伝播遅延の影
響が大きくなって、リードコマンドの発行時点Ｔ０から
基本レイテンシ（例えば、８クロック）の経過時Ｔ１で
は、メモリコントローラＣ近傍の伝送線路ＬにはＳＤＲ
ＡＭ３からの有効な出力データが存在せず、従って、こ
の時点でラッチ２１がラッチ動作を行っても、データの
受信は失敗する。しかし、本実施の形態では、メモリコ
ントローラＣでは、レイテンシ保持部２２には、伝送線
路Ｌの伝搬遅延τに応じたオフセット（例えば１クロッ
ク）が前記基本レイテンシ（８クロック）に付加され
て、ラッチ２１のラッチ動作が９クロック目の時点Ｔ
１’で行われるので、伝送線路Ｌ上のＳＤＲＡＭ３の出
力データを確実にラッチして、コントローラコア２０に
読み込むことが可能である。
【００３６】前記オフセットはクロック信号の周波数や
伝送線路Ｌの長さに応じて異なるものである。従って、
ＳＤＲＡＭ１〜６の配置位置が大きく異なる場合には、
システム側から見たＳＤＲＡＭ１〜６のアドレスによ
り、各ＳＤＲＡＭ１〜６毎にオフセットを設定する。こ
れ等のオフセットを付加した各ＳＤＲＡＭ１〜６毎のレ
イテンシは、レイテンシ保持部２２に保持される。従っ
て、各ＳＤＲＡＭ１〜６の配置位置に応じた待ち時間を
設定できて、システムのトータルパフォーマンスを向上
させることが可能である。
伝送線路Ｌの長さに応じて異なるものである。従って、
ＳＤＲＡＭ１〜６の配置位置が大きく異なる場合には、
システム側から見たＳＤＲＡＭ１〜６のアドレスによ
り、各ＳＤＲＡＭ１〜６毎にオフセットを設定する。こ
れ等のオフセットを付加した各ＳＤＲＡＭ１〜６毎のレ
イテンシは、レイテンシ保持部２２に保持される。従っ
て、各ＳＤＲＡＭ１〜６の配置位置に応じた待ち時間を
設定できて、システムのトータルパフォーマンスを向上
させることが可能である。
【００３７】
【発明の効果】以上説明したように、請求項１ないし請
求項９記載の発明のデータ伝送装置及びデータ伝送方法
によれば、第１デバイスと第２デバイスを結ぶ実際の伝
送線路の遅延時間に応じた待ち時間を設定したので、高
い周波数のクロック信号を使用しても、第２デバイスで
のデータの受信を確実に行うことが可能である。
求項９記載の発明のデータ伝送装置及びデータ伝送方法
によれば、第１デバイスと第２デバイスを結ぶ実際の伝
送線路の遅延時間に応じた待ち時間を設定したので、高
い周波数のクロック信号を使用しても、第２デバイスで
のデータの受信を確実に行うことが可能である。
【００３８】特に、請求項４記載の発明のデータ伝送装
置によれば、伝送線路上に複数のメモリが接続された場
合にも、その各メモリ毎に待ち時間を設定するので、メ
モリの配置位置に応じて伝送線路に長短があっても、各
メモリから出力されたデータを第２デバイスで確実に受
信することが可能である。
置によれば、伝送線路上に複数のメモリが接続された場
合にも、その各メモリ毎に待ち時間を設定するので、メ
モリの配置位置に応じて伝送線路に長短があっても、各
メモリから出力されたデータを第２デバイスで確実に受
信することが可能である。
【００３９】更に、請求項７記載の発明のデータ伝送装
置によれば、メモリから読み出したレイテンシ情報にオ
フセットを施し、その結果のクロック数を待ち時間とし
て設定したので、前記待ち時間の設定が大幅に間違うこ
とがない。
置によれば、メモリから読み出したレイテンシ情報にオ
フセットを施し、その結果のクロック数を待ち時間とし
て設定したので、前記待ち時間の設定が大幅に間違うこ
とがない。
【図１】本発明の実施の形態のデータ伝送装置の構成を
示すブロック図である。
示すブロック図である。
【図２】同実施の形態のデータ伝送装置に備えるメモリ
コントローラの内部構成を示すブロック図である。
コントローラの内部構成を示すブロック図である。
【図３】本発明の実施の形態において、高い周波数のク
ロック信号の下でのデータ伝送のタイミングチャートを
示す図である。
ロック信号の下でのデータ伝送のタイミングチャートを
示す図である。
【図４】従来の低い周波数のクロック信号の下でのデー
タ伝送のタイミングチャートを示す図である。
タ伝送のタイミングチャートを示す図である。
１０ データ伝送装置 １〜６ ＳＤＲＡＭ（第１デバイス） Ｃ メモリコントローラ（第２デバイス） Ｂ システムボード Ｌ 伝送線路 ２０ コントローラコア ２２ レイテンシ保持部（待ち時間保持
部） ２３ シーケンサ Ｌａ ラッチ ２５ パターン生成器 ２６ａ〜２６ｄ ラッチ ２７ オフセットクロック生成器 ２８ 比較器 ３０ 設定手段
部） ２３ シーケンサ Ｌａ ラッチ ２５ パターン生成器 ２６ａ〜２６ｄ ラッチ ２７ オフセットクロック生成器 ２８ 比較器 ３０ 設定手段
Claims (9)
- 【請求項１】 データを出力する第１デバイスと、前記
第１デバイスに対してデータの出力を要求する第２デバ
イスとが、伝送線路で互いに接続されたデータ伝送装置
において、 前記第２デバイスには、データの出力要求時から前記第
１デバイスが出力したデータを第２デバイスが取り込む
までの前記伝送線路の遅延時間に応じた待ち時間を保持
する待ち時間保持部が備えられることを特徴とするデー
タ伝送装置。 - 【請求項２】 前記第１デバイスはシンクロナスタイプ
のメモリであり、前記第２デバイスはメモリコントロー
ラであることを特徴とする請求項１記載のデータ伝送装
置。 - 【請求項３】 前記メモリは、前記伝送線路に複数個接
続されることを特徴とする請求項２記載のデータ伝送装
置。 - 【請求項４】 前記第２デバイスの待ち時間保持部は、
前記複数のメモリの待ち時間を各々保持することを特徴
とする請求項３記載のデータ伝送装置。 - 【請求項５】 前記第２デバイスの待ち時間保持部は、
前記待ち時間をクロック数で格納することを特徴とする
請求項１、２、３又は４記載のデータ伝送装置。 - 【請求項６】 前記第２デバイスは、前記待ち時間を設
定する設定手段を備え、 前記設定手段は、 前記第１デバイス及び第２デバイスがシステムボード上
に実装された状態で、前記第２デバイスに対して、デー
タの出力要求を出させて、前記第１デバイスから前記伝
送線路を介して所定のデータを読み込ませることを特徴
とする請求項２、３、４又は５記載のデータ伝送装置。 - 【請求項７】 前記第１のデバイスはメモリであって、
前記メモリは予めレイテンシ情報を記憶し、 前記第２デバイスの待ち時間保持部は、前記メモリから
読み出したレイテンシ情報にオフセットを施したクロッ
ク数を前記待ち時間として格納することを特徴とする請
求項５記載のデータ伝送装置。 - 【請求項８】 データを出力する第１デバイスと、前記
第１デバイスに対してデータの出力を要求する第２デバ
イスとが、伝送線路で互いに接続されたデータ伝送装置
におけるデータ伝送方法であって、 前記第２デバイスに対し、データの出力要求時から前記
第１デバイスが出力したデータを第２デバイスが取り込
むまでの前記伝送線路の遅延時間に応じた待ち時間を設
定し、 その後、前記第２デバイスが前記第１デバイスに対して
データの出力を要求したとき、前記第２デバイスは、前
記設定された待ち時間の経過を待って、前記第１デバイ
スから出力された伝送線路上のデータを取り込むことを
特徴とするデータ伝送方法。 - 【請求項９】 前記待ち時間の設定に際し、 前記第２デバイスが前記第１デバイスに対し所定のデー
タの出力を要求し、 その後、前記第２デバイスが、前記第１デバイスから出
力された伝送線路上のデータを、時間を異ならせて取り
込み、これ等のデータを期待値と比較することを特徴と
する請求項８記載のデータ伝送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10275065A JPH11167515A (ja) | 1997-10-03 | 1998-09-29 | データ伝送装置及びデータ伝送方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-270943 | 1997-10-03 | ||
| JP27094397 | 1997-10-03 | ||
| JP10275065A JPH11167515A (ja) | 1997-10-03 | 1998-09-29 | データ伝送装置及びデータ伝送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11167515A true JPH11167515A (ja) | 1999-06-22 |
Family
ID=26549469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10275065A Pending JPH11167515A (ja) | 1997-10-03 | 1998-09-29 | データ伝送装置及びデータ伝送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11167515A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002019113A1 (fr) * | 2000-08-30 | 2002-03-07 | Matsushita Electric Industrial Co., Ltd. | Controleur d'acces de memoire |
| JP2002251316A (ja) * | 2001-02-23 | 2002-09-06 | Canon Inc | メモリコントローラ及びメモリ制御装置 |
| US6466496B2 (en) | 1999-12-03 | 2002-10-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having circuit for data transmission distance measurement and memory processing system with the same |
| US7043652B2 (en) | 2001-08-03 | 2006-05-09 | Elpida Memory, Inc. | Calibration method and memory system |
| US7346752B2 (en) | 2003-09-03 | 2008-03-18 | Brother Kogyo Kabushiki Kaisha | Memory controller and image forming device provided with the same |
| JP2009238244A (ja) * | 2001-04-24 | 2009-10-15 | Rambus Inc | 多様に配置されたメモリ・コンポーネントからメモリ・オペレーションを調整する方法と装置 |
| JP2009237678A (ja) * | 2008-03-26 | 2009-10-15 | Fujitsu Microelectronics Ltd | メモリコントローラデバイス、メモリコントローラデバイスの制御方法およびデータ受信デバイス |
| US7966439B1 (en) * | 2004-11-24 | 2011-06-21 | Nvidia Corporation | Apparatus, system, and method for a fast data return memory controller |
| WO2011077574A1 (ja) | 2009-12-25 | 2011-06-30 | 富士通株式会社 | 信号復元回路、レイテンシ調整回路、メモリコントローラ、プロセッサ、コンピュータ、信号復元方法及びレイテンシ調整方法 |
| CN102770920A (zh) * | 2010-02-25 | 2012-11-07 | 莫塞德技术公司 | 具有多个存储器管芯和控制器管芯的半导体存储装置 |
| US9229470B2 (en) | 2004-09-15 | 2016-01-05 | Rambus Inc. | Memory controller with clock-to-strobe skew compensation |
-
1998
- 1998-09-29 JP JP10275065A patent/JPH11167515A/ja active Pending
Cited By (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6466496B2 (en) | 1999-12-03 | 2002-10-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having circuit for data transmission distance measurement and memory processing system with the same |
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| JP2012248225A (ja) * | 2001-04-24 | 2012-12-13 | Rambus Inc | 多様に配置されたメモリ・コンポーネントからメモリ・オペレーションを調整する方法と装置 |
| US9311976B2 (en) | 2001-04-24 | 2016-04-12 | Rambus Inc. | Memory module |
| JP2009238244A (ja) * | 2001-04-24 | 2009-10-15 | Rambus Inc | 多様に配置されたメモリ・コンポーネントからメモリ・オペレーションを調整する方法と装置 |
| US9741424B2 (en) | 2001-04-24 | 2017-08-22 | Rambus Inc. | Memory controller |
| US9472262B2 (en) | 2001-04-24 | 2016-10-18 | Rambus Inc. | Memory controller |
| US9053778B2 (en) | 2001-04-24 | 2015-06-09 | Rambus Inc. | Memory controller that enforces strobe-to-strobe timing offset |
| US10706910B2 (en) | 2001-04-24 | 2020-07-07 | Rambus Inc. | Memory controller |
| US10236051B2 (en) | 2001-04-24 | 2019-03-19 | Rambus Inc. | Memory controller |
| US7043652B2 (en) | 2001-08-03 | 2006-05-09 | Elpida Memory, Inc. | Calibration method and memory system |
| US7346752B2 (en) | 2003-09-03 | 2008-03-18 | Brother Kogyo Kabushiki Kaisha | Memory controller and image forming device provided with the same |
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| US10325645B2 (en) | 2004-09-15 | 2019-06-18 | Rambus Inc. | Memory controller with clock-to-strobe skew compensation |
| US11664067B2 (en) | 2004-09-15 | 2023-05-30 | Rambus Inc. | Memory system component that enables clock-to-strobe skew compensation |
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Legal Events
| Date | Code | Title | Description |
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