JPH11328102A - バス制御システムおよびバス制御方法 - Google Patents
バス制御システムおよびバス制御方法Info
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- JPH11328102A JPH11328102A JP10129064A JP12906498A JPH11328102A JP H11328102 A JPH11328102 A JP H11328102A JP 10129064 A JP10129064 A JP 10129064A JP 12906498 A JP12906498 A JP 12906498A JP H11328102 A JPH11328102 A JP H11328102A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
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- Theoretical Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 データバスやアドレスバスを含む共用のバス
に接続されるＣＰＵ等のアクセス要求部から特定のアク
セス応答部に対し一連のアクセス要求を行うためのバス
制御システムおよび制御方法に関し、ＣＰＵ等から次の
アドレスが来ないために生ずる無駄な時間を減らし、バ
スの使用効率を高めることを目的とする。 【解決手段】 特定のアクセス応答部３−１が、読出動
作または書込動作を行う際に、アクセス要求部１からの
データアクセスの要求を示すアドレスに応じてデータの
転送またはデータの入力を実行する前に、次のアドレス
が受取可能であることを示す次アドレス許可信号をアク
セス要求部に送出する次アドレス許可信号生成手段を備
える。好ましくは、アクセス要求部が、特定のアクセス
応答部からの次アドレス許可信号を受け取り、次のアド
レスを特定のアクセス応答部に送出するための次アドレ
ス許可信号受取手段２を備える。
に接続されるＣＰＵ等のアクセス要求部から特定のアク
セス応答部に対し一連のアクセス要求を行うためのバス
制御システムおよび制御方法に関し、ＣＰＵ等から次の
アドレスが来ないために生ずる無駄な時間を減らし、バ
スの使用効率を高めることを目的とする。 【解決手段】 特定のアクセス応答部３−１が、読出動
作または書込動作を行う際に、アクセス要求部１からの
データアクセスの要求を示すアドレスに応じてデータの
転送またはデータの入力を実行する前に、次のアドレス
が受取可能であることを示す次アドレス許可信号をアク
セス要求部に送出する次アドレス許可信号生成手段を備
える。好ましくは、アクセス要求部が、特定のアクセス
応答部からの次アドレス許可信号を受け取り、次のアド
レスを特定のアクセス応答部に送出するための次アドレ
ス許可信号受取手段２を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、データバスおよび
アドレスバスを含む共用のバスに接続されるマイクロプ
ロセッサやＣＰＵ（中央処理装置）等のアクセス要求部
からの特定のアクセス応答部に対するアクセスの要求か
ら終了までの間に、他の任意のアクセス応答部に対する
アクセスの要求を許さないバス制御システムおよびバス
制御方法に関する。
アドレスバスを含む共用のバスに接続されるマイクロプ
ロセッサやＣＰＵ（中央処理装置）等のアクセス要求部
からの特定のアクセス応答部に対するアクセスの要求か
ら終了までの間に、他の任意のアクセス応答部に対する
アクセスの要求を許さないバス制御システムおよびバス
制御方法に関する。
【０００２】上記のようなバス制御システムに適用され
る共用のバスは、一般に、非スプリットバスとよばれて
いる。本発明は、この非スプリットバスに接続されるＣ
ＰＵ（中央処理装置）等のアクセス要求部と、メモリや
Ｉ／Ｏ等のアクセス応答部との間でデータの読出動作お
よび書込動作を行う際に、非スプリットバスの使用効率
をできる限り高めるための一方策について言及するもの
である。
る共用のバスは、一般に、非スプリットバスとよばれて
いる。本発明は、この非スプリットバスに接続されるＣ
ＰＵ（中央処理装置）等のアクセス要求部と、メモリや
Ｉ／Ｏ等のアクセス応答部との間でデータの読出動作お
よび書込動作を行う際に、非スプリットバスの使用効率
をできる限り高めるための一方策について言及するもの
である。
【０００３】
【従来の技術】ここで、上記の非スプリットバス形式の
データバスおよびアドレスバスを含む共用のバスに対
し、アクセスの要求を出す側のＣＰＵ（アクセス要求
部）と、ＣＰＵからのアクセスの要求に応答してデータ
の入出力を行うメモリおよびＩ／Ｏ（アクセス応答部）
とが接続されているような従来のバス制御システムを想
定する。
データバスおよびアドレスバスを含む共用のバスに対
し、アクセスの要求を出す側のＣＰＵ（アクセス要求
部）と、ＣＰＵからのアクセスの要求に応答してデータ
の入出力を行うメモリおよびＩ／Ｏ（アクセス応答部）
とが接続されているような従来のバス制御システムを想
定する。
【０００４】図９は、従来のバス制御システムの読出動
作を説明するためのタイミングチャートである。ただ
し、この場合は、ＣＰＵとメモリおよびＩ／Ｏとの間の
データ転送に必要な信号のみを図示することとする。デ
ータの読出動作を行うとき（データリード時）は、デー
タリードを要求する側のＣＰＵが、アドレスバスにアド
レス（Ａ１）を出力すると共にアドレスストローブ信号
／ＡＳ（／ＡＳは負論理の信号）を出力する。ＣＰＵか
らのデータリード要求に応答する側のメモリまたはＩ／
Ｏのいずれか一方は、上記のアドレス（Ａ１）を受け取
り、データ（Ｄ１）の出力が可能になった時点で、デー
タバスに上記のデータ（Ｄ１）を出力すると共にデータ
ストローブ信号／ＤＳ（／ＤＳは負論理の信号）を出力
する。なお、この場合、負論理のアドレスストローブ信
号／ＡＳおよびデータストローブ信号／ＤＳは、“Ｌ
（Low ）”レベル、すなわち低電圧レベルにて活性状態
（有効）になり、“Ｈ（High）”レベル、すなわち高電
圧レベルにて不活性状態になる。さらに、ＣＰＵは、デ
ータストローブ信号／ＤＳが有効になった時点で、デー
タバスからデータ（Ｄ１）を読み取る。
作を説明するためのタイミングチャートである。ただ
し、この場合は、ＣＰＵとメモリおよびＩ／Ｏとの間の
データ転送に必要な信号のみを図示することとする。デ
ータの読出動作を行うとき（データリード時）は、デー
タリードを要求する側のＣＰＵが、アドレスバスにアド
レス（Ａ１）を出力すると共にアドレスストローブ信号
／ＡＳ（／ＡＳは負論理の信号）を出力する。ＣＰＵか
らのデータリード要求に応答する側のメモリまたはＩ／
Ｏのいずれか一方は、上記のアドレス（Ａ１）を受け取
り、データ（Ｄ１）の出力が可能になった時点で、デー
タバスに上記のデータ（Ｄ１）を出力すると共にデータ
ストローブ信号／ＤＳ（／ＤＳは負論理の信号）を出力
する。なお、この場合、負論理のアドレスストローブ信
号／ＡＳおよびデータストローブ信号／ＤＳは、“Ｌ
（Low ）”レベル、すなわち低電圧レベルにて活性状態
（有効）になり、“Ｈ（High）”レベル、すなわち高電
圧レベルにて不活性状態になる。さらに、ＣＰＵは、デ
ータストローブ信号／ＤＳが有効になった時点で、デー
タバスからデータ（Ｄ１）を読み取る。
【０００５】その後、データリードを要求する側のＣＰ
Ｕは、アドレスバスに次のアドレス（Ａ２）を出力する
と共にアドレスストローブ信号／ＡＳを出力する。ＣＰ
Ｕからのデータリード要求に応答する側のメモリまたは
Ｉ／Ｏのいずれか一方は、上記のアドレス（Ａ２）を受
け取り、次のデータ（Ｄ２）の出力が可能になった時点
で、データバスに上記のデータ（Ｄ２）を出力すると共
にデータストローブ信号／ＤＳ（／ＤＳは負論理の信
号）を出力する。さらに、ＣＰＵは、データストローブ
信号／ＤＳが有効になった時点で、データバスからデー
タ（Ｄ２）を読み取る。これらの一連の読出動作は、Ｃ
ＰＵからのデータリード要求が終了するまで遂行され
る。
Ｕは、アドレスバスに次のアドレス（Ａ２）を出力する
と共にアドレスストローブ信号／ＡＳを出力する。ＣＰ
Ｕからのデータリード要求に応答する側のメモリまたは
Ｉ／Ｏのいずれか一方は、上記のアドレス（Ａ２）を受
け取り、次のデータ（Ｄ２）の出力が可能になった時点
で、データバスに上記のデータ（Ｄ２）を出力すると共
にデータストローブ信号／ＤＳ（／ＤＳは負論理の信
号）を出力する。さらに、ＣＰＵは、データストローブ
信号／ＤＳが有効になった時点で、データバスからデー
タ（Ｄ２）を読み取る。これらの一連の読出動作は、Ｃ
ＰＵからのデータリード要求が終了するまで遂行され
る。
【０００６】また一方で、データの書込動作を行うとき
（データライト時、図示していない）は、データライト
を要求する側のＣＰＵが、アドレスバスにアドレスを出
力すると共にアドレスストローブ信号／ＡＳを出力す
る。ＣＰＵからのデータライト要求に応答する側のメモ
リまたはＩ／Ｏのいずれか一方は、上記のアドレスを受
取り、上記のデータの入力が可能になった時点で、デー
タストローブ信号／ＤＳを出力する。さらに、ＣＰＵ
は、データストローブ信号／ＤＳに応答してデータを出
力する。さらに、メモリまたはＩ／Ｏのいずれか一方
は、上記のデータを取り込んで入力する。
（データライト時、図示していない）は、データライト
を要求する側のＣＰＵが、アドレスバスにアドレスを出
力すると共にアドレスストローブ信号／ＡＳを出力す
る。ＣＰＵからのデータライト要求に応答する側のメモ
リまたはＩ／Ｏのいずれか一方は、上記のアドレスを受
取り、上記のデータの入力が可能になった時点で、デー
タストローブ信号／ＤＳを出力する。さらに、ＣＰＵ
は、データストローブ信号／ＤＳに応答してデータを出
力する。さらに、メモリまたはＩ／Ｏのいずれか一方
は、上記のデータを取り込んで入力する。
【０００７】その後、データライトを要求する側のＣＰ
Ｕは、アドレスバスに次のアドレスを出力すると共にア
ドレスストローブ信号／ＡＳを出力する。ＣＰＵからの
データライト要求に応答する側のメモリまたはＩ／Ｏの
いずれか一方は、上記のアドレスを受け取り、次のデー
タの入力が可能になった時点で、データストローブ信号
／ＤＳを出力する。さらに、ＣＰＵは、データストロー
ブ信号／ＤＳに応答して次のデータを出力する。これら
の一連の書込動作は、ＣＰＵからのデータライト要求が
終了するまで遂行される。
Ｕは、アドレスバスに次のアドレスを出力すると共にア
ドレスストローブ信号／ＡＳを出力する。ＣＰＵからの
データライト要求に応答する側のメモリまたはＩ／Ｏの
いずれか一方は、上記のアドレスを受け取り、次のデー
タの入力が可能になった時点で、データストローブ信号
／ＤＳを出力する。さらに、ＣＰＵは、データストロー
ブ信号／ＤＳに応答して次のデータを出力する。これら
の一連の書込動作は、ＣＰＵからのデータライト要求が
終了するまで遂行される。
【０００８】上記の読出動作および書込動作のいずれに
おいても、ＣＰＵがアドレスストローブ信号／ＡＳを出
力してからデータストローブ信号／ＤＳがＣＰＵに返っ
てくるまでの時間は、データリードやデータライト等の
要求に応答する側のメモリやＩ／Ｏ等の内部の処理時間
となる。
おいても、ＣＰＵがアドレスストローブ信号／ＡＳを出
力してからデータストローブ信号／ＤＳがＣＰＵに返っ
てくるまでの時間は、データリードやデータライト等の
要求に応答する側のメモリやＩ／Ｏ等の内部の処理時間
となる。
【０００９】
【発明が解決しようとする課題】上記のとおり、従来の
バス制御システムにてデータの読出動作および書込動作
を行う際には、アクセスを要求する側のＣＰＵ等がアド
レスストローブ信号を出力してからデータストローブ信
号を受け取るまでは、次のデータリード要求やデータラ
イト要求を出すことができず、バスの使用効率が低下し
ていた。換言すれば、上記のアドレスストローブ信号が
出力されてからデータストローブ信号が出力されるまで
の間に、アクセスの要求に応答する側のメモリやＩ／Ｏ
内のコントロール回路が次のアクセスのためのアドレス
処理を実行することができる状態になっても、次のアク
セス要求のためのアドレスが来ないために、無駄な時間
が発生することになる。
バス制御システムにてデータの読出動作および書込動作
を行う際には、アクセスを要求する側のＣＰＵ等がアド
レスストローブ信号を出力してからデータストローブ信
号を受け取るまでは、次のデータリード要求やデータラ
イト要求を出すことができず、バスの使用効率が低下し
ていた。換言すれば、上記のアドレスストローブ信号が
出力されてからデータストローブ信号が出力されるまで
の間に、アクセスの要求に応答する側のメモリやＩ／Ｏ
内のコントロール回路が次のアクセスのためのアドレス
処理を実行することができる状態になっても、次のアク
セス要求のためのアドレスが来ないために、無駄な時間
が発生することになる。
【００１０】本発明は上記問題点に鑑みてなされたもの
であり、アクセスを要求する側のＣＰＵ等から次のアク
セス要求のためのアドレスが来ないために発生する無駄
な時間をできる限り少なくすることによって、バスの使
用効率の向上を図ることを目的とするものである。
であり、アクセスを要求する側のＣＰＵ等から次のアク
セス要求のためのアドレスが来ないために発生する無駄
な時間をできる限り少なくすることによって、バスの使
用効率の向上を図ることを目的とするものである。
【００１１】
【課題を解決するための手段】図１は、本発明の原理構
成を示すブロック図である。ただし、ここでは、本発明
のバス制御システムの構成を簡略化して示す。図１にお
いては、データＤＱ（例えば、ＤＱ１〜ＤＱｎ）を転送
するためのデータバスＤＢ、およびアドレスＡＤＲ（例
えば、ＡＤＲ１〜ＡＤＲｎ）を転送するためのアドレス
バスＡＢを含む非スプリットバス形式の共用のバスが設
けられている。さらに、アドレスストローブ信号／ＡＳ
やデータストローブ信号／ＤＳ等の各種の制御信号を転
送するための制御信号ラインＣＬが設けられている。
成を示すブロック図である。ただし、ここでは、本発明
のバス制御システムの構成を簡略化して示す。図１にお
いては、データＤＱ（例えば、ＤＱ１〜ＤＱｎ）を転送
するためのデータバスＤＢ、およびアドレスＡＤＲ（例
えば、ＡＤＲ１〜ＡＤＲｎ）を転送するためのアドレス
バスＡＢを含む非スプリットバス形式の共用のバスが設
けられている。さらに、アドレスストローブ信号／ＡＳ
やデータストローブ信号／ＤＳ等の各種の制御信号を転
送するための制御信号ラインＣＬが設けられている。
【００１２】さらに、図１においては、データバスＤＢ
およびアドレスバスＡＢを含む共用のバスに接続される
一つのアクセス要求部１と、このアクセス要求部１から
のアクセスの要求に応答する複数のアクセス応答部３−
１〜３−ｎ（ｎは２以上の任意の正の整数）とを備えて
いる。この場合、非スプリットバス形式のバスを使用し
ているので、アクセス要求部１からの特定のアクセス応
答部（例えば、第１のアクセス応答部３−１）に対する
アクセスの要求から終了までの間に、他の任意のアクセ
ス応答部（例えば、第ｎのアクセス応答部３−ｎ）に対
するアクセスの要求を許さないようになっている。
およびアドレスバスＡＢを含む共用のバスに接続される
一つのアクセス要求部１と、このアクセス要求部１から
のアクセスの要求に応答する複数のアクセス応答部３−
１〜３−ｎ（ｎは２以上の任意の正の整数）とを備えて
いる。この場合、非スプリットバス形式のバスを使用し
ているので、アクセス要求部１からの特定のアクセス応
答部（例えば、第１のアクセス応答部３−１）に対する
アクセスの要求から終了までの間に、他の任意のアクセ
ス応答部（例えば、第ｎのアクセス応答部３−ｎ）に対
するアクセスの要求を許さないようになっている。
【００１３】上記問題点を解決するために、本発明のバ
ス制御システムにおける特定のアクセス応答部３−１で
は、図１に示すように、読出動作を行う際に、上記アク
セス要求部１からのアクセスの要求を示すアドレスＡＤ
Ｒ１に応じて上記データバスＤＢにデータＤＱ１を転送
する前に、次のアドレスが受取可能であることを示す次
アドレス許可信号／ＮＡＥＮＢ１（／ＮＡＥＮＢ１は負
論理の信号）を上記アクセス要求部１に送出する次アド
レス許可信号生成手段（例えば、第１の次アドレス許可
信号生成手段４−１）が設けられている。上記のデータ
ＤＱ１は、第１のデバイス５−１に保持されており、ア
ドレスＡＤＲ１およびアドレスストローブ信号／ＡＳ１
が入力されたときに、データストローブ信号／ＤＳ１と
共に出力される。
ス制御システムにおける特定のアクセス応答部３−１で
は、図１に示すように、読出動作を行う際に、上記アク
セス要求部１からのアクセスの要求を示すアドレスＡＤ
Ｒ１に応じて上記データバスＤＢにデータＤＱ１を転送
する前に、次のアドレスが受取可能であることを示す次
アドレス許可信号／ＮＡＥＮＢ１（／ＮＡＥＮＢ１は負
論理の信号）を上記アクセス要求部１に送出する次アド
レス許可信号生成手段（例えば、第１の次アドレス許可
信号生成手段４−１）が設けられている。上記のデータ
ＤＱ１は、第１のデバイス５−１に保持されており、ア
ドレスＡＤＲ１およびアドレスストローブ信号／ＡＳ１
が入力されたときに、データストローブ信号／ＤＳ１と
共に出力される。
【００１４】好ましくは、本発明のバス制御システムに
おけるアクセス要求部１では、上記特定のアクセス応答
部３−１からの上記次アドレス許可信号／ＮＡＥＮＢ１
を受け取り、次のアドレスを上記特定のアクセス応答部
（３−１）に送出するための次アドレス許可信号受取手
段２が設けられている。この場合、アクセス要求部１が
特定のアクセス応答部（３−１）とデータのやりとりを
行っている間、上記アクセス要求部１は、他の任意のア
クセス応答部、例えば、第ｎのアクセス応答部３−ｎ内
の第ｎの次アドレス許可信号生成手段４−ｎにアドレス
ＡＤＲｎおよびアドレスストローブ信号／ＡＳｎを転送
することは不可能であり、かつ、第ｎの次アドレス許可
信号生成手段４−ｎからの次アドレス許可信号／ＮＡＥ
ＮＢｎ（／ＮＡＥＮＢｎは負論理の信号）およびデータ
ストローブ信号／ＤＳｎや、第ｎのデバイス５−ｎから
のデータＤＱｎを受け取ることも不可能である。
おけるアクセス要求部１では、上記特定のアクセス応答
部３−１からの上記次アドレス許可信号／ＮＡＥＮＢ１
を受け取り、次のアドレスを上記特定のアクセス応答部
（３−１）に送出するための次アドレス許可信号受取手
段２が設けられている。この場合、アクセス要求部１が
特定のアクセス応答部（３−１）とデータのやりとりを
行っている間、上記アクセス要求部１は、他の任意のア
クセス応答部、例えば、第ｎのアクセス応答部３−ｎ内
の第ｎの次アドレス許可信号生成手段４−ｎにアドレス
ＡＤＲｎおよびアドレスストローブ信号／ＡＳｎを転送
することは不可能であり、かつ、第ｎの次アドレス許可
信号生成手段４−ｎからの次アドレス許可信号／ＮＡＥ
ＮＢｎ（／ＮＡＥＮＢｎは負論理の信号）およびデータ
ストローブ信号／ＤＳｎや、第ｎのデバイス５−ｎから
のデータＤＱｎを受け取ることも不可能である。
【００１５】また一方で、上記特定のアクセス応答部３
−１では、書込動作を行う際に、上記アクセス要求部１
からのアクセスの要求を示すアドレスＡＤＲ１に応じて
上記アクセス要求部１から上記データバスＤＢに転送さ
れるデータを入力する前に、次のアドレスが受取可能で
あることを示す次アドレス許可信号／ＮＡＥＮＢ１を上
記アクセス要求部１に送出する次アドレス許可信号生成
手段（例えば、第１の次アドレス許可信号生成手段４−
１）が設けられている。すなわち、次アドレス許可信号
生成手段４−１は、読出動作および書込動作中のいずれ
の動作を実行する場合でも、次のアドレスが受取可能で
あることを示す次アドレス許可信号／ＮＡＥＮＢ１を上
記アクセス要求部１に送出する機能を有している。
−１では、書込動作を行う際に、上記アクセス要求部１
からのアクセスの要求を示すアドレスＡＤＲ１に応じて
上記アクセス要求部１から上記データバスＤＢに転送さ
れるデータを入力する前に、次のアドレスが受取可能で
あることを示す次アドレス許可信号／ＮＡＥＮＢ１を上
記アクセス要求部１に送出する次アドレス許可信号生成
手段（例えば、第１の次アドレス許可信号生成手段４−
１）が設けられている。すなわち、次アドレス許可信号
生成手段４−１は、読出動作および書込動作中のいずれ
の動作を実行する場合でも、次のアドレスが受取可能で
あることを示す次アドレス許可信号／ＮＡＥＮＢ１を上
記アクセス要求部１に送出する機能を有している。
【００１６】さらに、図１のバス制御システム等を使用
して実行される本発明のバス制御方法においては、読出
動作を行う際に、アクセス要求部からのアクセスの要求
を示すアドレスに応じて特定のアクセス応答部からデー
タバスにデータを転送する前に、次のアドレスが受取可
能であることを示す次アドレス許可信号を、上記特定の
アクセス応答部から上記アクセス要求部に送出するよう
にしている。
して実行される本発明のバス制御方法においては、読出
動作を行う際に、アクセス要求部からのアクセスの要求
を示すアドレスに応じて特定のアクセス応答部からデー
タバスにデータを転送する前に、次のアドレスが受取可
能であることを示す次アドレス許可信号を、上記特定の
アクセス応答部から上記アクセス要求部に送出するよう
にしている。
【００１７】好ましくは、本発明のバス制御方法では、
上記特定のアクセス応答部からの上記次アドレス許可信
号を受け取った後に、上記アクセス要求部から上記特定
のアクセス応答部に次のアドレスを送出するようにして
いる。さらに、好ましくは、本発明のバス制御方法にお
いては、書込動作を行う際に、上記アクセス要求部から
のアクセスの要求を示すアドレスに応じて上記アクセス
要求部から上記データバスに転送されるデータを入力す
る前に、次のアドレスが受取可能であることを示す次ア
ドレス許可信号を、上記特定のアクセス応答部から上記
アクセス要求部に送出するようにしている。
上記特定のアクセス応答部からの上記次アドレス許可信
号を受け取った後に、上記アクセス要求部から上記特定
のアクセス応答部に次のアドレスを送出するようにして
いる。さらに、好ましくは、本発明のバス制御方法にお
いては、書込動作を行う際に、上記アクセス要求部から
のアクセスの要求を示すアドレスに応じて上記アクセス
要求部から上記データバスに転送されるデータを入力す
る前に、次のアドレスが受取可能であることを示す次ア
ドレス許可信号を、上記特定のアクセス応答部から上記
アクセス要求部に送出するようにしている。
【００１８】換言すれば、本発明のバス制御システムお
よびバス制御方法では、アクセスの要求に応答する側の
アクセス応答部（例えば、メモリやＩ／Ｏ）がアドレス
を受け取ってから、次のアドレスを受け取れるようにな
ったことを示す次アドレス許可信号（すなわち、アドレ
ス受取可能であることを示すアクノリッジ信号ＡＣＫ）
を、アクセスを要求する側のアクセス要求部（例えば、
ＣＰＵ）に返すことを特徴としている。
よびバス制御方法では、アクセスの要求に応答する側の
アクセス応答部（例えば、メモリやＩ／Ｏ）がアドレス
を受け取ってから、次のアドレスを受け取れるようにな
ったことを示す次アドレス許可信号（すなわち、アドレ
ス受取可能であることを示すアクノリッジ信号ＡＣＫ）
を、アクセスを要求する側のアクセス要求部（例えば、
ＣＰＵ）に返すことを特徴としている。
【００１９】データの読出動作を行う場合、アクセス応
答部は、アドレスを受領した後に、デバイスに対して読
み取り操作を行うが、通常、デバイスからのデータの読
み取りには一定のアクセス時間がかかる。もし、このア
クセス時間に相当する待ち時間の間に、次のデータアク
セスのためのアドレス処理を行うことができるならば、
次のデータアクセスに対して、アクセス時間の短縮を図
ることが可能になる。本発明のバス制御システムおよび
バス制御方法では、上記の待ち時間の間に次のアドレス
を受け取れるようにするために、次アドレス許可信号
（通常、ネクストアドレスイネーブル信号とよばれる）
を出力するようにしている。
答部は、アドレスを受領した後に、デバイスに対して読
み取り操作を行うが、通常、デバイスからのデータの読
み取りには一定のアクセス時間がかかる。もし、このア
クセス時間に相当する待ち時間の間に、次のデータアク
セスのためのアドレス処理を行うことができるならば、
次のデータアクセスに対して、アクセス時間の短縮を図
ることが可能になる。本発明のバス制御システムおよび
バス制御方法では、上記の待ち時間の間に次のアドレス
を受け取れるようにするために、次アドレス許可信号
（通常、ネクストアドレスイネーブル信号とよばれる）
を出力するようにしている。
【００２０】データの書込動作を行う場合も同様に、ア
クセス応答部は、アドレスを受領した後に、デバイスに
対してデータ書込シーケンスを起動する。さらに、次の
データライト要求のためのアドレスが受取可能になった
時点で、次アドレス許可信号を出力するようにしてい
る。さらに、本発明のバス制御システムおよびバス制御
方法では、次アドレス許可信号を受け取ったアクセス要
求部が、次のデータアクセスの要求に対するアドレスを
出力することを特徴としている。すなわち、この場合
は、アクセス応答部が次アドレス許可信号をアクセス要
求部に返すことによって、アクセス要求側が次のアクセ
スのためのアドレスを出力することができるようにな
る。
クセス応答部は、アドレスを受領した後に、デバイスに
対してデータ書込シーケンスを起動する。さらに、次の
データライト要求のためのアドレスが受取可能になった
時点で、次アドレス許可信号を出力するようにしてい
る。さらに、本発明のバス制御システムおよびバス制御
方法では、次アドレス許可信号を受け取ったアクセス要
求部が、次のデータアクセスの要求に対するアドレスを
出力することを特徴としている。すなわち、この場合
は、アクセス応答部が次アドレス許可信号をアクセス要
求部に返すことによって、アクセス要求側が次のアクセ
スのためのアドレスを出力することができるようにな
る。
【００２１】また一方で、アクセス応答部は上記アドレ
スを使って次のデータアクセス処理を予め始めることが
できるので、次のデータアクセスの処理時間を早期に始
めることが可能になる。かくして、本発明では、アクセ
スの要求に応答する側から次アドレス許可信号を出力す
ることによって、アクセスを要求する側から次のアクセ
ス要求のためのアドレスが来ないために発生する無駄な
時間を従来よりも少なくすることができるので、アクセ
ス時間が短縮されてバスの使用効率の向上を図ることが
可能になる。
スを使って次のデータアクセス処理を予め始めることが
できるので、次のデータアクセスの処理時間を早期に始
めることが可能になる。かくして、本発明では、アクセ
スの要求に応答する側から次アドレス許可信号を出力す
ることによって、アクセスを要求する側から次のアクセ
ス要求のためのアドレスが来ないために発生する無駄な
時間を従来よりも少なくすることができるので、アクセ
ス時間が短縮されてバスの使用効率の向上を図ることが
可能になる。
【００２２】
【発明の実施の形態】以下、添付図面（図２〜図８）を
参照しながら、本発明の好ましい実施の形態（以後、実
施例とよぶこととする）を説明する。図２は、本発明の
一実施例の構成を示すブロック図である。なお、これ以
降、前述した構成要素と同様のものについては、同一の
参照番号または参照符号を付して表すこととする。
参照しながら、本発明の好ましい実施の形態（以後、実
施例とよぶこととする）を説明する。図２は、本発明の
一実施例の構成を示すブロック図である。なお、これ以
降、前述した構成要素と同様のものについては、同一の
参照番号または参照符号を付して表すこととする。
【００２３】図２に示す実施例においては、データを転
送するためのデータバスＤＢ、およびアドレスを転送す
るためのアドレスバスＡＢを含む非スプリットバス形式
の共用のバスが設けられている。さらに、アドレススト
ローブ信号やデータストローブ信号やネクストアドレス
イネーブル信号等を含む各種の制御信号を転送するため
の制御信号ラインＣＬが設けられている。
送するためのデータバスＤＢ、およびアドレスを転送す
るためのアドレスバスＡＢを含む非スプリットバス形式
の共用のバスが設けられている。さらに、アドレススト
ローブ信号やデータストローブ信号やネクストアドレス
イネーブル信号等を含む各種の制御信号を転送するため
の制御信号ラインＣＬが設けられている。
【００２４】さらに、図２に示す実施例においては、ア
クセス要求部１（図１）として機能するＣＰＵ１０が、
データバスＤＢ、アドレスバスＡＢおよび制御信号ライ
ンＣＬに接続されている。さらに、アクセス応答部３−
１〜３−ｎ（図１）として機能するメモリ３０およびＩ
／Ｏ３２も、データバスＤＢ、アドレスバスＡＢおよび
制御信号ラインＣＬに接続されている。
クセス要求部１（図１）として機能するＣＰＵ１０が、
データバスＤＢ、アドレスバスＡＢおよび制御信号ライ
ンＣＬに接続されている。さらに、アクセス応答部３−
１〜３−ｎ（図１）として機能するメモリ３０およびＩ
／Ｏ３２も、データバスＤＢ、アドレスバスＡＢおよび
制御信号ラインＣＬに接続されている。
【００２５】さらに、本発明の特徴的な構成要素の一つ
である次アドレス許可信号生成手段（図１）は、図２の
メモリ３０内のコントロール回路４０や、Ｉ／Ｏ３２内
のコントロール回路４２により実現される。これらのメ
モリ３０およびＩ／Ｏ３２は、それぞれ、データを読み
出したり書き込んだりするための実デバイス５０および
実デバイス５２を有している。さらに、本発明の特徴的
な他の構成要素である次アドレス許可信号受取手段（図
１）は、ＣＰＵ３０に含まれる。
である次アドレス許可信号生成手段（図１）は、図２の
メモリ３０内のコントロール回路４０や、Ｉ／Ｏ３２内
のコントロール回路４２により実現される。これらのメ
モリ３０およびＩ／Ｏ３２は、それぞれ、データを読み
出したり書き込んだりするための実デバイス５０および
実デバイス５２を有している。さらに、本発明の特徴的
な他の構成要素である次アドレス許可信号受取手段（図
１）は、ＣＰＵ３０に含まれる。
【００２６】図３は、図２の実施例の読出動作を説明す
るためのタイミングチャートであり、図４は、図２の実
施例の書込動作を説明するためのタイミングチャートで
ある。図２の実施例において読出動作を行う場合、図３
に示すように、まず初めに、ＣＰＵが、メモリまたはＩ
／Ｏに対して“Ｌ”レベルのアドレスストローブ信号／
ＡＳと共にアドレスＡＤＲ（Ａ１）を出力し、データリ
ード要求を出す。つぎに、メモリまたはＩ／Ｏは、
“Ｌ”レベルのアドレスストローブ信号／ＡＳの出力を
見て、メモリまたはＩ／Ｏの内部のコントロール回路
が、実デバイスからのデータ読取シーケンスを開始す
る。さらに、メモリまたはＩ／Ｏは、このデータ読取シ
ーケンスの途中で、次のデータアクセス処理のためのア
ドレスＡＤＲ（Ａ２）を受け取れる状態になったとき
に、ＣＰＵに対して“Ｌ”レベルのネクストアドレスイ
ネーブル信号／ＮＡＥＮＢを出力する。さらに、ＣＰＵ
は、“Ｌ”レベルのネクストアドレスイネーブル信号／
ＮＡＥＮＢを検出すると、次のデータアクセス処理のた
めのアドレスＡＤＲ（Ａ２）をアドレスストローブ信号
／ＡＳと共に出力する。メモリまたはＩ／Ｏは、アドレ
スバスから転送されるアドレスＡＤＲ（Ａ２）を受け取
り、また一方で、実デバイスからのデータ読取シーケン
スを開始する。データＤＱ（Ｄ１、Ｄ２…）は、データ
リード要求のあった順番にデータストローブ信号／ＤＳ
と共にデータバスに出力される。データアクセスを要求
する側のＣＰＵは、“Ｌ”レベルのデータストローブ信
号／ＤＳを検出してデータバスからデータＤＱを取り込
む。これらの一連の処理は、次のデータアクセス要求が
なくなるまで繰り返される。
るためのタイミングチャートであり、図４は、図２の実
施例の書込動作を説明するためのタイミングチャートで
ある。図２の実施例において読出動作を行う場合、図３
に示すように、まず初めに、ＣＰＵが、メモリまたはＩ
／Ｏに対して“Ｌ”レベルのアドレスストローブ信号／
ＡＳと共にアドレスＡＤＲ（Ａ１）を出力し、データリ
ード要求を出す。つぎに、メモリまたはＩ／Ｏは、
“Ｌ”レベルのアドレスストローブ信号／ＡＳの出力を
見て、メモリまたはＩ／Ｏの内部のコントロール回路
が、実デバイスからのデータ読取シーケンスを開始す
る。さらに、メモリまたはＩ／Ｏは、このデータ読取シ
ーケンスの途中で、次のデータアクセス処理のためのア
ドレスＡＤＲ（Ａ２）を受け取れる状態になったとき
に、ＣＰＵに対して“Ｌ”レベルのネクストアドレスイ
ネーブル信号／ＮＡＥＮＢを出力する。さらに、ＣＰＵ
は、“Ｌ”レベルのネクストアドレスイネーブル信号／
ＮＡＥＮＢを検出すると、次のデータアクセス処理のた
めのアドレスＡＤＲ（Ａ２）をアドレスストローブ信号
／ＡＳと共に出力する。メモリまたはＩ／Ｏは、アドレ
スバスから転送されるアドレスＡＤＲ（Ａ２）を受け取
り、また一方で、実デバイスからのデータ読取シーケン
スを開始する。データＤＱ（Ｄ１、Ｄ２…）は、データ
リード要求のあった順番にデータストローブ信号／ＤＳ
と共にデータバスに出力される。データアクセスを要求
する側のＣＰＵは、“Ｌ”レベルのデータストローブ信
号／ＤＳを検出してデータバスからデータＤＱを取り込
む。これらの一連の処理は、次のデータアクセス要求が
なくなるまで繰り返される。
【００２７】また一方で、図２の実施例において書込動
作を行う場合、図４に示すように、まず初めに、ＣＰＵ
がメモリまたはＩ／Ｏに対してアドレスストローブ信号
／ＡＳと共にアドレスＡＤＲ（Ａ１）を出力し、データ
ライト要求を出す。つぎに、メモリまたはＩ／Ｏは、ア
ドレスストローブ信号／ＡＳの出力を見て、メモリまた
はＩ／Ｏの内部のコントロール回路が、実デバイスへの
データ書込シーケンスを開始する。さらに、メモリまた
はＩ／Ｏは、このデータ書込シーケンスの途中で、次の
データアクセス処理のためのアドレスＡＤＲ（Ａ２）を
受け取れる状態になったときに、ＣＰＵに対して“Ｌ”
レベルのネクストアドレスイネーブル信号／ＮＡＥＮＢ
を出力する。さらに、ＣＰＵは、“Ｌ”レベルのネクス
トアドレスイネーブル信号／ＮＡＥＮＢを検出すると、
次のデータライト処理のためのアドレスＡＤＲ（Ａ２）
をアドレスストローブ信号／ＡＳと共に出力する。メモ
リまたはＩ／Ｏは、アドレスバスから転送されるアドレ
スＡＤＲ（Ａ２）を受け取り、また一方で、実デバイス
へのデータ書込シーケンスを開始する。メモリまたはＩ
／Ｏは、データを受け取れる状態になったら、データス
トローブ信号／ＤＳを出力する。ＣＰＵは、データスト
ローブ信号／ＤＳを検出すると、データバスにデータＤ
Ｑ（Ｄ１、Ｄ２…）を出力し、メモリまたはＩ／Ｏはデ
ータを取り込む。これらの一連の処理は、次のデータラ
イト要求がなくなるまで繰り返される。
作を行う場合、図４に示すように、まず初めに、ＣＰＵ
がメモリまたはＩ／Ｏに対してアドレスストローブ信号
／ＡＳと共にアドレスＡＤＲ（Ａ１）を出力し、データ
ライト要求を出す。つぎに、メモリまたはＩ／Ｏは、ア
ドレスストローブ信号／ＡＳの出力を見て、メモリまた
はＩ／Ｏの内部のコントロール回路が、実デバイスへの
データ書込シーケンスを開始する。さらに、メモリまた
はＩ／Ｏは、このデータ書込シーケンスの途中で、次の
データアクセス処理のためのアドレスＡＤＲ（Ａ２）を
受け取れる状態になったときに、ＣＰＵに対して“Ｌ”
レベルのネクストアドレスイネーブル信号／ＮＡＥＮＢ
を出力する。さらに、ＣＰＵは、“Ｌ”レベルのネクス
トアドレスイネーブル信号／ＮＡＥＮＢを検出すると、
次のデータライト処理のためのアドレスＡＤＲ（Ａ２）
をアドレスストローブ信号／ＡＳと共に出力する。メモ
リまたはＩ／Ｏは、アドレスバスから転送されるアドレ
スＡＤＲ（Ａ２）を受け取り、また一方で、実デバイス
へのデータ書込シーケンスを開始する。メモリまたはＩ
／Ｏは、データを受け取れる状態になったら、データス
トローブ信号／ＤＳを出力する。ＣＰＵは、データスト
ローブ信号／ＤＳを検出すると、データバスにデータＤ
Ｑ（Ｄ１、Ｄ２…）を出力し、メモリまたはＩ／Ｏはデ
ータを取り込む。これらの一連の処理は、次のデータラ
イト要求がなくなるまで繰り返される。
【００２８】好ましくは、上記の実施例を動作させて読
出動作を行う場合のバス制御方法においては、ＣＰＵか
らのデータリード要求を示すアドレスに応じてメモリま
たはＩ／Ｏからデータバスにデータを転送する前に、次
のアドレスが受取可能であることを示すネクストアドレ
スイネーブル信号を、メモリまたはＩ／ＯからＣＰＵに
送出するようにしている。
出動作を行う場合のバス制御方法においては、ＣＰＵか
らのデータリード要求を示すアドレスに応じてメモリま
たはＩ／Ｏからデータバスにデータを転送する前に、次
のアドレスが受取可能であることを示すネクストアドレ
スイネーブル信号を、メモリまたはＩ／ＯからＣＰＵに
送出するようにしている。
【００２９】さらに、好ましくは、上記のバス制御方法
では、メモリまたはＩ／Ｏからネクストアドレスイネー
ブル信号を受け取った後に、ＣＰＵからメモリまたはＩ
／Ｏに次のアドレスを送出するようにしている。さら
に、好ましくは、上記の実施例を動作させて書込動作を
行う場合のバス制御方法においては、ＣＰＵからのデー
タライト要求を示すアドレスに応じてメモリまたはＩ／
Ｏからデータバスに転送されるデータを入力する前に、
次のアドレスが受取可能であることを示すネクストアド
レスイネーブル信号を、上記メモリまたはＩ／ＯからＣ
ＰＵに送出するようにしている。
では、メモリまたはＩ／Ｏからネクストアドレスイネー
ブル信号を受け取った後に、ＣＰＵからメモリまたはＩ
／Ｏに次のアドレスを送出するようにしている。さら
に、好ましくは、上記の実施例を動作させて書込動作を
行う場合のバス制御方法においては、ＣＰＵからのデー
タライト要求を示すアドレスに応じてメモリまたはＩ／
Ｏからデータバスに転送されるデータを入力する前に、
次のアドレスが受取可能であることを示すネクストアド
レスイネーブル信号を、上記メモリまたはＩ／ＯからＣ
ＰＵに送出するようにしている。
【００３０】図５は、図２のコントロール回路の具体的
構成例を示すブロック図である。図２のメモリおよびＩ
／Ｏの内部のコントロール回路４０および４２の構成は
同じなので、ここでは、上記のコントロール回路４０、
４２のいずれか一方のコントロール回路を代表して示す
こととする。図５において、メモリ（またはＩ／Ｏ）の
内部のコントロール回路４０（または４２）は、アドレ
スストローブ信号／ＡＳが入力されてからデータストロ
ーブ信号／ＤＳを出力する前に、ネクストアドレスイネ
ーブル信号／ＮＡＥＮＢをＣＰＵに転送するコントロー
ル用ステートマシーン４５（または４７）と、アドレス
ＡＤＲを受け取って実デバイス５０（または５２）に送
出するための並列に接続された２つのフリップフロップ
（ＦＦ）６０、６５（または、６２、６７）とを備えて
いる。
構成例を示すブロック図である。図２のメモリおよびＩ
／Ｏの内部のコントロール回路４０および４２の構成は
同じなので、ここでは、上記のコントロール回路４０、
４２のいずれか一方のコントロール回路を代表して示す
こととする。図５において、メモリ（またはＩ／Ｏ）の
内部のコントロール回路４０（または４２）は、アドレ
スストローブ信号／ＡＳが入力されてからデータストロ
ーブ信号／ＤＳを出力する前に、ネクストアドレスイネ
ーブル信号／ＮＡＥＮＢをＣＰＵに転送するコントロー
ル用ステートマシーン４５（または４７）と、アドレス
ＡＤＲを受け取って実デバイス５０（または５２）に送
出するための並列に接続された２つのフリップフロップ
（ＦＦ）６０、６５（または、６２、６７）とを備えて
いる。
【００３１】上記のコントロール用ステートマシーン４
５は、アドレスストローブ信号／ＡＳが入力されてから
所定の時間が経過した後に、データアクセス処理のため
のアドレスＡＤＲを受け取れる状態になったときに、ネ
クストアドレスイネーブル信号／ＮＡＥＮＢをＣＰＵに
転送する。このときに、フリップフロップ６０、６５を
動作させて、ＣＰＵから送られてくる次のアドレスＡＤ
Ｒを受け取れる状態にする。すなわち、アドレスストロ
ーブ信号／ＡＳを受け取ってからデータストローブ信号
／ＤＳが出力されるまでの期間（すなわち、待ち時間）
内で、次のデータアクセスのためのアドレス処理を実行
できる状態になったときには、フリップフロップにより
次のデータアクセス処理のためのアドレスを受け取るこ
とによって、アクセス時間の短縮を図っている。
５は、アドレスストローブ信号／ＡＳが入力されてから
所定の時間が経過した後に、データアクセス処理のため
のアドレスＡＤＲを受け取れる状態になったときに、ネ
クストアドレスイネーブル信号／ＮＡＥＮＢをＣＰＵに
転送する。このときに、フリップフロップ６０、６５を
動作させて、ＣＰＵから送られてくる次のアドレスＡＤ
Ｒを受け取れる状態にする。すなわち、アドレスストロ
ーブ信号／ＡＳを受け取ってからデータストローブ信号
／ＤＳが出力されるまでの期間（すなわち、待ち時間）
内で、次のデータアクセスのためのアドレス処理を実行
できる状態になったときには、フリップフロップにより
次のデータアクセス処理のためのアドレスを受け取るこ
とによって、アクセス時間の短縮を図っている。
【００３２】図６は、図２のＣＰＵの具体的構成例を示
すブロック図である。ここでは、前述の次アドレス許可
信号受取手段（図１）として機能するＣＰＵ用ステート
マシーン２０を、ＣＰＵ１０の内部に設けている。図６
において、ＣＰＵ用ステートマシーン２０は、上記のコ
ントロール用ステートマシーン４５（図５）から送られ
てくるネクストアドレスイネーブル信号／ＮＡＥＮＢを
受け取った後に、次のデータアクセス処理のためのアド
レスＡＤＲを出力すると共に、対応するアドレスストロ
ーブ信号／ＡＳを出力する。上記のアドレスＡＤＲは、
アドレスバスを介してコントロール回路４０内の２つの
フリップフロップ（ＦＦ）６０、６５に入力され、アド
レスストローブ信号／ＡＳは、コントロール回路４０内
のコントロール用ステートマシーン４５に入力される。
すブロック図である。ここでは、前述の次アドレス許可
信号受取手段（図１）として機能するＣＰＵ用ステート
マシーン２０を、ＣＰＵ１０の内部に設けている。図６
において、ＣＰＵ用ステートマシーン２０は、上記のコ
ントロール用ステートマシーン４５（図５）から送られ
てくるネクストアドレスイネーブル信号／ＮＡＥＮＢを
受け取った後に、次のデータアクセス処理のためのアド
レスＡＤＲを出力すると共に、対応するアドレスストロ
ーブ信号／ＡＳを出力する。上記のアドレスＡＤＲは、
アドレスバスを介してコントロール回路４０内の２つの
フリップフロップ（ＦＦ）６０、６５に入力され、アド
レスストローブ信号／ＡＳは、コントロール回路４０内
のコントロール用ステートマシーン４５に入力される。
【００３３】図７は、図５のコントロール用ステートマ
シーンの次アドレス許可信号出力部の具体的構成例を示
す回路ブロック図である。図７に示すように、前述のコ
ントロール用ステートマシーン４５（または４７）内で
ネクストアドレスイネーブル信号（すなわち、次アドレ
ス許可信号）／ＮＡＥＮＢを出力するための出力部は、
３段のＤ−フリップフロップ（Ｄ−ＦＦ）７０、７２お
よび７４（または、８０、８２および８４）により構成
される。これらのＤ−フリップフロップは、クロック信
号ＣＬＫに同期して動作し、アドレスストローブ信号／
ＡＳから所定の時間（例えば、３クロックサイクル分）
遅れてネクストアドレスイネーブル信号／ＮＡＥＮＢを
出力する。メモリまたはＩ／Ｏの内部でデータを処理す
る時間に応じて上記のＤ−フリップフロップの段数を変
えることにより、これらのＤ−フリップフロップによる
時間遅れの設定値を適宜変更することができる。
シーンの次アドレス許可信号出力部の具体的構成例を示
す回路ブロック図である。図７に示すように、前述のコ
ントロール用ステートマシーン４５（または４７）内で
ネクストアドレスイネーブル信号（すなわち、次アドレ
ス許可信号）／ＮＡＥＮＢを出力するための出力部は、
３段のＤ−フリップフロップ（Ｄ−ＦＦ）７０、７２お
よび７４（または、８０、８２および８４）により構成
される。これらのＤ−フリップフロップは、クロック信
号ＣＬＫに同期して動作し、アドレスストローブ信号／
ＡＳから所定の時間（例えば、３クロックサイクル分）
遅れてネクストアドレスイネーブル信号／ＮＡＥＮＢを
出力する。メモリまたはＩ／Ｏの内部でデータを処理す
る時間に応じて上記のＤ−フリップフロップの段数を変
えることにより、これらのＤ−フリップフロップによる
時間遅れの設定値を適宜変更することができる。
【００３４】図８は、図６のＣＰＵ用ステートマシーン
の次アドレス許可信号入力部の具体的構成例を示す回路
ブロック図である。図８に示すように、前述のＣＰＵ用
ステートマシーン２０内でネクストアドレスイネーブル
信号（すなわち、次アドレス許可信号）／ＮＡＥＮＢを
入力するための入力部は、内部のアドレスストローブ信
号／ＡＳを生成する内部／ＡＳ生成回路２１と、入力さ
れるネクストアドレスイネーブル信号／ＮＡＥＮＢをク
ロック信号ＣＬＫに同期して保持するＤ−フリップフロ
ップ（Ｄ−ＦＦ）２２と、内部／ＡＳ生成回路２１から
の第１の出力信号とＤ−フリップフロップ２２からの第
２の出力信号に基づいてアドレスストローブ信号／ＡＳ
をコントロール回路に出力するためのＡＮＤゲート２３
とを備えている。
の次アドレス許可信号入力部の具体的構成例を示す回路
ブロック図である。図８に示すように、前述のＣＰＵ用
ステートマシーン２０内でネクストアドレスイネーブル
信号（すなわち、次アドレス許可信号）／ＮＡＥＮＢを
入力するための入力部は、内部のアドレスストローブ信
号／ＡＳを生成する内部／ＡＳ生成回路２１と、入力さ
れるネクストアドレスイネーブル信号／ＮＡＥＮＢをク
ロック信号ＣＬＫに同期して保持するＤ−フリップフロ
ップ（Ｄ−ＦＦ）２２と、内部／ＡＳ生成回路２１から
の第１の出力信号とＤ−フリップフロップ２２からの第
２の出力信号に基づいてアドレスストローブ信号／ＡＳ
をコントロール回路に出力するためのＡＮＤゲート２３
とを備えている。
【００３５】さらに、上記のネクストアドレスイネーブ
ル信号／ＮＡＥＮＢを入力するための入力部は、次のア
ドレスＡＤＲを送出する次アドレスバッファ２４と、Ｄ
−フリップフロップ２２の出力信号に応じて次のアドレ
スＡＤＲをコントロール回路に出力するための次アドレ
ス出力ゲート２５とを備えている。図８において、ＣＰ
Ｕ用ステートマシーン２０の入力部は、ネクストアドレ
スイネーブル信号／ＮＡＥＮＢが入力されたときに、Ｄ
−フリップフロップ２２およびＡＮＤゲート２３を介し
てアドレスストローブ信号／ＡＳを出力すると共に、次
アドレスバッファ２４および次アドレス出力ゲート２５
を介して次のアドレスＡＤＲを出力することを可能にす
る。
ル信号／ＮＡＥＮＢを入力するための入力部は、次のア
ドレスＡＤＲを送出する次アドレスバッファ２４と、Ｄ
−フリップフロップ２２の出力信号に応じて次のアドレ
スＡＤＲをコントロール回路に出力するための次アドレ
ス出力ゲート２５とを備えている。図８において、ＣＰ
Ｕ用ステートマシーン２０の入力部は、ネクストアドレ
スイネーブル信号／ＮＡＥＮＢが入力されたときに、Ｄ
−フリップフロップ２２およびＡＮＤゲート２３を介し
てアドレスストローブ信号／ＡＳを出力すると共に、次
アドレスバッファ２４および次アドレス出力ゲート２５
を介して次のアドレスＡＤＲを出力することを可能にす
る。
【００３６】
【発明の効果】以上説明したように、本発明のバス制御
システムおよびバス制御方法によれば、第１に、データ
の読出動作を行う際に、アクセスの要求に応答する側が
アドレスを受け取ってからデータを転送する前に、次の
アドレスを受け取れるようになったことを示す次アドレ
ス許可信号を、アクセスを要求する側に返すようにして
いるので、読出動作時のバスの総合的な応答時間が短縮
され、バスの使用効率の向上を図ることが可能になる。
システムおよびバス制御方法によれば、第１に、データ
の読出動作を行う際に、アクセスの要求に応答する側が
アドレスを受け取ってからデータを転送する前に、次の
アドレスを受け取れるようになったことを示す次アドレ
ス許可信号を、アクセスを要求する側に返すようにして
いるので、読出動作時のバスの総合的な応答時間が短縮
され、バスの使用効率の向上を図ることが可能になる。
【００３７】さらに、本発明のバス制御システムおよび
バス制御方法によれば、第２に、データの読出動作を行
う際に、アクセスを要求する側が次アドレス許可信号を
受け取った後に、次のアクセスの要求に対するアドレス
を出力するようにしているので、読出動作時にアクセス
を要求する側から次のアクセス要求のためのアドレスが
来ないために発生する無駄な時間が従来よりも少なくな
り、バスの使用効率の向上を図ることが可能になる。
バス制御方法によれば、第２に、データの読出動作を行
う際に、アクセスを要求する側が次アドレス許可信号を
受け取った後に、次のアクセスの要求に対するアドレス
を出力するようにしているので、読出動作時にアクセス
を要求する側から次のアクセス要求のためのアドレスが
来ないために発生する無駄な時間が従来よりも少なくな
り、バスの使用効率の向上を図ることが可能になる。
【００３８】さらに、本発明のバス制御システムおよび
バス制御方法によれば、第３に、データの書込動作を行
う際に、データライト要求に応答する側がアドレスを受
け取ってからデータを入力する前に、次のアドレスを受
け取れるようになったことを示す次アドレス許可信号
を、データライトを要求する側に返すようにしているの
で、書込動作時のバスの総合的な応答時間が短縮され、
バスの使用効率の向上を図ることが可能になる。
バス制御方法によれば、第３に、データの書込動作を行
う際に、データライト要求に応答する側がアドレスを受
け取ってからデータを入力する前に、次のアドレスを受
け取れるようになったことを示す次アドレス許可信号
を、データライトを要求する側に返すようにしているの
で、書込動作時のバスの総合的な応答時間が短縮され、
バスの使用効率の向上を図ることが可能になる。
【００３９】さらに、本発明のバス制御システムおよび
バス制御方法によれば、第４に、データの書込動作を行
う際に、データライトを要求する側が次アドレス許可信
号を受け取った後に、次のデータライト要求に対するア
ドレスを出力するようにしているので、書込動作時にデ
ータライトを要求する側から次のデータライト要求のた
めのアドレスが来ないために発生する無駄な時間が従来
よりも少なくなり、バスの使用効率の向上を図ることが
可能になる。
バス制御方法によれば、第４に、データの書込動作を行
う際に、データライトを要求する側が次アドレス許可信
号を受け取った後に、次のデータライト要求に対するア
ドレスを出力するようにしているので、書込動作時にデ
ータライトを要求する側から次のデータライト要求のた
めのアドレスが来ないために発生する無駄な時間が従来
よりも少なくなり、バスの使用効率の向上を図ることが
可能になる。
【図１】本発明の原理構成を示すブロック図である。
【図２】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図３】図２の実施例の読出動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図４】図２の実施例の書込動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図５】図２のコントロール回路の具体的構成例を示す
ブロック図である。
ブロック図である。
【図６】図２のＣＰＵの具体的構成例を示すブロック図
である。
である。
【図７】図５のコントロール用ステートマシーンの次ア
ドレス許可信号出力部の具体的構成例を示す回路ブロッ
ク図である。
ドレス許可信号出力部の具体的構成例を示す回路ブロッ
ク図である。
【図８】図６のＣＰＵ用ステートマシーンの次アドレス
許可信号入力部の具体的構成例を示す回路ブロック図で
ある。
許可信号入力部の具体的構成例を示す回路ブロック図で
ある。
【図９】従来のバス制御システムの読出動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
１…アクセス要求部 ２…次アドレス許可信号受取手段 ３−１〜３−ｎ…第１〜第ｎのアクセス応答部 ４−１〜４−ｎ…第１〜第ｎの次アドレス許可信号生成
手段 ５−１〜５−ｎ…第１〜第ｎのデバイス １０…ＣＰＵ ２０…ＣＰＵ用ステートマシーン ２１…内部／ＡＳ生成回路 ２２…Ｄ−フリップフロップ ２３…ＮＡＮＤゲート ２４…次アドレスバッファ ２５…次アドレス出力ゲート ３０…メモリ ３２…Ｉ／Ｏ ４０、４２…コントロール回路 ４５、４７…コントロール用ステートマシーン ５０、５２…実デバイス ６０、６２、６５および６７…フリップフロップ ７０、７２および７４…Ｄ−フリップフロップ ８０、８２および８４…Ｄ−フリップフロップ
手段 ５−１〜５−ｎ…第１〜第ｎのデバイス １０…ＣＰＵ ２０…ＣＰＵ用ステートマシーン ２１…内部／ＡＳ生成回路 ２２…Ｄ−フリップフロップ ２３…ＮＡＮＤゲート ２４…次アドレスバッファ ２５…次アドレス出力ゲート ３０…メモリ ３２…Ｉ／Ｏ ４０、４２…コントロール回路 ４５、４７…コントロール用ステートマシーン ５０、５２…実デバイス ６０、６２、６５および６７…フリップフロップ ７０、７２および７４…Ｄ−フリップフロップ ８０、８２および８４…Ｄ−フリップフロップ
Claims (8)
- 【請求項１】 データバスおよびアドレスバスを含む共
用のバスに接続される一つのアクセス要求部と、該アク
セス要求部からのアクセスの要求に応答する複数のアク
セス応答部とを備え、前記アクセス要求部からの特定の
アクセス応答部に対するアクセスの要求から終了までの
間に、他の任意のアクセス応答部に対するアクセスの要
求を許さないバス制御システムにおいて、 前記特定のアクセス応答部は、読出動作を行う際に、前
記アクセス要求部からのアクセスの要求を示すアドレス
に応じて前記データバスにデータを転送する前に、次の
アドレスが受取可能であることを示す次アドレス許可信
号を前記アクセス要求部に送出する次アドレス許可信号
生成手段を有することを特徴とするバス制御システム。 - 【請求項２】 前記アクセス要求部が、前記特定のアク
セス応答部からの前記次アドレス許可信号を受け取り、
次のアドレスを前記特定のアクセス応答部に送出するた
めの次アドレス許可信号受取手段を有する請求項１記載
のバス制御システム。 - 【請求項３】 データバスおよびアドレスバスを含む共
用のバスに接続される一つのアクセス要求部と、該アク
セス要求部からのアクセスの要求に応答する複数のアク
セス応答部とを備え、前記アクセス要求部からの特定の
アクセス応答部に対するアクセスの要求から終了までの
間に、他の任意のアクセス応答部に対するアクセスの要
求を許さないバス制御システムにおいて、 前記特定のアクセス応答部は、書込動作を行う際に、前
記アクセス要求部からのアクセスの要求を示すアドレス
に応じて前記アクセス要求部から前記データバスに転送
されるデータを入力する前に、次のアドレスが受取可能
であることを示す次アドレス許可信号を前記アクセス要
求部に送出する次アドレス許可信号生成手段を有するこ
とを特徴とするバス制御システム。 - 【請求項４】 前記アクセス要求部が、前記特定のアク
セス応答部からの前記次アドレス許可信号を受け取り、
次のアドレスを前記特定のアクセス応答部に送出するた
めの次アドレス許可信号受取手段を有する請求項３記載
のバス制御システム。 - 【請求項５】 データバスおよびアドレスバスを含む共
用のバスに接続される一つのアクセス要求部からの特定
のアクセス応答部に対するアクセスの要求から終了まで
の間に、他の任意のアクセス応答部に対するアクセスの
要求を許さないバス制御方法であって、 読出動作を行う際に、前記アクセス要求部からのアクセ
スの要求を示すアドレスに応じて前記特定のアクセス応
答部から前記データバスにデータを転送する前に、次の
アドレスが受取可能であることを示す次アドレス許可信
号を、前記特定のアクセス応答部から前記アクセス要求
部に送出することを特徴とするバス制御方法。 - 【請求項６】 前記特定のアクセス応答部からの前記次
アドレス許可信号を受け取った後に、前記アクセス要求
部から前記特定のアクセス応答部に次のアドレスを送出
する請求項５記載のバス制御方法。 - 【請求項７】 データバスおよびアドレスバスを含む共
用のバスに接続される一つのアクセス要求部からの特定
のアクセス応答部に対するアクセスの要求から終了まで
の間に、他の任意のアクセス応答部に対するアクセスの
要求を許さないバス制御方法であって、 書込動作を行う際に、前記アクセス要求部からのアクセ
スの要求を示すアドレスに応じて前記アクセス要求部か
ら前記データバスに転送されるデータを入力する前に、
次のアドレスが受取可能であることを示す次アドレス許
可信号を、前記特定のアクセス応答部から前記アクセス
要求部に送出するバス制御方法。 - 【請求項８】 前記特定のアクセス応答部からの前記次
アドレス許可信号を受け取った後に、前記アクセス要求
部から前記特定のアクセス応答部に次のアドレスを送出
する請求項７記載のバス制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10129064A JPH11328102A (ja) | 1998-05-12 | 1998-05-12 | バス制御システムおよびバス制御方法 |
| US09/182,232 US6304931B1 (en) | 1998-05-12 | 1998-10-30 | Access limiting bus control system and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10129064A JPH11328102A (ja) | 1998-05-12 | 1998-05-12 | バス制御システムおよびバス制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11328102A true JPH11328102A (ja) | 1999-11-30 |
Family
ID=15000203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10129064A Pending JPH11328102A (ja) | 1998-05-12 | 1998-05-12 | バス制御システムおよびバス制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6304931B1 (ja) |
| JP (1) | JPH11328102A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6513083B1 (en) * | 1999-09-29 | 2003-01-28 | Agere Systems Inc. | Hierarchical bus arbitration |
| FR2884629B1 (fr) * | 2005-04-15 | 2007-06-22 | Atmel Corp | Dispositif d'amelioration de la bande passante pour des circuits munis de controleurs memoires multiples |
| US20060258308A1 (en) * | 2005-05-10 | 2006-11-16 | Fassbender Charles J | Electronic device for interleaving program segments and skipping program breaks from two radio/TV broadcasts |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5715421A (en) * | 1992-10-16 | 1998-02-03 | Seiko Epson Corporation | Apparatus and method of addressing paged mode memory including adjacent page precharging |
| US5860150A (en) * | 1995-10-06 | 1999-01-12 | International Business Machines Corporation | Instruction pre-fetching of a cache line within a processor |
-
1998
- 1998-05-12 JP JP10129064A patent/JPH11328102A/ja active Pending
- 1998-10-30 US US09/182,232 patent/US6304931B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6304931B1 (en) | 2001-10-16 |
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