JP4377567B2 - 半導体記憶装置と、記憶装置にバーストモードをセットする装置及び方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の分野に係り、特に、記憶装置と共に使用するバーストモード転送を行なうシステムに関する。
【０００２】
【従来の技術】
記憶装置のような半導体装置は、一般的に、情報記憶装置として使用される。蓄積する必要がある情報量が増加するのに伴って、このような記憶装置へ効率的にアクセスすることが徐々に重要になり始めている。
【０００３】
一般的に、メモリの読み出し動作／書き込み動作は、プロセッサのようなコントローラによってメモリへ与えられた外部信号に応じて開始される。殆どの場合に、メモリアクセス中に転送しなければならない情報量は大量である。その上、情報がプロセッサからメモリへ、或いは、逆にメモリからプロセッサへ伝達されるレートは、増加し続けている。したがって、記憶装置に対し情報を読み書きする能力に関する性能を向上させることが要求される。
【０００４】
情報は、データバスを介してプロセッサと記憶装置の間で転送される。しかし、バスは帯域が制限されているので、効率的なバス利用が一般的に非常に望ましい。たとえば、記憶装置の連続的なアドレスロケーションからデータを読み出す一つの方法は、読み出されるべきデータのそれぞれのアドレスを含む読み出し要求の系列を送ることである。しかし、この技術を使用することは、バス帯域の実質的な部分がアドレス情報を与えるためのオーバーヘッドとして使用されることを意味する。要求されたオーバーヘッドを減少させる一つの方法は、バーストモード技術を持つ記憶装置を使用することである。
【０００５】
バーストモード技術は、バスを効率的に利用し、帯域を増大させる一つの方法である。バーストモード装置は、高いデータ転送能力を備えているので高性能を実現し得る。たとえば、バーストモード記憶装置へ接続されたプロセッサは、開始アドレスと、読み出すべき連続的なアドレスの数を示す計数パラメータとを含む読み出し動作を要求することによって、多数の連続的な記憶アドレスからデータを読み出すことができる。読み出し要求によって、指定された記憶装置の連続的なアドレスから、各アドレスからの個別のデータを要求することなく、連続的なデータのフローが生じる。この動作は、同期動作と呼ばれ、読み出し動作と書き込み動作の両方の動作で利用可能である。かくして、バーストモードを使用することによって、命令オーバーヘッドを低下させ、同期動作のバス効率を高めることが可能になる。
【０００６】
【発明が解決しようとする課題】
しかし、バーストモード技術の記憶装置は、唯一のアドレス、又は、いくつかのランダムアドレスロケーションと関連したデータにアクセスすることが必要である、通常のランダムアクセス動作（すなわち、非同期動作）を実行することが依然として要求される。その結果として、典型的なバーストモード装置は、同期動作と非同期動作を区別するため、付加的なインタフェース・ピン（モードピン）を具備するか、又は、特別な命令（モードコマンド）を必要とする。このような付加的なインタフェース・ピンの数の増加は装置のサイズ、コスト及び複雑さを増大させ、付加的なモードコマンドを必要とすることはオーバーヘッドを増大させ、かつ、バス効率を減少させるので、望ましくない。
【０００７】
したがって、動作モードを区別するために付加的なインタフェース・ピン又は特別なコマンドを付加することを要することなく、同期記憶動作と非同期記憶動作を実行する方式を提供することが望ましい。
【０００８】
【課題を解決するための手段】
本発明によるバーストモードと非同期モードを持つ半導体記憶装置は、内部読み出し動作のトリガ回路を具備し、外部ＣＬＫ信号の周波数が大きい場合には、前回の読み出し動作が終わると２番目の読み出しトリガが発生し、周波数が小さい場合には、ＣＬＫ信号によってトリガが発生する。
【０００９】
本発明は、記憶装置と関連した同期動作モードと非同期動作モードを区別し、これに応じてバーストモード制御信号を生成するシステムを含む。このシステムは、装置へのアクセスと関連した信号から動作モードを判定する。さらに、動作モードの判定は、クロック信号タイミングとは独立しているので、従来の回路において生じるクロックタイミング制限が回避される。このため、付加的なインタフェース・ピン又は特別なモードコマンドが必要ではなくなる。
【００１０】
本発明の一実施例によれば、記憶装置にバーストモードをセットする装置が提供される。この装置は、アドレス制御信号を受けてバッファ処理されたアドレス制御信号を生成する第１の信号バッファを含む。モード検出回路が設けられ、モード検出回路は、バッファ処理されたアドレス制御信号を受け、バースト制御信号を生成する。装置は、バースト制御信号を受けてコア・アクセス信号を生成するコア・アクセス・トリガ回路を更に含み、コア・アクセス信号は、メモリのバーストモード動作のためのコア・アクセスを開始するため使用される。
【００１１】
本発明の他の実施例によれば、記憶装置にバーストモードをセットする方法が提供される。この方法は、バッファ処理されたアドレス制御信号を生成するためアドレス制御信号を受ける手順と、バッファ処理されたアドレス制御信号からバースト制御信号を生成する手順と、バースト制御信号からコア・アクセス信号を発生させる手順と、を含み、コア・アクセス信号は、メモリのバーストモード動作のためのコア・アクセスを開始するため使用される。
【００１２】
【発明の実施の形態】
本発明の上記の局面及び付随する利点は、添付図面と共に以下の詳細な説明を参考にすることによって容易に明らかになるであろう。
【００１３】
本発明は、記憶装置と関連した同期動作モードと非同期動作モードを区別し、それに応じてバーストモード制御信号を発生させるシステムに関わる。このシステムは、記憶装置へのアクセスと関連して選択された信号から所望のモードを判定することにより、モードを区別する。かくして、二つのモードのうちの何れかのモードで動作を開始するために、付加的なインタフェース・ピン又は特別なモード制御コマンドは不要である。さらに、動作モードの判定は、クロック信号タイミングとは独立しているので、従来の回路におけるクロックタイミング制限は回避される。
【００１４】
〔バーストモード動作〕
図１は、バーストモード動作を用いる記憶装置へのアクセスと関連した典型的な信号のタイミングチャート１００を示す。初期アドレス１０２は、アドレス進み（ＡＤＶ＊）信号１０４と呼ばれるアドレス制御信号の負方向変化で利用可能である。ＡＤＶ＊信号は、選択された時間の間、低レベルに維持される。初期アドレス１０２は、ＡＤＶ＊信号が低レベルである間にクロック（ＣＬＫ）信号の立ち上がりエッジ１０６でラッチされる。バーストモード動作は、初期アドレスがラッチされ、所定数のＣＬＫサイクルが出現した後に開始され得る。たとえば、バーストモードデータ（Ｄ０−Ｄｎ）は、ＣＬＫ信号の立ち上がりエッジ１０８で利用できるようになる。バーストモードデータは、初期アドレスと、初期アドレスから数個の連続的なアドレスとに配置される。
【００１５】
図２は、バーストモード動作が可能である典型的な記憶装置２００のブロック構成図である。この記憶装置２００は、クロックバッファ２０２と、アドレスバッファ２０４と、アドレスバッファＡ０２０６と、タイミング回路２０８と、コアセルアレイ２１０と、２台のセンス増幅器回路２１２及び２１４と、２台のラッチ回路２１６及び２１８と、出力回路２２０と、出力バッファ２２２と、を含む。
【００１６】
ラッチ回路２１６及び２１８は、センス増幅器回路２１２及び２１４の出力を一時的に保持するので、記憶装置は、一時的に保持されたデータを送出し、同時に、バーストモードアクセスの後続のクロックＣＬＫサイクル中に送出されたコアセル２１０からのデータを同時に読み出すことが可能である。
【００１７】
アドレスバッファＡ０２０６の出力は、ＣＬＫ信号の立ち上がりエッジごとに切り替えられ、データを出力するラッチ回路２１６及び２１８の一方を選択するため用いられる。タイミング回路２０８は、信号Ａ０がハイ状態からロー状態へ変化するとき、センス増幅器回路２１２及び２１４から出力されたデータを、それぞれ、ラッチ回路２１６及び２１８へラッチするため、ラッチ回路２１６及び２１８にラッチ信号２２４を発生させる。
【００１８】
コア・アクセスとは、コアセルアレイ２１０のアドレスロケーション内のデータへのアクセスを意味する。バーストモード動作中に、１番目のコア・アクセスが開始されたとき、データは、コアセルアレイ２１０の選択されたロケーションから読み出される。データはラッチ回路２１６及び２１８に転送されるので、データは出力へ直ちに転送することができるようになる。１番目のコア・アクセスの終了後、記憶装置２００は、コアセルアレイの次の連続的なアドレスロケーションからのデータ読み出しを開始し、これは第２コア・アクセス３０６を開始する。２番目のコア・アクセスは、１番目のコア・アクセスの終了を示す信号によってトリガされる。
【００１９】
図３は、記憶装置２００の１番目のコア・アクセス及び２番目のコア・アクセスに関連した信号のタイミングチャート３００である。ＡＤＶ＊信号の立ち下がりエッジ３０２は、新しいアドレスが読み出され、次に、アドレス変化検出（ＡＴＤ）信号が１番目のコア・アクセスを開始させるために生成されることを示す。ＡＴＤ信号は、新しいアドレスが利用可能であることが検出されたときにアクティブ状態なる。等価（ＥＱ）信号は、コア・アクセスが進行中であること（すなわち、センス増幅器が安定していること）を示すコア・アクセス標識信号であり、ＥＱ信号の立ち下がりエッジにおいて、現在のコア・アクセスが完了する。その結果として、１番目のコア・アクセスの区間が区間３０４として示されている。
【００２０】
１番目のコア・アクセスが終了したとき、ラッチ（ＬＴ）信号はアクセスされたデータを一時記憶装置、たとえば、ラッチレジスタ２１６及び２１８へラッチできることを示すため、ハイ状態になる。従来型回路のバーストモード動作の場合、ＬＴ信号の立ち上がりエッジは、２番目のコア・アクセスを始動するＡＴＤＣＬＫ信号をトリガする。かくして、バーストモード動作の一部として、新しいアドレスが生成され、ＡＴＤ ＣＬＫ信号によって示されるように、新しいアドレスが検出される。このような連続的なコア・アドレスロケーションのアクセス処理は、バーストモードが終了するまで継続する。獲得されたデータを出力するとき、１番目のコア・アクセス及び２番目のコア・アクセスは、図１に示された信号ＣＬＫが記憶装置２００からのクロック用データの出力を開始する前に、完了させられる必要がある。
【００２１】
図４は、記憶装置に同期モード動作を作動させる典型的なタイミングチャート４００である。同期モード動作を実現するため、ＡＤＶ＊信号は、（同図にＡで示されるように）ＣＬＫ信号の立ち下がりエッジでロー状態に変わり、少なくとも１クロックサイクルに亘ってロー状態を保つ。このように、同期モード動作を作動させるＣＬＫ信号の立ち上がりエッジは、ＡＤＶ＊信号がロー状態の時間中に出現する。
【００２２】
同期モード（バーストモード）は、１番目のコア・アクセス周期中に発生するＣＬＫ信号の立ち上がりエッジ（図４にＢで示される）で作動される。コア・アクセスは、６０乃至７０ナノ秒（ｎｓ）に亘って持続するので、この時間中にＣＬＫ信号の立ち上がりエッジを生じさせるために、ＣＬＫ信号のサイクルタイムを１２０乃至１４０ｎｓ（８．３ＭＨｚ〜７．１ＭＨｚ）未満に抑える必要がある。その結果として、この記憶装置と共に使用するための最小クロック周波数は制限される。
【００２３】
〔非同期モード〕
図３を再度参照すると、非同期動作の場合、１回のコア・アクセスだけが実行される。その結果として、１回のランダムアクセスしか必要ではないので（すなわち、一つのアドレスだけのデータが必要とされるので）、ＬＴ信号はＡＴＤ ＣＬＫ信号を生成しない。したがって、ＡＴＤ ＣＬＫ信号は生成されず、次の連続的なアドレスは生成されず、メモリアクセスは、１番目のコア・アクセスの後に終了する。
【００２４】
典型的なシステムは、ＡＤＶ＊信号がロー状態であり、かつ、ＣＬＫ信号がロー状態を持続するとき、動作を非同期モードにセットする能力を備えている。このため、ＡＤＶ＊信号がロー状態の時間中にＣＬＫ信号が存在しない場合、非同期モードが起こる。同期モードの場合、ＣＬＫ信号の立ち上がりエッジは、１番目のコア・アクセスにおいてＡＤＶ＊信号がロー状態の期間中に現れる。これにより、同期モードが可能になり、必要に応じて補助的なコア・アクセスが許容される。しかし、このことは、典型的なシステムがクロックタイミングに依存することを意味する。
【００２５】
〔典型的な実施例〕
本発明は、従来型回路のタイミング制限を伴うことなく、バーストモード動作と非同期動作を区別することができるシステムを含む。その結果として、特別なモードピン又はモードコマンドは不要になる。
【００２６】
図５は、本発明に従って構成されたバーストモード回路５００のブロック構成図である。バーストモード回路５００は、ＡＤＶ＊信号を受けａｄｖ＊信号を生成する ＡＤＶバッファ５０２回路を含む。ａｄｖ＊信号は、ＡＤＶ＊信号を修正した修正版ＡＤＶ＊信号である。ａｄｖ＊信号は、モード検出回路５０４に供給され、モード検出回路５０４は、同期動作又は非同期動作が要求されているかどうかを示すバーストｂ信号を生成する。バーストｂ信号は、コア・アクセス・トリガ回路５０６へ供給され、コア・アクセス・トリガ回路５０６は、同期動作又は非同期動作が要求されたかどうかに依存して、ＡＴＤ ＣＬＫ信号を生成する。バーストモード回路５００は、図２の記憶装置２００のタイミング回路２０８に組み込んでもよく、或いは、独立型回路に組み込んでもよい。
【００２７】
図６には、ＡＤＶバッファ回路５０２の詳細が示されている。ＡＤＶバッファ回路５０２は、ＡＤＶ＊信号、ＣＬＫ信号、及び、待機電力（ＰＤ）信号を受け、ａｄｖ＊信号を生成する。ＰＤ信号は、記憶装置を、動作を一時停止させる待機電力モードに移すために使用される。或いは、他の動作モードを生じさせるために、その他の補助的な装置信号を組み合わせることも可能である。しかし、その他の補助的な信号は、本発明の本実施例の動作のために不可欠な信号ではないので、詳細な説明は行なわない。
【００２８】
ＡＤＶバッファ回路５０２は、ＮＯＲゲート６０２と、インバータ６０４と、ＮＯＲゲート６０６と、インバータ６０８とを含む。ＡＤＶバッファ回路５０２は、ＰＭＯＳトランジスタ６１０、６１２、６１４及び６１６と、ＮＭＯＳトランジスタ６１８、６２０、６２２及び６２４とを更に含む。トランジスタ６１０のベース端子及びインバータ６２６にＣＬＫ信号が供給される。ＡＤＶバッファ回路５０２は、二つのラッチ回路６２８及び６３０を更に有する。同図のＡＤＶバッファ回路５０２には、三つのノード、すなわち、ノード１（Ｎ１）、ノード２（Ｎ２）及びノード３（Ｎ３）が示されている。これらのノードは、後述のタイミングチャートを参照して、ＡＤＶバッファ回路５０２の動作を詳しく説明するために使用される。
【００２９】
図７は、ＡＤＶバッファ回路５０２と関連した信号のタイミングチャートである。ＰＤ信号が有効ではない状態である場合、図示されるように、ＡＤＶ＊信号がＡＤＶバッファ回路５０２に供給される。ＡＤＶ＊信号の立ち下がりエッジは、同図に示されるように、ａｄｖ＊信号に立ち下がりエッジ７０２を生じさせる。ＣＬＫ信号の立ち上がりエッジは、ａｄｖ＊信号に立ち上がりエッジ７０４を生じさせる。このように、ＡＤＶバッファ回路５０２は、ＡＤＶ＊信号を修正し、ａｄｖ＊信号を形成する。
【００３０】
図８は、本発明に従って構成されたモード検出回路５０４の一実施例の回路図である。モード検出回路５０４は、インバータ８０２及び８０４と、ＮＡＮＤゲート８０６と、ＮＭＯＳトランジスタ８１０及び８１２と、ＰＭＯＳトランジスタ８１５と、ラッチ回路８１６及び８１８とを含む。モード検出回路５０４の動作中に、ＣＬＫ信号及びａｄｖ＊信号は、バーストｂ信号を生成するため使用される。このバーストｂ信号は、ａｄｖ＊信号がロー状態である期間中にＣＬＫ信号がハイ状態へ変化した時に限り、ロー状態に変化する。ノードＮ８は、後述のタイミングチャートを参照して、モード検出回路５０４の動作を説明するため使用される中間信号を示すため用いられる。
【００３１】
図９は、図８のモード検出回路と関連した信号のタイミングチャートである。同図に示されるように、ａｄｖ＊信号がロー状態へ変化した後にクロック信号（ＣＬＫ）がハイ状態へ変化したときに、バーストｂ信号はロー状態へ変化する。
【００３２】
図１０は、本発明に従って構成されたコア・アクセス・トリガ回路５０６の一実施例の回路図である。コア・アクセス・トリガ回路５０６は、ＰＭＯＳトランジスタ１００２及び１００４と、ＮＯＲゲート１００６と、ＮＭＯＳトランジスタ１００８と、ＮＡＮＤゲート１０１０と、インバータ１０１２、１０１４及び１０１６と、ラッチ回路１０１８とを含む。
【００３３】
トリガ回路５０６の動作中、バーストｂ信号がＡＴＤ信号又はＥＱ信号の間に（１番目のコア・アクセス周期中に）ロー状態へ変化したとき、ＥＱ信号の立ち下がりエッジ（ＬＴ信号がハイ状態に変わるのと同じタイミング）でＡＴＤ ＣＬＫ信号が生成される。或いは、バーストｂ信号が１番目のコア・アクセスの終了後にロー状態へ変化した場合、バーストｂ信号の立ち下がりエッジは、次のコア・アクセスを開始させるＡＴＤ ＣＬＫ信号を生成する。このように、バーストモード動作は、クロック周波数の制限を全く伴うことなくセットされる。
【００３４】
トリガ回路５０６は、更に、ノードＮ１０及びＮ１１を含む。これらのノードは、後述のタイミングチャートを参照してコア・アクセス・トリガ回路５０６の動作を説明するため使用される中間信号を表わす。
【００３５】
図１１は、図１０のコア・アクセス・トリガ回路５０６と関連した信号のタイミングチャートである。このタイミングチャートの上部１１０２には、バースト信号ｂが１番目のコア・アクセス期間中にローレベルへ変化し、その結果として、ＡＴＤ ＣＬＫ信号がＥＱ信号の立ち下がりエッジで生成される様子が示されている。このタイミングチャートの下部１１０４には、バーストｂ信号が1番目のコア・アクセス期間（すなわち、ＥＱ信号の立ち下がりエッジ）以外の期間にローレベルへ変化することが示されている。しかし、ＡＴＤ ＣＬＫ信号は依然として生成されるので、バーストモード動作が実行される。このように、本発明に従って構成されたシステムは、クロック周波数制限がある場合でもバーストモード動作をセットするように動作する。従来型回路は、バーストモードを作動させるために、ある種の周波数パラメータに適合するクロック信号を準備する必要があった。また、本発明の実施例によるシステムは、バーストモードが不用意に作動されることを防止する。
【００３６】
本発明の一実施例によるシステムは、記憶装置に使われる同期動作モードと非同期動作モードを区別し、それに応じてバーストモード制御信号を生成するシステムである。
【００３７】
上述の実施例は、本発明を例示的に説明するためのものであり、本発明の範囲を上述の具体的な実施例に制限することを意図するものではない。従って、本発明の一つ以上の実施例が例示、説明されているが、本発明の精神或いは基本的な特性を失うことなく、これらの実施例に多数の変更を加え得ることが認められるであろう。このように、発明の詳細な説明の欄で開示され、説明した内容は、本発明の範囲を例示的に示すものであって、請求項に係る発明の範囲を制限するものではない。
【００３８】
【発明の効果】
本発明によれば、動作モードを区別するために付加的なインタフェース・ピン又は特別なコマンドを付加することを用いることなく、同期記憶動作と非同期記憶動作を実行することが可能になる。
【図面の簡単な説明】
【図１】バーストモード動作を用いる記憶装置へのアクセスと関連した典型的なタイミングチャートである。
【図２】バーストモード動作が可能である典型的な記憶装置のブロック構成図である。
【図３】図２の記憶装置に含まれるセルアレイの１番目及び２番目のコア・アクセスと関連した信号のタイミングチャートである。
【図４】記憶装置における同期モード動作の作動を説明する典型的なタイミングチャートである。
【図５】本発明に従って構成されたバーストモード回路のブロック構成図である。
【図６】アドレス制御信号バッファの詳細図である。
【図７】図６のアドレス制御信号バッファと関連した信号の信号タイミングを説明するタイミングチャートである。
【図８】本発明の一実施例によるモード回路の回路図である。
【図９】図８のモード回路と関連した信号の信号タイミングを説明するタイミングチャートである。
【図１０】本発明に従って構成されたコア・アクセス・トリガ回路の回路図である。
【図１１】図１０のコア・アクセス・トリガ回路と関連した信号の信号タイミングを説明するタイミングチャートである。
【符号の説明】
５００ バーストモード回路
５０２ ＡＤＶバッファ回路
５０４ モード検出回路
５０６ コア・アクセス・トリガ回路
【発明の属する技術分野】
本発明は、半導体記憶装置の分野に係り、特に、記憶装置と共に使用するバーストモード転送を行なうシステムに関する。
【０００２】
【従来の技術】
記憶装置のような半導体装置は、一般的に、情報記憶装置として使用される。蓄積する必要がある情報量が増加するのに伴って、このような記憶装置へ効率的にアクセスすることが徐々に重要になり始めている。
【０００３】
一般的に、メモリの読み出し動作／書き込み動作は、プロセッサのようなコントローラによってメモリへ与えられた外部信号に応じて開始される。殆どの場合に、メモリアクセス中に転送しなければならない情報量は大量である。その上、情報がプロセッサからメモリへ、或いは、逆にメモリからプロセッサへ伝達されるレートは、増加し続けている。したがって、記憶装置に対し情報を読み書きする能力に関する性能を向上させることが要求される。
【０００４】
情報は、データバスを介してプロセッサと記憶装置の間で転送される。しかし、バスは帯域が制限されているので、効率的なバス利用が一般的に非常に望ましい。たとえば、記憶装置の連続的なアドレスロケーションからデータを読み出す一つの方法は、読み出されるべきデータのそれぞれのアドレスを含む読み出し要求の系列を送ることである。しかし、この技術を使用することは、バス帯域の実質的な部分がアドレス情報を与えるためのオーバーヘッドとして使用されることを意味する。要求されたオーバーヘッドを減少させる一つの方法は、バーストモード技術を持つ記憶装置を使用することである。
【０００５】
バーストモード技術は、バスを効率的に利用し、帯域を増大させる一つの方法である。バーストモード装置は、高いデータ転送能力を備えているので高性能を実現し得る。たとえば、バーストモード記憶装置へ接続されたプロセッサは、開始アドレスと、読み出すべき連続的なアドレスの数を示す計数パラメータとを含む読み出し動作を要求することによって、多数の連続的な記憶アドレスからデータを読み出すことができる。読み出し要求によって、指定された記憶装置の連続的なアドレスから、各アドレスからの個別のデータを要求することなく、連続的なデータのフローが生じる。この動作は、同期動作と呼ばれ、読み出し動作と書き込み動作の両方の動作で利用可能である。かくして、バーストモードを使用することによって、命令オーバーヘッドを低下させ、同期動作のバス効率を高めることが可能になる。
【０００６】
【発明が解決しようとする課題】
しかし、バーストモード技術の記憶装置は、唯一のアドレス、又は、いくつかのランダムアドレスロケーションと関連したデータにアクセスすることが必要である、通常のランダムアクセス動作（すなわち、非同期動作）を実行することが依然として要求される。その結果として、典型的なバーストモード装置は、同期動作と非同期動作を区別するため、付加的なインタフェース・ピン（モードピン）を具備するか、又は、特別な命令（モードコマンド）を必要とする。このような付加的なインタフェース・ピンの数の増加は装置のサイズ、コスト及び複雑さを増大させ、付加的なモードコマンドを必要とすることはオーバーヘッドを増大させ、かつ、バス効率を減少させるので、望ましくない。
【０００７】
したがって、動作モードを区別するために付加的なインタフェース・ピン又は特別なコマンドを付加することを要することなく、同期記憶動作と非同期記憶動作を実行する方式を提供することが望ましい。
【０００８】
【課題を解決するための手段】
本発明によるバーストモードと非同期モードを持つ半導体記憶装置は、内部読み出し動作のトリガ回路を具備し、外部ＣＬＫ信号の周波数が大きい場合には、前回の読み出し動作が終わると２番目の読み出しトリガが発生し、周波数が小さい場合には、ＣＬＫ信号によってトリガが発生する。
【０００９】
本発明は、記憶装置と関連した同期動作モードと非同期動作モードを区別し、これに応じてバーストモード制御信号を生成するシステムを含む。このシステムは、装置へのアクセスと関連した信号から動作モードを判定する。さらに、動作モードの判定は、クロック信号タイミングとは独立しているので、従来の回路において生じるクロックタイミング制限が回避される。このため、付加的なインタフェース・ピン又は特別なモードコマンドが必要ではなくなる。
【００１０】
本発明の一実施例によれば、記憶装置にバーストモードをセットする装置が提供される。この装置は、アドレス制御信号を受けてバッファ処理されたアドレス制御信号を生成する第１の信号バッファを含む。モード検出回路が設けられ、モード検出回路は、バッファ処理されたアドレス制御信号を受け、バースト制御信号を生成する。装置は、バースト制御信号を受けてコア・アクセス信号を生成するコア・アクセス・トリガ回路を更に含み、コア・アクセス信号は、メモリのバーストモード動作のためのコア・アクセスを開始するため使用される。
【００１１】
本発明の他の実施例によれば、記憶装置にバーストモードをセットする方法が提供される。この方法は、バッファ処理されたアドレス制御信号を生成するためアドレス制御信号を受ける手順と、バッファ処理されたアドレス制御信号からバースト制御信号を生成する手順と、バースト制御信号からコア・アクセス信号を発生させる手順と、を含み、コア・アクセス信号は、メモリのバーストモード動作のためのコア・アクセスを開始するため使用される。
【００１２】
【発明の実施の形態】
本発明の上記の局面及び付随する利点は、添付図面と共に以下の詳細な説明を参考にすることによって容易に明らかになるであろう。
【００１３】
本発明は、記憶装置と関連した同期動作モードと非同期動作モードを区別し、それに応じてバーストモード制御信号を発生させるシステムに関わる。このシステムは、記憶装置へのアクセスと関連して選択された信号から所望のモードを判定することにより、モードを区別する。かくして、二つのモードのうちの何れかのモードで動作を開始するために、付加的なインタフェース・ピン又は特別なモード制御コマンドは不要である。さらに、動作モードの判定は、クロック信号タイミングとは独立しているので、従来の回路におけるクロックタイミング制限は回避される。
【００１４】
〔バーストモード動作〕
図１は、バーストモード動作を用いる記憶装置へのアクセスと関連した典型的な信号のタイミングチャート１００を示す。初期アドレス１０２は、アドレス進み（ＡＤＶ＊）信号１０４と呼ばれるアドレス制御信号の負方向変化で利用可能である。ＡＤＶ＊信号は、選択された時間の間、低レベルに維持される。初期アドレス１０２は、ＡＤＶ＊信号が低レベルである間にクロック（ＣＬＫ）信号の立ち上がりエッジ１０６でラッチされる。バーストモード動作は、初期アドレスがラッチされ、所定数のＣＬＫサイクルが出現した後に開始され得る。たとえば、バーストモードデータ（Ｄ０−Ｄｎ）は、ＣＬＫ信号の立ち上がりエッジ１０８で利用できるようになる。バーストモードデータは、初期アドレスと、初期アドレスから数個の連続的なアドレスとに配置される。
【００１５】
図２は、バーストモード動作が可能である典型的な記憶装置２００のブロック構成図である。この記憶装置２００は、クロックバッファ２０２と、アドレスバッファ２０４と、アドレスバッファＡ０２０６と、タイミング回路２０８と、コアセルアレイ２１０と、２台のセンス増幅器回路２１２及び２１４と、２台のラッチ回路２１６及び２１８と、出力回路２２０と、出力バッファ２２２と、を含む。
【００１６】
ラッチ回路２１６及び２１８は、センス増幅器回路２１２及び２１４の出力を一時的に保持するので、記憶装置は、一時的に保持されたデータを送出し、同時に、バーストモードアクセスの後続のクロックＣＬＫサイクル中に送出されたコアセル２１０からのデータを同時に読み出すことが可能である。
【００１７】
アドレスバッファＡ０２０６の出力は、ＣＬＫ信号の立ち上がりエッジごとに切り替えられ、データを出力するラッチ回路２１６及び２１８の一方を選択するため用いられる。タイミング回路２０８は、信号Ａ０がハイ状態からロー状態へ変化するとき、センス増幅器回路２１２及び２１４から出力されたデータを、それぞれ、ラッチ回路２１６及び２１８へラッチするため、ラッチ回路２１６及び２１８にラッチ信号２２４を発生させる。
【００１８】
コア・アクセスとは、コアセルアレイ２１０のアドレスロケーション内のデータへのアクセスを意味する。バーストモード動作中に、１番目のコア・アクセスが開始されたとき、データは、コアセルアレイ２１０の選択されたロケーションから読み出される。データはラッチ回路２１６及び２１８に転送されるので、データは出力へ直ちに転送することができるようになる。１番目のコア・アクセスの終了後、記憶装置２００は、コアセルアレイの次の連続的なアドレスロケーションからのデータ読み出しを開始し、これは第２コア・アクセス３０６を開始する。２番目のコア・アクセスは、１番目のコア・アクセスの終了を示す信号によってトリガされる。
【００１９】
図３は、記憶装置２００の１番目のコア・アクセス及び２番目のコア・アクセスに関連した信号のタイミングチャート３００である。ＡＤＶ＊信号の立ち下がりエッジ３０２は、新しいアドレスが読み出され、次に、アドレス変化検出（ＡＴＤ）信号が１番目のコア・アクセスを開始させるために生成されることを示す。ＡＴＤ信号は、新しいアドレスが利用可能であることが検出されたときにアクティブ状態なる。等価（ＥＱ）信号は、コア・アクセスが進行中であること（すなわち、センス増幅器が安定していること）を示すコア・アクセス標識信号であり、ＥＱ信号の立ち下がりエッジにおいて、現在のコア・アクセスが完了する。その結果として、１番目のコア・アクセスの区間が区間３０４として示されている。
【００２０】
１番目のコア・アクセスが終了したとき、ラッチ（ＬＴ）信号はアクセスされたデータを一時記憶装置、たとえば、ラッチレジスタ２１６及び２１８へラッチできることを示すため、ハイ状態になる。従来型回路のバーストモード動作の場合、ＬＴ信号の立ち上がりエッジは、２番目のコア・アクセスを始動するＡＴＤＣＬＫ信号をトリガする。かくして、バーストモード動作の一部として、新しいアドレスが生成され、ＡＴＤ ＣＬＫ信号によって示されるように、新しいアドレスが検出される。このような連続的なコア・アドレスロケーションのアクセス処理は、バーストモードが終了するまで継続する。獲得されたデータを出力するとき、１番目のコア・アクセス及び２番目のコア・アクセスは、図１に示された信号ＣＬＫが記憶装置２００からのクロック用データの出力を開始する前に、完了させられる必要がある。
【００２１】
図４は、記憶装置に同期モード動作を作動させる典型的なタイミングチャート４００である。同期モード動作を実現するため、ＡＤＶ＊信号は、（同図にＡで示されるように）ＣＬＫ信号の立ち下がりエッジでロー状態に変わり、少なくとも１クロックサイクルに亘ってロー状態を保つ。このように、同期モード動作を作動させるＣＬＫ信号の立ち上がりエッジは、ＡＤＶ＊信号がロー状態の時間中に出現する。
【００２２】
同期モード（バーストモード）は、１番目のコア・アクセス周期中に発生するＣＬＫ信号の立ち上がりエッジ（図４にＢで示される）で作動される。コア・アクセスは、６０乃至７０ナノ秒（ｎｓ）に亘って持続するので、この時間中にＣＬＫ信号の立ち上がりエッジを生じさせるために、ＣＬＫ信号のサイクルタイムを１２０乃至１４０ｎｓ（８．３ＭＨｚ〜７．１ＭＨｚ）未満に抑える必要がある。その結果として、この記憶装置と共に使用するための最小クロック周波数は制限される。
【００２３】
〔非同期モード〕
図３を再度参照すると、非同期動作の場合、１回のコア・アクセスだけが実行される。その結果として、１回のランダムアクセスしか必要ではないので（すなわち、一つのアドレスだけのデータが必要とされるので）、ＬＴ信号はＡＴＤ ＣＬＫ信号を生成しない。したがって、ＡＴＤ ＣＬＫ信号は生成されず、次の連続的なアドレスは生成されず、メモリアクセスは、１番目のコア・アクセスの後に終了する。
【００２４】
典型的なシステムは、ＡＤＶ＊信号がロー状態であり、かつ、ＣＬＫ信号がロー状態を持続するとき、動作を非同期モードにセットする能力を備えている。このため、ＡＤＶ＊信号がロー状態の時間中にＣＬＫ信号が存在しない場合、非同期モードが起こる。同期モードの場合、ＣＬＫ信号の立ち上がりエッジは、１番目のコア・アクセスにおいてＡＤＶ＊信号がロー状態の期間中に現れる。これにより、同期モードが可能になり、必要に応じて補助的なコア・アクセスが許容される。しかし、このことは、典型的なシステムがクロックタイミングに依存することを意味する。
【００２５】
〔典型的な実施例〕
本発明は、従来型回路のタイミング制限を伴うことなく、バーストモード動作と非同期動作を区別することができるシステムを含む。その結果として、特別なモードピン又はモードコマンドは不要になる。
【００２６】
図５は、本発明に従って構成されたバーストモード回路５００のブロック構成図である。バーストモード回路５００は、ＡＤＶ＊信号を受けａｄｖ＊信号を生成する ＡＤＶバッファ５０２回路を含む。ａｄｖ＊信号は、ＡＤＶ＊信号を修正した修正版ＡＤＶ＊信号である。ａｄｖ＊信号は、モード検出回路５０４に供給され、モード検出回路５０４は、同期動作又は非同期動作が要求されているかどうかを示すバーストｂ信号を生成する。バーストｂ信号は、コア・アクセス・トリガ回路５０６へ供給され、コア・アクセス・トリガ回路５０６は、同期動作又は非同期動作が要求されたかどうかに依存して、ＡＴＤ ＣＬＫ信号を生成する。バーストモード回路５００は、図２の記憶装置２００のタイミング回路２０８に組み込んでもよく、或いは、独立型回路に組み込んでもよい。
【００２７】
図６には、ＡＤＶバッファ回路５０２の詳細が示されている。ＡＤＶバッファ回路５０２は、ＡＤＶ＊信号、ＣＬＫ信号、及び、待機電力（ＰＤ）信号を受け、ａｄｖ＊信号を生成する。ＰＤ信号は、記憶装置を、動作を一時停止させる待機電力モードに移すために使用される。或いは、他の動作モードを生じさせるために、その他の補助的な装置信号を組み合わせることも可能である。しかし、その他の補助的な信号は、本発明の本実施例の動作のために不可欠な信号ではないので、詳細な説明は行なわない。
【００２８】
ＡＤＶバッファ回路５０２は、ＮＯＲゲート６０２と、インバータ６０４と、ＮＯＲゲート６０６と、インバータ６０８とを含む。ＡＤＶバッファ回路５０２は、ＰＭＯＳトランジスタ６１０、６１２、６１４及び６１６と、ＮＭＯＳトランジスタ６１８、６２０、６２２及び６２４とを更に含む。トランジスタ６１０のベース端子及びインバータ６２６にＣＬＫ信号が供給される。ＡＤＶバッファ回路５０２は、二つのラッチ回路６２８及び６３０を更に有する。同図のＡＤＶバッファ回路５０２には、三つのノード、すなわち、ノード１（Ｎ１）、ノード２（Ｎ２）及びノード３（Ｎ３）が示されている。これらのノードは、後述のタイミングチャートを参照して、ＡＤＶバッファ回路５０２の動作を詳しく説明するために使用される。
【００２９】
図７は、ＡＤＶバッファ回路５０２と関連した信号のタイミングチャートである。ＰＤ信号が有効ではない状態である場合、図示されるように、ＡＤＶ＊信号がＡＤＶバッファ回路５０２に供給される。ＡＤＶ＊信号の立ち下がりエッジは、同図に示されるように、ａｄｖ＊信号に立ち下がりエッジ７０２を生じさせる。ＣＬＫ信号の立ち上がりエッジは、ａｄｖ＊信号に立ち上がりエッジ７０４を生じさせる。このように、ＡＤＶバッファ回路５０２は、ＡＤＶ＊信号を修正し、ａｄｖ＊信号を形成する。
【００３０】
図８は、本発明に従って構成されたモード検出回路５０４の一実施例の回路図である。モード検出回路５０４は、インバータ８０２及び８０４と、ＮＡＮＤゲート８０６と、ＮＭＯＳトランジスタ８１０及び８１２と、ＰＭＯＳトランジスタ８１５と、ラッチ回路８１６及び８１８とを含む。モード検出回路５０４の動作中に、ＣＬＫ信号及びａｄｖ＊信号は、バーストｂ信号を生成するため使用される。このバーストｂ信号は、ａｄｖ＊信号がロー状態である期間中にＣＬＫ信号がハイ状態へ変化した時に限り、ロー状態に変化する。ノードＮ８は、後述のタイミングチャートを参照して、モード検出回路５０４の動作を説明するため使用される中間信号を示すため用いられる。
【００３１】
図９は、図８のモード検出回路と関連した信号のタイミングチャートである。同図に示されるように、ａｄｖ＊信号がロー状態へ変化した後にクロック信号（ＣＬＫ）がハイ状態へ変化したときに、バーストｂ信号はロー状態へ変化する。
【００３２】
図１０は、本発明に従って構成されたコア・アクセス・トリガ回路５０６の一実施例の回路図である。コア・アクセス・トリガ回路５０６は、ＰＭＯＳトランジスタ１００２及び１００４と、ＮＯＲゲート１００６と、ＮＭＯＳトランジスタ１００８と、ＮＡＮＤゲート１０１０と、インバータ１０１２、１０１４及び１０１６と、ラッチ回路１０１８とを含む。
【００３３】
トリガ回路５０６の動作中、バーストｂ信号がＡＴＤ信号又はＥＱ信号の間に（１番目のコア・アクセス周期中に）ロー状態へ変化したとき、ＥＱ信号の立ち下がりエッジ（ＬＴ信号がハイ状態に変わるのと同じタイミング）でＡＴＤ ＣＬＫ信号が生成される。或いは、バーストｂ信号が１番目のコア・アクセスの終了後にロー状態へ変化した場合、バーストｂ信号の立ち下がりエッジは、次のコア・アクセスを開始させるＡＴＤ ＣＬＫ信号を生成する。このように、バーストモード動作は、クロック周波数の制限を全く伴うことなくセットされる。
【００３４】
トリガ回路５０６は、更に、ノードＮ１０及びＮ１１を含む。これらのノードは、後述のタイミングチャートを参照してコア・アクセス・トリガ回路５０６の動作を説明するため使用される中間信号を表わす。
【００３５】
図１１は、図１０のコア・アクセス・トリガ回路５０６と関連した信号のタイミングチャートである。このタイミングチャートの上部１１０２には、バースト信号ｂが１番目のコア・アクセス期間中にローレベルへ変化し、その結果として、ＡＴＤ ＣＬＫ信号がＥＱ信号の立ち下がりエッジで生成される様子が示されている。このタイミングチャートの下部１１０４には、バーストｂ信号が1番目のコア・アクセス期間（すなわち、ＥＱ信号の立ち下がりエッジ）以外の期間にローレベルへ変化することが示されている。しかし、ＡＴＤ ＣＬＫ信号は依然として生成されるので、バーストモード動作が実行される。このように、本発明に従って構成されたシステムは、クロック周波数制限がある場合でもバーストモード動作をセットするように動作する。従来型回路は、バーストモードを作動させるために、ある種の周波数パラメータに適合するクロック信号を準備する必要があった。また、本発明の実施例によるシステムは、バーストモードが不用意に作動されることを防止する。
【００３６】
本発明の一実施例によるシステムは、記憶装置に使われる同期動作モードと非同期動作モードを区別し、それに応じてバーストモード制御信号を生成するシステムである。
【００３７】
上述の実施例は、本発明を例示的に説明するためのものであり、本発明の範囲を上述の具体的な実施例に制限することを意図するものではない。従って、本発明の一つ以上の実施例が例示、説明されているが、本発明の精神或いは基本的な特性を失うことなく、これらの実施例に多数の変更を加え得ることが認められるであろう。このように、発明の詳細な説明の欄で開示され、説明した内容は、本発明の範囲を例示的に示すものであって、請求項に係る発明の範囲を制限するものではない。
【００３８】
【発明の効果】
本発明によれば、動作モードを区別するために付加的なインタフェース・ピン又は特別なコマンドを付加することを用いることなく、同期記憶動作と非同期記憶動作を実行することが可能になる。
【図面の簡単な説明】
【図１】バーストモード動作を用いる記憶装置へのアクセスと関連した典型的なタイミングチャートである。
【図２】バーストモード動作が可能である典型的な記憶装置のブロック構成図である。
【図３】図２の記憶装置に含まれるセルアレイの１番目及び２番目のコア・アクセスと関連した信号のタイミングチャートである。
【図４】記憶装置における同期モード動作の作動を説明する典型的なタイミングチャートである。
【図５】本発明に従って構成されたバーストモード回路のブロック構成図である。
【図６】アドレス制御信号バッファの詳細図である。
【図７】図６のアドレス制御信号バッファと関連した信号の信号タイミングを説明するタイミングチャートである。
【図８】本発明の一実施例によるモード回路の回路図である。
【図９】図８のモード回路と関連した信号の信号タイミングを説明するタイミングチャートである。
【図１０】本発明に従って構成されたコア・アクセス・トリガ回路の回路図である。
【図１１】図１０のコア・アクセス・トリガ回路と関連した信号の信号タイミングを説明するタイミングチャートである。
【符号の説明】
５００ バーストモード回路
５０２ ＡＤＶバッファ回路
５０４ モード検出回路
５０６ コア・アクセス・トリガ回路
Claims (10)
- アドレス制御信号を受け、一時的に記憶されたアドレス制御信号を生成する第１の信号バッファ回路と、
第１の信号バッファ回路から一時的に記憶されたアドレス制御信号を受け、同期動作又は非同期動作を示すバースト制御信号を生成するモード検出回路と、
モード検出回路からバースト制御信号を受け、記憶装置のバーストモード動作のためのコア・アクセスを開始させるコア・アクセス信号を生成するコア・アクセス・トリガ回路と、
を有する、記憶装置にバーストモード動作をセットする装置。 - モード検出回路は、
システムクロック信号を受ける第１の入力と、
一時的に記憶されたアドレス制御信号を受ける第２の入力と、
バースト制御信号を出力するラッチ出力を具備したラッチ回路と、
を有する、請求項１記載の装置。 - コア・アクセス・トリガ回路は、
バースト制御信号、アドレス検出信号及びコア・アクセス標識信号を受ける入力回路と、
入力回路に接続され、コア・アクセス信号を出力する出力回路と、
を有する、請求項１又は２記載の装置。 - コア・アクセス・トリガ回路の出力回路は、入力回路に接続されたラッチ回路を含む、請求項３記載の装置。
- アドレス制御信号を受け、一時的に記憶されたアドレス制御信号を生成する手順と、
一時的に記憶されたアドレス制御信号から同期動作又は非同期動作を示すバースト制御信号を生成する手順と、
バースト制御信号から、記憶装置のバーストモード動作のためのコア・アクセスを開始させるため使用されるコア・アクセス信号を生成する手順と、
を有する、記憶装置にバーストモードをセットする方法。 - バースト制御信号を生成する手順は、第１のコア・アクセス期間中にバースト制御信号を有効な状態にする手順を含む、請求項５記載の方法。
- コア・アクセス信号を生成する手順は、第１のコア・アクセス期間の最後にコア・アクセス信号を発生させる手順を含む、請求項６記載の方法。
- バースト制御信号を生成する手順は、第１のコア・アクセス期間外でバースト制御信号を有効な状態にする手順を含む、請求項５記載の方法。
- コア・アクセス信号を生成する手順は、第１のコア・アクセス期間外でコア・アクセス信号を発生させる手順を含む、請求項８記載の方法。
- アドレス制御信号を受け、一時的に記憶されたアドレス制御信号を生成する第１の信号バッファ回路と、
第１の信号バッファ回路から一時的に記憶されたアドレス制御信号を受け、同期動作又は非同期動作を示すバースト制御信号を生成するモード検出回路と、
モード検出回路からバースト制御信号を受け、半導体記憶装置のバーストモード動作のためのコア・アクセスを開始させるコア・アクセス信号を生成するコア・アクセス・トリガ回路と、
を有する、半導体記憶装置。
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