JP2580999B2

JP2580999B2 - Ｄｍａコントローラ

Info

Publication number: JP2580999B2
Application number: JP6099222A
Authority: JP
Inventors: 伸一河野
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1994-04-12
Filing date: 1994-04-12
Publication date: 1997-02-12
Anticipated expiration: 2012-02-12
Also published as: JPH07281992A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＤＭＡコントローラに係
り、特に複数のダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）間のデータ転送を、マイクロプロセッ
サを介さずハードウェアによって高速に行うＤＭＡコン
トローラに関する。

【０００２】

【従来の技術】複数のＤＲＡＭの間、あるいはＤＲＡＭ
と入出力ポートとの間のデータ転送を、マイクロプロセ
ッサを介さずにハードウェアによって行うダイレクト・
メモリ・アクセス（ＤＭＡ）転送を実現するＤＭＡコン
トローラ（ＤＭＡＣ）は、近年益々高速なＤＭＡ転送速
度が要求されるようになった。そのため、従来より、Ｄ
ＲＡＭのページモードあるいはスタティックコラムモー
ドを使用しての連続アクセスを実現するＤＭＡＣが知ら
れている（例えば、特開平４−１９９４５０号、特開平
３−２２３９４８号）。

【０００３】図７は特開平４−１９９４５０号公報記載
の従来のＤＭＡＣの一例の構成図を示す。同図に示すよ
うに、ＤＭＡＣは中央処理装置（ＣＰＵ）バス１に接続
された第１の記憶手段２、読取手段３、第２の記憶手段
５及び書込手段６と、読取手段３と書込手段６の間に接
続されたレジスタファイル４とより構成されている。

【０００４】この従来のＤＭＡＣでは、ＣＰＵなどから
のデータ転送要求に対し、ＣＰＵがＣＰＵバス１を開放
し、読取手段３により第１の記憶手段２に格納されてい
る転送すべきデータのうちのＮワード分を読み取らせ、
これをレジスタファイル４に格納させる。書込手段６は
レジスタファイル４に格納された１ページ分のデータを
第２の記憶手段５に格納する。

【０００５】すなわち、この従来のＤＭＡＣによれば、
第１及び第２の記憶手段２及び５がＤＲＡＭである場
合、ＤＲＡＭのページモードあるいはスタティックコラ
ムモードを使用し、ロウ・アドレスを固定とし、コラム
・アドレスを変化させて第１の記憶手段２から１ページ
分連続して読み出してレジスタファイル４に書き込み、
その後に書き込んだ１ページ分のデータをロウ・アドレ
スを固定とし、コラム・アドレスを変化させて連続して
第２の記憶手段５に書き込むので、ロウ・アドレスの１
回の指定のみで１ページ分のデータを転送することがで
き、これによりＤＭＡ転送を高速化できる。

【０００６】また、従来より図８に示す構成により、１
サイクルでのデータ転送を実現したＤＭＡＣも知られて
いる（特開平３−２０４７５３号公報）。同図におい
て、メモリ１３からメモリ１５へのデータ転送を行う場
合は、転送元を示すアドレス信号がＤＭＡコントローラ
１１からアドレスバス１２を介してメモリ１３へ出力さ
れると共に、転送先を示すアドレス信号がアドレスバス
１４を介してメモリ１５へ出力される。

【０００７】そして、ＤＭＡコントローラ１１から信号
線１６を介してメモリ１３に供給されるリード信号がア
クティブとなると、メモリ１３の記憶内容がデータバス
１７に読み出され、これと同時にＤＭＡコントローラ１
１から信号線１８を介してメモリ１５に供給されるライ
ト信号がアクティブとなるため、データバス１７に読み
出されたデータがメモリ１５に書き込まれる。このよう
にして、メモリ１３からメモリ１５へのデータの転送が
１サイクルで完了する。

【０００８】

【発明が解決しようとする課題】しかるに、上記の図７
に示した従来のＤＭＡコントローラは、連続アクセスに
よるデータ転送の高速化を図っており、また、図８に示
した従来のＤＭＡコントローラは、読み出しと書き込み
の同時実行による１サイクルでのデータ転送による高速
化が図られているが、これらはいずれも高速化が不十分
である。

【０００９】本発明は以上の点に鑑みなされたもので、
連続アクセスと読み出し、書き込み同時実行との両方を
同時に実行することにより、よりデータ転送速度を高速
化し得るＤＭＡコントローラを提供することを目的とす
る。

【００１０】

【課題を解決するための手段】本発明は上記の目的を達
成するため、転送元の連続アクセス可能な第１のメモリ
に対するアドレス信号を生成出力する第１のメモリ制御
部と、転送先の連続アクセス可能な第２のメモリに対す
るアドレス信号を生成出力する第２のメモリ制御部と、
第１及び第２のメモリ制御部の出力制御信号に基づいて
第１及び第２のアドレスストローブ信号をそれぞれ生成
し、第１のアドレスストローブ信号は第１及び第２のメ
モリにそれぞれ出力し、第２のアドレスストローブ信号
は第１のメモリに出力するタイミング信号生成器と、第
２のアドレスストローブ信号を第１のメモリのアクセス
時間と第２のメモリのデータセットアップ時間とを加算
した時間遅延して第２のメモリに供給する遅延器と、第
１及び第２のメモリをそれぞれ独立して連続アクセスす
るように、第１及び第２のアドレスストローブ信号の生
成動作を制御するための制御信号をタイミング信号生成
器へ別々に出力する、第１及び第２のメモリ制御部内に
それぞれ設けられた第１及び第２の制御手段とを有する
構成としたものである。

【００１１】また、本発明は二つのメモリのうち転送
元となる第１のメモリを読み出し制御し、転送先となる
第２のメモリを書込み制御する転送方向制御手段と、転
送方向制御手段の出力信号に基づき前記タイミング信号
生成器の出力から出力される第２のアドレスストローブ
信号を第１のメモリに供給し、かつ、前記遅延器の出力
アドレスストローブ信号を第２のメモリに供給するよう
に切替えを行う切替器とを更に有することが、二つのメ
モリの間のデータ転送方向を上位装置の指示に応じて切
替設定することができる点で、好ましい。

【００１２】また、本発明では前記第１及び第２のメモ
リの一方又は両方は、ページモードで動作可能な、ある
いはスタティック・コラム・モードで動作可能なダイナ
ミック・ランダム・アクセス・メモリであり、第１及び
第２の制御手段は、それぞれデータ転送開始時の前記タ
イミング信号生成器の出力第１のアドレスストローブ信
号のアクティブ状態への遷移時に前記第１及び第２のア
ドレス生成器の出力アドレス信号のうちのロウ・アドレ
スを保持するラッチと、ラッチの出力と第１及び第２の
アドレス生成器の出力アドレス信号のうちのロウ・アド
レスとが一致するか比較する比較器とよりなり、比較器
が一致信号を出力している間、前記タイミング信号生成
器を前記第１のアドレス信号はアクティブに固定したま
ま、前記第２のアドレスストローブ信号をアクティブと
非アクティブの状態を交互に繰り返すように制御するこ
とが、連続アクセスができる点で好ましい。

【００１３】

【作用】本発明では、第１のメモリが前記タイミング信
号生成器よりの第２のアドレスストローブ信号に同期し
て出力したデータを、前記遅延器により遅延された前記
第２のアドレスストローブ信号に同期して第２のメモリ
に書込むことを繰り返すことにより、第１及び第２のメ
モリを連続アクセスすると同時に、第１のメモリからの
データ読み出しと、第２のメモリへのデータ書込みとを
１サイクルで行うことができる。

【００１４】

【実施例】次に、本発明の実施例について説明する。図
１は本発明の一実施例のブロック図を示す。同図におい
て、ＤＭＡＣ２０は第１のＤＲＡＭ制御部２１、第２の
ＤＲＡＭ制御部２２、転送方向制御器２３、タイミング
信号生成器２４、遅延器２５、切替器２６及びインバー
タ２７より構成されており、中央処理装置（ＣＰＵ）３
０により初期設定され、また、ＤＲＡＭ３１及び３２の
うちの一方をデータ転送元、他方をデータ転送先として
データ転送制御する。

【００１５】ＤＭＡＣ２０内のＤＲＡＭ制御部２１は、
アドレス生成器２１１、合成器（ＭＵＸ）２１２、ラッ
チ２１３、比較器２１４とより構成されており、ＤＲＡ
Ｍ制御部２２はアドレス生成器２２１、合成器（ＭＵ
Ｘ）２２２、ラッチ２２３、比較器２２４とより構成さ
れている。ＤＲＡＭ制御部２１はＤＲＡＭ３１のアドレ
ス端子に接続され、ＤＲＡＭ制御部２２はＤＲＡＭ３２
のアドレス端子に接続される。

【００１６】アドレス生成器２１１及び２２１は転送元
及び転送先のＤＲＡＭの転送データのアドレスを出力す
る。転送データの先頭アドレス並びに終了アドレス又は
転送データ数はＣＰＵ３０により初期設定される。ま
た、アドレス生成器２１１及び２２１からのＤＭＡ実行
中の転送アドレスの更新は、タイミング信号生成器２４
よりのＣＡＳ（列アドレス・ストローブ）信号により行
われる。更に、アドレス生成器２１１及び２２１は、転
送アドレスをロウ・アドレス（行アドレス）と、コラム
・アドレス（列アドレス）とで別々に出力すると共に、
転送終了かどうかの情報をタイミング信号生成器２４に
対して出力する。

【００１７】ＭＵＸ２１２及び２２２はアドレス生成器
２１１、２２１が出力するロウ・アドレスとコラム・ア
ドレスとを合成する。ラッチ２１３及び２２３はアドレ
ス生成器２１１及び２２１が出力するロウ・アドレスを
タイミング信号生成器２４の出力ＲＡＳ（行アドレス・
ストローブ）信号の立ち下がりでラッチする。比較器２
１４及び２２４はアドレス生成器２１１、２２１が出力
するロウ・アドレスとラッチ２１３、２２３が出力する
ロウ・アドレスとを比較し、その比較結果をタイミング
信号生成器２４に対して一致しているかどうかの情報と
して出力する。

【００１８】転送方向制御器２３はＤＲＡＭ３１及び３
２間でのデータ転送方向を制御する回路で、ＣＰＵ３０
により設定される。タイミング信号生成器２４は、ＤＲ
ＡＭ制御部２１、２２内の比較器２１４、２２４の出力
とアドレス生成器２１１、２２１の出力とに基づいて、
ＭＵＸ２１２、２２２に対してＤＲＡＭ３１、３２のロ
ウ・アドレスとコラム・アドレスとの切替タイミング信
号を供給し、また、ＤＲＡＭ３１、３２とラッチ２１
３、２２３とに対して、ＲＡＳ信号を供給し、更に、Ｄ
ＲＡＭ３１、３２やアドレス生成器２１１、２２１など
に対してＣＡＳ信号を供給する。

【００１９】遅延器２５はタイミング信号生成器２４の
出力ＣＡＳ信号を、ＤＲＡＭ３１及び３２のうち転送元
ＤＲＡＭのアクセス時間と転送先ＤＲＡＭのデータセッ
トアップ時間とを加算した時間遅延する。切替器２６は
タイミング信号生成器２４の出力ＣＡＳ信号と遅延器２
５の出力ＣＡＳ信号の一方を、転送方向制御器２３より
の制御信号に基づいて選択する。更に、インバータ２７
は転送方向制御器２３の出力制御信号を反転してＤＲＡ
Ｍ３２のライト端子に入力する。

【００２０】上記の構成の本実施例において、ＤＲＡＭ
３１及び３２は本実施例ではそれぞれページモードをサ
ポートするメモリ回路であるものとする。このページモ
ード自体は一般的に知られており、図３にこのページモ
ードのリードサイクルのタイミングチャートを示し、図
４にページモードのライトサイクルのタイミングチャー
トを示す。

【００２１】すなわち、ページモードのリードサイクル
時には、図３に示すようにＲＡＳ信号をアクティブ状態
（Ｌレベル状態）を保ったまま、一度ＣＡＳ信号を非ア
クティブ（Ｈレベル）にしてロウ・アドレス（行アドレ
ス）を入力後、ライトイネーブル信号Ｗは非アクティブ
状態として、ＣＡＳ信号をアクティブ（Ｌレベル）と非
アクティブを交互に繰り返すことにより同じ行のコラム
・アドレス（列アドレス）を次々に入力し、出力に対応
する記憶データを読み出す。なお、図３において、ＯＥ
バーは、出力イネーブル信号を示す。

【００２２】一方、ページモードのライトサイクル（ア
ーリーライト）時には、図４に示すようにＲＡＳ信号を
アクティブ状態を保ったまま、一度ＣＡＳ信号を非アク
ティブにしてロウ・アドレスを入力後、再びＣＡＳ信号
をアクティブにする前にライトイネーブル信号Ｗをアク
ティブ（Ｌレベル）とし、また、ＣＡＳ信号をアクティ
ブと非アクティブを交互に繰り返すことにより同じ行の
コラム・アドレスを次々に入力し、入力データＤＱ１〜
ＤＱ４を次々と書き込む。このとき、出力イネーブル信
号ＯＥはアクティブ、非アクティブのどちらでもよい。

【００２３】次に、本実施例の動作について図２を併せ
参照して説明する。まず、データ転送開始前にＣＰＵ３
０により転送方向制御器２３に対してＤＲＡＭ３１及び
３２間でのデータ転送方向が設定され、また、アドレス
生成器２１１及び２２１に対して、転送開始アドレス並
びに転送終了アドレス又は転送データ数が設定される。
ＤＲＡＭ３１からＤＲＡＭ３２の方向へデータ転送する
ときは、ＣＰＵ３０は転送方向制御器２３の出力信号を
Ｈレベルとするように制御する。

【００２４】転送方向制御器２３の出力信号はＤＲＡＭ
３１の書き込み制御端子に供給されるから、転送方向制
御器２３の出力信号がＨレベルのときはＤＲＡＭ３１が
読み出し制御されるので転送元ＤＲＡＭとなり、またこ
のときは転送方向制御器２３の出力信号はインバータ２
７によりＬレベルに反転されてＤＲＡＭ３２の書き込み
制御端子に供給されるから、ＤＲＡＭ３２が書き込み制
御されるためにＤＲＡＭ３２が転送先ＤＲＡＭとなる。
転送方向制御器２３の出力信号がＬレベルのときは上記
と逆の転送方向となる。

【００２５】次に、ＣＰＵ３０はタイミング信号生成器
２４に対してデータ転送開始を指示する。タイミング信
号生成器２４はＣＰＵ３０からのデータ転送開始指示に
従い、まずロウ・アドレスが出力されるようにＭＵＸ２
１２及び２２２を切り替える。続いて、タイミング信号
生成器２４は出力ＲＡＳ信号を図２（Ａ）に示すように
時刻ｔ１で立ち下げ、これによりラッチ２１３及び２２
３により上記のロウ・アドレスをラッチさせた後、ＭＵ
Ｘ２１２及び２２２をコラム・アドレスが出力される側
に切り替える。

【００２６】次に、タイミング信号生成器２４は出力Ｃ
ＡＳ信号を時刻ｔ２で立ち下げる。このＣＡＳ信号はＤ
ＲＡＭ３１及び３２のうち転送元のＤＲＡＭには切替器
２６を介してそのまま入力されるので、このＣＡＳ信号
の立ち下がりにより転送元ＤＲＡＭからデータ出力が行
われる。図２（Ｂ）はこのＣＡＳ信号を示し、時刻ｔ２
の立ち下がり時点からアクセスタイム経過した時刻ｔ３
から図２（Ｅ）に示す如く有効データが出力される。

【００２７】一方、ＤＲＡＭ３１及び３２のうち転送先
のＤＲＡＭには、遅延器２５により所定時間遅延された
ＣＡＳ信号が切替器２６を介して入力されるので、この
遅延ＣＡＳ信号の立ち下がりにより転送先ＤＲＡＭに転
送元のＤＲＡＭから出力されているデータが書き込まれ
る。この遅延ＣＡＳ信号は図２（Ｃ）に示され、上記の
遅延器２５による遅延により、転送先ＤＲＡＭは時刻ｔ
３直後の有効データを書き込む。図２（Ｆ）はこの転送
先ＤＲＡＭに入力されるデータを示す。

【００２８】図２（Ｃ）に示した遅延ＣＡＳ信号が立ち
下がり、転送先のＤＲＡＭにデータが書き込まれるのに
十分な時間が経過してからタイミング信号生成器２４は
図２（Ｂ）に示すように出力ＣＡＳ信号を立ち上げる。
この時点でアドレス生成器２１１及び２２１がＣＰＵ３
０に設定された転送終了アドレス又は転送データ数に達
していたときには、タイミング信号生成器２４はＲＡＳ
信号を立ち上げＤＲＡＭ３１及び３２間の連続アクセス
を終了する。

【００２９】しかし、ＣＡＳ信号の立ち上げ時点でアド
レス生成器２１１及び２２１がＣＰＵ３０に設定された
転送終了アドレス又は転送データ数に達していないとき
には、このＣＡＳ信号の立ち上がりでアドレス生成器２
１１及び２２１は、ＤＲＡＭ３１及び３２のアドレス端
子に供給するアドレスを更新する。このアドレス更新後
比較器２１４、２２４のそれぞれがロウ・アドレスの一
致検出信号を出力したときには、タイミング信号生成器
２４は出力ＣＡＳ信号を立ち下げ、次のデータ転送を上
記と同様にして実行する。図２（Ｄ）はＤＲＡＭ３１及
び３２にそれぞれＭＵＸ２１２及び２２２を介して入力
されるアドレスを示す。

【００３０】このようにして、ＲＡＳ信号をＬレベルに
保持したままＣＡＳ信号をＬレベルとＨレベルを繰り返
すことにより前記ページモードアクセスするという動作
をアドレス生成器２１１及び２２１のアドレス更新後、
比較器２１４又は比較器２２４の出力が不一致を示す、
あるいは、アドレス生成器２１１又はアドレス生成器２
２１が転送終了アドレス又は転送データ数に達するまで
繰り返す。

【００３１】比較器２１４又は比較器２２４のどちらか
の出力が不一致を示したとき、タイミング信号生成器２
４はＲＡＳ信号を立ち上げ、ＤＲＡＭ３１及び３２への
連続アクセスを中断し、ＣＰＵ３０から転送開始指示を
受けたときと同様にＭＵＸ２１２及び２２２を出力をロ
ウ・アドレスに切り替えるところから上記の動作を繰り
返す。

【００３２】このように、本実施例によれば、ＤＲＡＭ
３１及び３２のページモードによる連続アクセスと、転
送元ＤＲＡＭからの読み出しと転送先ＤＲＡＭへの書込
みとを同時に１サイクルで行うようにしたため、連続ア
クセスによる転送時間短縮・高速化と、二つのＤＲＡＭ
の読み出しと書込みを１サイクルで行うことによる転送
時間短縮・高速化との相乗効果により、従来に比し大幅
に高速なデータ転送を実現することができる。

【００３３】なお、本発明は上記の実施例に限定される
ものではなく、例えばＤＲＡＭ３１及び３２の一方又は
両方はスタティックコラムモードをサポートするメモリ
回路でも良い。このスタティックコラムモードのリード
サイクル時は、図５に示すように、ＲＡＳ信号をアクテ
ィブ状態にした後、ＣＡＳ信号に相当するチップセレク
ト（ＣＳ）信号をアクティブと非アクティブの状態を交
互に繰り返すことにより、同じ行の異なるコラム・アド
レスを順次に指定して連続してアクセスし、かつ、ライ
トイネーブル信号Ｗを非アクティブとして出力端子Ｑよ
り記憶データを順次に読み出す。

【００３４】また、スタティックコラムモードのライト
サイクル時は、図６に示すように、ＲＡＳ信号をアクテ
ィブ状態にした後、ＣＳ信号をアクティブする前にライ
トイネーブル信号Ｗをアクティブとし、その後ＣＳ信号
をアクティブと非アクティブの状態を交互に繰り返すこ
とにより、同じ行の異なるコラム・アドレスを順次に指
定して連続してアクセスし、入力データを順次に書き込
むものである。このときはＤＲＡＭの出力端子Ｑは高イ
ンピーダンス状態に保持される。

【００３５】また、ＤＲＡＭ３１及び３２のうちの一方
は、ページモードあるいはスタティックコラムモード可
能なＤＲＡＭとインタフェースするために構成したレジ
スタなど（本発明ではこれらも含めてメモリと称するも
のとする）も使用可能である。更に、転送方向が一義的
に決められている二つのメモリ間のＤＭＡ転送に用いる
場合には、転送方向制御器２３及び切替器２６は設けな
くともよい。

【００３６】

【発明の効果】以上説明したように、本発明によれば、
第１及び第２のメモリをページモードあるいはスタティ
ック・コラム・モードを用いて連続アクセスすると同時
に、第１のメモリからのデータ読み出しと、第２のメモ
リへのデータ書込みとを１サイクルで行うことができる
ため、両者のデータ転送時間短縮・高速化による相乗効
果で、二つのメモリ間のＤＭＡ転送を従来に比べて大幅
に転送時間短縮・高速化することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図である。

【図２】図１の動作説明用タイミングチャートである。

【図３】ページモードリードサイクルの動作説明用タイ
ミングチャートである。

【図４】ページモードライトサイクルの動作説明用タイ
ミングチャートである。

【図５】スタティックコラムモードリードサイクルの動
作説明用タイミングチャートである。

【図６】スタティックコラムモードライトサイクルの動
作説明用タイミングチャートである。

【図７】従来の一例の構成図である。

【図８】従来の他の例の構成図である。

【符号の説明】

２０ＤＭＡコントローラ（ＤＭＡＣ）２１、２２ＤＲＡＭ制御部２３転送方向制御器２４タイミング信号生成器２５遅延器２６切替器２７インバータ３０中央処理装置（ＣＰＵ）３１、３２ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）２１１、２２１アドレス生成器２１２、２２２合成器（ＭＵＸ）２１３、２２３ラッチ２１４、２２４比較器

Claims

(57)【特許請求の範囲】

【請求項１】転送元の連続アクセス可能な第１のメモ
リに対するアドレス信号を生成出力する第１のメモリ制
御部と、転送先の連続アクセス可能な第２のメモリに対するアド
レス信号を生成出力する第２のメモリ制御部と、前記第１及び第２のメモリ制御部の出力制御信号に基づ
いて第１及び第２のアドレスストローブ信号をそれぞれ
生成し、該第１のアドレスストローブ信号は前記第１及
び第２のメモリにそれぞれ出力し、該第２のアドレスス
トローブ信号は前記第１のメモリに出力するタイミング
信号生成器と、該第２のアドレスストローブ信号を前記第１のメモリの
アクセス時間と前記第２のメモリのデータセットアップ
時間とを加算した時間遅延して前記第２のメモリに供給
する遅延器と、前記第１及び第２のメモリをそれぞれ独立して連続アク
セスするように、前記第１及び第２のアドレスストロー
ブ信号の生成動作を制御するための制御信号を前記タイ
ミング信号生成器へ別々に出力する、第１及び第２のメ
モリ制御部内にそれぞれ設けられた第１及び第２の制御
手段とを有し、前記第１のメモリが前記タイミング信号
生成器よりの前記第２のアドレスストローブ信号に同期
して出力したデータを、前記遅延器により遅延された前
記第２のアドレスストローブ信号に同期して前記第２の
メモリに書込むことを繰り返すことを特徴とするＤＭＡ
コントローラ。
【請求項２】二つのメモリのうち転送元となる第１の
メモリを読み出し制御し、転送先となる第２のメモリを
書込み制御する転送方向制御手段と、該転送方向制御手
段の出力信号に基づき前記タイミング信号生成器から出
力される前記第２のアドレスストローブ信号を前記第１
のメモリに供給し、かつ、前記遅延器の出力アドレスス
トローブ信号を前記第２のメモリに供給するように切替
えを行う切替器とを更に有することを特徴とする請求項
１記載のＤＭＡコントローラ。
【請求項３】前記第１及び第２のメモリは、それぞれ
ページモードで動作可能なダイナミック・ランダム・ア
クセス・メモリであり、前記第１及び第２の制御手段は、それぞれデータ転送開
始時の前記タイミング信号生成器の出力第１のアドレス
ストローブ信号のアクティブ状態への遷移時に前記第１
及び第２のアドレス生成器の出力アドレス信号のうちの
ロウ・アドレスを保持するラッチと、該ラッチの出力と
該第１及び第２のアドレス生成器の出力アドレス信号の
うちのロウ・アドレスとが一致するか比較する比較器と
よりなり、該比較器が一致信号を出力している間、前記
タイミング信号生成器を前記第１のアドレス信号はアク
ティブに固定したまま、前記第２のアドレスストローブ
信号をアクティブと非アクティブの状態を交互に繰り返
すように制御することを特徴とする請求項１又は２記載
のＤＭＡコントローラ。
【請求項４】前記第１及び第２のメモリの一方又は両
方は、スタティック・コラム・モードで動作可能なダイ
ナミック・ランダム・アクセス・メモリであることを特
徴とする請求項３記載のＤＭＡコントローラ。