JPH086896A - データ処理装置 - Google Patents
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- JPH086896A JPH086896A JP6156394A JP15639494A JPH086896A JP H086896 A JPH086896 A JP H086896A JP 6156394 A JP6156394 A JP 6156394A JP 15639494 A JP15639494 A JP 15639494A JP H086896 A JPH086896 A JP H086896A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
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Abstract
(57)【要約】
【目的】中央演算処理装置のアドレス／データバスと、
周辺装置のデータ入出力部を制御回路を用いずに直接接
続しても、データとアドレスの衝突を防止することがで
きるデータ処理装置を提供する。 【構成】アドレスとデータとの共用バスと、バスサイク
ルにアイドルステートを挿入できるアイドルステート制
御部、アイドルステートを挿入するか否かの情報を記憶
するレジスタ、アクセスするアドレス領域に応じてアイ
ドルステートを挿入するか否かの情報を出力するマルチ
プレクサを備えたバスステート制御部から構成される。
周辺装置のデータ入出力部を制御回路を用いずに直接接
続しても、データとアドレスの衝突を防止することがで
きるデータ処理装置を提供する。 【構成】アドレスとデータとの共用バスと、バスサイク
ルにアイドルステートを挿入できるアイドルステート制
御部、アイドルステートを挿入するか否かの情報を記憶
するレジスタ、アクセスするアドレス領域に応じてアイ
ドルステートを挿入するか否かの情報を出力するマルチ
プレクサを備えたバスステート制御部から構成される。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理装置に関し、
特にアドレスバスとデータバスを共用するデータ処理装
置に関する。
特にアドレスバスとデータバスを共用するデータ処理装
置に関する。
【０００２】
【従来の技術】この種の従来のデータ処理装置の構成の
一例を図７に示す。同図に示すように、データ処理装置
は、中央演算処理装置（以下、「ＣＰＵ」と略記する）
１２、バスステート制御部４１、リード・オンリー・メ
モリ（以下、「ＲＯＭ」と略記する）１４、ランダム・
アクセス・メモリ（以下、「ＲＡＭ」と略記する）１
５、入出力ポート１６、ラッチ１３、制御回路４２によ
って構成されている。データ処理装置は、アドレスバス
をデータバスと共用しており、アドレスとデータはアド
レス／データバス１７上を多重化（マルチプレクス）し
て伝送される。
一例を図７に示す。同図に示すように、データ処理装置
は、中央演算処理装置（以下、「ＣＰＵ」と略記する）
１２、バスステート制御部４１、リード・オンリー・メ
モリ（以下、「ＲＯＭ」と略記する）１４、ランダム・
アクセス・メモリ（以下、「ＲＡＭ」と略記する）１
５、入出力ポート１６、ラッチ１３、制御回路４２によ
って構成されている。データ処理装置は、アドレスバス
をデータバスと共用しており、アドレスとデータはアド
レス／データバス１７上を多重化（マルチプレクス）し
て伝送される。
【０００３】バスステート制御部４１は、ＣＰＵ１２内
のクロックＣＬＯＣＫ（不図示）に同期したラッチ回路
４１１、４１２、４１３から構成されている。図７に示
すように、各ラッチ回路の出力は次段のラッチ回路に入
力され、最終段のラッチ回路４１３の出力は初段のラッ
チ回路４１１に帰還入力されてる。各ラッチ回路は、そ
れぞれバスサイクルのステートＴ１〜Ｔ３に対応してい
る。すなわち、３個のラッチ回路（４１１、４１２、４
１３）のうちいずれか一の出力が“１”となっており、
ラッチ回路４１１の出力が“１”のとき、Ｔ１ステー
ト、ラッチ回路４１２の出力が“１”のとき、Ｔ２ステ
ート、ラッチ回路４１３の出力が“１”のとき、Ｔ３ス
テートとされる。
のクロックＣＬＯＣＫ（不図示）に同期したラッチ回路
４１１、４１２、４１３から構成されている。図７に示
すように、各ラッチ回路の出力は次段のラッチ回路に入
力され、最終段のラッチ回路４１３の出力は初段のラッ
チ回路４１１に帰還入力されてる。各ラッチ回路は、そ
れぞれバスサイクルのステートＴ１〜Ｔ３に対応してい
る。すなわち、３個のラッチ回路（４１１、４１２、４
１３）のうちいずれか一の出力が“１”となっており、
ラッチ回路４１１の出力が“１”のとき、Ｔ１ステー
ト、ラッチ回路４１２の出力が“１”のとき、Ｔ２ステ
ート、ラッチ回路４１３の出力が“１”のとき、Ｔ３ス
テートとされる。
【０００４】図７に示すように、アドレス信号を取り込
むためのストローブ信号であるアドレスストローブ信号
ＡＳＴＢはラッチ回路４１１の出力から供給され、また
データのアクセスを示すデータストローブ信号ＤＳＴＢ
はラッチ回路４１２の出力から供給される。
むためのストローブ信号であるアドレスストローブ信号
ＡＳＴＢはラッチ回路４１１の出力から供給され、また
データのアクセスを示すデータストローブ信号ＤＳＴＢ
はラッチ回路４１２の出力から供給される。
【０００５】制御回路４２は、ＡＮＤゲート４２１、４
２２と、３ステートバッファ４２３、４２４から構成さ
れ、リード／ライト信号Ｒ／Ｗ￣とデータストローブ信
号ＤＳＴＢを入力とするＡＮＤゲート４２１、４２２の
出力は、３ステートバッファ４２３、４２４のオン／オ
フを制御する制御端子にそれぞれ入力される。なお、信
号名に付加される記号￣は反転を表わし、例えばリード
／ライト信号Ｒ／Ｗ￣はローレベルでライト信号がアク
ティブであることを示す。
２２と、３ステートバッファ４２３、４２４から構成さ
れ、リード／ライト信号Ｒ／Ｗ￣とデータストローブ信
号ＤＳＴＢを入力とするＡＮＤゲート４２１、４２２の
出力は、３ステートバッファ４２３、４２４のオン／オ
フを制御する制御端子にそれぞれ入力される。なお、信
号名に付加される記号￣は反転を表わし、例えばリード
／ライト信号Ｒ／Ｗ￣はローレベルでライト信号がアク
ティブであることを示す。
【０００６】データのアクセスを示すデータストローブ
信号ＤＳＴＢが“１”のとき、リード／ライト信号Ｒ／
Ｗ￣の論理値に応じて、３ステートバッファ４２３また
は３ステートバッファ４２４がオンとなり、データの入
出力を制御する。
信号ＤＳＴＢが“１”のとき、リード／ライト信号Ｒ／
Ｗ￣の論理値に応じて、３ステートバッファ４２３また
は３ステートバッファ４２４がオンとなり、データの入
出力を制御する。
【０００７】より詳細には、データストローブ信号ＤＳ
ＴＢが“１”で、リード／ライト信号Ｒ／Ｗ￣が“１”
（すなわちリード信号がアクティブ）のとき、ＡＮＤゲ
ート４２１の出力が“１”、ＡＮＤゲート４２２の出力
が“０”となり、ＡＮＤゲート４２１の出力に制御端子
を接続した入力側の３ステートバッファ４２３がオンと
なり、ＡＮＤゲート４２２の出力に制御端子を接続した
出力側の３ステートバッファ４２４がオフになり、アク
セスされたＲＯＭ１４等の外部デバイスから出力される
データが、データバス１９、３ステートバッファ４２
３、アドレス／データバス１７を介してＣＰＵ１２に入
力される。
ＴＢが“１”で、リード／ライト信号Ｒ／Ｗ￣が“１”
（すなわちリード信号がアクティブ）のとき、ＡＮＤゲ
ート４２１の出力が“１”、ＡＮＤゲート４２２の出力
が“０”となり、ＡＮＤゲート４２１の出力に制御端子
を接続した入力側の３ステートバッファ４２３がオンと
なり、ＡＮＤゲート４２２の出力に制御端子を接続した
出力側の３ステートバッファ４２４がオフになり、アク
セスされたＲＯＭ１４等の外部デバイスから出力される
データが、データバス１９、３ステートバッファ４２
３、アドレス／データバス１７を介してＣＰＵ１２に入
力される。
【０００８】リード／ライト信号Ｒ／Ｗ￣が“０”のと
き（すなわちライト信号がアクティブのとき）は、ＡＮ
Ｄゲート４２１の出力が“０”、ＡＮＤゲート４２２の
出力が“１”になり、出力側の３ステートバッファ４２
４がオン、入力側の３ステートバッファ４２３がオフに
なり、ＣＰＵ１２から出力されたデータは、アドレス／
データバス１７、３ステートバッファ４２４を介してデ
ータバス１９に出力され、アクセスされた例えばＲＡＭ
１５等の外部デバイスにライトされる。
き（すなわちライト信号がアクティブのとき）は、ＡＮ
Ｄゲート４２１の出力が“０”、ＡＮＤゲート４２２の
出力が“１”になり、出力側の３ステートバッファ４２
４がオン、入力側の３ステートバッファ４２３がオフに
なり、ＣＰＵ１２から出力されたデータは、アドレス／
データバス１７、３ステートバッファ４２４を介してデ
ータバス１９に出力され、アクセスされた例えばＲＡＭ
１５等の外部デバイスにライトされる。
【０００９】図８は、図７のデータ処理装置のリード動
作を説明するためのタイミングチャートである。図８を
参照して、図１のＲＯＭ１４、ＲＡＭ１５、入出力ポー
ト１６からデータをリードする動作を説明する。
作を説明するためのタイミングチャートである。図８を
参照して、図１のＲＯＭ１４、ＲＡＭ１５、入出力ポー
ト１６からデータをリードする動作を説明する。
【００１０】データのリード時には、ＲＯＭ１４、ＲＡ
Ｍ１５、入出力ポート１６が選択されていることを示す
チップセレクト信号ＣＳと、リード／ライト信号Ｒ／Ｗ
￣が“１”になる。
Ｍ１５、入出力ポート１６が選択されていることを示す
チップセレクト信号ＣＳと、リード／ライト信号Ｒ／Ｗ
￣が“１”になる。
【００１１】Ｔ１ステートでは、ＣＰＵ１２からアドレ
ス／データバス１７に出力されたアドレス信号は、アド
レスの出力を示すアドレスストローブ信号ＡＳＴＢによ
りラッチ回路１３にラッチされ、ＲＯＭ１４、ＲＡＭ１
５、及び入出力ポート１６に出力される。
ス／データバス１７に出力されたアドレス信号は、アド
レスの出力を示すアドレスストローブ信号ＡＳＴＢによ
りラッチ回路１３にラッチされ、ＲＯＭ１４、ＲＡＭ１
５、及び入出力ポート１６に出力される。
【００１２】Ｔ２ステートでは、データストローブ信号
ＤＳＴＢが“１”となり、前述したように、入力側の３
ステートバッファ４２３がオンになり、アドレス信号で
参照されたＲＯＭ１４、ＲＡＭ１５、入出力ポート１６
のいずれかから出力されたデータがＣＰＵ１２に入力さ
れる。
ＤＳＴＢが“１”となり、前述したように、入力側の３
ステートバッファ４２３がオンになり、アドレス信号で
参照されたＲＯＭ１４、ＲＡＭ１５、入出力ポート１６
のいずれかから出力されたデータがＣＰＵ１２に入力さ
れる。
【００１３】Ｔ３ステートでは、データストローブ信号
ＤＳＴＢが“０”となって、入力側の３ステートバッフ
ァ４２３がオフとなるため、アドレス／データバス１７
はハイインピーダンスになる。
ＤＳＴＢが“０”となって、入力側の３ステートバッフ
ァ４２３がオフとなるため、アドレス／データバス１７
はハイインピーダンスになる。
【００１４】次のバスサイクルのＴ１ステートで、ＲＯ
Ｍ１４、ＲＡＭ１５、入出力ポート１６のいずれかから
データが出力され続けても、入力側の３ステートバッフ
ァ４２３がオフ状態であるため、該データが、ＣＰＵ１
２から出力されるアドレスと、アドレス／データバス１
７上で衝突することはない。
Ｍ１４、ＲＡＭ１５、入出力ポート１６のいずれかから
データが出力され続けても、入力側の３ステートバッフ
ァ４２３がオフ状態であるため、該データが、ＣＰＵ１
２から出力されるアドレスと、アドレス／データバス１
７上で衝突することはない。
【００１５】図９は、図７のデータ処理装置のライト動
作を説明するためのタイミングチャートである。図９を
参照して、ＲＡＭ１５及び入出力ポート１６へ、データ
をライトする動作を説明する。
作を説明するためのタイミングチャートである。図９を
参照して、ＲＡＭ１５及び入出力ポート１６へ、データ
をライトする動作を説明する。
【００１６】データのライト時には、チップセレクト信
号ＣＳが“１”、リード／ライト信号Ｒ／Ｗ￣が“０”
になる。
号ＣＳが“１”、リード／ライト信号Ｒ／Ｗ￣が“０”
になる。
【００１７】Ｔ１ステートでは、ＣＰＵ１２からアドレ
ス／データバス１７に出力されたアドレス信号はアドレ
スストローブ信号ＡＳＴＢによりラッチ回路１３にラッ
チされ、ＲＡＭ１５及び入出力ポート１６へ出力され
る。
ス／データバス１７に出力されたアドレス信号はアドレ
スストローブ信号ＡＳＴＢによりラッチ回路１３にラッ
チされ、ＲＡＭ１５及び入出力ポート１６へ出力され
る。
【００１８】Ｔ２ステートでは、データストローブ信号
ＤＳＴＢが“１”となり、出力側の３ステートバッファ
４２４がオンになり、ＣＰＵ１２から出力されたデータ
は、アドレス／データバス１７、３ステートバッファ４
２４を介してデータバス１９に出力される。
ＤＳＴＢが“１”となり、出力側の３ステートバッファ
４２４がオンになり、ＣＰＵ１２から出力されたデータ
は、アドレス／データバス１７、３ステートバッファ４
２４を介してデータバス１９に出力される。
【００１９】Ｔ３ステートでは、データストローブ信号
ＤＳＴＢが“０”となって、出力側の３ステートバッフ
ァ４２４がオフになる。
ＤＳＴＢが“０”となって、出力側の３ステートバッフ
ァ４２４がオフになる。
【００２０】
【発明が解決しようとする課題】上述したように、アド
レスバスとデータバスを共用する従来のデータ処理装置
では、制御回路４２を用いることにより、ＣＰＵ１２か
ら出力されるアドレスと入出力データをバスステートに
応じて切り分けていた。このため、ＣＰＵ１２がデータ
をリードするとき、ＲＡＭ等の周辺装置から出力される
データがＴ３ステートより遅れても、次のＴ１ステート
で、ＣＰＵ１２から出力されるアドレスと衝突すること
を回避することができる。
レスバスとデータバスを共用する従来のデータ処理装置
では、制御回路４２を用いることにより、ＣＰＵ１２か
ら出力されるアドレスと入出力データをバスステートに
応じて切り分けていた。このため、ＣＰＵ１２がデータ
をリードするとき、ＲＡＭ等の周辺装置から出力される
データがＴ３ステートより遅れても、次のＴ１ステート
で、ＣＰＵ１２から出力されるアドレスと衝突すること
を回避することができる。
【００２１】しかし、前記従来のデータ処理装置の場
合、ＣＰＵ１２と周辺装置との間に制御回路４２が必要
とされるため、アクセスタイムが低下し、ボード上の実
装面積も大きくなってしまうという問題点がある。
合、ＣＰＵ１２と周辺装置との間に制御回路４２が必要
とされるため、アクセスタイムが低下し、ボード上の実
装面積も大きくなってしまうという問題点がある。
【００２２】従って本発明は、上述した従来の問題点を
解決し、ＣＰＵのアドレス／データバスと、周辺装置の
データ入出力部を、制御回路に用いずに直接接続して
も、データとアドレスの衝突を防止することが可能なデ
ータ処理装置を提供することを目的とする。
解決し、ＣＰＵのアドレス／データバスと、周辺装置の
データ入出力部を、制御回路に用いずに直接接続して
も、データとアドレスの衝突を防止することが可能なデ
ータ処理装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、第１の視点において、アドレスとデータ
とを共用するバスを備えたデータ処理装置において、バ
スサイクルへのアイドルステートの挿入を制御する制御
手段と、アイドルステートを挿入するか否かの情報を記
憶する記憶手段と、を含み、前記制御手段が、前記記憶
手段の情報に基づきバスサイクルにアイドルステートを
挿入することを特徴とするデータ処理装置を提供する。
め、本発明は、第１の視点において、アドレスとデータ
とを共用するバスを備えたデータ処理装置において、バ
スサイクルへのアイドルステートの挿入を制御する制御
手段と、アイドルステートを挿入するか否かの情報を記
憶する記憶手段と、を含み、前記制御手段が、前記記憶
手段の情報に基づきバスサイクルにアイドルステートを
挿入することを特徴とするデータ処理装置を提供する。
【００２４】また、本発明は、第２の視点において、ア
ドレスとデータとを共用するバスを備えたデータ処理装
置において、バスサイクルへのアイドルステートの挿入
を制御する制御手段と、アイドルステートを挿入するか
否かの情報を複数記憶する記憶手段と、前記記憶手段に
記憶されたアイドルステートを挿入するか否かの情報の
うちアクセスするアドレス領域に対応する情報を選択出
力する手段と、を有し、前記制御手段が、該選択出力さ
れた情報に基づきアイドルステートを挿入することを特
徴とするデータ処理装置を提供する。
ドレスとデータとを共用するバスを備えたデータ処理装
置において、バスサイクルへのアイドルステートの挿入
を制御する制御手段と、アイドルステートを挿入するか
否かの情報を複数記憶する記憶手段と、前記記憶手段に
記憶されたアイドルステートを挿入するか否かの情報の
うちアクセスするアドレス領域に対応する情報を選択出
力する手段と、を有し、前記制御手段が、該選択出力さ
れた情報に基づきアイドルステートを挿入することを特
徴とするデータ処理装置を提供する。
【００２５】そして、本発明のデータ処理装置は、第１
の視点の好ましい態様として、アドレスとデータとを共
用するバスを備え、バスサイクルが複数のステートから
成るデータ処理装置において、バスサイクルにおける各
ステートを制御するためのバスステート制御手段を備
え、前記バスステート制御手段が、バスサイクルにおけ
るステートの推移を管理するため信号を記憶保持するラ
ッチ回路と、バスサイクルへのアイドルステートの挿入
を制御するアイドルステート制御部と、アイドルステー
トを挿入するか否かの情報を記憶する記憶手段と、を備
え、前記アイドルステート制御部が、前記記憶手段に記
憶された情報に基づきバスサイクルにアイドルステート
を挿入するように構成される。さらに、本発明のデータ
処理装置は、第２の視点の好ましい態様として、前記記
憶手段が、アイドルステートを挿入するか否かの情報を
記憶するセルを複数備え、更に、アドレス情報を入力
し、前記複数のセルに記憶された情報のうちアクセスす
るアドレス領域に対応するセルの情報を選択して前記ア
イドルステート制御部に出力する選択手段を、備えてい
る。
の視点の好ましい態様として、アドレスとデータとを共
用するバスを備え、バスサイクルが複数のステートから
成るデータ処理装置において、バスサイクルにおける各
ステートを制御するためのバスステート制御手段を備
え、前記バスステート制御手段が、バスサイクルにおけ
るステートの推移を管理するため信号を記憶保持するラ
ッチ回路と、バスサイクルへのアイドルステートの挿入
を制御するアイドルステート制御部と、アイドルステー
トを挿入するか否かの情報を記憶する記憶手段と、を備
え、前記アイドルステート制御部が、前記記憶手段に記
憶された情報に基づきバスサイクルにアイドルステート
を挿入するように構成される。さらに、本発明のデータ
処理装置は、第２の視点の好ましい態様として、前記記
憶手段が、アイドルステートを挿入するか否かの情報を
記憶するセルを複数備え、更に、アドレス情報を入力
し、前記複数のセルに記憶された情報のうちアクセスす
るアドレス領域に対応するセルの情報を選択して前記ア
イドルステート制御部に出力する選択手段を、備えてい
る。
【００２６】また、本発明のデータ処理装置において
は、アイドルステート制御部は、記憶手段の出力がアク
ティブのときに、バスのステートの推移を管理するため
の信号を所定ステート期間分遅延させて出力し、これに
よりバスサイクルにアイドルステートを挿入することを
特徴とする。
は、アイドルステート制御部は、記憶手段の出力がアク
ティブのときに、バスのステートの推移を管理するため
の信号を所定ステート期間分遅延させて出力し、これに
よりバスサイクルにアイドルステートを挿入することを
特徴とする。
【００２７】
【作用】本発明は、アイドルステートを挿入するか否か
の情報を記憶する記憶手段を有し、該記憶手段に記憶さ
れた情報によりアイドルステートを挿入できるように構
成されるため、ＣＰＵのアドレス／データバスと、周辺
装置のデータ入出力部を制御回路を用いずに直接接続し
ても、データとアドレスの衝突を防止することができる
と共に、アクセスタイムを高速化し、更に実装ボード上
の部品点数を削減する。
の情報を記憶する記憶手段を有し、該記憶手段に記憶さ
れた情報によりアイドルステートを挿入できるように構
成されるため、ＣＰＵのアドレス／データバスと、周辺
装置のデータ入出力部を制御回路を用いずに直接接続し
ても、データとアドレスの衝突を防止することができる
と共に、アクセスタイムを高速化し、更に実装ボード上
の部品点数を削減する。
【００２８】また、本発明の別の視点においては、バス
サイクルにアイドルステートを挿入するか否かの情報を
複数記憶する記憶手段と、アクセスするアドレス領域に
応じて該記憶手段に記憶されたアイドルステートを挿入
するか否かの情報を出力する手段とを有することによ
り、アクセスするアドレス領域に応じて選択的にアイド
ルステートを挿入することが可能である。
サイクルにアイドルステートを挿入するか否かの情報を
複数記憶する記憶手段と、アクセスするアドレス領域に
応じて該記憶手段に記憶されたアイドルステートを挿入
するか否かの情報を出力する手段とを有することによ
り、アクセスするアドレス領域に応じて選択的にアイド
ルステートを挿入することが可能である。
【００２９】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００３０】
【実施例１】図１は、本発明の第１実施例であるデータ
処理装置の構成を示すブロック図である。図１におい
て、先に説明した図７と同一のものについては、同一の
参照符号を付している。
処理装置の構成を示すブロック図である。図１におい
て、先に説明した図７と同一のものについては、同一の
参照符号を付している。
【００３１】図１に示す本実施例のデータ処理装置が、
図７に示す従来例の構成と異なるの点は、従来例のデー
タ処理装置におけるバスステート制御部４１を、バスス
テート制御部１１で置き換え、更に、従来例の制御回路
４２を削除したことである。
図７に示す従来例の構成と異なるの点は、従来例のデー
タ処理装置におけるバスステート制御部４１を、バスス
テート制御部１１で置き換え、更に、従来例の制御回路
４２を削除したことである。
【００３２】図１に示すように、バスステート制御部１
１は、ＣＰＵ内のクロックＣＬＯＣＫに同期したラッチ
回路１１１、１１２、１１３、アイドルステート制御部
１１４、及びレジスタ１１５によって構成されている。
１は、ＣＰＵ内のクロックＣＬＯＣＫに同期したラッチ
回路１１１、１１２、１１３、アイドルステート制御部
１１４、及びレジスタ１１５によって構成されている。
【００３３】アイドルステート制御部１１４には、ラッ
チ回路１１３の出力が入力され、その出力は、ラッチ回
路１１１に帰還入力される。また、アイドルステート制
御部１１４には、レジスタ１１５の出力信号と、リード
／ライト信号Ｒ／Ｗ￣が、制御信号として入力される。
チ回路１１３の出力が入力され、その出力は、ラッチ回
路１１１に帰還入力される。また、アイドルステート制
御部１１４には、レジスタ１１５の出力信号と、リード
／ライト信号Ｒ／Ｗ￣が、制御信号として入力される。
【００３４】バスステート制御部１１において、ラッチ
回路１１１、１１２、１１３のいずれか１つのラッチ回
路の出力が“１”となっているか、またはアイドルステ
ート制御部１１４の出力が“１”となる。ラッチ回路１
１１の出力が“１”のとき、Ｔ１ステート、ラッチ回路
１１２の出力が“１”のとき、Ｔ２ステート、ラッチ回
路１１３の出力が“１”のとき、Ｔ３ステートとされ
る。そして、ラッチ回路１１１、１１２、１１３の出力
がすべて“０”のとき、ＴＩステート（アイドルステー
ト）に対応している。
回路１１１、１１２、１１３のいずれか１つのラッチ回
路の出力が“１”となっているか、またはアイドルステ
ート制御部１１４の出力が“１”となる。ラッチ回路１
１１の出力が“１”のとき、Ｔ１ステート、ラッチ回路
１１２の出力が“１”のとき、Ｔ２ステート、ラッチ回
路１１３の出力が“１”のとき、Ｔ３ステートとされ
る。そして、ラッチ回路１１１、１１２、１１３の出力
がすべて“０”のとき、ＴＩステート（アイドルステー
ト）に対応している。
【００３５】図２は、アイドルステート制御部１１４の
構成の一例を示すブロック図である。
構成の一例を示すブロック図である。
【００３６】アイドルステート制御部１１４は、ＡＮＤ
ゲート３１、３２、３３と、ラッチ回路３４と、ＯＲゲ
ート３５によって構成される。
ゲート３１、３２、３３と、ラッチ回路３４と、ＯＲゲ
ート３５によって構成される。
【００３７】レジスタ１１５の出力またはリード／ライ
ト信号Ｒ／Ｗ￣が“０”のとき、ＡＮＤゲート３１、３
３の出力は“０”となり、ラッチ回路１１３の出力は、
ＡＮＤゲート３２、ＯＲゲート３５を経て、ラッチ回路
１１１に出力される。
ト信号Ｒ／Ｗ￣が“０”のとき、ＡＮＤゲート３１、３
３の出力は“０”となり、ラッチ回路１１３の出力は、
ＡＮＤゲート３２、ＯＲゲート３５を経て、ラッチ回路
１１１に出力される。
【００３８】レジスタ１１５の出力とリード／ライト信
号Ｒ／Ｗ￣がともに“１”のとき、ＡＮＤゲート３１の
出力が、“１”、ＡＮＤゲート３２の出力が“０”とな
り、ラッチ回路１１３の出力は、ＡＮＤゲート３３を経
て、ラッチ回路３４に入力され、次のクロックＣＬＯＣ
Ｋで、ＯＲゲート３５を介して、ラッチ回路１１１に出
力される。
号Ｒ／Ｗ￣がともに“１”のとき、ＡＮＤゲート３１の
出力が、“１”、ＡＮＤゲート３２の出力が“０”とな
り、ラッチ回路１１３の出力は、ＡＮＤゲート３３を経
て、ラッチ回路３４に入力され、次のクロックＣＬＯＣ
Ｋで、ＯＲゲート３５を介して、ラッチ回路１１１に出
力される。
【００３９】図３を参照して、ＲＯＭ１４、ＲＡＭ１
５、入出力ポート１６から、データをリードする動作を
説明する。図３は、図１に示す本実施例に係るデータ処
理装置のリード動作を説明するためのタイミングチャー
トである。
５、入出力ポート１６から、データをリードする動作を
説明する。図３は、図１に示す本実施例に係るデータ処
理装置のリード動作を説明するためのタイミングチャー
トである。
【００４０】データのリード時には、チップセレクト信
号ＣＳ、リード／ライト信号Ｒ／Ｗ￣が“１”になる。
号ＣＳ、リード／ライト信号Ｒ／Ｗ￣が“１”になる。
【００４１】Ｔ１ステートでは、ＣＰＵ１２からアドレ
ス／データバス１７に出力されたアドレス信号はアドレ
スストローブ信号ＡＳＴＢによりラッチ回路１３にラッ
チされ、ＲＡＭ１５及び入出力ポート１６へ出力され
る。
ス／データバス１７に出力されたアドレス信号はアドレ
スストローブ信号ＡＳＴＢによりラッチ回路１３にラッ
チされ、ＲＡＭ１５及び入出力ポート１６へ出力され
る。
【００４２】Ｔ２ステートでは、アドレス信号の出力部
はハイインピーダンスとなり、アドレス信号で参照され
たＲＯＭ１４、ＲＡＭ１５、または入出力ポート１６の
いずれかから出力されたデータがＣＰＵ２に入力され
る。
はハイインピーダンスとなり、アドレス信号で参照され
たＲＯＭ１４、ＲＡＭ１５、または入出力ポート１６の
いずれかから出力されたデータがＣＰＵ２に入力され
る。
【００４３】レジスタ１１５の値が“０”のときは、Ｔ
３ステートの後、Ｔ１ステートになる。
３ステートの後、Ｔ１ステートになる。
【００４４】レジスタ１１５の値が“１”のときは、Ｔ
３ステートとＴ１ステートの間にＴＩステート（アイド
ルステート）が挿入される。
３ステートとＴ１ステートの間にＴＩステート（アイド
ルステート）が挿入される。
【００４５】図３に示すように、レジスタ１１５の出力
は、図中の最初のバスサイクルのＴ１〜Ｔ３ステートで
“０”とされ、次のバスサイクルのＴ１ステートで
“１”に変化しているが、これは、次のバスサイクルで
実行される命令の前に該レジスタ１１５を“１”に設定
する所定のマクロ命令が実行されたことによる。
は、図中の最初のバスサイクルのＴ１〜Ｔ３ステートで
“０”とされ、次のバスサイクルのＴ１ステートで
“１”に変化しているが、これは、次のバスサイクルで
実行される命令の前に該レジスタ１１５を“１”に設定
する所定のマクロ命令が実行されたことによる。
【００４６】次に、図４のタイミングチャートを参照し
て、ＲＡＭ１５及び入出力ポート１６へ、データをライ
トする動作を説明する。図４は、図１に示す本実施例に
係るデータ処理装置のライト動作を説明するためのタイ
ミングチャートである。
て、ＲＡＭ１５及び入出力ポート１６へ、データをライ
トする動作を説明する。図４は、図１に示す本実施例に
係るデータ処理装置のライト動作を説明するためのタイ
ミングチャートである。
【００４７】データのライト時には、チップセレクト信
号ＣＳが“１”、リード／ライト信号Ｒ／Ｗ￣が“０”
になる。
号ＣＳが“１”、リード／ライト信号Ｒ／Ｗ￣が“０”
になる。
【００４８】Ｔ１ステートでは、ＣＰＵ１２からアドレ
ス／データバス１７に出力されたアドレス信号はアドレ
スストローブ信号ＡＳＴＢによりラッチ回路１３にラッ
チされ、ＲＡＭ１５及び入出力ポート１６へ出力され
る。
ス／データバス１７に出力されたアドレス信号はアドレ
スストローブ信号ＡＳＴＢによりラッチ回路１３にラッ
チされ、ＲＡＭ１５及び入出力ポート１６へ出力され
る。
【００４９】Ｔ２ステート、Ｔ３ステートでは、ＲＡＭ
１５及び入出力ポート１６へデータが出力される。
１５及び入出力ポート１６へデータが出力される。
【００５０】ライト時には、図２において、リード／ラ
イト信号Ｒ／Ｗ￣が“０”なので、レジスタ１１５の値
にかかわらず、ＡＮＤゲート３１の出力が“０”にな
り、ＴＩステートは挿入されない。
イト信号Ｒ／Ｗ￣が“０”なので、レジスタ１１５の値
にかかわらず、ＡＮＤゲート３１の出力が“０”にな
り、ＴＩステートは挿入されない。
【００５１】
【実施例２】図５は、本発明の第２実施例であるデータ
処理装置の構成を示すブロック図である。図５におい
て、図１と同一のものについては、同一の参照符号を付
している。
処理装置の構成を示すブロック図である。図５におい
て、図１と同一のものについては、同一の参照符号を付
している。
【００５２】本実施例のデータ処理装置の構成が、図１
の前記第１の実施例と異なる点は、バスステート制御部
１１において、レジスタ１１５を８ビットレジスタ２１
５に拡張し、マルチプレクサ２１６を追加したバスステ
ート制御部２１にとって代わったことである。
の前記第１の実施例と異なる点は、バスステート制御部
１１において、レジスタ１１５を８ビットレジスタ２１
５に拡張し、マルチプレクサ２１６を追加したバスステ
ート制御部２１にとって代わったことである。
【００５３】バスステート制御部２１は、ラッチ回路１
１１、１１２、１１３、アイドルステート制御部１１
４、８ビットのレジスタ２１５、及びマルチプレクサ２
１６によって構成される。
１１、１１２、１１３、アイドルステート制御部１１
４、８ビットのレジスタ２１５、及びマルチプレクサ２
１６によって構成される。
【００５４】本実施例では、図６に示すように、物理ア
ドレス空間を８つのブロックに分けて、ブロック単位
で、ＲＯＭ１４、ＲＡＭ１５、入出力ポート１６にアド
レスを割り当てている。より詳細には、図６において、
物理アドレス空間を指示するアドレスの上位３ビットが
ブロック番号を指定し、残りの５ビットはブロック内の
オフセットアドレスを示している。ＲＯＭ１４は物理ア
ドレス空間のブロック番号０、１に、ＲＡＭ１５はブロ
ック番号２から６に、入出力ポート１６はブロック番号
７に割り当てられている。
ドレス空間を８つのブロックに分けて、ブロック単位
で、ＲＯＭ１４、ＲＡＭ１５、入出力ポート１６にアド
レスを割り当てている。より詳細には、図６において、
物理アドレス空間を指示するアドレスの上位３ビットが
ブロック番号を指定し、残りの５ビットはブロック内の
オフセットアドレスを示している。ＲＯＭ１４は物理ア
ドレス空間のブロック番号０、１に、ＲＡＭ１５はブロ
ック番号２から６に、入出力ポート１６はブロック番号
７に割り当てられている。
【００５５】レジスタ２１５は、アイドルステートを挿
入するブロックの設定を行う。８ビットのうち最下位ビ
ットである第０ビットから順に第７ビットまで、各ビッ
トが、それぞれブロック０〜７に対応しており、あるビ
ットの論理値が“１”のとき、対応するブロックのアク
セスにおいて、アイドルステートが挿入され、“０”の
とき、アイドルステートは挿入されない。
入するブロックの設定を行う。８ビットのうち最下位ビ
ットである第０ビットから順に第７ビットまで、各ビッ
トが、それぞれブロック０〜７に対応しており、あるビ
ットの論理値が“１”のとき、対応するブロックのアク
セスにおいて、アイドルステートが挿入され、“０”の
とき、アイドルステートは挿入されない。
【００５６】マルチプレクサ２１６は、８入力１出力マ
ルチプレクサで、レジスタ２１５の８ビットのうち、Ｃ
ＰＵ１２が出力するアドレス信号の上位３ビット（＝ブ
ロック番号）で指定されたビット位置の１ビットを出力
する。
ルチプレクサで、レジスタ２１５の８ビットのうち、Ｃ
ＰＵ１２が出力するアドレス信号の上位３ビット（＝ブ
ロック番号）で指定されたビット位置の１ビットを出力
する。
【００５７】例えば、レジスタ２１５の値が‘０１００
００１１’（ブロック０、１、６にアイドルステートを
挿入）のときは、アドレスの上位３ビットが、０、１、
６のとき、すなわち、ＲＯＭ１４（００００００００〜
００１１１１１１）、またはＲＡＭ１５のブロック６
（１１００００００〜１１０１１１１１）からリードす
ると、アイドルステート制御部１１４に“１”が出力さ
れ、アイドルステートがＴ３ステートの後に挿入され
る。
００１１’（ブロック０、１、６にアイドルステートを
挿入）のときは、アドレスの上位３ビットが、０、１、
６のとき、すなわち、ＲＯＭ１４（００００００００〜
００１１１１１１）、またはＲＡＭ１５のブロック６
（１１００００００〜１１０１１１１１）からリードす
ると、アイドルステート制御部１１４に“１”が出力さ
れ、アイドルステートがＴ３ステートの後に挿入され
る。
【００５８】このように、本発明の第２の実施例では、
バスサイクルにアイドルステートを挿入するか否かの情
報を、アドレス領域に対応させて記憶させ、アドレス情
報（＝ブロック番号）に基づき、マルチプレクサを介し
てアイドルステートを挿入するか否かの情報を出力する
ことにより、アクセスするアドレス領域に応じて選択的
にアイドルステートの挿入を制御することを可能とす
る。本実施例によれば、例えば低速メモリのアクセスに
おいてはアドレス領域に対応してアイドルステートが選
択的に挿入されるため、従来例で必要とされた制御回路
を不要とし、低速メモリと高速メモリから構成されるメ
モリシステムとデータ処理装置とのインターフェイスを
特段に容易化している。
バスサイクルにアイドルステートを挿入するか否かの情
報を、アドレス領域に対応させて記憶させ、アドレス情
報（＝ブロック番号）に基づき、マルチプレクサを介し
てアイドルステートを挿入するか否かの情報を出力する
ことにより、アクセスするアドレス領域に応じて選択的
にアイドルステートの挿入を制御することを可能とす
る。本実施例によれば、例えば低速メモリのアクセスに
おいてはアドレス領域に対応してアイドルステートが選
択的に挿入されるため、従来例で必要とされた制御回路
を不要とし、低速メモリと高速メモリから構成されるメ
モリシステムとデータ処理装置とのインターフェイスを
特段に容易化している。
【００５９】以上、本発明を上記実施例に即して説明し
たが、本発明は、上記態様にのみ限定されるものではな
く、本発明の原理に準ずる各種態様を含むことは勿論で
ある。例えば、上記実施例では、アイドルステートを挿
入するか否かの情報を記憶する記憶手段として、データ
処理装置の所定の命令の実行によりセットされるレジス
タの構成に基づき説明したが、本発明はかかる態様に限
定されず、“１”又は“０”を記憶保持可能なスイッチ
等による構成も含む。
たが、本発明は、上記態様にのみ限定されるものではな
く、本発明の原理に準ずる各種態様を含むことは勿論で
ある。例えば、上記実施例では、アイドルステートを挿
入するか否かの情報を記憶する記憶手段として、データ
処理装置の所定の命令の実行によりセットされるレジス
タの構成に基づき説明したが、本発明はかかる態様に限
定されず、“１”又は“０”を記憶保持可能なスイッチ
等による構成も含む。
【００６０】
【発明の効果】以上説明したように、本発明のデータ処
理装置は、アイドルステートを挿入するか否かの情報を
記憶する記憶手段を有し、該記憶手段に記憶された情報
によりアイドルステートを挿入できるように構成される
ため、ＣＰＵのアドレス／データバスと、周辺装置のデ
ータ入出力部を、制御回路を用いることなく、直接接続
しても、データとアドレスの衝突を防止することがで
き、アクセスタイムの高速化、実装ボード上の部品点数
の削減という効果を有する。
理装置は、アイドルステートを挿入するか否かの情報を
記憶する記憶手段を有し、該記憶手段に記憶された情報
によりアイドルステートを挿入できるように構成される
ため、ＣＰＵのアドレス／データバスと、周辺装置のデ
ータ入出力部を、制御回路を用いることなく、直接接続
しても、データとアドレスの衝突を防止することがで
き、アクセスタイムの高速化、実装ボード上の部品点数
の削減という効果を有する。
【００６１】また、本発明のデータ処理装置によれば、
バスサイクルにアイドルステートを挿入するか否かの情
報を複数記憶する記憶手段と、アクセスするアドレス領
域に応じて該記憶手段に記憶されたアイドルステートを
挿入するか否かの情報を出力する手段とを有することに
より、アクセスするアドレス領域に応じて選択的にアイ
ドルステートを挿入することを可能とする。このため、
本発明のデータ処理装置は、データとアドレスの衝突を
防止するために従来必要とされた制御回路を用いること
なく、低速メモリの使用が可能となり、且つ、例えば低
速メモリと高速メモリから構成されるメモリシステムと
データ処理装置とのインターフェイスを特段に容易化し
ている。さらに、請求項３以下に記載された、本発明の
好ましい態様によれば、バスステート制御部、アイドル
ステート制御部はいずれも簡易な回路構成からなり、回
路規模、チップサイズの増大を抑止して、上記した本発
明の効果を達成している。
バスサイクルにアイドルステートを挿入するか否かの情
報を複数記憶する記憶手段と、アクセスするアドレス領
域に応じて該記憶手段に記憶されたアイドルステートを
挿入するか否かの情報を出力する手段とを有することに
より、アクセスするアドレス領域に応じて選択的にアイ
ドルステートを挿入することを可能とする。このため、
本発明のデータ処理装置は、データとアドレスの衝突を
防止するために従来必要とされた制御回路を用いること
なく、低速メモリの使用が可能となり、且つ、例えば低
速メモリと高速メモリから構成されるメモリシステムと
データ処理装置とのインターフェイスを特段に容易化し
ている。さらに、請求項３以下に記載された、本発明の
好ましい態様によれば、バスステート制御部、アイドル
ステート制御部はいずれも簡易な回路構成からなり、回
路規模、チップサイズの増大を抑止して、上記した本発
明の効果を達成している。
【図１】本発明のデータ処理装置の第１実施例の構成を
示すブロック図である。
示すブロック図である。
【図２】アイドルステート制御部のブロック図である。
【図３】図１のデータ処理装置のリード動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図４】図１のデータ処理装置のライト動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図５】本発明のデータ処理装置の第２実施例の構成を
示すブロック図である。
示すブロック図である。
【図６】図５のデータ処理装置の物理アドレスマップで
ある。
ある。
【図７】従来のデータ処理装置の一構成例を示すブロッ
ク図である。
ク図である。
【図８】図７のデータ処理装置のリード動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図９】図７のデータ処理装置のライト動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
１１ バスステート制御部 １２ ＣＰＵ １３ ラッチ回路 １４ ＲＯＭ １５ ＲＡＭ １６ 入出力ポート １７ アドレス／データバス １８ アドレスバス １９ データバス ２１ バスステート制御部 ４１ バスステート制御部 ４２ 制御回路 １１１，１１２，１１３ ラッチ回路 １１４ アイドルステート制御部 １１５ レジスタ ２１５ レジスタ ２１６ マルチプレクサ ＡＳＴＢ アドレスストローブ信号 ＤＳＴＢ データストローブ信号 Ｒ／Ｗ￣ リード／ライト信号 ＣＳ チップセレクト信号
Claims (6)
- 【請求項１】アドレスとデータとを共用するバスを備え
たデータ処理装置において、 バスサイクルへのアイドルステートの挿入を制御する制
御手段と、 アイドルステートを挿入するか否かの情報を記憶する記
憶手段と、を含み、 前記制御手段が、前記記憶手段の情報に基づきバスサイ
クルにアイドルステートを挿入することを特徴とするデ
ータ処理装置。 - 【請求項２】アドレスとデータとを共用するバスを備え
たデータ処理装置において、 バスサイクルへのアイドルステートの挿入を制御する制
御手段と、 アイドルステートを挿入するか否かの情報を複数記憶す
る記憶手段と、 前記記憶手段に記憶されたアイドルステートを挿入する
か否かの情報のうちアクセスするアドレス領域に対応す
る情報を選択出力する手段と、を有し、 前記制御手段が、該選択出力された情報に基づきアイド
ルステートを挿入することを特徴とするデータ処理装
置。 - 【請求項３】アドレスとデータとを共用するバスを備
え、バスサイクルが複数のステートから成るデータ処理
装置において、 バスサイクルにおける各ステートを制御するためのバス
ステート制御手段を備え、 前記バスステート制御手段が、バスサイクルにおけるス
テートの推移を管理するため信号を記憶保持するラッチ
回路と、 バスサイクルへのアイドルステートの挿入を制御するア
イドルステート制御部と、 アイドルステートを挿入するか否かの情報を記憶する記
憶手段と、を備え、 前記アイドルステート制御部が、前記記憶手段に記憶さ
れた情報に基づきバスサイクルにアイドルステートを挿
入することを特徴とするデータ処理装置。 - 【請求項４】前記記憶手段が、アイドルステートを挿入
するか否かの情報を記憶するセルを複数備え、更に、ア
ドレス情報を入力し、前記複数のセルに記憶された情報
のうちアクセスするアドレス領域に対応するセルの情報
を選択して前記アイドルステート制御部に出力する選択
手段を、備えた請求項３記載のデータ処理装置。 - 【請求項５】前記アイドルステート制御部が、前記記憶
手段の出力がアクティブのときに、バスのステートの推
移を管理するための信号を所定ステート期間分遅延させ
て出力し、これによりバスサイクルにアイドルステート
を挿入することを特徴とする請求項３又は４記載のデー
タ処理装置。 - 【請求項６】前記バスステート制御手段が、バスサイク
ルの予め定められた複数のステートを制御するための信
号を記憶保持する複数のラッチ回路群を含み、該ラッチ
回路群は互いに縦続形態に接続され、 前記アイドルステート制御部は、入力端が前記ラッチ回
路群の一のラッチ回路の出力に接続され、出力端が前記
ラッチ回路群の他のラッチ回路の入力に接続され、前記
記憶手段の出力がアクティブのときに、前記ラッチ回路
群の一のラッチ回路の出力信号を所定ステート期間分遅
延させて前記他のラッチ回路に出力し、前記記憶手段の
出力がインアクティブのときには、前記ラッチ回路群の
一のラッチ回路の出力信号をそのまま前記他のラッチ回
路に出力することを特徴とする請求項５記載のデータ処
理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6156394A JP2638484B2 (ja) | 1994-06-16 | 1994-06-16 | データ処理装置 |
| EP95109360A EP0687984A1 (en) | 1994-06-16 | 1995-06-16 | Data processing system having an address/data bus directly coupled to peripheral device |
| KR1019950015966A KR960002027A (ko) | 1994-06-16 | 1995-06-16 | 데이타 처리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6156394A JP2638484B2 (ja) | 1994-06-16 | 1994-06-16 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH086896A true JPH086896A (ja) | 1996-01-12 |
| JP2638484B2 JP2638484B2 (ja) | 1997-08-06 |
Family
ID=15626784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6156394A Expired - Fee Related JP2638484B2 (ja) | 1994-06-16 | 1994-06-16 | データ処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0687984A1 (ja) |
| JP (1) | JP2638484B2 (ja) |
| KR (1) | KR960002027A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1097496A (ja) | 1996-09-20 | 1998-04-14 | Sanyo Electric Co Ltd | バス制御方法およびその方法を用いた装置 |
| KR100697598B1 (ko) * | 2005-07-01 | 2007-03-22 | 주식회사 종합건축사사무소근정 | 경사배수로가 형성된 발코니 하부창틀 |
| KR101936311B1 (ko) * | 2010-12-03 | 2019-01-09 | 삼성전자주식회사 | 데이터 처리 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5213740A (en) * | 1975-07-22 | 1977-02-02 | Mitsubishi Electric Corp | Information transmission system |
| JPS6190252A (ja) * | 1984-10-09 | 1986-05-08 | Ricoh Co Ltd | ウエイト・サイクル插入回路 |
| JPH03211655A (ja) * | 1990-01-17 | 1991-09-17 | Nec Corp | 多段ウェイト制御中央処理装置 |
| JPH05298249A (ja) * | 1991-09-04 | 1993-11-12 | Nec Corp | 情報処理装置のｉｏデバイス制御方式 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5151986A (en) * | 1987-08-27 | 1992-09-29 | Motorola, Inc. | Microcomputer with on-board chip selects and programmable bus stretching |
| US5155812A (en) * | 1989-05-04 | 1992-10-13 | Texas Instruments Incorporated | Devices and method for generating and using systems, software waitstates on address boundaries in data processing |
-
1994
- 1994-06-16 JP JP6156394A patent/JP2638484B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-16 KR KR1019950015966A patent/KR960002027A/ko not_active Application Discontinuation
- 1995-06-16 EP EP95109360A patent/EP0687984A1/en not_active Withdrawn
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5213740A (en) * | 1975-07-22 | 1977-02-02 | Mitsubishi Electric Corp | Information transmission system |
| JPS6190252A (ja) * | 1984-10-09 | 1986-05-08 | Ricoh Co Ltd | ウエイト・サイクル插入回路 |
| JPH03211655A (ja) * | 1990-01-17 | 1991-09-17 | Nec Corp | 多段ウェイト制御中央処理装置 |
| JPH05298249A (ja) * | 1991-09-04 | 1993-11-12 | Nec Corp | 情報処理装置のｉｏデバイス制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960002027A (ko) | 1996-01-26 |
| EP0687984A1 (en) | 1995-12-20 |
| JP2638484B2 (ja) | 1997-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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