KR0147703B1

KR0147703B1 - 피씨아이 버스에서 플러그/플레이를 위한 배치회로

Info

Publication number: KR0147703B1
Application number: KR1019950019159A
Authority: KR
Inventors: 신동우; 유인선
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1995-06-30
Filing date: 1995-06-30
Publication date: 1998-09-15
Also published as: KR970002679A; US5734841A; TW332267B

Abstract

본 발명은 PCI 버스를 채용하는 정보처리 기기의 개발에 필요한 PCI 로컬 버스에 장착되는 어드레스 입력 보드나 컴포넌트가 완전 자동 배치를 지원할 수 있도록 PCI 마스타/목표 디바이스에서 정보를 저장할 수 있는 PCI 버스에서 플러그/플레이를 위한 배치회로에 관한 것으로, 이를 위하여 본 발명의 배치회로는, PCI 리셋신호, 클럭 신호 및 데이터 판독을 위한 어드레스 신호에 의거하여 소정의 지연시간을 갖는 복수의 래치 인에이블 신호를 발생하기 위한 제어 블럭, 복수개의 입력 발생 블럭들을 포함하며, PCI 리셋신호에 의거하여 해당 래치들에 기록하기 위한 복수의 입력 발생 블럭에 대응하는 복수개의 래치군으로 구성되며, 제어 블럭으로부터의 래치 인에이블 신호에 의거하여 각 입력 발생으로부터 인가되는 데이터를 해당 래치에 기록하는 데이터 래치군 그룹, 외부로부터 제공되는 데이타 판독을 위한 어드레스 신호에 의거하여 래치군 그룹내의 각 래치군에 기록되어 있는 해당 데이터를 판독하여 출력하기 위한 PCI 인터페이스를 포함한다.

Description

피싸아이(PCI)버스에서 플러그/플레이를 위한 배치회로

제1도는 본 발명의 바람직한 실시예에 따른 피씨아이(PCI) 버스에서 플러그/플레이를 위한 배치회로의 블럭구성도

제2도는 본 발명에 따라 여러개의 래치로 구성된 래치군에서 하나의 래치만을 도시하여 구성한 실시예에 대한 회로도

제3도는 본 발명에 따른 각 부분에서의 신호 파형을 보여주는 파형도

*도면의 주요부분에 대한 부호의 설명

10:제어 블럭 12:지연 블럭

14:논리회로 블럭 20:입력 발생 블럭 그룹

30:래치군 그룹 40:멀티플렉서

50:PCI시스템 인터페이스 200~263:입력 발생 블럭

300~363:래치군

본 발명은 플래그/플레이(Plug/Play:이하 P/P라 약칭함)를 위해 사용되는 배치 데이터를 저장하기 위한 배치회로에 관한 것으로, 더욱 상세하게는 PCI(Pheripheral Interconnect) 버스(BUS)를 채용하는 컴퓨터와 같은 정보처리 기기의 개발시에 필요로 하는 P/P를 위한 배치회로에 관한 것이다.

통상적으로, PC(퍼스널 컴퓨터) 시스템에서의 확장카드를 꽂기 위해 점퍼(jumper)를 세팅하고, 인터럽트 No.를 체크하는 수고를 덜기 위하여 PCI시스템에선 디바이스 자체에 하드웨어를 구성하는 레지스터를 내장하도록 함으로서, 시스템의 적합성(compatibility) 문제를 소프트웨어적으로 처리할 수 있도록 하고 있다.

여기에서, PCI시스템이란 데이터 전송을 위한 버스로서 PCI 로컬 버스를 채용한 시스템인 것으로, 이러한 PCI 로컬 버스는 현재 컴퓨터 등의 정보처리 기기에 주로 채용되고 있는 VESA버스에 비해 데이터의 처리속도가 훨씬 빨라 데이터의 I/O에 그 병목현상을 크게 해소할 수가 있다. 따라서, 이러한 PCI 로컬 버스는 고성능 컴퓨터 등의 정보처리 기기로의 채용이 널리 확산되고 있는 추세이다.

본 발명에서는 P/P(플러그/플레이)라는 전혀 새로운 개념의 기술을 사용하여 배치회로에 있어서, 시스템 적합성 문제로부터 사용자를 자유롭게 해 주므로서, 사용자의 이용편의성을 증진시켜 고부가가치를 창출하고자 제한하였다.

따라서, 본 발명의 목적은 PCI버스를 채용하는 정보처리 기기의 개발에 필요한 PCI 로컬 버스에 장착되는 어드레스 입력 보드나 컴포넌트가 완전 자동 배치를 지원할 수 있도록 PCI 마스터/목표 디바이스에서 정보를 저장할 수 있는 PCI 버스에서 플러그/플레이를 위한 배치회로를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명은, PCI버스를 채용하는 정보처리 기기에 이용하는 플러그/플레이를 위한 배치회로에 있어서, PCI리셋신호, 클럭신호 및 데이터 판독을 위한 어드레스 신호에 의거하여 소정의 지연시간을 갖는 복수의 래치 인에이블 신호를 발생하기 위한 제어수단; 복수개의 입력 발생 블럭들을 포함하며. 상기 PCI리셋신호에 의거하여 해당 래치들에 기록하기 위한 복수의 데이터를 발생하는 입력 발생수단; 복수의 래치군으로 구성되며, 상기 제어수단으로부터의 래치 인에이블 신호에 의거하여 상기 입력 발생수단으로부터 인가되는 데이터를 해당 래치에 기록하는 데이터 래치수단; 외부로부터 제공되는 데이터 판독을 위한 어드레스 신호에 의거하여 상기 래치수단내의 각 래치군에 기록되어 있는 해당 데이터를 판독하여 출력하기 위한 PCI 인터페이스 수단으로 이루어진 PCI 버스에서 플러그/플레이를 위한 배치회로를 제공한다.

본 발명의 상기 및 기타 목적과 여러가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.

제1도는 본 발명의 바람직한 실시예에 따른 플러그/플레이(P/P)를 위한 배치회로의 블럭구성도를 나타낸다. 동도면에 도시된 바와 같이, 본 발명의 P/P용 배치회로는 제어블럭(10), 입력 발생 블럭 그룹(20), 래치군 그룹(30), 멀티플렉서(MUX)(40) 및 PCI 시스템 인터페이스(50)를 포함한다. 여기에서,입력 발생 블럭 그룹(20)은 복수개의 입력 발생 블럭(200~263)으로 구성되고, 또한 래치군 그룹(30)은 복수개의 래치군(300~363)으로 구성되며, 각각의 래치군은 래치 0부터 래치 31을 포함한다.

본 발명에 따른 P/P용 배치회로에 있어서, PCI 디바이스당 최대 배치 어드레스 영역은 더블 워드(4바이트)의 64개의 어드레싱이 가능하므로 총 256바이트의 영역을 지원할 수 있다. 따라서, 각 디바이스는 필요로 하는 영역만을 한정하여 사용하면 된다. 여기에서의 어드레싱 방법은 I/O 어드레스 영역인 CFCh, CF8h 포트를 이용하고, 6비트 오프셋(offset) 어드레스를 이용함으로서, 원하는 배치 레지스터로의 데이터 기록 또는 기록된 데이터의 판독할 수 있다.

제1도에 있어서, 제어 블럭(10)은 제3도 a)의 (c)에 도시된 바와 같은 파형을 갖는 CFGW신호, cfg_offset_addr [5:0]신호, 제3도 a)의 (e)에 도시된 바와 같은 PCIRST(PCI리셋)신호 및 동도 a)의 (d)에 도시된 바와 같은 파형을 갖는 클럭(CLK)신호를 그 입력으로 하며, 그의 출력을 통해 래치군 그룹(30)에 있는 복수개의 래치군들중 해당되는 래치군의 인에이블신호(cfg_n_en)를 클럭(CLK)의 하강에지에서 6ns펄스의 형태로 발생한다. 즉, 제어 블럭(10)에서는 PCIRST신호가 인가되고 나서 클럭(CLK)의 첫번째 하강에지에서 6ns동안 로직 하이레벨의 신호를 그의 출력 cfg_0_en, cfg_1_en, - - - - - - cfg_63_en, 으로 일제히 발생시켜 준다.

상술한 바와 같이, 제어블럭(10)이 클럭(CLK)의 하강에지에서 6ns펄스를 시스템 래치(래치군 그룹(20)내의 각 래치군)의 인에이블 신호로서 사용하는 이유는 다음과 같다.

즉, 전체 칩은 클럭(CLK)의 상승에지에서 동기되는 시스템이므로 각 래치로의 데이터 입력은 클럭의 상승시에 발생되고, 6ns 펄스의 인에이블 신호는 클럭(CLK)의 하강에지에서 발생되므로, 충분한 클럭 마진을 입력에 제공하는 결과가 얻어지게 되어, 결과적으로 전체 시스템의 신뢰도를 높일수 있기 때문이다.

따라서, 래치군 그룹(30)내의 복수의 래치군중 해당되는 래치군만이 인에이블 되어 입력 발생 블럭 그룹(20)내의 해당되는 입력 발생 블럭의 입력을 받아 들여 시스템에서 주어진 새로운 값으로 갱신하게 된다. 이러한 제어 블럭(10)의 세부적인 구성에 대해서는 제2도를 참조하여 후에 상세하게 기술될 것이다.

한편, 입력 발생 블럭 그룹(20)은 복수개의 입력 발생 블럭(200~263)들로 구성되며, PCIRST 신호가 입력되면, 각 입력 발생 블럭(200~263)에서 발생된 데이터를 래치군 그룹(30)내의 해당 래치군에 인가한다. 따라서, 래치군 그룹(30)내의 각 래치군들에는 입력 발생 블럭 그룹(20)내의 대응하는 각 입력 발생 블럭들로부터 제공되는 데이터가 저장된다. 이때, 각 래치군에 인가되는 데이터는 디바이스 제조시에 설정되어진 디폴트 값으로 세팅되어 있다.

다른 한편, 배치 레지스터는 PCIRST에서뿐만 아니라 시스템 소프트웨어에 의해서도 각 래치에 데이터를 기록하거나 래치에 저장되어 있는 데이터를 판독할 수가 있다. 이러한 시스템 소프트웨어에 의한 배치 데이터 판독시에 PCI시스템의 어드레스 페이즈에서는 지령(command)인 CFGW신호와 cfg_offset_addr[5:0]가 PCI버스에 실리게 된다.

따라서, PCI 시스템 인터페이스(50)에 CFGW신호가 인가되면, AD[31:0] 는 입력 버스가 된다. 그 결과, 연속되는 데이터 페이즈에서 AD[31:0]에 유효한 데이터가 실리게 되고, 이는 다시 WD[31:0]에 실리게 된다. 상술한 바와 같은 입력 발생 블럭 그룹(20)내의 각 입력 발생 블럭(200~263)은 WD[31:0]를 입력으로 받아들여 출력으로 내 보내게 된다. 따라서, 각 래치군들내의 각 래치에 이러한 각 입력 발생블럭으로부터의 출력 데이터를 기록, 즉 시스템에서 주어진 새로운 데이터값으로 갱신된다.

한편, 본 발명에 따라 래치군 그룹(30)내의 각 래치군들에 기록되어 있는 배치 데이터의 판독시에는, PCI 시스템 버스가 지령(command) CFGR 신호와 cfg_offset_addr [5:0] 신호를 내보내 제어 블럭(10)에 제공하게 되면, 래치군 그룹(30)의 출력측에 연결된 멀티플렉서(64*1MUX*32)(40)에서는 입력되는 cfg_offset_addr [5:0]신호를 보고 래치군들의 각 래치중 해당되는 래치의 데이터를 RD[31:0]에 실게 된다. 따라서, 이러한 과정을 통해 각 래치군(300~363)에 기록되어 있던 데이터의 판독이 수행된다.

제2도는 본 발명에 따라 여러개의 래치(래치0~래치31)로 구성된 래치군에서 하나의 래치만을 도시하여 구성한 실시예에 대한 회로도를 나타낸다.

동도면에 도시된 바와 같이, 본 발명을 이루는 제어 블럭(10)은 복수개의 인버터들로 구성된 지연 블럭(12)과, 각 입력과 지연 블럭(12)의 출력을 입력으로 하는 복수개의 논리소자로 구성된 논리회로 블럭(14)으로 구성된다.

제2도에 있어서, 제어 블럭(10)내의 지연 블럭(12)은 서로 직렬 연결된 8개의 인버터(INT1-INT8)로 구성되며, 제3도 a)의 (d)에 도시된 바와 같은 파형을 갖는 클럭(CLK)을 입력으로 하여 동도 (g)에 도시된 바와 같은 6ns지연된 펄스신호를 발생하여 다음단 논리회로 블럭(14)내의 플립플롭(FF) 에 제공한다.

다음에, 제어 블럭(10)내의 논리회로 블럭(14)은 일측 입력이 인버터(INT9)를 경유해 PCIRST신호에 연결되고 타측 입력이 CFW신호에 연결된 제1오아 게이트(OR1)와, 하나의 입력이 인버터(INT10)를 경유해 클럭(CLK)에 연결되고 다른 하나의 입력이 상기한 지연 블럭(12)내의 인버터(INT8) 출력에 연결된 플립플롭(FF)과, 일측 입력이 상기한 제1오아 게이트(OR1)의 출력에 연결되고 타측 입력이 플립플롭(FF)의 출력에 연결된 제1앤드 게이트(AND1)로 구성된다.

따라서, 상기한 바와같은 구성을 갖는 논리회로 블럭(14)에 있어서, 플립플롭(FF)은 인버터(INT10)를 통해 클럭신호가 반전된 제3도 a) (f)에 도시된 바와 같은 파형을 갖는 펄스신호와 지연블럭(12)으로부터 제공되는 동도 (g)에 도시된 바와 같은 파형을 갖는 펄스신호에 의거하여 6ns지연된 동도 (h)에 도시된 바와 같은 펄스신호를 발생하여 다음단의 제1앤드 게이트(AND1)의 타측 입력에 제공한다.

따라서, 제1앤드 게이트(AND1)에서는 제1오아 게이트(OR1)로부터 제공되는 펄스신호와 플립플롭(FF)으로부터 제공되는 펄스신호에 의거하여 클럭(CLK)의 하강에지에서 6ns의 지연시간을 갖는 래치 인에이블 신호(cfg_1_en)를 발생하여 래치군을 이루는 해당 래치에 제공한다. 따라서, 이러한 제어 블럭(10)으로부터의 래치 인에이블 신호(cfg_1_en)에 의거하여 래치군 그룹(30)을 이루는 각 래치군내의 각 래치에로의 데이터 기록이 행해진다.

한편, 상술한 바와 같이 제어 블럭(10)내의 논리회로 블럭(14)으로부터 래치 인에이블 신호(cfg_1_en) 가 해당 래치에 인가될 때, 해당 래치에는 입력 발생 블럭 그룹(20)내의 각 입력 발생 블럭(예를들면, 제1도의 200)으로부터 인가되는 데이터가 기록된다.

이와 같이, 래치군을 이루는 각 래치가 제어 블럭(10)으로부터의 래치 인에이블 신호에 의거하여 인에이블 될 때, 해당 래치에 데이타를 인가하는 각 입력 발생 블럭(200)은, 제2도에 도시된 바와 같이, 일측 입력이 인버터(INT11)를 경유하여 PCIRST신호에 연결되고 타측 입력이 VCC에 연결된 제2앤드 게이트(AND2)와, 일측 입력이 인버터(INT12)를 경유하여 상기한 인버터(INT11)의 출력에 연결되고 타측 입력이 AD0단자에 연결된 제3앤드 게이트(AND3)와, 두 앤드 게이트(AND2,AND3)의 출력을 각 입력으로 하는 제2오아 게이트(OR2)로 구성된다.

따라서, 이와같은 구성을 갖는 입력 발생 블럭 그룹(20)내의 각 입력 발생 블럭들은 대응하는 래치군들이 제어 블럭(10)으로부터의 인에이블 신호(cfg_n_en)에 의거하여 인에이블 되면 발생된 데이터를 해당 래치에 인가하게 된다.

제3도 a) 및 b)에 있어서, 횡방향에서 실선으로 표시된 A부분은 PCIRST시에 디폴트값인 로직 하이레벨 신호가 해당래치에 저장되는 것을 보여주고, B부분은 CFGW, 즉 데이터 기록시에 AD0의 로직 로우레벨 값이 해당 래치에 저장되는 것을 보여주며, C부분은 CFGR, 즉 데이터 판독시에 현재 래치에 저장되어 있는 데이터 값(로직 로우레벨 값)이 예를 들면 cfg_1_0으로 출력되는 것을 보여준다.

이상의 설명으로부터 알 수 잇는 바와 같이, 본 발명에 따른 P/P를 위한 배치회로는 PC의 시스템 배치과정을 파워 오프-카드-삽입-재부팅의 과정으로 단순화시켰으며, 클럭(CLK)의 하강에지에서 발생시킨 6ns의 지연신호를 각 래치의 인에이브 신호로 이용함으로서, 충분한 클럭 마진을 입력에 제공하여 전체 시스템의 안정성을 증진시킬 수 있다.

Claims

PCI버스를 채용하는 정보처리 기기에 이용하는 플러그/플레이를 위한 배치회로에 있어서, PCI 리셋신호, 클럭신호 및 데이터 판독을 위한 어드레스 신호에 의거하여 소정의 지연시간을 갖는 복수의 래치 인에이블 신호를 발생하기 위한 제어수단; 복수개의 입력 발생 블럭들을 포함하며, 상기 PCI 리셋신호에 의거하여 해당 래치들에 기록하기 위한 복수의 데이터를 발생하는 입력 발생수단; 복수의 래치를 각각 갖으며 상기 복수의 입력 발생 블럭에 대응하는 복수개의 래치군으로 구성되며, 상기 제어수단으로 부터의 래치 인에이블 신호에 의거하여 상기 입력 발생수단으로부터 인가되는 데이터를 해당 래치에 기록하는 데이터 래치수단; 외부로부터 제공되는 데이터 판독을 위한 어드레스 신호에 의거하여 상기 래치 수단내의 각 래치군에 기록되어 있는 해당 데이터를 판독하여 출력하기 위한 PCI 인터페이스 수단으로 이루어진 PCI 버스에서 플러그/플레이를 위한 배치회로.
제1항에 있어서, 상기 래치 인에이블 신호는 상기 클럭신호의 하강에지에서 6ns지연된 펄스신호인 것을 특징으로 하는 PCI 버스에서 플러그/플레이를 위한 배치회로.
제2항에 있어서, 상기 제어수단은, 복수개의 인버터로 구성되어 상기 클럭신호를 6ns동안 지연시키는 펄스 지연수단과, 상기 PCI 리셋신호, 클럭신호 및 상기 펄스 지연수단으로부터의 지연된 클럭신호에 의거하여 상기 6ns 동안 지연을 갖는 상기 래치 인에이블 신호를 발생하는 논리회로 수단으로 구성된 것을 특징으로 하는 PCI버스에서 플러그/플레이를 위한 배치회로.
제3항에 있어서, 상기 펄스 지연수단은 서로 직렬로 연결된 8개의 인버터로 구성된 것을 특징으로 하는 PCI 버스에서 플러그/플레이를 위한 배치회로.
제3항에 있어서, 상기 논리회로 수단은, 일측 입력이 인버터(INT9)를 경유해 상기 PCI 리셋신호에 연결되고 타측 입력이 상기 데이터 판독용 어드레스 신호에 연결된 제1오아 게이트와, 하나의 입력이 인버터(INT10)를 경유해 상기 클럭신호에 연결되고 다른 하나의 입력이 상기 펄스 지연수단의 출력애 연결된 플립플롭과, 일측 입력이 상기 제1오아 게이트의 출력에 연결되고 타측 입력이 상기 플립플롭의 출력에 연결된 제1앤드 게이트로 구성된 것을 특징으로 하는 PCI 버스에서 플러그/플레이를 위한 배치회로.
제1항에 있어서, 상기 입력 발생수단으로부터 발생된 데이터는 기설정된 디폴트값인 것을 특징으로 하는 PCI 버스에서 플러그/플레이를 위한 배치회로.
제1항 또는 제6항에 있어서, 상기 입력 발생 블럭은, 일측 입력이 인버터(INT11)를 경유하여 상기 PCI 리셋신호에 연결되고 타측 입력이 VCC에 연결된 제2앤드 게이트와, 일측 입력이 인버터(INT12)를 경유하여 상기 인버터(INT11)의 출력에 연결되고 타측 입력이 AD0단자에 연결된 제3앤드 게이트와, 상기 두 앤드 게이트의 출력을 각 입력으로 하는 제2오아 게이트로 구성된 것을 특징으로 하는 PCI버스에서 플러그/플레이를 위한 배치회로.
제1항에 있어서, 상기 PCI 인터페이스 수단은, 외부로부터의 데이터 판독 어드레스 신호에 의거하여 상기 복수개의 래치군중 해당 래치군의 데이타를 판독하는 멀티플렉서와, 이 멀티플렉서로부터 제공되는 상기 해당 래치군에서 판독된 데이타를 상기 PCI 버스로 제공하는 인터페이스로 구성된 것을 특징으로 하는 PCI 버스에서 플러그/플레이를 위한 배치회로.