JP2601602B2 - 拡張バスを有するｃｐｕボードおよびイン・サーキット・エミュレータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は拡張バスを有するＣＰ
Ｕボードに関するものであり、特にそのバス切り換えの
高速化に関するものである。

【０００２】

【従来の技術】図８に、従来のＣＰＵボードのブロック
図を示す。このＣＰＵボードは、対象装置（図示せず）
であるコンピュータのＣＰＵをソケットから引き抜き、
このソケットにプラグ１４を差し込んで使用するもので
ある。これによって、新たなバスライン１０ａ、１２ａ
を追加して、拡張装置（メモリや入出力装置など）を追
加することができる。つまり、コネクタ１６に拡張装置
を接続して使用することができる。また、ＣＰＵ２に対
象装置のＣＰＵよりも高速のものを用いることにより、
処理速度の向上を図ることができる。なお、１８、２
０、１８ａ、２０ａは、制御信号を送るための制御信号
ラインである。

【０００３】上記のようにして、ＣＰＵボードを用いる
ことにより、新たなアドレスバス１２ａおよびデータバ
ス１０ａを得ることができる。ただし、この新たなアド
レスバス１２ａおよびデータバス１０ａに接続した拡張
装置のアドレスは、対象装置のアドレスと重複すること
になる。したがって、拡張装置をアクセスする場合に
は、対象装置に接続されているアドレスバス１２および
データバス１０を切り離さなければならない。そうでな
いと、拡張装置をアクセスしたときに対象装置にも同時
にアクセスすることとなり、正常な動作が保証できない
からである。

【０００４】このような切換を行うために、従来のＣＰ
Ｕボードでは、切換制御回路８、バッファ４、６が設け
られている。切換制御回路８は、アドレスバス１２ａか
らアドレス情報を入力し、当該アドレスが拡張装置に割
り当てられたアドレスであるか否かを判断する。つま
り、拡張装置がアクセスされたか否かを判別する。拡張
装置がアクセスされた場合には、バッファ制御ライン２
２を介してバッファ４、６を制御し、バッファ４、６を
非導通状態にする。これにより、ＣＰＵ２は、対象装置
のデータバス、アドレスバスと切り離される。一方、拡
張装置がアクセスされていない場合には、切換制御回路
８はバッファ４、６を導通状態に制御する。これによ
り、ＣＰＵ２は、対象装置のデータバス、アドレスバス
と接続される。

【０００５】上記のようにして、アドレスによって、バ
ッファ４、６を導通、非導通に制御し、対象装置へのア
クセスと拡張装置へのアクセスを高速に切換えるように
している。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
ような従来のＣＰＵボードには、次のような問題点があ
った。

【０００７】近年、ＣＰＵの動作速度が高速化してい
る。このため、バスラインを切り離すためのバッファ
４、６も、これにあわせて高速に動作させる必要があ
る。しかしながら、バスラインは、多数のラインによっ
て構成されており、互いの静電容量が大きいため、バッ
ファ制御信号の高速化には限界がある。特に、処理の高
速化のためにバス幅が大きくなる（ライン数が増加す
る）と、なおさらである。

【０００８】また、多数のラインそれぞれにバッファを
設けなければならず、バス幅が大きくなればなるほど、
回路構成が複雑になるという問題もあった。

【０００９】この発明は、上記のような問題点を解決し
て、高速にアクセスの切換えが可能なＣＰＵボードを提
供することを目的とする。

【００１０】

【課題を解決するための手段】請求項１のＣＰＵボード
においては、ボード内バスライン中にバッファを設けず
に、対象装置とＣＰＵとを実質的に直結するとともに、
ボード内制御信号ラインのうち対象装置のアクセスに必
要な１以上のボード内制御信号ライン中にゲート回路を
設け、ＣＰＵが拡張装置をアクセスする場合には、前記
ゲート回路を閉じるようにしたことを特徴としている。

【００１１】請求項２のイン・サーキット・エミュレー
タは、請求項１のＣＰＵボードの拡張バスラインおよび
拡張制御ラインに、対象装置の一部又は全部をエミュレ
ーションするために必要なエミュレーション回路を接続
して構成したことを特徴としている。

【００１２】

【作用】この発明においては、ボード内バスライン中に
バッファを設けずに、バスライン端子とＣＰＵとを実質
的に直結するとともに、対象装置のアクセスに必要なボ
ード内制御信号ライン中にゲート回路を設け、切換制御
回路によって該ゲート回路を制御するようにしている。
拡張装置をアクセスする場合には、切換え制御回路は、
ゲート回路をオフにして制御信号を対象装置に与えな
い。したがって、ＣＰＵと対象装置とがバスラインで接
続されていても、対象装置へのアクセスは行われない。
つまり、ボード内バスライン中にバッファを設けずに、
対象装置と拡張装置へのアクセスを切換えることがで
き、高速化を図れる。

【００１３】

【実施例】図１に、この発明の一実施例によるＣＰＵボ
ードのブロック図を示す。ＣＰＵ２からは、ボード内デ
ータバス１０、ボード内アドレスバス１２（ボード内バ
スライン）が出され、プラグ１４に直接接続されてい
る。プラグ１４は、対象装置（図示せず）のＣＰＵのピ
ンと同じ形状を有するコネクタの一種である。使用時に
は、対象装置のＣＰＵをソケットから引抜き、代りにこ
のプラグ１４を差込む。

【００１４】また、ＣＰＵ２からは、制御信号ライン３
０、３２が出されている。ＣＰＵ２は、この制御信号ラ
イン３０、３２によって、必要な制御を行う。制御信号
ライン３２は、各アドレスへのアクセスを行うために必
要な制御信号ライン（少なくとも１本）である。制御信
号ライン３０は、ＣＰＵ２が制御を行うために必要な制
御信号ラインの内、制御信号ライン３２を除く全ての制
御信号ラインである。制御信号ライン３０はプラグ１４
に接続されており、制御信号ライン３２は、ゲート回路
であるアンド回路３８を介してプラグ１４に接続されて
いる。

【００１５】ボード内データバス１０およびボード内ア
ドレスバス１２は、それぞれ分岐して、拡張データバス
１０ａおよび拡張アドレスバス１０ｂとなっている。ま
た、制御信号ライン３０、３２は、それぞれ分岐して、
拡張制御信号ライン３０ａ、３０ｂとなっている。拡張
データバス１０ａ、拡張アドレスバス１０ｂ、拡張制御
信号ライン３０ａ、３０ｂは、コネクタ１６に接続され
ている。使用時には、この拡張コネクタ１６に、メモリ
や入出力装置などの拡張装置（図示せず）を接続して使
用する。

【００１６】さらに、このＣＰＵボードには、切換制御
回路４８が設けられている。切換制御回路４８には、拡
張アドレスバス１２ａの一部もしくは全部が与えられ、
ＣＰＵ２からの制御信号の一部または全部が与えられ
る。切換え制御回路４８は、これを受けてＣＰＵ２が拡
張装置と対象装置の何れをアクセスしようとしているか
否かを判断する。拡張装置にアクセスを行う場合には、
切換制御回路４８はゲート制御信号を「Ｌ」レベルとし
て、ゲート制御ライン３４へ出力する。これにより、ア
ンド回路３８のゲートが閉じるので、ボード内制御ライ
ン３２の信号がプラグ１４に出力されない。すなわち、
ＣＰＵ２から出されたアクセスに必要な制御信号が対象
機器に与えられない。したがって、拡張装置のみがアク
セスされる。

【００１７】一方、対象装置にアクセスを行う場合に
は、切換制御回路４８は、ゲート制御信号を「Ｈ」レベ
ルとして、ゲート制御ライン３４へ出力する。これによ
り、アンド回路３８のゲートが開くので、ボード内制御
ライン３２の信号がそのままプラグ１４に出力される。
すなわち、ＣＰＵ２から出されたアクセスに必要な制御
信号が対象装置に与えられる。この時、拡張装置にもア
クセスに必要な制御信号が与えられるが、拡張装置のア
ドレスがアクセスされていないので、対象装置のみがア
クセスされることになる。

【００１８】上記のようにして、対象装置と拡張装置の
アクセスの切換えを行うことができる。アンド回路３８
によってゲートする制御信号ラインは、１本〜数本でよ
く、高速な制御が可能であるばかりでなく、回路の簡素
化を図ることができる。

【００１９】図２に、図１のブロック図を具体化したＩ
Ｃボード５４の一例を示す。ここでは、ＣＰＵ２として
３２ビットのもの（たとえば、インテル社の４８６ＤＸ
２）を用いている。ＩＣボード５４は、プラグ１４によ
って対象装置と接続されている。この図においては、対
象装置のメモリのみを表示しており、他の部分は省略し
ている。また、拡張装置については、全体の表示を省略
した。

【００２０】この実施例においては、制御信号のうちア
ドレスストローブ信号ＡＤＳを、ゲート回路３８によっ
て制御するようにしている。なお、制御信号Ｗ／Ｒは読
み出しと書込みのいずれであるかを表わす信号である。

【００２１】図２の回路の動作を説明する。まず、対象
装置をアクセスする場合について説明する。ＣＰＵ２の
データ信号ＤＡＴＡ、制御信号Ｗ／Ｒは、プラグ１４を
介して、対象装置のメモリ５２に与えられている。アド
レス信号ＡＤＤＲＥＳの上位ビットとアドレスストロー
ブ信号ＡＤＳは、デコーダ５０によってデコードされ
て、メモリ５２のチップセレクト端子ＣＳに与えられて
いる。つまり、メモリ５２に割り当てられたアドレス領
域であれば、デコーダ５０が出力を出し、メモリ５２が
動作可能となる。アドレス信号ＡＤＤＲＥＳの下位ビッ
トは、直接メモリ５２に与えられている。

【００２２】アドレスストローブ信号ＡＤＳは、ゲート
回路３８を介してデコーダ５０に与えられている。この
ゲート回路３８は、切換制御回路４８の出力によって制
御される。切換制御回路４８には、アドレス信号ＡＤＤ
ＲＥＳの上位ビットおよびＣＰＵ２からの制御信号ＣＴ
Ｌ１〜ＣＴＬｎが与えられている。

【００２３】切換制御回路４８は、これらに基づいて、
対象装置をアクセスするか、拡張装置をアクセスするか
を判断し、対象装置をアクセスする場合には出力を
「Ｈ」とし、拡張装置をアクセスする場合には出力を
「Ｌ」とする。ここでは、対象装置をアクセスするの
で、出力は「Ｈ」となって、ゲート３８が開かれる。し
たがって、アドレスストローブ信号ＡＤＳがデコーダ５
０に与えられる。

【００２４】図３を用いて、書込動作と読込動作につい
て説明する。図３のタイムチャートにおいて、ＣＬＫは
ＣＰＵ２の動作クロックである。まず、ＣＰＵ２はサイ
クルＴ１において、アドレスストローブ信号ＡＤＳを
「Ｌ」レベルにする（図３のα）。これにより、メモリ
５２のアドレス入力が有効になる。また、ＣＰＵ２は、
読み込み動作であることを明らかにするため、制御信号
Ｗ／Ｒを「Ｌ」レベルにする（図３のβ）。また、ＣＰ
Ｕ２からアドレス信号ＡＤＤＲＥＳが出力されて、メモ
リ５２に与えられる。そして、データバス１２を介して
データが読み込まれる（図３のγ）。書込動作について
も同様である。

【００２５】次に、拡張装置をアクセスする場合につい
て説明する。この場合には、切換制御回路４８からの出
力は「Ｌ」となる。したがって、ゲート回路３８のゲー
トが閉じる。この場合の動作のタイミングチャートを、
図４に示す。対象装置のメモリ５２に対して、アドレス
信号ＡＤＤＲＥＳ、制御信号Ｗ／Ｒは与えられている
が、アドレスストローブ信号ＡＤＳは「Ｈ」のままであ
る。したがって、メモリ５２のバスサイクルが有効とな
らず、メモリ５２からはデータバス１２に対してデータ
信号が出力されない。

【００２６】一方、拡張装置に対しては、アドレススト
ローブ信号が与えられているので、拡張装置のメモリ等
からデータバス１２ａに対してデータ信号が出力され
る。したがって、ＣＰＵ２は、拡張装置の側からデータ
を読み込むこととなる。なお、書込操作についても同様
にして、拡張装置の側に書込が行われる。

【００２７】図５に、拡張装置にアドレス８０００００
００Ｈ以上のメモリを割り当てる場合に用いる切換制御
回路４８の例を示す。この例においては、アドレス信号
ＡＤＤＲＥＳの最上位ビットＡ３１およびメモリ／ＩＯ
切換制御信号Ｍ／ＩＯが、切換制御回路４８のナンド回
路９０に与えられている。メモリ／ＩＯ切換制御信号Ｍ
／ＩＯは、メモリへのアクセスを行う場合には「Ｈ」、
入出力機器へのアクセスを行う場合には「Ｌ」となる制
御信号である。したがって、メモリへのアクセスが行わ
れ、かつ、８０００００００Ｈ以上のアドレスがアクセ
スされたときには、切換制御回路４８の出力が「Ｌ」と
なり、アンドゲート３８が閉じる。

【００２８】ところで、拡張装置として接続するものの
種類によっては、拡張メモリバス１０ａ、拡張データバ
ス１０ｂのドライブ能力が不足する場合がある。このよ
うな場合には、図６に示すように、ドライバ４２、４４
を設ければよい。

【００２９】なお、上記実施例においては、アドレスス
トローブ信号ＡＤＳをゲート回路３８によって制御し
た。しかしながら、このような信号をもたないＣＰＵ２
を用いる場合には、リード信号とライト信号などを使用
すればよい。

【００３０】また、上記各実施例では、ＣＰＵ２からの
制御信号と、アドレス信号によって、ゲート回路の切換
えを行うようにしているが、アドレス信号のみもしくは
制御信号のみで切換えを行ってもよい。

【００３１】さらに、上記実施例では、ボード内バスラ
イン１０、１２にバッファを設けず、ＣＰＵ２と対象装
置を直接接続するようにしている。しかし、この発明の
効果が得られる範囲内で、ＣＰＵ２と対象装置とを実質
的に直接接続するようにすればよい。例えば、ボード内
バスライン１０、１２に、抵抗、コンデンサ、ダイオー
ドなどにより構成される保護回路やターミネータを設け
てもよい。

【００３２】図７に、この発明によるＣＰＵボード５４
を用いたイン・サーキット・エミュレータの実施例を示
す。ＣＰＵボード５４のプラグ（エミュレーション・タ
ーミナル）１４は、対象装置であるターゲット装置１０
０のＩＣソケットに挿入される。ＣＰＵボード５４の拡
張コネクタ１６には、エミュレーションの為のＩ／Ｏ回
路１０２、メモリ１０４、ブレークポイント制御回路１
０６等が接続される。これらにより、ターゲット装置１
００のＣＰＵをエミュレーションする。特に、この発明
によるＣＰＵボードはアクセスの切換えが迅速であるの
で、高速なＣＰＵもエミュレーション可能となる。

【００３３】なお、上記の拡張コネクタ１６を省略し、
ＣＰＵボード５４上に、エミュレーションの為の回路を
形成してもよい。

【００３４】

【発明の効果】この発明においては、ボード内バスライ
ン中にバッファを設けずに、バスライン端子とＣＰＵと
を実質的に直結するとともに、対象装置のアクセスに必
要なボード内制御信号ライン中にゲート回路を設け、切
換制御回路によって該ゲート回路を制御するようにして
いる。したがって、ボード内バスライン中にバッファを
設けずに、対象装置と拡張装置へのアクセスを切換える
ことができ、高速化を図れる。

【００３５】すなわち、この発明によれば、高速にアク
セスの切換えが可能なＣＰＵボードおよびイン・サーキ
ット・エミュレータを提供することができる。

【図面の簡単な説明】

【図１】この発明の一実施例によるＣＰＵボードを示す
ブロック図である。

【図２】図１のブロック図を具体化した一例を示す回路
図である。

【図３】図２の回路の動作を説明するタイムチャートで
ある。

【図４】図２の回路の動作を説明するタイムチャートで
ある。

【図５】切換制御回路４８の一例を示す図である。

【図６】他の実施例によるＣＰＵボードを示すブロック
図である。

【図７】この発明の一実施例によるイン・サーキット・
エミュレータのブロック図である。

【図８】従来のＣＰＵボードを示す図である。

【符号の説明】

２・・・ＣＰＵ １０・・・ボード内データバス １０ａ・・・拡張データバス １２・・・ボード内アドレスバス １２ａ・・・拡張アドレスバス ３２・・・アクセスに必要な制御信号 ４８・・・切換制御回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】対象装置のＣＰＵに代えて用い、拡張装置
   を接続することのできるＣＰＵボードであって、 ＣＰＵと、 ＣＰＵから引出され、対象装置のバスラインに接続され
   るボード内バスラインと、 ＣＰＵから引出され、対象装置の制御信号ラインに接続
   されるボード内制御信号ラインと、 ボード内バスラインから分岐し、拡張装置のバスライン
   に接続される拡張バスラインと、 ボード内制御信号ラインから分岐し、拡張装置の制御信
   号ラインに接続される拡張制御ラインと、 対象装置へのアクセスと拡張装置へのアクセスとを制御
   する切換制御回路と、を備えたＣＰＵボードにおいて、 ボード内バスライン中にバッファを設けずに、対象装置
   とＣＰＵとを実質的に直結するとともに、 ボード内制御信号ラインのうち対象装置のアクセスに必
   要な１以上のボード内制御信号ライン中にゲート回路を
   設け、 切換制御回路は、ＣＰＵが拡張装置をアクセスする場合
   には、前記ゲート回路を閉じるようにしたこと、 を特徴とする拡張バスを有するＣＰＵボード。
2. 【請求項２】請求項１のＣＰＵボードの拡張バスライン
   および拡張制御ラインに、対象装置の一部又は全部をエ
   ミュレーションするために必要なエミュレーション回路
   を接続して構成されたイン・サーキット・エミュレー
   タ。