JPH0715665B2 - パーソナルコンピユータ - Google Patents
パーソナルコンピユータInfo
- Publication number
- JPH0715665B2 JPH0715665B2 JP4143571A JP14357192A JPH0715665B2 JP H0715665 B2 JPH0715665 B2 JP H0715665B2 JP 4143571 A JP4143571 A JP 4143571A JP 14357192 A JP14357192 A JP 14357192A JP H0715665 B2 JPH0715665 B2 JP H0715665B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- signal
- memory
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0684—Configuration or reconfiguration with feedback, e.g. presence or absence of unit detected by addressing, overflow detection
Description
【０００１】
【産業上の利用分野】本発明はパーソナルコンピユータ
に関し、特に第１のモデル内のメモリモジユールの最大
数が第２のモデル内のモジユールの最大数よりも小さい
ようなパーソナルコンピユータにおいて、メモリモジユ
ールの数及び大きさを検出する新規な装置に関する。
に関し、特に第１のモデル内のメモリモジユールの最大
数が第２のモデル内のモジユールの最大数よりも小さい
ようなパーソナルコンピユータにおいて、メモリモジユ
ールの数及び大きさを検出する新規な装置に関する。
【０００２】
【従来の技術】市販により入手できるＩＢＭPS/2パーソ
ナルコンピユータのフアミリに設計を付加するようなパ
ーソナルコンピユータ設計技術において、コンピユータ
を再始動する際にコンピユータ内に搭載される単一イン
ラインメモリモジユール（ＳＩＭＭ）の数を検出する必
要性又は対象があつた。搭載されるモジユールの数は６
個の単一インラインメモリモジユール（ＳＩＭＭ）まで
の第１の範囲、又は１６個の単一インラインメモリモジ
ユール（ＳＩＭＭ）までの第２の範囲のいずれかであ
る。モデル９０及び９５のようなPS/2パーソナルコンピ
ユータのモデルは多数の単一インラインメモリモジユー
ル（ＳＩＭＭ）を組み込んだメモリを有する。各単一イ
ンラインメモリモジユール（ＳＩＭＭ）は、標準ランダ
ムアクセスメモリに加えて、単一インラインメモリモジ
ユール（ＳＩＭＭ）の大きさ及び速度を表す存在検出ビ
ツトを記憶するレジスタを含んでいる。単一インライン
メモリモジユール（ＳＩＭＭ）はソケツトに差し込むよ
うに設計されており、ソケツトは、空であれば空である
ことを表すような予定のパターンの存在検出ビツト（例
えばオール論理「１」）を供給するように駆動される。
存在検出情報はプログラマブルオプシヨン選択（ＰＯ
Ｓ）情報として取り扱われ、この情報が、電源投入自己
試験（ＰＯＳＴ）モードの間他のプログラマブルオプシ
ヨン選択（ＰＯＳ）情報と共に蓄積され、かつコンピユ
ータが始動されるごとにコンピユータの構成を試験及び
確認するために使われる。
ナルコンピユータのフアミリに設計を付加するようなパ
ーソナルコンピユータ設計技術において、コンピユータ
を再始動する際にコンピユータ内に搭載される単一イン
ラインメモリモジユール（ＳＩＭＭ）の数を検出する必
要性又は対象があつた。搭載されるモジユールの数は６
個の単一インラインメモリモジユール（ＳＩＭＭ）まで
の第１の範囲、又は１６個の単一インラインメモリモジ
ユール（ＳＩＭＭ）までの第２の範囲のいずれかであ
る。モデル９０及び９５のようなPS/2パーソナルコンピ
ユータのモデルは多数の単一インラインメモリモジユー
ル（ＳＩＭＭ）を組み込んだメモリを有する。各単一イ
ンラインメモリモジユール（ＳＩＭＭ）は、標準ランダ
ムアクセスメモリに加えて、単一インラインメモリモジ
ユール（ＳＩＭＭ）の大きさ及び速度を表す存在検出ビ
ツトを記憶するレジスタを含んでいる。単一インライン
メモリモジユール（ＳＩＭＭ）はソケツトに差し込むよ
うに設計されており、ソケツトは、空であれば空である
ことを表すような予定のパターンの存在検出ビツト（例
えばオール論理「１」）を供給するように駆動される。
存在検出情報はプログラマブルオプシヨン選択（ＰＯ
Ｓ）情報として取り扱われ、この情報が、電源投入自己
試験（ＰＯＳＴ）モードの間他のプログラマブルオプシ
ヨン選択（ＰＯＳ）情報と共に蓄積され、かつコンピユ
ータが始動されるごとにコンピユータの構成を試験及び
確認するために使われる。
【０００３】
【発明が解決しようとする課題】本発明の目的は単一イ
ンラインメモリモジユール（ＳＩＭＭ）の最大数が異な
る２つ以上の範囲に至つて使用できる改善されたメモリ
モジユール存在検出システムを利用できるようにするも
のである。
ンラインメモリモジユール（ＳＩＭＭ）の最大数が異な
る２つ以上の範囲に至つて使用できる改善されたメモリ
モジユール存在検出システムを利用できるようにするも
のである。
【０００４】本発明の他の目的は、電源投入自己試験モ
ードの間に、異なる数のメモリモジユールが存在するこ
とを検出してこの種の情報を伝送する手段を有するＩ／
Ｏコントローラを提供するものである。
ードの間に、異なる数のメモリモジユールが存在するこ
とを検出してこの種の情報を伝送する手段を有するＩ／
Ｏコントローラを提供するものである。
【０００５】本発明のさらに他の目的は異なるサイズの
メモリシステムをもつ２つのパーソナルコンピユータモ
デル内に存在検出構成情報を蓄積することを支援するＩ
／Ｏコントローラチツプを提供するものである。
メモリシステムをもつ２つのパーソナルコンピユータモ
デル内に存在検出構成情報を蓄積することを支援するＩ
／Ｏコントローラチツプを提供するものである。
【０００６】本発明のさらに他の目的は２つの異なるサ
イズのコンピユータを用いて、そのチツプがプログラマ
ブルオプション選択メモリ構成情報を検出する際のコス
トを有効に解決し得るようにしたＩ／Ｏコントローラチ
ツプを提供するものである。
イズのコンピユータを用いて、そのチツプがプログラマ
ブルオプション選択メモリ構成情報を検出する際のコス
トを有効に解決し得るようにしたＩ／Ｏコントローラチ
ツプを提供するものである。
【０００７】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、入力／出力バスを介して複数の入
力／出力装置のアクセスを制御する入力／出力コントロ
ーラ４６をもつパーソナルコンピユータ１０において、
パーソナルコンピユータ１０は、第１の予定数の単一イ
ンラインメモリモジユール（ＳＩＭＭ）ソケツト９２Ａ
をもつ第１のメモリ９０Ａ及び第２の予定数の単一イン
ラインメモリモジユール（ＳＩＭＭ）ソケツト９２Ｂを
もつ第２のメモリ９０Ｂの組から選択されたメモリサイ
ズを有し、第２の予定数は第１の予定数よりも大きく、
メモリ９０Ａ、９０Ｂはソケツト９２Ａ、９２Ｂの１つ
に搭載された少なくとも１つの単一インラインメモリモ
ジユール（ＳＩＭＭ）を有しかつサイズ及び速度を表す
存在検出情報１０２Ａ、１０２Ｂを含むようになされて
おり、入力／出力コントローラ（ＩＯＣ）４６に配設さ
れかつコントロールビツトを記憶するプログラマブルレ
ジスタを含む可アドレスメモリ検出ポート１０３と、単
一インラインメモリモジユール（ＳＩＭＭ）ソケツト９
２Ａ、９２Ｂ及びデータバス９８に接続されることによ
り、ソケツト９２Ａ、９２Ｂの単一インラインメモリモ
ジユール（ＳＩＭＭ）９０Ａ、９０Ｂからの存在検出情
報１０２Ａ、１０２Ｂ及び空ソケツトであることを表す
信号を受ける複数の選択的イネーブル出力バツフア回路
９６と、コンピユータ１０に搭載されるメモリサイズを
表す２つの異なる信号を供給し得る選択的駆動装置１２
０と、入力／出力コントローラ（ＩＯＣ）４６内に配設
され、プログラマブルレジスタ及び選択的駆動装置１２
０に接続された入力端を有し、選択的にイネーブル状態
になる論理手段１２４を含み、出力バツフア回路９６を
選択的にイネーブル状態にする信号を伝送する複数の出
力ラインを有し、選択的駆動手段１２０がセツトしたと
きこれに応じ動作することによりプログラマブルレジス
タ又は論理手段１２４から直接出力ラインに信号を発生
し、その結果存在検出情報の読取りを制御するステアリ
ングポート１０５とを有する存在検出情報読取り装置を
設けるようにする。
め本発明においては、入力／出力バスを介して複数の入
力／出力装置のアクセスを制御する入力／出力コントロ
ーラ４６をもつパーソナルコンピユータ１０において、
パーソナルコンピユータ１０は、第１の予定数の単一イ
ンラインメモリモジユール（ＳＩＭＭ）ソケツト９２Ａ
をもつ第１のメモリ９０Ａ及び第２の予定数の単一イン
ラインメモリモジユール（ＳＩＭＭ）ソケツト９２Ｂを
もつ第２のメモリ９０Ｂの組から選択されたメモリサイ
ズを有し、第２の予定数は第１の予定数よりも大きく、
メモリ９０Ａ、９０Ｂはソケツト９２Ａ、９２Ｂの１つ
に搭載された少なくとも１つの単一インラインメモリモ
ジユール（ＳＩＭＭ）を有しかつサイズ及び速度を表す
存在検出情報１０２Ａ、１０２Ｂを含むようになされて
おり、入力／出力コントローラ（ＩＯＣ）４６に配設さ
れかつコントロールビツトを記憶するプログラマブルレ
ジスタを含む可アドレスメモリ検出ポート１０３と、単
一インラインメモリモジユール（ＳＩＭＭ）ソケツト９
２Ａ、９２Ｂ及びデータバス９８に接続されることによ
り、ソケツト９２Ａ、９２Ｂの単一インラインメモリモ
ジユール（ＳＩＭＭ）９０Ａ、９０Ｂからの存在検出情
報１０２Ａ、１０２Ｂ及び空ソケツトであることを表す
信号を受ける複数の選択的イネーブル出力バツフア回路
９６と、コンピユータ１０に搭載されるメモリサイズを
表す２つの異なる信号を供給し得る選択的駆動装置１２
０と、入力／出力コントローラ（ＩＯＣ）４６内に配設
され、プログラマブルレジスタ及び選択的駆動装置１２
０に接続された入力端を有し、選択的にイネーブル状態
になる論理手段１２４を含み、出力バツフア回路９６を
選択的にイネーブル状態にする信号を伝送する複数の出
力ラインを有し、選択的駆動手段１２０がセツトしたと
きこれに応じ動作することによりプログラマブルレジス
タ又は論理手段１２４から直接出力ラインに信号を発生
し、その結果存在検出情報の読取りを制御するステアリ
ングポート１０５とを有する存在検出情報読取り装置を
設けるようにする。
【０００８】
【作用】簡単に言えば、本発明によるパーソナルコンピ
ユータ１０は、搭載される単一インラインメモリモジユ
ール（ＳＩＭＭ）９０Ａ、９０Ｂの最大数に応じて異な
らせることができるる２つのメモリサイズをもつ。各単
一インラインメモリモジユール（ＳＩＭＭ）９０Ａ、９
０Ｂは単一インラインメモリモジユール（ＳＩＭＭ）の
サイズ及び速度を示す存在検出ビツト１０２Ａ、１０２
Ｂを記憶する。Ｉ／Ｏコントローラ４６はメモリ検出ポ
ート９４を含み、このポートは単一インラインメモリモ
ジユール（ＳＩＭＭ）９０Ａ、９０Ｂから存在検出ビツ
ト１０２Ａ、１０２Ｂを読み取るために使われる。さら
にコントローラはデータバスの存在検出ビツト１０２
Ａ、１０２Ｂ又は空ソケツトビツトを駆動する選択コン
トロール１２０のメモリサイズによりセツトされる論理
回路１２４を含む。
ユータ１０は、搭載される単一インラインメモリモジユ
ール（ＳＩＭＭ）９０Ａ、９０Ｂの最大数に応じて異な
らせることができるる２つのメモリサイズをもつ。各単
一インラインメモリモジユール（ＳＩＭＭ）９０Ａ、９
０Ｂは単一インラインメモリモジユール（ＳＩＭＭ）の
サイズ及び速度を示す存在検出ビツト１０２Ａ、１０２
Ｂを記憶する。Ｉ／Ｏコントローラ４６はメモリ検出ポ
ート９４を含み、このポートは単一インラインメモリモ
ジユール（ＳＩＭＭ）９０Ａ、９０Ｂから存在検出ビツ
ト１０２Ａ、１０２Ｂを読み取るために使われる。さら
にコントローラはデータバスの存在検出ビツト１０２
Ａ、１０２Ｂ又は空ソケツトビツトを駆動する選択コン
トロール１２０のメモリサイズによりセツトされる論理
回路１２４を含む。
【０００９】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１０】図１はデータ処理システムの実施例を示
し、アプリケーシヨンプログラムを実行する「ＰＳ Ｄ
ＯＳ」又は「ＯＳ／２」のようなオペレーテイングシス
テムによつて動作し得るパーソナルコンピユータ１０を
有する。コンピユータ１０はローカルバス１４に接続さ
れたマイクロプロセツサを有し、ローカルバス１４は順
次バスインターフエイスコントローラ（ＢＩＣ）１６、
数値演算用補助プロセツサ１８及び小型コンピユータシ
ステムインターフエイス（ＳＣＳＩ）アダプタ２０に接
続されている。マイクロプロセツサ１２は８０ｘｘｘマ
イクロプロセツサのフアミリのうちの１つ、例えば８０
３８６マイクロプロセツサを用いることが望ましく、ま
たローカルバス１４は当該プロセツサのアークテクチヤ
に応じた通常のデータ、アドレス及びコントロールライ
ンを含む。またアダプタ２０はＣ形ドライブと呼ばれる
小型コンピユータシステムインターフエイス（ＳＣＳ
Ｉ）ハードドライブ（ＨＤ）２４に接続され、このバス
は他の小型コンピユータシステムインターフエイス装置
（図示せず）に接続することができるようになされてい
る。またアダプタ２０は不揮発性ＲＡＭ（ＮＶＲＡＭ）
３０及びリードオンリーメモリ（ＲＯＭ）３２に接続さ
れている。
し、アプリケーシヨンプログラムを実行する「ＰＳ Ｄ
ＯＳ」又は「ＯＳ／２」のようなオペレーテイングシス
テムによつて動作し得るパーソナルコンピユータ１０を
有する。コンピユータ１０はローカルバス１４に接続さ
れたマイクロプロセツサを有し、ローカルバス１４は順
次バスインターフエイスコントローラ（ＢＩＣ）１６、
数値演算用補助プロセツサ１８及び小型コンピユータシ
ステムインターフエイス（ＳＣＳＩ）アダプタ２０に接
続されている。マイクロプロセツサ１２は８０ｘｘｘマ
イクロプロセツサのフアミリのうちの１つ、例えば８０
３８６マイクロプロセツサを用いることが望ましく、ま
たローカルバス１４は当該プロセツサのアークテクチヤ
に応じた通常のデータ、アドレス及びコントロールライ
ンを含む。またアダプタ２０はＣ形ドライブと呼ばれる
小型コンピユータシステムインターフエイス（ＳＣＳ
Ｉ）ハードドライブ（ＨＤ）２４に接続され、このバス
は他の小型コンピユータシステムインターフエイス装置
（図示せず）に接続することができるようになされてい
る。またアダプタ２０は不揮発性ＲＡＭ（ＮＶＲＡＭ）
３０及びリードオンリーメモリ（ＲＯＭ）３２に接続さ
れている。
【００１１】バスインターフエイスコントローラ（ＢＩ
Ｃ）１６は２つの主な機能を実行し、その１つはメイン
メモリ３６及びＲＯＭ３８をアクセスするためのメモリ
コントローラの機能である。メインメモリ３６はダイナ
ミツクランダムアクセスメモリ（ＲＡＭ）でなり、複数
の単一インライン形メモリモジユール（ＳＩＭＭ）を有
すると共に、マイクロプロセツサ１２及び数値演算用補
助プロセツサ１８により実行するためのプログラム及び
データを記憶している。ＲＯＭ３８は電源投入自己試験
（ＰＯＳＴ）プログラム４０及びバスインターフエイス
オペレーシヨンシステム（ＢＩＯＳ）４２を記憶してい
る。電源投入自己試験（ＰＯＳＴ）プログラム４０は、
主要なテスト、すなわち、電源の投入又はキーボードの
リセツトによりコンピユータ１０が再始動されるとき、
システムの電源投入自己試験（ＰＯＳＴ）を実行する。
アドレス及びコントロールバス３７はバスインターフエ
イスコントローラ（ＢＩＣ）１６をメモリ３６及びＲＯ
Ｍ３８に一体に接続する。データバス３９はメモリ３６
及びＲＯＭ３８をデータバツフア４１に一体に接続し、
さらにデータバツフア４１がバス１４のデータバス１４
Ｄに接続する。コントロールライン４５はバスインター
フエイスコントローラ（ＢＩＣ）１６及びデータバツフ
ア４１を相互接続する。
Ｃ）１６は２つの主な機能を実行し、その１つはメイン
メモリ３６及びＲＯＭ３８をアクセスするためのメモリ
コントローラの機能である。メインメモリ３６はダイナ
ミツクランダムアクセスメモリ（ＲＡＭ）でなり、複数
の単一インライン形メモリモジユール（ＳＩＭＭ）を有
すると共に、マイクロプロセツサ１２及び数値演算用補
助プロセツサ１８により実行するためのプログラム及び
データを記憶している。ＲＯＭ３８は電源投入自己試験
（ＰＯＳＴ）プログラム４０及びバスインターフエイス
オペレーシヨンシステム（ＢＩＯＳ）４２を記憶してい
る。電源投入自己試験（ＰＯＳＴ）プログラム４０は、
主要なテスト、すなわち、電源の投入又はキーボードの
リセツトによりコンピユータ１０が再始動されるとき、
システムの電源投入自己試験（ＰＯＳＴ）を実行する。
アドレス及びコントロールバス３７はバスインターフエ
イスコントローラ（ＢＩＣ）１６をメモリ３６及びＲＯ
Ｍ３８に一体に接続する。データバス３９はメモリ３６
及びＲＯＭ３８をデータバツフア４１に一体に接続し、
さらにデータバツフア４１がバス１４のデータバス１４
Ｄに接続する。コントロールライン４５はバスインター
フエイスコントローラ（ＢＩＣ）１６及びデータバツフ
ア４１を相互接続する。
【００１２】バスインターフエイスコントローラ（ＢＩ
Ｃ）１６の他の主要な機能はマイクロチヤンネル（Ｍ
Ｃ）のアーキテクチヤに従つて設計されたバス１４及び
Ｉ／Ｏバス４４間をインターフエイスすることである。
さらにバス４４は入力／出力コントローラ（ＩＯＣ）４
６及びビデオ信号プロセツサ（ＶＳＰ）４８及び複数の
マイクロチヤンネル（ＭＣ）コネクタのすなわちソケツ
ト５０に接続されている。さらにビデオ信号プロセツサ
（ＶＳＰ）４８はビデオＲＡＭ（ＶＲＡＭ）６０及びマ
ルチプレクサ（ＭＵＸ）６２に接続されている。ビデオ
ＲＡＭ（ＶＲＡＭ）６０はモニタ６８の画面上に映出す
る映像を制御するテキスト及びグラフイツク情報を記憶
する。さらにマルチプレクサ（ＭＵＸ）６２はデイジタ
ルアナログ変換器（ＤＡＣ）６８及びビデオ構成バス
（ＶＦＢ）に接続できるコネクタ又は端子７０に接続さ
れている。デイジタルアナログ変換器（ＤＡＣ）６６は
モニタ６８に接続され、モニタ６８はユーザによつて目
視できる一般的な構成のアウトプツトスクリーン又はデ
イスプレイを提供する。
Ｃ）１６の他の主要な機能はマイクロチヤンネル（Ｍ
Ｃ）のアーキテクチヤに従つて設計されたバス１４及び
Ｉ／Ｏバス４４間をインターフエイスすることである。
さらにバス４４は入力／出力コントローラ（ＩＯＣ）４
６及びビデオ信号プロセツサ（ＶＳＰ）４８及び複数の
マイクロチヤンネル（ＭＣ）コネクタのすなわちソケツ
ト５０に接続されている。さらにビデオ信号プロセツサ
（ＶＳＰ）４８はビデオＲＡＭ（ＶＲＡＭ）６０及びマ
ルチプレクサ（ＭＵＸ）６２に接続されている。ビデオ
ＲＡＭ（ＶＲＡＭ）６０はモニタ６８の画面上に映出す
る映像を制御するテキスト及びグラフイツク情報を記憶
する。さらにマルチプレクサ（ＭＵＸ）６２はデイジタ
ルアナログ変換器（ＤＡＣ）６８及びビデオ構成バス
（ＶＦＢ）に接続できるコネクタ又は端子７０に接続さ
れている。デイジタルアナログ変換器（ＤＡＣ）６６は
モニタ６８に接続され、モニタ６８はユーザによつて目
視できる一般的な構成のアウトプツトスクリーン又はデ
イスプレイを提供する。
【００１３】入力／出力コントローラ（ＩＯＣ）４６は
Ａ形ドライブと呼ばれるフロツピイデイスクドライブ７
２、プリンタ７４及びキーボード７６を含む複数のＩ／
Ｏ装置の動作を制御する。ドライブ７２はコントローラ
（図示せず）及び交換形のフロツピイデイスク又はデイ
スケツト７３を有する。また入力／出力コントローラ
（ＩＯＣ）４６は、種々のオプシヨン装置をシステムに
接続させるようなマウスコネクタ７８、シリアルポート
コネクタ８０及びスピーカコネクタ８１に接続されてい
る。
Ａ形ドライブと呼ばれるフロツピイデイスクドライブ７
２、プリンタ７４及びキーボード７６を含む複数のＩ／
Ｏ装置の動作を制御する。ドライブ７２はコントローラ
（図示せず）及び交換形のフロツピイデイスク又はデイ
スケツト７３を有する。また入力／出力コントローラ
（ＩＯＣ）４６は、種々のオプシヨン装置をシステムに
接続させるようなマウスコネクタ７８、シリアルポート
コネクタ８０及びスピーカコネクタ８１に接続されてい
る。
【００１４】上述のシステムのアーキテクチヤは、メモ
リ容量及びアダプタ拡大能力において原理的に異別な２
つのモデルに、パーソナルコンピユータ１０を利用でき
るようにさせる。小型モデルは５個のマイクロチヤンネ
ル（ＭＣ）コネクタ及び６個の単一インラインメモリモ
ジユール（ＳＩＭＭ）ソケツトをもつ。大型モデルは６
０個のマイクロチヤンネル（ＭＣ）コネクタ及び６０個
の単一インラインメモリモジユール（ＳＩＭＭ）ソケツ
トをもつ。各単一インラインメモリモジユール（ＳＩＭ
Ｍ）は１、２又は４〔Ｍｂｙｔｅ〕のサイズ又はメモリ
容量を有すると共に、７０、８０又は８５〔ｎｓ〕の速
度で動作する。
リ容量及びアダプタ拡大能力において原理的に異別な２
つのモデルに、パーソナルコンピユータ１０を利用でき
るようにさせる。小型モデルは５個のマイクロチヤンネ
ル（ＭＣ）コネクタ及び６個の単一インラインメモリモ
ジユール（ＳＩＭＭ）ソケツトをもつ。大型モデルは６
０個のマイクロチヤンネル（ＭＣ）コネクタ及び６０個
の単一インラインメモリモジユール（ＳＩＭＭ）ソケツ
トをもつ。各単一インラインメモリモジユール（ＳＩＭ
Ｍ）は１、２又は４〔Ｍｂｙｔｅ〕のサイズ又はメモリ
容量を有すると共に、７０、８０又は８５〔ｎｓ〕の速
度で動作する。
【００１５】図２は単一インラインメモリモジユール
（ＳＩＭＭ）を６個まで使用するメモリシステムを有す
る小型モデルコンピユータの細部を示す。入力／出力コ
ントローラ（ＩＯＣ）４６はＩ／Ｏポートとしてアクセ
スされる２個のリード／ライトポート９４及び１０３を
含む。ポート９４は、セツトされた時イネーブル信号イ
ネーブルポート１０３を提供するビツト位置を有するイ
ネーブル／セツトアツプレジスタを含む。ポート１０３
はプログラマブルオプシヨン選択（ＰＯＳ）レジスタを
含み、このレジスタからシステム内の単一インラインメ
モリモジユール（ＳＩＭＭ）の数及び形式を識別するよ
うな情報を読み取ることができる。入力／出力コントロ
ーラ（ＩＯＣ）４６は出力ライン８６−０〜８６−３に
接続されている。ライン８６−３は、小型モデルでは開
路されているか又は使用されないが、以下図５について
後述するように、大型モデルに使われる。ライン８６−
０、８６−１及び８６−２はそれぞれ出力信号ＳＥＬＥ
ＣＴ０〜２を３個のメモリサブシステムＳＳ−０、ＳＳ
−１及びＳＳ−２に送る。各サブシステムＳＳは同様の
構成を有し、従つて１つだけを詳細に述べる。各サブシ
ステムＳＳは一対の単一インラインメモリモジユール
（ＳＩＭＭ）９０Ａ及び９０Ｂの接続用に２個の単一イ
ンラインメモリモジユール（ＳＩＭＭ）ソケツト９２Ａ
及び９２Ｂを含む。また各サブシステムＳＳは一方向出
力バツフア回路９６を有し、これによりデータをデータ
バス上に駆動する。
（ＳＩＭＭ）を６個まで使用するメモリシステムを有す
る小型モデルコンピユータの細部を示す。入力／出力コ
ントローラ（ＩＯＣ）４６はＩ／Ｏポートとしてアクセ
スされる２個のリード／ライトポート９４及び１０３を
含む。ポート９４は、セツトされた時イネーブル信号イ
ネーブルポート１０３を提供するビツト位置を有するイ
ネーブル／セツトアツプレジスタを含む。ポート１０３
はプログラマブルオプシヨン選択（ＰＯＳ）レジスタを
含み、このレジスタからシステム内の単一インラインメ
モリモジユール（ＳＩＭＭ）の数及び形式を識別するよ
うな情報を読み取ることができる。入力／出力コントロ
ーラ（ＩＯＣ）４６は出力ライン８６−０〜８６−３に
接続されている。ライン８６−３は、小型モデルでは開
路されているか又は使用されないが、以下図５について
後述するように、大型モデルに使われる。ライン８６−
０、８６−１及び８６−２はそれぞれ出力信号ＳＥＬＥ
ＣＴ０〜２を３個のメモリサブシステムＳＳ−０、ＳＳ
−１及びＳＳ−２に送る。各サブシステムＳＳは同様の
構成を有し、従つて１つだけを詳細に述べる。各サブシ
ステムＳＳは一対の単一インラインメモリモジユール
（ＳＩＭＭ）９０Ａ及び９０Ｂの接続用に２個の単一イ
ンラインメモリモジユール（ＳＩＭＭ）ソケツト９２Ａ
及び９２Ｂを含む。また各サブシステムＳＳは一方向出
力バツフア回路９６を有し、これによりデータをデータ
バス上に駆動する。
【００１６】単一インラインメモリモジユール（ＳＩＭ
Ｍ）９０Ａは多数のアドレス可能な記憶をもつランダム
アクセスメモリ（ＲＡＭ）１００Ａを有し、これらの記
憶位置は本発明と特には関連がないので図示していない
従来の方法で主メモリ部を形成している。また単一イン
ラインメモリモジユール（ＳＩＭＭ）９０Ａは存在検出
レジスタ（ＰＤ）１０２Ａを含み、このレジスタは単一
インラインメモリモジユール（ＳＩＭＭ）の存在、速度
及びサイズを表す４ビツトの情報を供給する。存在検出
レジスタ（ＰＤ）１０２Ａはソケツト９２Ａを通して４
本のライン１０４Ａに接続され、このライン１０４Ａは
さらに装置９６の入力ピンＡ１〜Ａ４に接続されてい
る。またライン１０４Ａはそれぞれプルアツプ抵抗１０
６Ａに接続されている。ソケツト９２Ａが空の場合、ラ
イン１０４Ａは抵抗１０６Ａによつて電圧を引き上げら
れ、これによりソケツトが空であることすなわち単一イ
ンラインメモリモジユール（ＳＩＭＭ）が存在しないこ
とを示す論理「１」信号を発生する。明らかに存在検出
レジスタ（ＰＤ）ビツトは全ビツト以外のビツトの組合
わせを用いる。ライン１０４Ｂは、ライン１０４Ｂがそ
れぞれバツフア９６の入力ピンＡ５〜Ａ８に接続されて
いることを除いて同じように接続されている。かくして
バツフア回路９６は、存在検出レジスタ（ＰＤ）入力信
号を２個のソケツトの組合わせから８ビツト１バイトの
信号に形成し、この信号を、以下に述べるように、バツ
フア回路９６の入力ピンＧＯに与えられるイネーブル信
号に応じてデータバス９８に出力して伝送する。
Ｍ）９０Ａは多数のアドレス可能な記憶をもつランダム
アクセスメモリ（ＲＡＭ）１００Ａを有し、これらの記
憶位置は本発明と特には関連がないので図示していない
従来の方法で主メモリ部を形成している。また単一イン
ラインメモリモジユール（ＳＩＭＭ）９０Ａは存在検出
レジスタ（ＰＤ）１０２Ａを含み、このレジスタは単一
インラインメモリモジユール（ＳＩＭＭ）の存在、速度
及びサイズを表す４ビツトの情報を供給する。存在検出
レジスタ（ＰＤ）１０２Ａはソケツト９２Ａを通して４
本のライン１０４Ａに接続され、このライン１０４Ａは
さらに装置９６の入力ピンＡ１〜Ａ４に接続されてい
る。またライン１０４Ａはそれぞれプルアツプ抵抗１０
６Ａに接続されている。ソケツト９２Ａが空の場合、ラ
イン１０４Ａは抵抗１０６Ａによつて電圧を引き上げら
れ、これによりソケツトが空であることすなわち単一イ
ンラインメモリモジユール（ＳＩＭＭ）が存在しないこ
とを示す論理「１」信号を発生する。明らかに存在検出
レジスタ（ＰＤ）ビツトは全ビツト以外のビツトの組合
わせを用いる。ライン１０４Ｂは、ライン１０４Ｂがそ
れぞれバツフア９６の入力ピンＡ５〜Ａ８に接続されて
いることを除いて同じように接続されている。かくして
バツフア回路９６は、存在検出レジスタ（ＰＤ）入力信
号を２個のソケツトの組合わせから８ビツト１バイトの
信号に形成し、この信号を、以下に述べるように、バツ
フア回路９６の入力ピンＧＯに与えられるイネーブル信
号に応じてデータバス９８に出力して伝送する。
【００１７】入力／出力コントローラ（ＩＯＣ）４６は
ライン１０７によつてＩ／Ｏバスに接続され、ライン１
０７はバス４４からＡＤＤＲＥＳＳ、Ｓ０、Ｓ１、ＣＭ
Ｄ及びＭ／ＩＯ信号をそれぞれ受けて入力／出力コント
ローラ（ＩＯＣ）４６内のポートをアクセスするように
なされている。かかる信号は、マイクロプロセツサから
の信号をバスインターフエイスコントローラ（ＢＩＣ）
１６によつて変換することによりポートをアクセスする
ための命令を実行することになる。また入力／出力コン
トローラ（ＩＯＣ）４６は、ポート９４及び１０３に加
えて、リードストローブステアリングポート（ＲＳＳ
Ｐ）１０５を含む。動作時、ポート９４はシステムによ
つて先ず書き込まれてイネーブル信号をポート１０３に
供給する。続いて、ポート１０３はシステムによつて書
き込まれることにより内部にビツトパターンを作り、そ
のビツトが次のポート１０３の読取り動作時の間に用い
られることにより選択的にバツフア回路９６をイネーブ
ルし、その結果バツフアされた信号をバス９８に出力す
るようになされている。この信号はポート１０３のリー
ド出力としてシステムに受ける。このような信号は波形
Ａ（図２）で示すように、ＣＭＤ信号の動作区間の間に
読み取られ、ライン８６−０上に波形Ｂで示すようなイ
ネーブルすなわち駆動制御信号を形成する。電源投入自
己試験（ＰＯＳＴ）読取り動作時、バス９８のデータ信
号は入力／出力ドライバ１０９を通してバス４４上に出
力される。ポート１０３への書込み動作時、データはバ
ス４４からドライバ１０９を通じて伝送されて、レジス
タ１０３Ｒ（図４）に記憶される。
ライン１０７によつてＩ／Ｏバスに接続され、ライン１
０７はバス４４からＡＤＤＲＥＳＳ、Ｓ０、Ｓ１、ＣＭ
Ｄ及びＭ／ＩＯ信号をそれぞれ受けて入力／出力コント
ローラ（ＩＯＣ）４６内のポートをアクセスするように
なされている。かかる信号は、マイクロプロセツサから
の信号をバスインターフエイスコントローラ（ＢＩＣ）
１６によつて変換することによりポートをアクセスする
ための命令を実行することになる。また入力／出力コン
トローラ（ＩＯＣ）４６は、ポート９４及び１０３に加
えて、リードストローブステアリングポート（ＲＳＳ
Ｐ）１０５を含む。動作時、ポート９４はシステムによ
つて先ず書き込まれてイネーブル信号をポート１０３に
供給する。続いて、ポート１０３はシステムによつて書
き込まれることにより内部にビツトパターンを作り、そ
のビツトが次のポート１０３の読取り動作時の間に用い
られることにより選択的にバツフア回路９６をイネーブ
ルし、その結果バツフアされた信号をバス９８に出力す
るようになされている。この信号はポート１０３のリー
ド出力としてシステムに受ける。このような信号は波形
Ａ（図２）で示すように、ＣＭＤ信号の動作区間の間に
読み取られ、ライン８６−０上に波形Ｂで示すようなイ
ネーブルすなわち駆動制御信号を形成する。電源投入自
己試験（ＰＯＳＴ）読取り動作時、バス９８のデータ信
号は入力／出力ドライバ１０９を通してバス４４上に出
力される。ポート１０３への書込み動作時、データはバ
ス４４からドライバ１０９を通じて伝送されて、レジス
タ１０３Ｒ（図４）に記憶される。
【００１８】図３について、コンピユータ１０が再始動
した時、電源投入自己試験（ＰＯＳＴ）はプログラマブ
ルオプシヨン選択（ＰＯＳ）形成情報が次のようにサブ
システムＳＳから読み取られる一連の処理動作の間に実
行される。先ずステツプ１０８はポート９４に書き込む
ことによりポート１０３をイネーブル状態にする。続い
てステツプ１１０は制御ビツトをポート１０３に書き込
むことにより、次のステツプで読み取るべき第１番目の
サブシステムを選択する。続いてステツプ１１２は存在
検出レジスタ（ＰＤ）ビツトすなわち空ソケツト信号を
データバス９８に出力することによりポート１０３を読
み取る。続いてステツプ１１４はすべてのプログラマブ
ルオプシヨン選択（ＰＯＳ）情報がサブシステムから読
み取られていたか否かを決定する。否定結果が得られた
とき、ブランチはステツプ１１０に戻つて次のサブシス
テムを読み取る。肯定結果が得られると、ステツプ１１
６は通常の方法で電源投入自己試験処理の残る処理を続
行する。
した時、電源投入自己試験（ＰＯＳＴ）はプログラマブ
ルオプシヨン選択（ＰＯＳ）形成情報が次のようにサブ
システムＳＳから読み取られる一連の処理動作の間に実
行される。先ずステツプ１０８はポート９４に書き込む
ことによりポート１０３をイネーブル状態にする。続い
てステツプ１１０は制御ビツトをポート１０３に書き込
むことにより、次のステツプで読み取るべき第１番目の
サブシステムを選択する。続いてステツプ１１２は存在
検出レジスタ（ＰＤ）ビツトすなわち空ソケツト信号を
データバス９８に出力することによりポート１０３を読
み取る。続いてステツプ１１４はすべてのプログラマブ
ルオプシヨン選択（ＰＯＳ）情報がサブシステムから読
み取られていたか否かを決定する。否定結果が得られた
とき、ブランチはステツプ１１０に戻つて次のサブシス
テムを読み取る。肯定結果が得られると、ステツプ１１
６は通常の方法で電源投入自己試験処理の残る処理を続
行する。
【００１９】図２に戻つて、入力／出力コントローラ
（ＩＯＣ）４６は接続片１２０によつて２つの電圧レベ
ルのいずれか一方に接続し得るピン１１９をもつ半導体
チツプで構成されている。接続片は、コンピユータのモ
デルサイズに応じて、小型メモリサイズモデルに対して
正電位側に設定され、又は大型メモリサイズモデルに対
して負電位側に設定される。図４において、リードスト
ローブステアリングポート（ＲＳＳＰ）のライン１２２
はピン１１９に接続され、このピン１１９から電圧レベ
ル信号を受けることによりモデル選択に基づいて異なつ
た手法で動作するようにリードストローブステアリング
ポート（ＲＳＳＰ）をセツトする。このような信号は以
下に述べるような動作をするように複数の選択回路（Ｓ
ＥＬ）１２４の条件を設定する。前述したように、ポー
ト９４はデータビツト位置Ｄ７をもつレジスタ（ＲＥ
Ｇ）９４Ｒを含み、ビツト位置Ｄ７はセツト時レジスタ
（ＲＥＧ）１０３Ｒのポート１０３をイネーブル状態に
する。このようなレジスタはリードストローブステアリ
ングポート（ＲＳＳＰ）１０５の論理回路１２４に接続
される３つのデータビツト位置Ｄ２〜Ｄ４をもつ。
（ＩＯＣ）４６は接続片１２０によつて２つの電圧レベ
ルのいずれか一方に接続し得るピン１１９をもつ半導体
チツプで構成されている。接続片は、コンピユータのモ
デルサイズに応じて、小型メモリサイズモデルに対して
正電位側に設定され、又は大型メモリサイズモデルに対
して負電位側に設定される。図４において、リードスト
ローブステアリングポート（ＲＳＳＰ）のライン１２２
はピン１１９に接続され、このピン１１９から電圧レベ
ル信号を受けることによりモデル選択に基づいて異なつ
た手法で動作するようにリードストローブステアリング
ポート（ＲＳＳＰ）をセツトする。このような信号は以
下に述べるような動作をするように複数の選択回路（Ｓ
ＥＬ）１２４の条件を設定する。前述したように、ポー
ト９４はデータビツト位置Ｄ７をもつレジスタ（ＲＥ
Ｇ）９４Ｒを含み、ビツト位置Ｄ７はセツト時レジスタ
（ＲＥＧ）１０３Ｒのポート１０３をイネーブル状態に
する。このようなレジスタはリードストローブステアリ
ングポート（ＲＳＳＰ）１０５の論理回路１２４に接続
される３つのデータビツト位置Ｄ２〜Ｄ４をもつ。
【００２０】論理回路１２４は図４に示すように接続さ
れた複数のＡＮＤ回路１２６及びＮＡＮＤ回路１２８を
含む。黒く塗つた四角記号は反転入力及び出力信号を表
す。各ＡＮＤ回路１２６−０、１２６−１及び１２６−
２はＲＥＧ１０３Ｒの出力Ｄ２〜Ｄ４に接続された３個
の入力を有する。またそれらはそれぞれＮＡＮＤ回路１
２８−０、１２８−１及び１２８−２の対応する１つの
入力ピンに接続された１つの出力を有する。回路１２８
はそれぞれ単一の出力を有し、これが選択回路（ＳＥ
Ｌ）１２４−０、１２４−１及び１２４−２の中央入力
ラインに接続される。これらの選択回路（ＳＥＬ）はＲ
ＥＧ１０３Ｒの出力Ｄ２〜Ｄ４に直接接続されている上
側入力ピンをもつ。かくしてライン１２２の電圧レベル
に従つて、選択回路（ＳＥＬ）１２４は、接続片１２０
が小型モデル側にセツトされているときＮＡＮＤ１２８
−０、１２８−１及び１２８−２の出力信号を通過さ
せ、これに対して接続片１２０が大型モデル側にセツト
されているときレジスタ（ＲＥＧ）１０３Ｒの出力信号
Ｄ２〜Ｄ４を直接通過させる。
れた複数のＡＮＤ回路１２６及びＮＡＮＤ回路１２８を
含む。黒く塗つた四角記号は反転入力及び出力信号を表
す。各ＡＮＤ回路１２６−０、１２６−１及び１２６−
２はＲＥＧ１０３Ｒの出力Ｄ２〜Ｄ４に接続された３個
の入力を有する。またそれらはそれぞれＮＡＮＤ回路１
２８−０、１２８−１及び１２８−２の対応する１つの
入力ピンに接続された１つの出力を有する。回路１２８
はそれぞれ単一の出力を有し、これが選択回路（ＳＥ
Ｌ）１２４−０、１２４−１及び１２４−２の中央入力
ラインに接続される。これらの選択回路（ＳＥＬ）はＲ
ＥＧ１０３Ｒの出力Ｄ２〜Ｄ４に直接接続されている上
側入力ピンをもつ。かくしてライン１２２の電圧レベル
に従つて、選択回路（ＳＥＬ）１２４は、接続片１２０
が小型モデル側にセツトされているときＮＡＮＤ１２８
−０、１２８−１及び１２８−２の出力信号を通過さ
せ、これに対して接続片１２０が大型モデル側にセツト
されているときレジスタ（ＲＥＧ）１０３Ｒの出力信号
Ｄ２〜Ｄ４を直接通過させる。
【００２１】小型モデル側にセツトされているとき、論
理回路１２４は３対１デコーダとして機能する。信号の
３つの組合せ０００、１００及び０１０はレジスタ（Ｒ
ＥＧ）１０３ＲのビツトＤ２〜Ｄ４に書き込まれ、かつ
その組合せに応じて論理回路１２４がそれぞれライン８
６−０、８６−１及び８６−２を一度に活性状態にす
る。これらのビツト以外のすべての組合せはこの論理回
路によつて拒絶される。論理回路が１本のラインだけを
イネーブル状態にするのはビツトの組合せが０００の場
合である。ＡＮＤゲート１２６−０はこのようなビツト
を受けると共に、これらビツトを入力において反転する
ことにより活性化出力を発生する。ＮＡＮＤ１２８−０
がＡＮＤ１２６−３からの出力信号によつてストローブ
されると、反転されて活性反転イネーブル信号として選
択回路（ＳＥＬ）１２４−０を通過する出力を発生す
る。他のＡＮＤゲートは正確なビツトのセツト状態がレ
ジスタ（ＲＥＧ）１０３Ｒに書き込まれるまで活性化さ
れない。他のビツトの組合せに対しては活性化は何も生
じない。
理回路１２４は３対１デコーダとして機能する。信号の
３つの組合せ０００、１００及び０１０はレジスタ（Ｒ
ＥＧ）１０３ＲのビツトＤ２〜Ｄ４に書き込まれ、かつ
その組合せに応じて論理回路１２４がそれぞれライン８
６−０、８６−１及び８６−２を一度に活性状態にす
る。これらのビツト以外のすべての組合せはこの論理回
路によつて拒絶される。論理回路が１本のラインだけを
イネーブル状態にするのはビツトの組合せが０００の場
合である。ＡＮＤゲート１２６−０はこのようなビツト
を受けると共に、これらビツトを入力において反転する
ことにより活性化出力を発生する。ＮＡＮＤ１２８−０
がＡＮＤ１２６−３からの出力信号によつてストローブ
されると、反転されて活性反転イネーブル信号として選
択回路（ＳＥＬ）１２４−０を通過する出力を発生す
る。他のＡＮＤゲートは正確なビツトのセツト状態がレ
ジスタ（ＲＥＧ）１０３Ｒに書き込まれるまで活性化さ
れない。他のビツトの組合せに対しては活性化は何も生
じない。
【００２２】ＡＮＤ１２６−３は４つの入力端を有す
る。１つの入力端はレジスタＲＥＧ９４ＲのビツトＤ７
に接続されてイネーブル信号を受けるようになされてい
る。２つの入力端はＩ／Ｏ ＲＥＡＤ信号及びＣＭＤ信
号を受ける。４番目の入力端はＤＥＣ ＡＤＤＲ １０
３ＬＡＴ信号を受け、この信号はバス４４の有効アドレ
ス信号の始端からこれに関連するＣＭＤ信号の終端まで
活性状態にある。ＡＮＤ１２６−３は活性出力信号を発
生し、この出力信号はすべてのＮＡＮＤ１２８−０〜１
２８−２に与えられてここで発生される信号を制御す
る。ポート１０３の読取り動作が発生すると、ＮＡＮＤ
１２８−０〜１２８−２はそれに接続されているＡＮＤ
１２６の出力端に対応する活性出力を発生する。接続片
１２０が大型モデル側にセツトされ従つてライン１２２
が負になつたとき、ＮＡＮＤ８６−３は反転出力を発生
し、これによりＡＮＤ１２６−３の出力に従つてライン
８６−３の信号をイネーブル状態にする。
る。１つの入力端はレジスタＲＥＧ９４ＲのビツトＤ７
に接続されてイネーブル信号を受けるようになされてい
る。２つの入力端はＩ／Ｏ ＲＥＡＤ信号及びＣＭＤ信
号を受ける。４番目の入力端はＤＥＣ ＡＤＤＲ １０
３ＬＡＴ信号を受け、この信号はバス４４の有効アドレ
ス信号の始端からこれに関連するＣＭＤ信号の終端まで
活性状態にある。ＡＮＤ１２６−３は活性出力信号を発
生し、この出力信号はすべてのＮＡＮＤ１２８−０〜１
２８−２に与えられてここで発生される信号を制御す
る。ポート１０３の読取り動作が発生すると、ＮＡＮＤ
１２８−０〜１２８−２はそれに接続されているＡＮＤ
１２６の出力端に対応する活性出力を発生する。接続片
１２０が大型モデル側にセツトされ従つてライン１２２
が負になつたとき、ＮＡＮＤ８６−３は反転出力を発生
し、これによりＡＮＤ１２６−３の出力に従つてライン
８６−３の信号をイネーブル状態にする。
【００２３】上述の電源投入自己試験（ＰＯＳＴ）オペ
レーシヨン動作の間、接続片１２０が小型モデル側にセ
ツトされてライン１２２が正になつたとき、レジスタＲ
ＥＧ１０３Ｒが書き込まれることによりビツトＤ２〜Ｄ
４は、連続的な書込み動作時に同時には１ビツトだけが
活性状態にされ、その結果各サブシステムＳＳ０〜２か
ら順次読み取ることになる。例えばビツトＤ２が活性状
態にあるとき、唯一の活性出力信号がライン８６−０に
現れることによりサブシステムＳＳ０内の存在検出レジ
スタ（ＰＤ）ビツトの選択読取りをイネーブル状態にす
る。
レーシヨン動作の間、接続片１２０が小型モデル側にセ
ツトされてライン１２２が正になつたとき、レジスタＲ
ＥＧ１０３Ｒが書き込まれることによりビツトＤ２〜Ｄ
４は、連続的な書込み動作時に同時には１ビツトだけが
活性状態にされ、その結果各サブシステムＳＳ０〜２か
ら順次読み取ることになる。例えばビツトＤ２が活性状
態にあるとき、唯一の活性出力信号がライン８６−０に
現れることによりサブシステムＳＳ０内の存在検出レジ
スタ（ＰＤ）ビツトの選択読取りをイネーブル状態にす
る。
【００２４】図５において、大型モデルは前述の場合と
同様に８個のサブシステムＳＳ０〜ＳＳ７を含む。各サ
ブシステムＳＳは２つの単一インラインメモリモジユー
ル（ＳＩＭＭ）ソケツトを有し、その結果単一インライ
ンメモリモジユール（ＳＩＭＭ）の最大数が１６になる
ようになされている。接続片１２０は負の電圧レベルに
接続され、このことはリードストローブステアリングポ
ート（ＲＳＳＰ）１０５がライン８６−３にイネーブル
信号を発生させることになり、この信号が入力／出力コ
ントローラ（ＩＯＣ）４６の外部にあるデコーダ１３２
に送り込まれる。このイネーブル信号は符号Ｄで示さ
れ、符号Ｃで示されるＣＭＤ信号と同じ作動時間を有す
る。このようなデコーダはライン８６−０、８６−１及
び８６−２に接続される３対８デコーダでなり、これが
８つの出力ライン１３４の１つに活性出力信号を発生
し、この出力ライン１３４がそれぞれ異なるサブシステ
ムＳＳに接続される。プログラマブルオプシヨン選択
（ＰＯＳ）動作の間、ポート１０３は３ビツトＤ２〜Ｄ
４の異なる組合せによつて異なる書込み周期で書き込ま
れることによりポート１０３の異なるサブシステムＳＳ
を順次読み取り、その結果プログラマブルオプシヨン選
択（ＰＯＳ）情報を検出すると共に、大型モデルのメモ
リ構成を決定する。デコーダが入力／出力コントローラ
（ＩＯＣ）４６内に組み込まれている場合は、付加的な
ピンが必要となる。余分なピンを付加することを回避す
るためには、内部ロジツクを使用し又は図４について特
に述べたようなデコード処理をすれば、同じ入力／出力
コントローラ（ＩＯＣ）チツプを異なるモデルに使用す
ることができるような、コスト的に有効な解決策が得ら
れる。
同様に８個のサブシステムＳＳ０〜ＳＳ７を含む。各サ
ブシステムＳＳは２つの単一インラインメモリモジユー
ル（ＳＩＭＭ）ソケツトを有し、その結果単一インライ
ンメモリモジユール（ＳＩＭＭ）の最大数が１６になる
ようになされている。接続片１２０は負の電圧レベルに
接続され、このことはリードストローブステアリングポ
ート（ＲＳＳＰ）１０５がライン８６−３にイネーブル
信号を発生させることになり、この信号が入力／出力コ
ントローラ（ＩＯＣ）４６の外部にあるデコーダ１３２
に送り込まれる。このイネーブル信号は符号Ｄで示さ
れ、符号Ｃで示されるＣＭＤ信号と同じ作動時間を有す
る。このようなデコーダはライン８６−０、８６−１及
び８６−２に接続される３対８デコーダでなり、これが
８つの出力ライン１３４の１つに活性出力信号を発生
し、この出力ライン１３４がそれぞれ異なるサブシステ
ムＳＳに接続される。プログラマブルオプシヨン選択
（ＰＯＳ）動作の間、ポート１０３は３ビツトＤ２〜Ｄ
４の異なる組合せによつて異なる書込み周期で書き込ま
れることによりポート１０３の異なるサブシステムＳＳ
を順次読み取り、その結果プログラマブルオプシヨン選
択（ＰＯＳ）情報を検出すると共に、大型モデルのメモ
リ構成を決定する。デコーダが入力／出力コントローラ
（ＩＯＣ）４６内に組み込まれている場合は、付加的な
ピンが必要となる。余分なピンを付加することを回避す
るためには、内部ロジツクを使用し又は図４について特
に述べたようなデコード処理をすれば、同じ入力／出力
コントローラ（ＩＯＣ）チツプを異なるモデルに使用す
ることができるような、コスト的に有効な解決策が得ら
れる。
【００２５】特許請求の範囲で明らかにしたような本発
明の範囲から逸脱することなしに、処理ステツプ及び部
品の細部及び配置に多くの変更をすることができると
は、当該技術分野においては明らかである。
明の範囲から逸脱することなしに、処理ステツプ及び部
品の細部及び配置に多くの変更をすることができると
は、当該技術分野においては明らかである。
【００２６】
【発明の効果】上述のように本発明によれば、パーソナ
ルコンピユータに搭載される単一インラインメモリモジ
ユール（ＳＩＭＭ）の最大数に応じて異ならせることが
できる２つのメモリサイズをもつようにすると共に、単
一メモリモジユール（ＳＩＭＭ）にサイズ及び速度を示
す存在検出ビツトを記憶させるようにしたことにより、
メモリサイズを簡易に選択することができるパーソナル
コンピユータを容易に実現できる。
ルコンピユータに搭載される単一インラインメモリモジ
ユール（ＳＩＭＭ）の最大数に応じて異ならせることが
できる２つのメモリサイズをもつようにすると共に、単
一メモリモジユール（ＳＩＭＭ）にサイズ及び速度を示
す存在検出ビツトを記憶させるようにしたことにより、
メモリサイズを簡易に選択することができるパーソナル
コンピユータを容易に実現できる。
【図１】図１は本発明によるパーソナルコンピユータの
一実施例を示すブロツク図である。
一実施例を示すブロツク図である。
【図２】図２は本発明を小型サイズメモリに適用した場
合の動作の説明のために図１のコンピユータの一部を一
段と詳細に示すブロツク図である。
合の動作の説明のために図１のコンピユータの一部を一
段と詳細に示すブロツク図である。
【図３】図３は図１のコンピユータの演算中に生じるポ
ート読取り処理プログラムを示すフローチヤートであ
る。
ート読取り処理プログラムを示すフローチヤートであ
る。
【図４】図４は図２の読取りストローブステアリングポ
ートを主として示す詳細ブロツク図である。
ートを主として示す詳細ブロツク図である。
【図５】図５は本発明を大型サイズメモリに適用した場
合の動作の説明のために示す図２と同様のブロツク図で
ある。
合の動作の説明のために示す図２と同様のブロツク図で
ある。
１０……パーソナルコンピユータ、１２……マイクロプ
ロセツサ、１６……バスインターフエイスコントローラ
（ＢＩＣ）、１８……数値演算用補助プロセツサ、２０
……小型コンピユータシステムインターフエイス（ＳＣ
ＳＩ）アダプタ、２４……小型コンピユータシステムイ
ンターフエイス（ＳＣＳＩ）ハードドライブ（ＨＤ）、
３６……メインメモリ、３８……ＲＯＭ、４６……入力
／出力コントローラ（ＩＯＣ）、４８……ビデオ信号プ
ロセツサ、５０……コネクタ、６４……モニタ、９０
Ａ、９０Ｂ……単一インラインメモリモジユール（ＳＩ
ＭＭ）、９４……リードポート、９６……一方向出力バ
ツフア回路、１００Ａ、１００Ｂ……主メモリ、１０２
Ａ、１０２Ｂ……存在検出レジスタ、１０３……ライト
ポート、１０５……リードストローブステアリングポー
ト。
ロセツサ、１６……バスインターフエイスコントローラ
（ＢＩＣ）、１８……数値演算用補助プロセツサ、２０
……小型コンピユータシステムインターフエイス（ＳＣ
ＳＩ）アダプタ、２４……小型コンピユータシステムイ
ンターフエイス（ＳＣＳＩ）ハードドライブ（ＨＤ）、
３６……メインメモリ、３８……ＲＯＭ、４６……入力
／出力コントローラ（ＩＯＣ）、４８……ビデオ信号プ
ロセツサ、５０……コネクタ、６４……モニタ、９０
Ａ、９０Ｂ……単一インラインメモリモジユール（ＳＩ
ＭＭ）、９４……リードポート、９６……一方向出力バ
ツフア回路、１００Ａ、１００Ｂ……主メモリ、１０２
Ａ、１０２Ｂ……存在検出レジスタ、１０３……ライト
ポート、１０５……リードストローブステアリングポー
ト。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピーター・ジユーゲン・クリム アメリカ合衆国、フロリダ州33442、デア ーフイールド・ビーチ、エス・ダブリユ・ ４番ストリート 3261番地 (72)発明者 マーク・ガーナー・ノル アメリカ合衆国、フロリダ州33463、レイ ク・ワース、インレツト・サークル 4202 番地 (72)発明者 ジヨス・アントニオ・オリーブ アメリカ合衆国、フロリダ州33133、マイ アミ、22番アベニユ、サウスウエスト 2595番地
Claims (3)
- 【請求項１】入力／出力バスを介して複数の入力／出力
装置のアクセスを制御する入力／出力コントローラをも
つパーソナルコンピユータにおいて、上記パーソナルコ
ンピユータは、第１の予定数の単一インラインメモリモ
ジユール（ＳＩＭＭ）ソケツトをもつ第１のメモリ及び
第２の予定数の単一インラインメモリモジユール（ＳＩ
ＭＭ）ソケツトをもつ第２のメモリの組から選択された
メモリサイズを有し、上記第２の予定数は上記第１の予
定数よりも大きく、上記メモリは上記ソケツトの１つに
搭載された少なくとも１つの単一インラインメモリモジ
ユール（ＳＩＭＭ）を有しかつサイズ及び速度を表す存
在検出情報を含み、 上記入力／出力コントローラ（ＩＯＣ）に配設されかつ
コントロールビツトを記憶するプログラマブルレジスタ
を含む可アドレスメモリ検出ポートと、 上記単一インラインメモリモジユール（ＳＩＭＭ）ソケ
ツト及びデータバスに接続されることにより、上記ソケ
ツトの上記単一インラインメモリモジユール（ＳＩＭ
Ｍ）からの存在検出情報及び空ソケツトであることを表
す信号を受ける複数の選択的イネーブル出力バツフア回
路と、 上記コンピユータに搭載されるメモリサイズを表す２つ
の異なる信号を供給し得る選択的駆動装置と、 上記入力／出力コントローラ（ＩＯＣ）内に配設され、
上記プログラマブルレジスタ及び上記選択的駆動装置に
接続された入力端を有し、選択的にイネーブル状態にな
る論理手段を含み、上記出力バツフア回路を選択的にイ
ネーブル状態にする信号を伝送する複数の出力ラインを
有し、上記選択的駆動手段がセツトしたときこれに応じ
動作することにより上記プログラマブルレジスタ又は上
記論理手段から直接上記出力ラインに信号を発生し、そ
の結果存在検出情報の読取りを制御するステアリングポ
ートとを有する存在検出情報読取り装置を具えることを
特徴とするパーソナルコンピユータ。 - 【請求項２】上記論理手段は、 ｎ対１のｎ個のデコーダ（ｎは上記コントロールビツト
の数と一致する数）でなる第１のデコーダと、 上記第１のデコーダの出力端に接続された第１の組の入
力端と、上記プログラマブルレジスタに接続された第２
の組の入力端とを有し、上記選択的駆動装置に接続され
たｎ個のコントロール入力端をもつと共に、上記選択的
駆動装置のセツトの仕方によつて上記第１及び第２の組
の入力端の一方から信号を通過させるように出力する複
数のｎ選択手段とを具えることを特徴とする請求項１に
記載のパーソナルコンピユータ。 - 【請求項３】上記ソケツトは複数のグループに配置さ
れ、当該各グループは同様の数のソケツトを有し、 上記出力バツフア回路は各出力バツフア回路が異なるグ
ループと接続されるように上記グループの数と一致する
ことを特徴とする請求項２に記載のパーソナルコンピユ
ータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US71317491A | 1991-06-10 | 1991-06-10 | |
| US07/713174 | 1991-06-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05151070A JPH05151070A (ja) | 1993-06-18 |
| JPH0715665B2 true JPH0715665B2 (ja) | 1995-02-22 |
Family
ID=24865085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4143571A Expired - Lifetime JPH0715665B2 (ja) | 1991-06-10 | 1992-05-07 | パーソナルコンピユータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5539912A (ja) |
| EP (1) | EP0522696A1 (ja) |
| JP (1) | JPH0715665B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE249643T1 (de) * | 1993-04-30 | 2003-09-15 | Packard Bell Nec Inc | Symmetrisches mehrprozessorsystem mit vereinheitlichter umgebung und verteilten systemfunktionen |
| US5862320A (en) * | 1995-12-22 | 1999-01-19 | Cirrus Logic, Inc. | SDRAM DIMM presence detect interface |
| DE59610672D1 (de) * | 1995-12-29 | 2003-09-25 | Siemens Ag | Verfahren und Anordnung zum Konvertieren von Speicheradressen in Speicheransteuersignale |
| US5860134A (en) * | 1996-03-28 | 1999-01-12 | International Business Machines Corporation | Memory system with memory presence and type detection using multiplexed memory line function |
| US5813029A (en) | 1996-07-09 | 1998-09-22 | Micron Electronics, Inc. | Upgradeable cache circuit using high speed multiplexer |
| US5786769A (en) * | 1996-12-11 | 1998-07-28 | International Business Machines Corporation | Method and system for detecting the presence of adapter cards |
| US5953515A (en) * | 1997-04-11 | 1999-09-14 | International Business Machines Corporation | Pluggable electronic card presence detect scheme for use in parallel and serial vital detect product data (VPD) collection systems |
| US6119197A (en) * | 1997-10-31 | 2000-09-12 | Micron Technology, Inc. | Method for providing and operating upgradeable cache circuitry |
| JPH11134246A (ja) * | 1997-10-31 | 1999-05-21 | Brother Ind Ltd | データ処理システム及びデータ処理システムにおける記憶装置からのデータ入力方法 |
| JPH11134245A (ja) * | 1997-10-31 | 1999-05-21 | Brother Ind Ltd | データ処理システム |
| US6173382B1 (en) * | 1998-04-28 | 2001-01-09 | International Business Machines Corporation | Dynamic configuration of memory module using modified presence detect data |
| US6493798B2 (en) | 1998-09-21 | 2002-12-10 | Micron Technology, Inc. | Upgradeable cache circuit using high speed multiplexer |
| KR100578112B1 (ko) * | 1998-10-16 | 2006-07-25 | 삼성전자주식회사 | 메모리 클럭 신호를 제어하는 컴퓨터 시스템 및그 방법 |
| US6625692B1 (en) | 1999-04-14 | 2003-09-23 | Micron Technology, Inc. | Integrated semiconductor memory chip with presence detect data capability |
| US7295443B2 (en) * | 2000-07-06 | 2007-11-13 | Onspec Electronic, Inc. | Smartconnect universal flash media card adapters |
| DE10152916B4 (de) * | 2001-10-26 | 2006-11-30 | Infineon Technologies Ag | Informationsenthaltungseinrichtung für Speichermodule und Speicherchips |
| US7194581B2 (en) | 2003-06-03 | 2007-03-20 | Intel Corporation | Memory channel with hot add/remove |
| US7340537B2 (en) * | 2003-06-04 | 2008-03-04 | Intel Corporation | Memory channel with redundant presence detect |
| US7339837B2 (en) | 2004-05-18 | 2008-03-04 | Infineon Technologies Ag | Configurable embedded processor |
| US7383399B2 (en) | 2004-06-30 | 2008-06-03 | Intel Corporation | Method and apparatus for memory compression |
| US20060064563A1 (en) * | 2004-09-23 | 2006-03-23 | Hobson Louis B | Caching presence detection data |
| EP2210153B1 (en) * | 2007-11-13 | 2013-04-24 | Rockwell Automation Technologies, Inc. | Industrial controller using shared memory multicore architecture |
| US7797583B2 (en) | 2008-02-25 | 2010-09-14 | Kingston Technology Corp. | Fault diagnosis of serially-addressed memory modules on a PC motherboard |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3753232A (en) * | 1972-04-06 | 1973-08-14 | Honeywell Inf Systems | Memory control system adaptive to different access and cycle times |
| IT1142074B (it) * | 1981-11-24 | 1986-10-08 | Honeywell Inf Systems | Sistema di elaborazione dati con allocazione automatica dell'indirizzo in una memoria modulare |
| US4633434A (en) * | 1984-04-02 | 1986-12-30 | Sperry Corporation | High performance storage unit |
| JPS63143689A (ja) * | 1986-12-06 | 1988-06-15 | Tokyo Electric Co Ltd | メモリカ−ドの容量検出装置 |
| US5038320A (en) * | 1987-03-13 | 1991-08-06 | International Business Machines Corp. | Computer system with automatic initialization of pluggable option cards |
| US4899272A (en) * | 1987-10-23 | 1990-02-06 | Chips & Technologies, Inc. | Addressing multiple types of memory devices |
| US4951248A (en) * | 1988-03-04 | 1990-08-21 | Sun Microsystems, Inc. | Self configuring memory system |
| US5148389A (en) * | 1988-04-05 | 1992-09-15 | Convergent Technologies, Inc. | Modular expansion bus configuration |
| US5119486A (en) * | 1989-01-17 | 1992-06-02 | Prime Computer | Memory board selection method and apparatus |
| JPH02235156A (ja) * | 1989-03-08 | 1990-09-18 | Canon Inc | 情報処理装置 |
| US5155844A (en) * | 1990-02-14 | 1992-10-13 | International Business Machines Corporation | Background memory test during system start up |
| US5012408A (en) * | 1990-03-15 | 1991-04-30 | Digital Equipment Corporation | Memory array addressing system for computer systems with multiple memory arrays |
| US5175833A (en) * | 1990-06-07 | 1992-12-29 | Intel Corporation | Apparatus for determining relative position of a cache memory in a cache memory array |
| US5241643A (en) * | 1990-06-19 | 1993-08-31 | Dell Usa, L.P. | Memory system and associated method for disabling address buffers connected to unused simm slots |
| US5237690A (en) * | 1990-07-06 | 1993-08-17 | International Business Machines Corporation | System for testing adaptor card upon power up and having disablement, enablement, and reconfiguration options |
| US5283877A (en) * | 1990-07-17 | 1994-02-01 | Sun Microsystems, Inc. | Single in-line DRAM memory module including a memory controller and cross bar switches |
| US5253357A (en) * | 1991-06-13 | 1993-10-12 | Hewlett-Packard Company | System for determining pluggable memory characteristics employing a status register to provide information in response to a preset field of an address |
-
1992
- 1992-05-07 JP JP4143571A patent/JPH0715665B2/ja not_active Expired - Lifetime
- 1992-05-22 EP EP92304701A patent/EP0522696A1/en not_active Ceased
-
1994
- 1994-07-22 US US08/279,308 patent/US5539912A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0522696A1 (en) | 1993-01-13 |
| JPH05151070A (ja) | 1993-06-18 |
| US5539912A (en) | 1996-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0715665B2 (ja) | パーソナルコンピユータ | |
| KR940002755B1 (ko) | 1칩 마이크로 컴퓨터 | |
| US5555528A (en) | Dynamic random access memory persistent page implemented as processor register sets | |
| US6895474B2 (en) | Synchronous DRAM with selectable internal prefetch size | |
| US5226134A (en) | Data processing system including a memory controller for direct or interleave memory accessing | |
| US4933909A (en) | Dual read/write register file memory | |
| US20070268765A1 (en) | Integrated Circuit Memory Device Having Dynamic Memory Bank Count and Page Size | |
| US5893135A (en) | Flash memory array with two interfaces for responding to RAS and CAS signals | |
| JPH0973772A (ja) | メモリ素子、処理システム、メモリ素子を制御する方法およびダイナミックランダムアクセスメモリを操作する方法 | |
| US4669064A (en) | Semiconductor memory device with improved data write function | |
| US5210847A (en) | Noncacheable address random access memory | |
| US8266361B1 (en) | Access methods and circuits for devices having multiple buffers | |
| JPS63163937A (ja) | メモリ制御装置 | |
| JPH0731626B2 (ja) | プロセツサ−を高容量記憶装置に接続するための電子回路 | |
| US6829184B2 (en) | Apparatus and method for encoding auto-precharge | |
| JPH0283896A (ja) | 読出し専用メモリ | |
| US6535992B1 (en) | DRAM auto-swapping device | |
| KR100810795B1 (ko) | 집적 반도체 메모리 및 그의 작동 방법 | |
| JPH10133945A (ja) | データ処理装置 | |
| KR0147476B1 (ko) | 컴퓨터의 입/출력 컨피그레이션 셋팅 시스템 및 방법 | |
| JPH11149334A (ja) | バス信号制御回路 | |
| JPS6040063B2 (ja) | 複合バス回路 | |
| JPH04241296A (ja) | メモリ初期化方式 | |
| JPH01154392A (ja) | メモリ回路 | |
| JPH0828119B2 (ja) | 半導体記憶装置 |