KR100810795B1 - 집적 반도체 메모리 및 그의 작동 방법 - Google Patents

집적 반도체 메모리 및 그의 작동 방법 Download PDF

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Abstract

집적 반도체 메모리(100)는 제 1 메모리 영역(40a), 제 2 메모리 영역(40b) 및 제 1 어드레스 접속부(A0, A1, ..., An)와 제 2 어드레스 접속부(An+1)를 포함한다. 제 2 어드레스 접속부에 존재하는 제 2 어드레스 신호(AS2)는 제 1 또는 제 2 메모리 영역에 대한 액세스를 지정하는 반면, 제 1 어드레스 접속부에 존재하는 제 1 어드레스 신호(AS1a, ..., AS1n)는 제 1 또는 제 2 메모리 영역 내에서 어떤 메모리 셀이 액세스되는지를 지정한다. 제 1 메모리 구성에서, 모든 어드레스 접속부(A0, A1, ..., An, An+1)는 어드레스 신호에 의해 외부적으로 구동되고, 제 1 또는 제 2 메모리 영역(40a, 40b) 내의 메모리 셀에 대한 액세스는 이것에 의해 제어된다. 제 2 메모리 구성에서, 제 1 어드레스 접속부(A0, A1, ..., An)만이 외부적으로 구동되는 반면, 모드 레지스터(51) 내의 시그널링 비트는 제 1 또는 제 2 메모리 영역에 대한 액세스를 조절한다. 이것은 제 2 어드레스 접속부(An+1)를 외부적으로 구동할 가능성이 없는 경우에도, 제 2 메모리 영역(40b)에 대한 액세스를 제공한다.

Description

집적 반도체 메모리 및 그의 작동 방법{SEMICONDUCTOR INTEGRATED MEMORY}
본 발명은 제 1 및 제 2 메모리 영역을 갖는 집적 반도체 메모리에 관한 것이다.
소프트웨어 제품의 복잡성에 대한 계속적인 증가는 컴퓨터 시스템 내에서 실행되어야 하는 매우 많은 계산 단계를 요구한다. 이것은 또한 데이터 용량의 지속적인 증가를 처리할 필요성을 초래한다. 이를 위하여, 반도체 산업은 예를 들면 DRAM(dynamic random access memory) 반도체 메모리 등과 같이 증가된 데이터 용량을 저장할 수 있는 집적 반도체 메모리의 개발을 시도하였다. 이를 위하여, 집적 반도체 메모리의 저장 용량은 하나의 메모리 세대로부터 다음 메모리 세대까지 지속적으로 확장하고 있다.
상술된 저장 용량의 증가는 집적 반도체 메모리의 어드레스 공간이 또한 확장되도록 요구하는데, 이는 확장된 메모리 영역 내에 위치된 메모리 셀이 이전 모델의 집적 반도체 메모리에 비해 더 높은 어드레스를 갖기 때문이다. 그러므로 집적 반도체 메모리의 이러한 영역 내에 위치된 메모리 셀을 선택하기 위해서는, 확 장된 메모리 영역 내의 메모리 셀을 선택할 수 있게 하는 추가적인 외부 어드레스 접속부가 필요하다.
컴퓨터의 메인 보드(소위 마더보드(motherboard)) 위에 집적 반도체 메모리를 구동하기에 충분한 어드레스 접속부가 존재하는 한, 일반적으로 이러한 집적 반도체 메모리를 컴퓨터 내에 이용하는 것은 문제를 발생시키지 않는다. 이것은 일반적으로 집적 반도체 메모리 자체와 동일한 세대에서 제조된 컴퓨터에 적용된다. 마찬가지로, 현대의 컴퓨터에서, 소위 메모리 제어기로 지칭되는 제어 회로는 집적 반도체 메모리의 메모리 셀을 액세스하는 집적 반도체 메모리의 모든 어드레스 접속부를 구동할 수 있는 충분한 개수의 드라이버 채널을 가질 것이다.
그러나, 최대 메모리 확장부가 이러한 컴퓨터 내에 이미 설치되었다면, 이전 세대의 컴퓨터를 새로운 세대의 집적 반도체 메모리로 업데이트하는 것에 의해 문제점이 발생한다. 일반적으로, 집적 반도체 메모리를 구동하기에는 드라이버 채널이 너무 적기 때문에, 이러한 컴퓨터의 마더보드 위에는 집적 반도체 메모리와 마더보드 상의 확장된 메모리 영역을 접속하기에 충분한 접속부가 존재하지 않거나, 마더보드의 메모리 제어기가 새로운 메모리 모듈과 호환될 수 없다. 그러므로 일반적으로 확장된 메모리 영역을 액세스하기 위해 필요한 최상위(most significant) 어드레스 접속부를 구동하는 데 이용가능한 메모리 제어기의 다른 드라이버 채널이 존재하지 않기 때문에, 집적 반도체 메모리의 확장된 메모리 영역을 액세스할 수 없다. 컴퓨터는 더 이상 메모리 확장에 의해 가속될 수 없다. 그러므로 더 큰 저장 용량을 갖는 집적 반도체 메모리가 지금까지 컴퓨터 내에 존재하고 더 작은 저장 용량을 갖는 반도체 메모리와 동일한 개수의 외부 어드레스 접속부를 관리할 수 있도록 컴퓨터의 메모리 확장이 필요하다.
최상위 어드레스 접속부를 또한 구동할 필요 없이 확장된 메모리 영역을 액세스할 수 있는 메모리 칩을 이용하는 것의 다른 이점은 집적 반도체 메모리의 산업적 테스트에 관련된다. 집적 반도체 메모리의 테스트에 이용되는 테스트 시스템의 드라이버 채널의 개수는 한정되어 있다. 이러한 제한에 기인하여, 제조 프로세스의 끝부분에서 집적 반도체 메모리의 병렬 테스트는 제한된다. 병렬로 테스트될 수 있는 집적 반도체 메모리의 개수는 감소되고, 이것은 처리량에 있어서 상당히 부정적인 효과를 초래하고, 그에 따라 부품의 전달에 있어서 시간 손실이 초래된다.
특히, 확장된 메모리 영역을 갖는 집적 반도체 메모리의 증가된 개수의 메모리 뱅크를 테스트하는 것은 문제가 있는 것으로 확인되었다. 또한, 추가적인 메모리 뱅크의 테스트는 한정된 드라이버 리소스에 기인하여 더욱더 어려워지고 있다. 그러므로 특정 어드레스의 테스트는 지금까지 완전히 생략되어야만 했다. 따라서 테스트 시스템은 오로지 한정된 범위에 대한 비트 실패 맵(bit fail maps)을 전달하여, 뱅크-의존 서명(bank-dependent signature)은 완전히 제한된다. 현재 이러한 문제점을 해결하는 한가지 가능성은 점퍼(jumpers) 또는 다른 추가적인 하드웨어 부품을 이용하여 대응하는 어드레스 접속부를 연속적으로 접속하는 것으로 이루어진다. 그러나, 추가적인 하드웨어를 이용하는 것은 매우 정교하고 복잡한 문제 해결책을 나타낸다.
본 발명의 목적은 확장된 메모리 영역 내의 메모리 셀을 액세스하기 위해 반도체 메모리의 패키지에 제공된 반도체 메모리의 추가적인 어드레스 접속부를 구동하지 않고 확장된 메모리 영역 내의 메모리 셀을 액세스할 수 있는 메모리 확장부 내의 집적 반도체 메모리를 제공하는 것이다. 또한 이러한 집적 반도체 메모리를 작동하는 방법도 제공한다.
집적 반도체 메모리에 관련된 본 발명은 제 1 및 제 2 메모리 구성으로 작동될 수 있는 집적 반도체 메모리에 의해 달성된다. 집적 반도체 메모리는 제 1 메모리 영역 및 제 2 메모리 영역 내에 정렬된 메모리 셀을 구비한다. 또한 제 1 또는 제 2 메모리 영역에 대한 액세스를 식별하는 시그널링 비트를 저장하는 레지스터를 포함한다. 또한 제 1 어드레스 신호를 인가하는 제 1 어드레스 접속부―제 1 또는 제 2 메모리 영역 내의 메모리 셀 중의 하나는 제 1 어드레스 신호를 통한 액세스를 위해 선택될 수 있음―와, 제 2 어드레스 신호를 인가하는 제 2 어드레스 접속부를 구비한다. 또한 집적 반도체 메모리를 제어하는 제어 회로를 구비한다. 제어 회로는 반도체 메모리의 제 1 메모리 구성에서 제 2 어드레스 접속부에 존재하는 제 2 어드레스 신호에 의존하여 제 1 또는 제 2 메모리 영역을 액세스하는 방식으로 구성된다. 제어 회로는 집적 반도체 메모리의 제 2 메모리 구성의 시그널링 비트의 상태에 따라서 제 1 또는 제 2 메모리 영역을 액세스하는 방식으로 구성된다.
예를 들어, 컴퓨터의 마더보드 상에 존재하는 메모리 제어기가 확장된 메모리 영역 내에 존재하는 메모리 셀을 액세스하기 위해서 어드레스를 위한 적절한 개수의 드라이버 채널을 구비하지 않으면, 집적 반도체 메모리는 제 2 메모리 구성으로 작동한다. 이 경우에 집적 반도체 메모리의 제 2 어드레스 접속부는 메모리 제어기에 의해 구동될 수 없다. 본 발명에 따르면, 메모리 제어기는 집적 반도체 메모리의 레지스터 내의 시그널링 비트를 설정하는 제어 신호를 그 제 1 어드레스 접속부에 존재하는 집적 반도체 메모리에 제공함으로써 집적 반도체 메모리의 제 1 또는 제 2 메모리 영역 내의 메모리 셀을 액세스한다. 제 2 메모리 구성에서, 제어 회로는 메모리 셀에 대한 각각의 액세스로 시그널링 비트의 상태를 체크한다. 비트가 설정되면, 제어 회로는 제 1 어드레스 접속부에 존재하는 어드레스를 확장된 메모리 영역 내의 메모리 셀의 어드레스로 변환한다. 따라서 제 2 어드레스 접속부는 더 이상 예를 들면, 제 2 메모리 영역 내의 메모리 셀을 선택하는 메모리 제어기에 의해 외부적으로 구동될 필요가 없다. 따라서 제 2 메모리 구성에서, 본 발명에 따른 집적 반도체 메모리는 마더보드 상에 존재하는 하드웨어에 거의 무관하게 이용될 수 있다.
바람직하게는, 집적 반도체 메모리는 제 1 입력 접속부 및 제 2 입력 접속부를 갖는 어드레스 레지스터를 포함한다. 제어 회로는 제 2 어드레스 신호를 출력하는 제 1 출력 접속부를 구비한다. 또한 제 1 어드레스 접속부 중 하나의 접속부는 어드레스 레지스터의 제 1 입력 접속부 중 하나의 접속부와 신호 접속되어 있다. 제 2 어드레스 접속부에 존재하는 제 2 어드레스 신호는 제 1 메모리 구성의 어드레스 레지스터의 제 2 입력 접속부에 공급된다. 제 2 어드레스 신호를 출력하는 제어 회로의 제 1 출력 접속부는 제 2 메모리 구성의 어드레스 레지스터의 제 2 입력 접속부에 접속된다.
바람직한 집적 반도체 메모리에 있어서, 제어 회로는 제 1 또는 제 2 메모리 구성의 집적 반도체 메모리를 초기화하는 구성 신호를 인가하기 위한 입력 접속부를 포함한다. 제어 회로는 그 입력 접속부가 구성 신호의 상태에 따라 구동될 때 제 1 또는 제 2 메모리 구성의 집적 반도체 메모리를 작동시키는 방식으로 구성된다.
집적 반도체 메모리의 다른 특징에 따르면, 제어 회로는 제 2 어드레스 신호가 전위 상태를 갖는 제 2 어드레스 접속부에 존재하는 경우에 제 2 메모리 구성의 집적 반도체 메모리를 작동시키는 방식으로 구성된다.
집적 반도체 메모리의 실시예에 대한 다른 변형예에 따르면, 제 2 어드레스 접속부는 트랜지스터 또는 바이어스 저항을 통해 전위 상태를 인가하는 접속부에 접속된다.
다른 실시예에서, 집적 반도체 메모리는 제어 가능 스위치를 포함한다. 제어 회로는 제어 가능 스위치를 제어하는 제어 신호를 출력하는 제 2 출력 접속부를 포함한다. 제 1 메모리 구성에서, 제 2 어드레스 접속부에 존재하는 제 2 어드레스 신호는 제어 가능 스위치를 통해 어드레스 레지스터의 제 2 입력 접속부에 공급된다. 제 2 메모리 구성에서, 제어 회로의 제 1 출력 접속부는 제어 가능 스위치를 통해 제 2 어드레스 신호를 출력하는 제어 회로의 제 1 출력 접속부에 접속된다.
다른 실시예에 따르면, 제어 회로는 제 2 메모리 구성에서, 제 1 어드레스 접속부가 제어 신호의 제 1 상태에 의해 구동될 때 레지스터 내의 시그널링 비트를 제 1 상태로 설정하고, 제 1 어드레스 접속부가 제어 신호의 제 2 상태에 의해 구동될 때 시그널링 비트를 제 2 상태로 설정하는 방식으로 구성된다. 이러한 구성에서 레지스터는 DRAM 반도체 메모리의 모드 레지스터로서 구성되는 것이 바람직하다.
다음으로 집적 반도체 메모리를 작동하는 방법에 관해 설명한다. 이 방법은 제 1 메모리 구성 및 제 2 메모리 구성으로 작동될 수 있는 집적 반도체 메모리의 이용 방법을 제공한다. 이용되는 집적 반도체 메모리는 제 1 메모리 영역 및 제 2 메모리 영역 내의 메모리 셀을 구비한다. 또한 제 1 어드레스 신호를 인가하는 제 1 어드레스 접속부 및 제 2 어드레스 신호를 인가하는 제 2 어드레스 접속부를 구비한다. 제 1 또는 제 2 메모리 영역 내의 메모리 셀 중의 하나는 제 1 어드레스 접속부에 제 1 어드레스 신호를 인가하고, 제 2 어드레스 신호를 제 1 메모리 구성의 제 2 어드레스 접속부에 인가하는 것에 의해 선택될 수 있다. 제 1 또는 제 2 메모리 영역에 대한 액세스를 선택할 수 있게 하는 모드 레지스터 내의 시그널링 비트는, 제 2 메모리 구성의 제 1 어드레스 접속부에 제어 신호를 인가하여 설정될 수 있다. 집적 반도체 메모리가 그 제 2 어드레스 접속부에 있는 메모리 제어기에 의해 구동될 수 없으면, 제 2 메모리 구성으로 작동하도록 구성된다. 제 1 메모리 영역을 액세스하도록 의도하였다면, 시그널링 비트는 집적 반도체 메모리의 모드 레지스터 내에서 제 1 상태로 설정된다. 반대로, 제 2 메모리 영역을 액세스하도록 의도한다면, 시그널링 비트는 집적 반도체 메모리의 모드 레지스터 내에서 제 2 상태로 설정된다. 그 다음에 제 1 어드레스 접속부는 제 2 메모리 영역 내의 메모리 셀을 선택하는 제 1 어드레스 신호로 구동된다. 다음에 선택된 메모리 셀로부터 데이터 항목이 판독되거나 선택된 메모리 셀에 데이터 항목이 기록된다.
바람직한 집적 반도체 메모리 작동 방법에 따르면, 집적 반도체 메모리는 제 2 어드레스 접속부를 전압 전위로 접속함으로써 제 2 메모리 구성으로 초기화된다.
본 발명에 따른 집적 반도체 메모리의 작동 방법에 대한 다른 실시예에서, 집적 반도체 메모리는 집적 반도체 메모리의 제어 회로를 구성 신호의 제 1 상태로 구동함으로써 제 1 메모리 구성으로 초기화된다. 집적 반도체 메모리는 구성 신호의 제 2 상태로 집적 반도체 메모리의 제어 회로를 구동함으로써 제 2 메모리 구성으로 초기화된다.
다음 내용에서 본 발명은 본 발명의 예시적인 실시예를 도시하는 도면을 이용하여 보다 상세하게 설명될 것이다.
도 1은 본 발명의 일실시예에 따른 집적 반도체 메모리를 구비한 컴퓨터의 마더보드를 도시하는 도면.
도 2는 메모리 제어기에 의해 구동되는 집적 반도체 메모리를 도시하는 도면.
도 3은 본 발명에 따른 집적 반도체 메모리의 초기화를 실행하는 것을 나타내는 흐름도.
도 4는 본 발명에 따른 집적 반도체 메모리 상에서 메모리 액세스를 실행하는 것을 나타내는 흐름도.
도 1은 예를 들면, DRAM 메모리, BIOS 메모리(200), 프로세서(300) 및 메모리 제어기(400)로서 구성되는 집적 반도체 메모리(100)를 포함하는 컴퓨터의 마더보드(1)를 도시한다. 집적 반도체 메모리는 제 1 및 제 2 메모리 영역 내에서 작동할 수 있다. 집적 반도체 메모리(100)는 제 1 어드레스 신호(AS1a, ..., AS1n)를 인가하는 제 1 입력 접속부(E0, E1, ..., En, En+1) 및 제 2 어드레스 신호(AS2)를 인가하는 제 2 입력 접속부(En+1)를 구비하는 어드레스 레지스터(10)를 포함한다. 어드레스 레지스터(10)는 열 디코더(20) 및 행 디코더(30)를 구동한다. 열 및 행 디코더를 이용하여, 제 1 메모리 영역(40a) 또는 제 2 메모리 영역(40b) 내에 위치되는 메모리 셀(SZ)을 선택할 수 있다.
도 1에서, DRAM 메모리 셀(SZ)은 예를 들면 제 1 메모리 영역(40a) 내에 도시되어 있다. 메모리 셀은 저장 캐패시터(44) 및 비트 라인(42)에 접속된 선택 트랜지스터(43)를 포함한다. 저장 캐패시터(44)는 기준 전위(45)에 접속된다. 선택 트랜지스터(43)는 그 제어 접속부를 통해 워드 라인(41)에 접속된다. 예를 들어, 메모리 셀(SZ)이 선택되면, 메모리 셀의 선택 트랜지스터(43)에 접속된 워드 라인(41) 상의 전위가 조정되어, 선택 트랜지스터(43)가 그 도전 상태로 스위칭되는 방식으로 정보를 판독한다. 결과적으로, 캐패시터(44)는 비트 라인(42)에 대해 낮은 임피던스로 접속된다. 판독 프로세스 동안에, 캐패시터 내에 저장된 전하가 외부로 흐른다. 기록 프로세스 동안에, 저장 캐패시터는 비트 라인을 통해 충전된다. 저장 캐패시터 내에 저장된 전하는 저장된 정보를 나타낸다. 양방향 데이터 접속부(DIO)를 통해 판독될 수 있다.
집적 반도체 메모리(100)는 또한 제어 회로(50) 및 제어 가능 스위치(60)를 포함한다. 제어 가능 스위치(60)는 제 1 스위치 위치(61) 및 제 2 스위치 위치(62)에서 작동될 수 있다. 제 2 스위치 위치(62)에서, 제어 가능 스위치(60)는 제어 회로(50)의 제 1 출력 접속부(SA1)를 어드레스 레지스터(10)의 제 2 입력 접속부(En+1)에 접속한다. 제 1 스위치 위치(61)에서, 제어 가능 스위치(60)는 제 2 어드레스 접속부(An+1)를 어드레스 레지스터(10)의 제 2 입력 접속부(En+1)에 접속한다. 제어 가능 스위치는 제 2 출력 접속부(SA2)에 있는 제어 회로(50)에 의해 제공되는 제어 신호(S)에 의해 제어될 수 있다. 또한 제어 회로(50)는, 구성 신호(SK)를 인가하는 메모리 제어기(400)에 의해 생성된 제어 신호(RD, WR)를 인가하는 입력 접속부(SE)를 구비한다.
메모리 제어기는 제어 접속부(S400)를 통해 프로세서(300)로부터의 액세스 신호(ZS)를 이용하여 구동된다. 이는 프로세서와 반도체 메모리 사이의 인터페이스를 나타내고, 프로세서에 의한 구동에 의존하여 반도체 메모리의 제어를 처리한다. 이 제어기는 제어 회로(410) 및 레지스터(420)를 포함한다. 제어 회로(410)는 제어기가 제 1 또는 제 2 메모리 구성으로 메모리가 작동할 것인지 여부를 선택할 수 있게 하는 구성 신호(SK)와, 집적 반도체 메모리의 메모리 셀에 대한 판독 및 기록 액세스를 활성화하는 다른 제어 신호(RD, WR)를 생성한다. 메모리 제어기는 또한 어드레스 버스(500)를 통해 반도체 메모리(100)의 제 1 어드레스 접속부(A0, A1, ..., An)에 제공되는 제 1 어드레스 신호(AS1a, ..., AS1n)를 생성하는 출력 어드레스 접속부(M0, M1, ..., Mn)를 구비한다.
차세대의 메모리 제어기는 집적 반도체 메모리의 제 2 어드레스 접속부(An+1)를 구동하는 제 2 어드레스 신호(AS2)를 생성하는 다른 출력 어드레스 접속부(Mn+1)를 더 구비한다. 이러한 경우에, 집적 반도체 메모리는 제 1 메모리 구성으로 작동할 수 있다. 메모리 제어기는 제 1 메모리 영역(40a) 또는 제 2 확장 메모리 영역(40b)―예를 들면 추가적인 메모리 뱅크―가 액세스될 수 있는지 여부를 선택하기 위해 어드레스 신호(AS2)를 이용할 수 있다. 제 1 메모리 구성에서 집적 반도체 메모리의 동작은 도 1에 점선으로 도시되어 있다.
반도체 메모리가 제 2 메모리 구성으로 작동할 때, 집적 반도체 메모리의 접속부(An+1)는 메모리 제어기에 의해 구동되지 않는다. 이러한 경우는 그 메모리 제어기가 필요로 하는 개수의 출력 어드레스 접속부를 갖지 않는 컴퓨터의 보드 상에서 본 발명에 따른 집적 반도체 메모리가 이용될 때 발생한다. 도 1에 점선으로 도시된 메모리 제어기의 출력 어드레스 접속부(Mn+1)는 이러한 경우에 존재하지 않는다.
도 2는 본 발명의 다른 실시예에 따른 집적 반도체 메모리(100)를 도시한다. 집적 반도체 메모리는 컴퓨터의 마더보드 상에 위치된다. 단순성을 위해서, 이 도면에서는 마더보드의 부품으로서 오로지 메모리 제어기(400)만이 도시되었다. 메모리 제어기의 출력 어드레스 접속부가 집적 반도체 메모리와 호환 가능하면, 반도체 메모리의 제 2 어드레스 접속부(An+1)는 도 1의 경우에서와 같이 메모리 제어기의 출력 어드레스 접속부(Mn+1)와 접속된다. 그러나, 어드레스 접속부에 대한 호환성이 없는 경우에, 집적 반도체 메모리에 관한 이 실시예에서 제 2 어드레스 접속부(An+1)는 트랜지스터(T)를 통해 기준 전위(Vss)를 인가하는 접속부(M)에 접속된다. 기준 전위는 예를 들면, 접지 전위일 수 있다. 트랜지스터(T)는 또한 선택적으로 바이어스 저항(R)에 의해 대체될 수 있다. 이 실시예에서, 제어 회로의 입력 접속부(SE)는 구성 신호(SK)에 의해 구동되는 것이 아니라 오로지 판독 및 기록 커맨드(RD, WR)에 의해 구동된다.
도 3은 도 1 및 도 2의 2개의 실시예에 따라서 집적 반도체 메모리를 초기화하는 것을 도시한다. 이하의 설명에서 이용된 참조 부호는 도 1 및 도 2에서 확인할 수 있다.
집적 반도체 메모리의 판독 또는 기록 액세스 이전에, 집적 반도체 메모리는 초기화되어야 한다. 초기화는 반도체 메모리가 제 1 또는 제 2 메모리 구성으로 작동하는지 여부를 지정한다. 컴퓨터 또는 반도체 메모리가 각각 작동 개시될 때, 프로세서는 집적 반도체 메모리가 작동되는 메모리 구성을 지정하는 BIOS 메모리(200) 내의 비트를 체크한다. 예를 들어, BIOS 메모리 내의 대응하는 비트가 "0"의 이진 상태를 가지면, 집적 반도체 메모리는 제 1 메모리 구성으로 작동한다. 반대로, BIOS 메모리 내의 대응 비트가 "1"의 이진 상태로 설정되면, 집적 반도체 메모리는 제 2 메모리 구성으로 작동한다. 다음에 메모리 구성은 집적 반도체 메모리 그 자체 및 메모리 제어기를 나타낸다.
프로세서는 대응하는 정보 항목을 레지스터(420) 내에 기록함으로써 메모리 구성을 메모리 제어기로 나타낸다. 예를 들면, 레지스터(420) 내의 위치에서 비트의 "0"의 이진 상태는 집적 반도체 메모리가 제 1 메모리 구성으로 작동한다는 것을 표시하는 반면, "1"의 이진 상태는 반도체 메모리가 제 2 메모리 구성으로 작동한다는 것을 나타낸다.
메모리 구성을 집적 반도체 메모리로 표시하는 것은, 도 1의 실시예에 따른 입력 접속부(SE)에 있는 메모리 제어기로부터의 구성 신호(SK)를 이용하여 구동된다. 이를 위하여, 메모리 제어기는 먼저 메모리 구성에 관한 정보 항목이 프로세서(300)에 의해 기록되는 레지스터(420)를 평가한다. 반도체 메모리가 작동되는 메모리 구성에 따라서, 메모리 제어기는 구성 신호(SK)의 대응 상태로 제어 회로(50)를 구동한다.
컴퓨터 또는 반도체 메모리가 각각 작동 개시될 때, 제어 회로(50)는 구성 신호(SK)의 제 1 또는 제 2 상태에 의해 구동되는지 여부를 체크한다. 구성 신호의 제 1 상태에 의해 구동되면, 집적 반도체 메모리는 제 1 메모리 구성으로 작동한다. 구성 신호의 제 2 상태에 의해 구동되면, 집적 반도체 메모리는 제 2 메모리 구성으로 작동한다.
도 2에 도시된 실시예에 따르면, 제어 회로(50)는 컴퓨터 또는 반도체 메모리가 각각 작동 개시될 때 제 2 어드레스 접속부(An+1)에 존재하는 전위를 체크한다. 집적 반도체 메모리가 제 1 메모리 구성으로 작동하면, 제 2 어드레스 접속부(An+1)는 메모리 제어기에서 이를 위해 제공된 출력 어드레스 접속부(Mn+1)에 접속된다. 제 2 어드레스 접속부(An+1)는 이 경우에 제 1 메모리 구성을 식별하는 메모리 제어기 전위(MC 전위)에 의해 구동된다. 그러나, 반도체 메모리가 제 2 메모리 구성으로 작동하면, 제 2 어드레스 접속부(An+1)는 메모리 제어기의 출력 어드레스 접속부(Mn+1)에 접속되지 않는다. 도 2의 실시예에 따르면, 제 2 어드레스 접속부(An+1)는 전도하도록 제어되는 스위칭 트랜지스터(T)를 통해 기준 전위(Vss)에 접속되거나, 제 2 어드레스 접속부(An+1)는 바이어스 저항(R)을 통해 기준 전위(Vss)에 접속된다. 따라서 제어 회로가 기준 전위를 각각 검출하거나, 작동 개시 동안에 각각의 바이어스 저항(R) 또는 스위칭 트랜지스터(T) 양단의 대응하는 전압 강하에 의해 감소된 기준 전위를 검출한다면, 집적 반도체 메모리는 제 2 메모리 구성으로 작동한다.
집적 반도체 메모리가 제 1 메모리 구성으로 작동하면, 제어 회로(50)는 어드레스 레지스터(10)의 제 2 입력 접속부(En+1)가 집적 반도체 메모리의 제 2 외부 어드레스 접속부(An+1)와 신호 접속되도록 제어 신호(S)를 이용하여 제어 가능 스위치(60)를 제 1 스위치 위치(61)로 제어한다.
집적 반도체 메모리가 제 2 메모리 구성으로 작동하면, 제어 회로(50)는 구성 신호(SK)의 제 2 상태로 메모리 제어기(400)에 의해 구동된 후 또는 제 2 어드레스 접속부(An+1)에서 대응하는 전위 상태를 검출 한 후에, 제 2 스위치 위치(62)로 제어되도록 상태를 갖는 제어 신호(S)를 생성한다. 제 2 스위치 위치(62)에서, 어드레스 레지스터(10)의 입력 접속부(En+1)는 제어 회로(50)의 제 1 출력 접속부(SA1)에 접속된다.
도 4는 본 발명에 따른 집적 반도체 메모리가 제 1 및 제 2 메모리 구성으로 작동하는 것을 나타내기 위해 이용된다. 제 1 메모리 구성에서, 메모리 제어기는 이용 가능한 드라이버 채널의 개수와 관련하여 반도체 메모리 칩과 호환 가능하기 때문에 모든 외부 어드레스 접속부(A0, ..., An+1)는 메모리 제어기의 출력 어드레스 접속부(M0, ..., Mn+1)에 의해 구동된다. 그러므로 메모리 제어기는 그 출력 어드레스 접속부를 통해 제 1 및 제 2 메모리 영역의 각각의 메모리 셀을 어드레싱할 수 있다. 이 구성에서, 그 출력 어드레스 접속부(Mn+1)에 존재하는 어드레스 신호의 상태는 각각의 제 1 메모리 영역이나 제 1 메모리 뱅크(40a), 또는 각각의 제 2 메모리 영역이나 제 2 메모리 뱅크(40b)가 액세스되는지 여부를 지정한다. 출력 어드레스 접속부(M0, ..., Mn)에 존재하는 어드레스 신호의 상태는 2개의 메모리 영역(40a 또는 40b) 중 하나 내부의 메모리 셀이 액세스되는 것을 지정한다.
버스(500)의 한정된 개수의 이용 가능 드라이버 채널 또는 메모리 제어기의 한정된 개수의 출력 어드레스 접속부에 기인하여, 제 2 어드레스 접속부(An+1)가 메모리 제어기를 통한 제 2 어드레스 신호(AS2)에 의해 구동될 수 없는 경우에, 다시 말해서 예를 들면, 출력 어드레스 접속부(Mn+1)가 존재하지 않을 때, 집적 반도체 메모리는 제 2 메모리 구성으로 작동한다. 이러한 구성에서, 프로세서는 그 로직 어드레스 영역을 이전과 같이 액세스한다. 먼저 메모리 제어기가 제 2 메모리 구성으로 조직되고, 제어 접속부(S400)를 통해 프로세서로부터 제 1 메모리 영역에 대한 액세스 커맨드(ZS)를 수신하면, 반도체 메모리의 레지스터(51) 내의 제 1 메모리 영역에 대한 액세스를 제어 회로(50)에 표시하는 제 1 상태로 시그널링 비트를 설정한다. 제 1 어드레스 접속부(A0, ..., An)는 제 1 메모리 구성에서와 같이 제 1 메모리 영역 내에서 메모리 셀을 선택하는 메모리 제어기의 출력 어드레스 접속부(M0, ..., Mn)에 의해 구동된다.
그의 제어 접속부(S400)가 프로세서의 액세스 신호(ZS)에 의해 구동된 후, 메모리 제어기가 제 2 메모리 영역 내의 메모리 셀을 액세스하도록 의도되었다는 것을 확인하면, 반도체 메모리의 레지스터(51) 내의 시그널링 비트를 제 2 메모리 영역에 대한 액세스를 제어 회로(50)에 대해 나타내는 제 2 상태로 설정한다. 제 1 어드레스 접속부(A0, ..., An)는 제 2 메모리 영역 내에서 메모리 셀을 선택하는 메모리 제어기의 출력 어드레스 접속부(M0, ..., Mn)에 의해 구동된다.
그러므로 제 2 메모리 구성으로 작동될 때, 제 2 어드레스 신호(AS2)는 메모리 제어기에 의해 직접적으로 생성되는 것이 아니고, 제어 회로(50)는 제 1 출력 접속부(AS1)에서 제 2 어드레스 신호(AS2)를 생성한다. 따라서 어드레스 레지스터(10)의 모든 입력 접속부(E0, ..., En+1)는 제 1 및 제 2 메모리 구성 모두에서 어드레스 신호(AS1a, ..., AS1n, AS2)에 의해 구동되기 때문에, 그것에 의해 구동되는 예를 들면, 열 디코더(20) 또는 행 디코더(30) 등과 같은 어드레스 레지스터(10) 및 모든 다른 회로 부품은 제 1 또는 제 2 메모리 구성에 무관하게 작동될 수 있다.
제 2 어드레스 신호(AS2)는 일반적으로 비트 정보 항목을 나타낸다. 제어 회로는 예를 들면, 레지스터(51) 내의 시그널링 비트가 메모리 제어기에 의해 제 1 상태로 설정되면 이진값 "0"을 갖는 제 2 어드레스 신호를 생성하거나, 레지스터(51) 내의 시그널링 비트가 메모리 제어기에 의해 제 2 상태로 설정되면 이진값 "1"을 갖는 제 2 어드레스 신호를 생성한다.
모드 레지스터 또는 확장된 모드 레지스터는 레지스터(51)로서 이용되는 것이 바람직하다. 이러한 레지스터 내에 시그널링 비트를 설정하기 위해서, 메모리 제어기는 소위 모드 레지스터 설정 커맨드 또는 확장 모드 레지스터 설정 커맨드 등의 특수 커맨드를 전달한다. 이것은 메모리 제어기에 의해 어드레스 접속부(A0, ..., An)에 일반적으로 인가되는 비트 시퀀스이다.
제 1 또는 제 2 메모리 영역에 대한 액세스를 제어하는 본 발명에 따른 메모리와 상호 작용하는 특수 프로그램을 제공할 수 있다. 소프트웨어는 기본적으로 모드 레지스터 설정 커맨드를 실행하는 데 이용되는 메모리 제어기 내에 이미 존재하는 레지스터에 대한 액세스를 제어한다. 그러므로 소프트웨어는 제 1 및 제 2 메모리 영역 사이의 스위칭을 제공한다. 이러한 제 2 메모리 영역은 예를 들면, 고속 RAM 디스크로서 이용될 수 있다.
마찬가지로, 제 2 메모리 영역에 대한 액세스는 운영 시스템에 의해 제어되고 활용되는 것이 유리하다. 이러한 구성에서, 기존에 존재하는 운영 시스템의 구현을 이용할 수 있다. 그 유일한 차이는 제 1 및 제 2 메모리 영역 사이의 전환(switch-over) 커맨드, 다시 말해서 예를 들면, 모드 레지스터 설정 커맨드에 관련된다.
현재, 메모리 셀 어레이 내의 미사용 메모리 영역은 다른 프로그램에게 이용될 수 있도록 운영 시스템에 의해 하드 디스크로 전사된다. 이러한 방법은 이용 가능 메모리 영역을 확장시키기는 하지만, 하드 디스크에 대한 액세스 시간이 일반적으로 비교적 길기 때문에 매우 느리다는 단점을 갖는다. 본 발명에 따른 집적 반도체 메모리에서, 미사용 메모리는 운영 시스템에 의해서, 예를 들면 제 2 메모리 영역으로 전사될 수 있다. 결과적으로, 추가적인 하드 디스크 액세스는 불필요 하다. 하드 디스크 액세스 대신에, 단일 커맨드, 예를 들면 모드 레지스터 설정 커맨드를 이용하여 제 2 메모리 영역으로 스위칭할 수 있다. 그러므로 메모리 컨텐츠는 더 이상 액세스 시간을 크게 감소시키는 방식으로 전사 또는 이동될 필요가 없다.
참조 부호 목록
1 : 메인 보드(마더보드) 10 : 어드레스 레지스터
20 : 열 디코더 30 : 행 디코더
40 : 메모리 영역 41 : 워드 라인
42 : 비트 라인 43 : 선택 트랜지스터
44 : 저장 캐패시터 45 : 기준 전위 인가용 접속부
50 : 제어 회로 51 : 모드 레지스터
60 : 제어 가능 스위치 61, 62 : 스위치 위치
100 : 집적 반도체 메모리 200 : BIOS 메모리
300 : 프로세서 400 : 메모리 제어기(MC)
410 : 제어 회로 420 : 레지스터
500 : 어드레스 버스 AS : 어드레스 신호
WR : 기록 신호 RD : 판독 신호
ZS : 프로세서의 액세스 신호
SK : 메모리 구성을 지정하는 신호
SE : 제어 회로의 입력 접속부
M : 어드레스에 대한 MC의 출력 접속부
A : 어드레스 접속부
E : 어드레스 레지스터의 입력 접속부
SA : 제어 회로의 출력 접속부
S : 제어 회로의 제어 신호
DIO : 데이터 입/출력 접속부
T : 트랜지스터 R : 바이어스 저항
Vss : 접지 전위 SZ : 메모리 셀

Claims (12)

  1. 집적 반도체 메모리로서,
    제 1 메모리 구성 및 제 2 메모리 구성으로 작동 가능하고,
    제 1 메모리 영역(40a) 및 제 2 메모리 영역(40b) 내에 정렬된 메모리 셀들(SZ)과,
    상기 제 1 또는 상기 제 2 메모리 영역에 대한 액세스를 식별하는 시그널링 비트(signaling bit)를 저장하는 레지스터(51)와,
    제 1 어드레스 신호(AS1a, ..., AS1n)를 인가하는 제 1 어드레스 접속부(A0, ..., An) -상기 제 1 메모리 영역 또는 제 2 메모리 영역 내의 상기 메모리 셀들 중의 하나는 상기 제 1 어드레스 신호를 통한 액세스를 위해 선택될 수 있음- 와,
    제 2 어드레스 신호(AS2)를 인가하는 제 2 어드레스 접속부(An+1)와,
    상기 집적 반도체 메모리를 제어하는 제어 회로(50)를 포함하고,
    상기 제어 회로(50)는 상기 집적 반도체 메모리의 상기 제 1 메모리 구성의 상기 제 2 어드레스 접속부(An+1)에서 존재하는 상기 제 2 어드레스 신호(AS2)에 의존하여 상기 제 1 또는 상기 제 2 메모리 영역을 액세스하는 방식으로 구성되며,
    상기 제어 회로(50)는 상기 집적 반도체 메모리의 상기 제 2 메모리 구성의 상기 시그널링 비트의 상태에 의존하여 상기 제 1 또는 상기 제 2 메모리 영역을 액세스하는 방식으로 구성되는
    집적 반도체 메모리.
  2. 제 1 항에 있어서,
    제 1 입력 접속부(E0, ..., En) 및 제 2 입력 접속부(En+1)를 갖는 어드레스 레지스터(10)를 더 포함하고,
    상기 제어 회로(50)는 상기 제 2 어드레스 신호(AS2)를 출력하는 제 1 출력 접속부(SA1)를 구비하고,
    상기 제 1 어드레스 접속부(A0, ..., An) 중 하나는 상기 어드레스 레지스터의 상기 제 1 입력 접속부(E0, ..., En) 중 하나와 신호 접속되며,
    상기 제 2 어드레스 접속부(An+1)에 존재하는 상기 제 2 어드레스 신호(AS2)는 상기 제 1 메모리 구성에서 상기 어드레스 레지스터(10)의 상기 제 2 입력 접속부(En+1)에 제공되고,
    상기 제 2 어드레스 신호(AS2)를 출력하는 상기 제어 회로의 상기 제 1 출력 접속부(SA1)는 상기 제 2 메모리 구성에서 상기 어드레스 레지스터(10)의 상기 제 2 입력 접속부(En+1)에 접속되는
    집적 반도체 메모리.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제어 회로(50)는 상기 제 1 메모리 구성 또는 상기 제 2 메모리 구성에서 상기 집적 반도체 메모리를 초기화하는 구성 신호(SK)를 인가하는 입력 접속부(SE)를 포함하고,
    상기 제어 회로(50)는 그 입력 접속부(SE)가 상기 구성 신호의 상태에 따라서 구동될 때, 상기 제 1 메모리 구성 또는 상기 제 2 메모리 구성으로 상기 집적 반도체 메모리를 작동시키는 방식으로 구성되는
    집적 반도체 메모리.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제어 회로(50)는 상기 제 2 어드레스 접속부(An+1)에 존재하는 상기 제 2 어드레스 신호(AS2)가 전위 상태(Vss)를 갖는 경우 상기 집적 반도체 메모리를 제 2 메모리 구성으로 작동하는 방식으로 구성되는
    집적 반도체 메모리.
  5. 제 4 항에 있어서,
    상기 제 2 어드레스 접속부(An+1)는 트랜지스터(T) 또는 바이어스 저항(R)을 통해 상기 전위 상태(Vss)를 인가하는 접속부(M)에 접속되는
    집적 반도체 메모리.
  6. 제 5 항에 있어서,
    상기 전위 상태를 인가하는 상기 접속부(M)는 접지 전위(Vss)를 인가하는 접속부로서 구성되는
    집적 반도체 메모리.
  7. 제 2 항에 있어서,
    제어 가능 스위치(60)를 포함하고,
    상기 제어 회로(50)는 상기 제어 가능 스위치(60)를 제어하는 제어 신호(S)를 출력하는 제 2 출력 접속부(SA2)를 포함하고,
    상기 제 1 메모리 구성에서, 상기 제 2 어드레스 접속부(An+1)에 존재하는 상기 제 2 어드레스 신호(AS2)가 상기 제어 가능 스위치를 통해 상기 어드레스 레지스터(10)의 상기 제 2 입력 접속부(En+1)에 제공되며,
    상기 제 2 메모리 구성에서, 상기 제어 회로(50)의 상기 제 1 출력 접속부(SA1)는 상기 어드레스 레지스터(10)의 상기 제 2 입력 접속부(En+1)에 접속되어 상기 제어 가능 스위치(60)를 통해 상기 제 2 어드레스 신호(AS2)를 출력하는
    집적 반도체 메모리.
  8. 제 1 항에 있어서,
    상기 제어 회로(50)는, 상기 제 2 메모리 구성에서, 상기 제 1 어드레스 접속부(A0, ..., An+1)가 제어 신호의 제 1 상태에 의해 구동될 때 상기 시그널링 비트를 저장하는 레지스터(51) 내의 상기 시그널링 비트를 제 1 상태로 설정하고, 만약 상기 제 1 어드레스 접속부(A0, ..., An+1)가 상기 제어 신호의 제 2 상태에 의해 구동된다면 상기 시그널링 비트를 제 2 상태로 설정하는 방식으로 구성되는
    집적 반도체 메모리.
  9. 제 8 항에 있어서,
    상기 시그널링 비트를 저장하는 레지스터는 DRAM 반도체 메모리의 모드 레지스터(51)로서 구성되는
    집적 반도체 메모리.
  10. 집적 반도체 메모리의 작동 방법으로서,
    제 1 메모리 영역(40a) 및 제 2 메모리 영역(40b) 내의 메모리 셀을 가지며 제 1 메모리 구성 및 제 2 메모리 구성으로 작동될 수 있는 집적 반도체 메모리를 제공하는 단계―상기 집적 반도체 메모리는 제 1 어드레스 신호(AS1a, ..., AS1n)를 인가하는 제 1 어드레스 접속부(A0, ..., An)와, 제 2 어드레스 신호(AS2)를 인가하는 제 2 어드레스 접속부(An+1)를 포함하며, 상기 제 1 메모리 영역 또는 제 2 메모리 영역 내의 상기 메모리 셀들 중의 하나는 상기 제 1 어드레스 신호를 상기 제 1 어드레스 접속부에 인가하고, 상기 제 2 어드레스 신호를 상기 제 1 메모리 구성에서 상기 제 2 어드레스 접속부에 인가함으로써 선택될 수 있으며, 상기 제 1 메모리 영역 또는 상기 제 2 메모리 영역에 대한 액세스를 선택할 수 있게 하는 모드 레지스터(51) 내의 시그널링 비트는 제어 신호를 상기 제 2 메모리 구성에서 상기 제 1 어드레스 접속부에 인가함으로써 설정될 수 있음―와,
    상기 집적 반도체 메모리를 상기 제 2 메모리 구성으로 작동하도록 초기화하는 단계와,
    상기 제 1 메모리 영역 내의 메모리 셀에 대한 액세스를 식별하는 상기 집적 반도체 메모리의 상기 모드 레지스터(51) 내의 제 1 상태로 시그널링 비트를 설정하거나, 상기 제 2 메모리 영역 내의 메모리 셀에 대한 액세스를 식별하는 상기 집적 반도체 메모리의 상기 모드 레지스터(51) 내의 제 2 상태로 상기 시그널링 비트를 설정하는 단계와,
    제 1 어드레스 신호(AS1a, ..., AS1n)를 갖는 상기 제 1 어드레스 접속부(A0, ..., An)를 구동하여 상기 제 2 메모리 영역 내의 메모리 셀을 선택하는 단계와,
    상기 선택된 메모리 셀로부터 데이터 항목을 판독하거나, 상기 선택된 메모리 셀에 데이터 항목을 기록하는 단계
    를 포함하는 집적 반도체 메모리의 작동 방법.
  11. 제 10 항에 있어서,
    상기 제 2 어드레스 접속부(An+1)를 전위 Vss에 접속함으로써 상기 집적 반도체 메모리를 상기 제 2 메모리 구성으로 초기화하는 단계
    를 포함하는 집적 반도체 메모리의 작동 방법.
  12. 제 10 항에 있어서,
    구성 신호(SK)의 제 1 상태로 상기 집적 반도체 메모리의 제어 회로(50)를 구동함으로써 상기 집적 반도체 메모리를 상기 제 1 메모리 구성으로 초기화하는 단계와,
    상기 구성 신호(SK)의 제 2 상태로 상기 집적 반도체 메모리의 상기 제어 회로(50)를 구동함으로써 상기 집적 반도체 메모리를 상기 제 2 메모리 구성으로 초기화하는 단계
    를 포함하는 집적 반도체 메모리의 작동 방법.
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