KR20110015217A - 향상된 신호 무결성을 가지는 메모리 시스템 - Google Patents

향상된 신호 무결성을 가지는 메모리 시스템 Download PDF

Info

Publication number
KR20110015217A
KR20110015217A KR1020090072827A KR20090072827A KR20110015217A KR 20110015217 A KR20110015217 A KR 20110015217A KR 1020090072827 A KR1020090072827 A KR 1020090072827A KR 20090072827 A KR20090072827 A KR 20090072827A KR 20110015217 A KR20110015217 A KR 20110015217A
Authority
KR
South Korea
Prior art keywords
memory
switch
signal
semiconductor packages
printed circuit
Prior art date
Application number
KR1020090072827A
Other languages
English (en)
Inventor
박광수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090072827A priority Critical patent/KR20110015217A/ko
Priority to US12/849,133 priority patent/US8395921B2/en
Publication of KR20110015217A publication Critical patent/KR20110015217A/ko
Priority to US13/762,817 priority patent/US8654558B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports

Abstract

향상된 신호 무결성을 가지는 메모리 시스템에 관해 개시한다. 이를 위해 본 발명은, 메모리 장치용 인쇄 회로 기판, 상기 인쇄 회로 기판에 탑재된 N개의 메모리 기능 반도체 패키지들, 상기 인쇄 회로 기판에 탑재된 제 1 스위치, 상기 인쇄 회로 기판에 탑재된 컨트롤러(controller), 상기 반도체 패키지들과 상기 제 1 스위치를 N:1로 연결하는 N개의 제 1 신호 라인들, 상기 제 1 스위치와 상기 컨트롤러를 연결하는 제 2 신호 라인, 및 상기 반도체 패키지들과 상기 제 1 스위치를 N:1로 연결하고, 상기 반도체 패키지들과 상기 컨트롤러를 N:1로 연결하며, 동작 신호를 전달하는 N개의 선택 라인들을 포함하며, 상기 N은 자연수인 것을 특징으로 하는 메모리 시스템을 제공한다.

Description

향상된 신호 무결성을 가지는 메모리 시스템{Memory system having improved signal integrity}
　본 발명은 메모리 시스템 및 메모리 장치에 관한 것으로, 더욱 상세하게는 고속 동작 환경 하에서 저장 용량을 증가시킬 수 있는 메모리 시스템 및 메모리 장치에 관한 것이다.
메모리 장치를 비롯한 일반 전자 제품들은, 고속의 데이터 처리를 요한다. 따라서 최근 들어, 동작 속도를 증가시키는 방향으로 기술 개발이 진행되고 있다. 특히 솔리드 스테이트 드라이브(solid state drive, SSD)를 비롯한 저장 장치에 사용되는 낸드(NAND) 플래시 메모리의 경우, 최대 동작속도가 40Mbps까지 향상되었다. 또한 133Mbps의 데이터 처리 속도로 낸드 플래시 메모리가 동작할 수 있도록 기술 개발이 진행중이다.
그러나 SSD를 비롯한 저장 장치에 사용되는 낸드 플래시 메모리는 동작 속도도 중요하지만, 동일 신호 라인, 즉 동일 채널(channel)에 얼마나 많은 메모리 칩이 연결될 수 있느냐가 매우 중요하다. 많은 메모리 칩이 연결될수록 저장 용량이 증가하기 때문이다.
하지만 기존 신호 라인의 토폴로지(topology)에서, 동작 속도와, 동일 신호 라인에 연결된 메모리 칩 수를 동시에 증가시키면, 드라이버와 리시버의 부하 효과(loading effect)로 인해 신호 무결성(signal integrity, SI)의 문제가 발생한다. 즉, 동작 속도를 높이기 위해 주파수가 증가하면서 입력 커패시턴스(input capacitance)가 증가하고, 메모리 칩 수가 증가함에 따라 부하가 증가하므로, RC 지연(RC delay)이 발생한다.
따라서 본 발명이 이루고자 하는 기술적 과제는, 동작 속도와, 동일 신호 라인에 연결된 칩 수를 동시에 증가시킬 수 있는 메모리 시스템 및 메모리 장치를 제공하는 것이다.
본 발명의 일 태양에 의한 메모리 시스템이 제공된다. 상기 메모리 시스템은, 메모리 장치용 인쇄 회로 기판, 상기 인쇄 회로 기판에 탑재된 N개의 메모리 기능 반도체 패키지들, 상기 인쇄 회로 기판에 탑재된 제 1 스위치, 상기 인쇄 회로 기판에 탑재된 컨트롤러(controller), 상기 반도체 패키지들과 상기 제 1 스위치를 N:1로 연결하는 N개의 제 1 신호 라인들, 상기 제 1 스위치와 상기 컨트롤러를 연결하는 제 2 신호 라인, 및 상기 반도체 패키지들과 상기 제 1 스위치를 N:1로 연결하고, 상기 반도체 패키지들과 상기 컨트롤러를 N:1로 연결하며, 동작 신호를 전달하는 N개의 선택 라인들을 포함하며, 상기 N은 자연수일 수 있다.
상기 메모리 시스템의 일 예에 의하면, 상기 제 1 스위치는, 상기 동작 신호를 입력받아, 제 1 신호 라인들과 제 2 신호 라인을 전기적으로 연결하는 N to 1 멀티플렉서(multiplexer)를 포함할 수 있다.
상기 메모리 시스템의 다른 예에 의하면, 상기 메모리 시스템은 상기 제 1 신호 라인들과 상기 제 1 스위치를 N:1로 연결하는 N개의 양방향 버퍼들을 더 포함할 수 있다.
상기 메모리 시스템의 다른 예에 의하면, 상기 양방향 버퍼들 중 각각의 양방향 버퍼는, 입력단이 상기 제 1 스위치와 연결되고, 출력단이 상기 제 1 신호 라인들 각각과 연결된 제 1 리피터 및 입력단이 상기 제 1 신호 라인들 각각과 연결되고, 출력단이 상기 제 1 스위치와 연결된 제 2 리피터를 포함할 수 있다.
상기 메모리 시스템의 다른 예에 의하면, 상기 메모리 장치용 인쇄 회로 기판의 상기 메모리 장치는, 솔리스 스테이트 드라이브(SSD), 메모리 모듈, 메모리 카드, 메모리 반도체 패키지, 또는 이들의 조합을 포함할 수 있다.
본 발명의 다른 태양에 의한 메모리 시스템이 제공된다. 상기 메모리 시스템은, 메모리 장치용 인쇄 회로 기판, 상기 인쇄 회로 기판에 탑재된 N개의 메모리 기능 반도체 패키지들, 상기 인쇄 회로 기판에 탑재된 N개의 제 2 스위치들, 상기 인쇄 회로 기판에 탑재된 컨트롤러(controller), 상기 반도체 패키지들과 상기 제 2 스위치들을 1:1로 연결하는 N개의 제 1 신호 라인들, 상기 제 2 스위치와 상기 컨트롤러를 연결하는 제 2 신호 라인, 및 상기 반도체 패키지들과 상기 제 2 스위치들을 1:1로 연결하고, 상기 반도체 패키지들과 상기 컨트롤러를 N:1로 연결하며, 동작 신호를 전달하는 N개의 선택 라인들을 포함하고, 상기 N은 자연수일 수 있다.
상기 메모리 시스템의 일 예에 의하면, 상기 제 2 스위치들은, 상기 동작 신호를 입력받아, 제 1 신호 라인들과 제 2 신호 라인을 전기적으로 연결할 수 있다.
상기 메모리 시스템의 다른 예에 의하면, 상기 메모리 시스템은, 상기 제 2 스위치들과 상기 제 2 신호 라인을 N:1로 연결하거나, 상기 제 1 신호 라인들과 상기 제 2 스위치들을 1:1로 연결하는, N개의 양방향 버퍼들을 더 포함할 수 있다.
상기 메모리 시스템의 다른 예에 의하면, 상기 양방향 버퍼들 중 각각의 양방향 버퍼는, 입력단이 상기 제 2 신호 라인과 연결되고, 출력단이 상기 제 2 스위치들 각각과 연결된 제 1 리피터 및 입력단이 상기 제 2 스위치들 각각과 연결되고, 출력단이 상기 제 2 신호 라인과 연결된 제 2 리피터를 포함할 수 있다.
상기 메모리 시스템의 다른 예에 의하면, 상기 메모리 장치용 인쇄 회로 기판의 상기 메모리 장치는, 솔리스 스테이트 드라이브(SSD), 메모리 모듈, 메모리 카드, 메모리 반도체 패키지, 또는 이들의 조합을 포함할 수 있다.
본 발명의 일 태양에 의한 메모리 장치가 제공된다. 상기 메모리 장치는, 메모리 장치용 인쇄 회로 기판, 상기 인쇄 회로 기판에 탑재된 N개의 메모리 기능 반도체 패키지들, 상기 인쇄 회로 기판에 탑재된 제 1 스위치, 상기 인쇄 회로 기판에 탑재된 컨트롤러(controller), 상기 반도체 패키지들과 상기 제 1 스위치를 N:1로 연결하는 N개의 제 1 신호 라인들, 상기 제 1 스위치와 상기 컨트롤러를 연결하는 제 2 신호 라인, 및 상기 반도체 패키지들과 상기 컨트롤러를 N:1로 연결하고, 상기 반도체 패키지들과 상기 제 1 스위치를 N:1로 연결하며, 동작 신호를 전 달하는 N개의 선택 라인들을 포함하는 메모리 시스템과, 상기 인쇄 회로 기판에 마련되며, 상기 제어부와 연결된 호스트 인터페이스 및 상기 호스트 인터페이스 및 상기 메모리 시스템을 연결하는 버퍼를 포함하고, N은 자연수일 수 있다.
본 발명의 다른 태양에 의한 메모리 장치가 제공된다. 상기 메모리 장치는, 메모리 장치용 인쇄 회로 기판, 상기 인쇄 회로 기판에 탑재된 N개의 메모리 기능 반도체 패키지들, 상기 인쇄 회로 기판에 탑재된 N개의 제 2 스위치들, 상기 인쇄 회로 기판에 탑재된 컨트롤러(controller), 상기 반도체 패키지들과 상기 제 2 스위치들을 1:1로 연결하는 N개의 제 1 신호 라인들, 상기 제 1 스위치와 상기 컨트롤러를 연결하는 제 2 신호 라인, 및 상기 반도체 패키지들과 상기 컨트롤러를 N:1로 연결하고, 상기 반도체 패키지들과 상기 제 1 스위치를 N:1로 연결하며, 동작 신호를 전달하는 N개의 선택 라인들을 포함하는 메모리 시스템과, 상기 인쇄 회로 기판에 마련되며, 상기 제어부와 연결된 호스트 인터페이스 및 상기 메모리 시스템을 연결하는 버퍼를 포함하고, N은 자연수일 수 있다.
본 발명의 실시예들에 따른 메모리 시스템 및 메모리 장치는, SI 특성을 유지한 채, 컨트롤러로부터 나오는 제한된 신호 라인에 연결될 수 있는 메모리 칩의 개수를 증가시킬 수 있다.
본 발명의 실시예들에 따른 메모리 시스템 및 메모리 장치는, 동작 속도를 향상시키더라도 메모리의 용량, 즉 메모리 칩의 개수를 유지시키거나 증가시킬 수 있다. 즉, 동일한 동작 속도를 가지는 다른 메모리 시스템 및 메모리 장치에 비해 더 큰 저장 용량이 확보될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 제 1 실시예에 따른 메모리 시스템(100)을 개략적으로 나타낸 것이다.
도 1을 참조하면, 메모리 시스템(100)은 인쇄 회로 기판(50), 반도체 패키지들(110a, 110b), 제 1 스위치(120), 컨트롤러(controller, 130), 제 1 신호 라인들(140a, 140b), 제 2 신호 라인(150), 선택 라인들(160a, 160b)을 포함할 수 있다.
인쇄 회로 기판(50)은 메모리 장치용 인쇄 회로 기판일 수 있다. 상기 메모리 장치는, 솔리스 스테이트 드라이브(SSD), 메모리 모듈, 메모리 카드, 메모리 반도체 패키지, 또는 이들의 조합을 포함할 수 있다.
반도체 패키지들(110a, 110b)은 인쇄 회로 기판(50)에 탑재될 수 있다. 또 한 반도체 패키지들(110a, 110b)은 메모리 셀 어레이로 구성된 메모리 칩들을 포함할 수 있다. 상기 메모리 칩들은 SRAM, DRAM, SDRAM 등과 같은 휘발성 메모리 칩 또는 ROM, PROM, EPROM, EEPROM, 플래시 메모리, PRAM, MRAM, RRAM, FRAM 등과 같은 불휘발성 메모리 칩을 포함할 수 있다.
제 1 스위치(120)는 인쇄 회로 기판(50)에 탑재될 수 있다. 제 1 스위치(120)는, 선택 라인들(160a, 160b)의 동작 신호를 감지하여, 제 1 신호 라인(140a, 140b)들 중 상기 동작 신호와 대응되는 하나의 신호 라인(140a 또는 140b)과 제 2 신호 라인(150)을 전기적으로 연결시킬 수 있다.
선택적으로, 제 1 스위치(120)는 선택 라인들(160a, 160b)의 동작 신호를 입력받아, N개(예컨대 N=2)의 제 1 신호 라인들(140a, 140b)과 제 2 신호 라인(150)을 전기적으로 연결하는 N to 1(예컨대 2 to 1) 멀티플렉서(multiplexer)를 포함할 수 있다.
컨트롤러(130)는 인쇄 회로 기판(50)에 탑재될 수 있다. 컨트롤러(130)는 선택 라인들(160a, 160b)의 동작 신호 및 제 1 및 제 2 신호 라인들(140a, 140b)의 데이터 신호를 제어할 수 있다. 구체적으로, 컨트롤러(130)는 동작 신호를 발생시켜, 반도체 패키지들(110a, 110b)을 선택할 수 있다. 또한 컨트롤러(130)는 제 1 및 제 2 신호 라인들(140a, 140b)을 통해, 반도체 패키지들(110a, 110b)에 데이터 신호를 저장하거나, 반도체 패키지들(110a, 110b)로부터 데이터 신호를 로딩할 수 있다.
컨트롤러(130)는 메모리 시스템(100)의 제반 동작을 제어하기 위한 제어 로 직을 포함할 수 있다. 상기 제어 로직은, 예를 들어, 메모리 패키지들(110a, 110b)에 데이터 신호를 저장 및 로딩하기 위한 읽기/쓰기 회로와, 외부로부터 전달되는 어드레스(address)를 디코딩하여 상기 읽기/쓰기 회로에 전달하는 어드레스 디코더(address decoder)를 포함할 수 있다.
제 1 신호 라인들(140a, 140b)은 N개(예컨대 N=2)의 반도체 패키지들(110a, 110b)과 제 1 스위치(120)를 N:1(예컨대 2:1)로 연결할 수 있다. 제 1 신호 라인(140a, 140b)들은, 반도체 패키지들(110a, 110b)에 저장하기 위한 데이터 신호 및 반도체 패키지들(110a, 110b)로부터 로딩하기 위한 데이터 신호를 전달할 수 있다.
제 2 신호 라인(150)은 제 1 스위치(120)와 컨트롤러(130)를 연결할 수 있다. 제 2 신호 라인(150)과 제 1 신호 라인들(140a, 140b)은 제 1 스위치(120)에 의해 전기적으로 연결될 수 있다. 제 2 신호 라인(150)은 제 1 신호 라인들(140a, 140b)의 데이터 신호를 컨트롤러(130)로 전달하거나, 컨트롤러(130)의 데이터 신호를 제 1 신호 라인들(140a, 140b)로 전달할 수 있다.
선택 라인들(160a, 160b)은 N개(예컨대 N=2)의 반도체 패키지들(110a, 110b)과 제 1 스위치(120)를 N:1(예컨대 2:1)로 연결할 수 있다. 또한 선택 라인들(160a, 160b)은 N개(예컨대 N=2)의 반도체 패키지들(110a, 110b)과 컨트롤러(130)를 N:1(예컨대 2:1)로 연결할 수 있다. 선택 라인들(160a, 160b)은 컨트롤러(130)로부터 발생한 동작 신호들을 반도체 패키지(110a, 110b)들에 전달할 수 있다.
예를 들어, N개(예컨대 N=2)의 반도체 패키지들(110a, 110b)과 연결된 N개(예컨대 N=2)의 선택 라인들(160a, 160b)들 중, 좌측의 선택 라인(160a)의 동작 신호가 "Low"일 수 있다. 이 경우 제 1 스위치(120)는 좌측의 선택 라인(160a)의 동작 신호를 감지하여, 제 1 신호 라인들(140a, 140b) 중 좌측의 제 1 신호 라인(140a)과 제 2 신호 라인(150)을 전기적으로 연결시킬 수 있다. 따라서 좌측의 반도체 패키지(110a)에 데이터 신호가 저장되거나, 좌측의 반도체 패키지(110a)로부터 상기 데이터 신호가 로딩될 수 있다.
마찬가지로, N개(예컨대 N=2)의 반도체 패키지(110a, 110b)들과 연결된 N개(예컨대 N=2)의 선택 라인들(160a, 160b) 중, 우측의 선택 라인(160b)의 동작 신호가 "Low"일 수 있다. 이 경우 제 1 스위치(120)는 상기 우측의 선택 라인(160b)의 동작 신호를 감지하여, 제 1 신호 라인들(140a, 140b) 중 우측의 신호 라인(140b)과 제 2 신호 라인(150)을 전기적으로 연결시킬 수 있다. 따라서 우측의 반도체 패키지(110b)에 데이터 신호가 저장되거나, 우측의 반도체 패키지(110b)로부터 상기 데이터 신호가 로딩될 수 있다.
제 1 스위치(120)가 없이 제 1 신호 라인들(140a, 140b)과 제 2 신호 라인(150)이 직접적으로 연결된 경우, 컨트롤러(130)의 입장에서 두 개의 반도체 패키지들(110a, 110b)을 바라보게 된다. 또한 반도체 패키지들(110a, 110b) 중 각각의 반도체 패키지(110a 또는 110b)의 입장에서도 두 개의 반도체 패키지들(110a, 110b)을 바라보게 된다.
그러나, 본 실시예에 따른 제 1 스위치(120)는 동작 신호에 의해 하나의 반 도체 패키지(110a 또는 110b)만을 선택할 수 있다. 따라서 컨트롤러(130)의 입장에서 하나의 반도체 패키지(110a 또는 110b)만을 바라보게 된다. 또한 반도체 패키지들(110a, 110b) 중 각각의 반도체 패키지(110a 또는 110b)의 입장에서도 하나의 반도체 패키지(110a 또는 110b)만을 바라보게 된다.
따라서, 반도체 패키지(110a, 110b)의 수를 증가시키더라도, 반도체 패키지(110a, 110b)의 수가 증가함에 따른 부하 효과(loading effect)를 방지할 수 있다. 결국, 부하 효과로 인한 신호 무결성(signal integrity, SI)의 문제를 방지할 수 있다.
선택적으로, 메모리 시스템은 양방향 버퍼들(170)을 더 포함할 수 있다. N개(예컨대 N=2)의 양방향 버퍼들(170)은 제 1 신호 라인들(140a, 140b)과 상기 제 1 스위치(120)를 N:1(예컨대 2:1)로 연결할 수 있다. 양방향 버퍼들(170) 중 각각의 양방향 버퍼는, 입력단이 상기 제 1 스위치와 연결되고, 출력단이 상기 제 1 신호 라인들 각각과 연결된 제 1 리피터(repeater, 180a) 및 입력단이 상기 제 1 신호 라인들 각각과 연결되고, 출력단이 상기 제 1 스위치와 연결된 제 2 리피터(180b)를 포함할 수 있다. 상기 제 1 및 제 2 리피터(180a, 180b)는 제 1 및 제 2 신호 라인들(140a, 140b, 150)에 전달하는 데이터 신호가 감쇠된 경우, 이를 새롭게 재생하여 다시 전달할 수 있다.
도 2는 본 발명의 제 2 실시예에 따른 메모리 시스템(200)을 개략적으로 나타낸 것이다. 이 실시예에 따른 메모리 시스템(200)은 도 1의 제 1 실시예에 따른 메모리 시스템(100)의 변형된 예일 수 있다. 이하 두 실시예들에서 중복되는 설명 은 생략하기로 한다.
도 2를 참조하면, 메모리 시스템(200)은 제 2 스위치들(125a, 125b)을 포함할 수 있다. 제 2 스위치들(125a, 125b)은 인쇄 회로 기판(50)에 탑재될 수 있다. 제 2 스위치들(125a, 125b)은, 선택 라인들(160a, 160b)의 동작 신호를 감지하여, 제 1 신호 라인들(140a, 140b)과 제 2 신호 라인(150)을 전기적으로 연결시킬 수 있다.
제 1 신호 라인들(140a, 140b)은 N개(예컨대 N=2)의 반도체 패키지들(110a, 110b)과 제 2 스위치들(125a, 125b)을 1:1로 연결할 수 있다. 제 1 신호 라인들(140a, 140b)은, 반도체 패키지들(110a, 110b)에 저장하기 위한 데이터 신호 및 반도체 패키지들(110a, 110b)로부터 로딩하기 위한 데이터 신호를 전달할 수 있다.
제 2 신호 라인(150)은 제 2 스위치들(125a, 125b)과 컨트롤러(130)를 연결할 수 있다. 제 2 신호 라인(150)과 제 1 신호 라인들(140a, 140b)은 제 2 스위치들(125a, 125b)에 의해 전기적으로 연결될 수 있다. 제 2 신호 라인(150)은 제 1 신호 라인들(140a, 140b)의 데이터 신호를 컨트롤러(130)로 전달하거나, 컨트롤러(130)의 데이터 신호를 제 1 신호 라인들(140a, 140b)로 전달할 수 있다.
선택 라인들(160a, 160b)은 N개(예컨대 N=2)의 반도체 패키지들(110a, 110b)과 제 2 스위치들(125a, 125b)을 1:1로 연결할 수 있다. 또한 선택 라인들(160a, 160b)은 N개(예컨대 N=2)의 반도체 패키지들(110a, 110b)과 컨트롤러(130)를 N:1(예컨대 2:1)로 연결할 수 있다. 선택 라인들(160a, 160b)은 컨트롤러(130)로부터 발생한 동작 신호들을 반도체 패키지들(110a, 110b)에 전달할 수 있다.
예를 들어, N개(예컨대 N=2)의 반도체 패키지(110a, 110b)들과 연결된 N개(예컨대 N=2)의 선택 라인들(160a, 160b) 중, 좌측의 선택 라인(160a)의 동작 신호가 "Low"일 수 있다. 이 경우 제 2 스위치들(125a, 125b) 중 좌측의 제 2 스위치(125a)는, 상기 좌측의 선택 라인(160a)의 동작 신호를 감지하여, 제 1 신호 라인(140a, 140b)들 중 좌측의 신호 라인(140a)과 제 2 신호 라인(150)을 전기적으로 연결시킬 수 있다. 따라서 좌측의 반도체 패키지(110a)에 데이터 신호가 저장되거나, 좌측의 반도체 패키지(110a)로부터 상기 데이터 신호가 로딩될 수 있다.
마찬가지로, N개(예컨대 N=2)의 반도체 패키지들(110a, 110b)과 연결된 N개(예컨대 N=2)의 선택 라인들(160a, 160b) 중, 우측의 선택 라인(160b)의 동작 신호가 "Low"일 수 있다. 이 경우 제 2 스위치들(125a, 125b) 중 우측의 제 2 스위치(125b)는 상기 우측의 선택 라인(160b)의 동작 신호를 감지하여, 제 1 신호 라인들(140a, 140b) 중 우측의 신호 라인(140b)과 제 2 신호 라인(150)을 전기적으로 연결시킬 수 있다. 따라서 우측의 반도체 패키지(110b)에 데이터 신호가 저장되거나, 우측의 반도체 패키지(110b)로부터 상기 데이터 신호가 로딩될 수 있다.
선택적으로, 메모리 시스템(200)은 양방향 버퍼들(170)을 포함할 수 있다. N개(예컨대 N=2)의 양방향 버퍼들(170)은 상기 제 2 스위치들(125a, 125b)과 제 2 신호 라인(150)을 N:1(예컨대 2:1)로 연결할 수 있다.
도 3은 본 발명의 제 3 실시예에 따른 메모리 시스템(300)을 개략적으로 나타낸 것이다. 이 실시예에 따른 메모리 시스템(300)은 도 2의 제 2 실시예에 따른 메모리 시스템(200)의 변형된 예일 수 있다. 이하 두 실시예들에서 중복되는 설명 은 생략하기로 한다.
메모리 시스템(300)은 양방향 버퍼들(170)을 더 포함할 수 있다. N개(예컨대 N=2)의 양방향 버퍼들(170)은 제 1 신호 라인들(140a, 140b)과 상기 제 2 스위치들(125a, 125b)을 1:1로 연결할 수 있다.
도 4는 제 1 스위치가 없이 제 1 신호 라인들과 제 2 신호 라인이 직접적으로 연결된 기존의 메모리 시스템의 신호와, 본 발명의 실시예들에 따른 메모리 시스템의 신호를 비교한 아이 다이어그램(eye diagram, 400)을 나타낸다.
도 4를 참조하면, 기존 메모리 시스템 및 본 발명의 실시예들에 따른 입출력 신호를 여러 개 겹쳐 한 그래프에 그려놓은 아이 다이어그램(400)이 제공된다.
채널 퍼포먼스를 평가하기 위하여, 전송로의 찌그러짐에 따른 부호간 간섭의 정도를 나타내는 아이 윈도우 크기(eye window size, 410a, 410b, 410c, 410d)가 비교될 수 있다. 133 Mbps의 동작 속도에서, 기존의 메모리 시스템의 아이 윈도우 크기(410a)는 2.34 ns이다. 반면에 본 발명의 실시예들에 따른 메모리 시스템의 아이 윈도우 크기(410b)는 5.01 ns이다. 따라서 기존의 메모리 시스템의 아이 윈도우 크기(410a)에 비하여 본 발명의 실시예들에 따른 메모리 시스템의 아이 윈도우 크기(410b)가 114 퍼센트 향상되었음을 알 수 있다.
100 Mbps의 동작 속도에서, 기존의 메모리 시스템의 아이 윈도우 크기(410c)는 5.26 ns이다. 반면에 본 발명의 실시예들에 따른 메모리 시스템의 아이 윈도우 크기(410d)는 7.56 ns이다. 따라서 기존의 메모리 시스템의 아이 윈도우 크기(410c)에 비하여 본 발명의 실시예들에 따른 메모리 시스템의 아이 윈도우 크 기(410d)가 44 퍼센트 향상되었음을 알 수 있다.
고주파에서 파동의 일부 양상이 일탈하거나 변위되는 양상을 평가하기 위하여, 이상적인 위치로부터 신호주파수가 이동하는 주기인 지터(jitter)가 비교될 수 있다. 133 Mbps의 동작 속도에서, 기존의 메모리 시스템의 지터(420a)는 2.36 ns이다. 반면에 본 발명의 실시예들에 따른 메모리 시스템의 지터(420b)는 1.43 ns이다. 따라서 기존의 메모리 시스템의 지터(420a)에 비하여 본 발명의 실시예들에 따른 메모리 시스템의 지터(420b)가 39 퍼센트 감소되었음을 알 수 있다.
100 Mbps의 동작 속도에서, 기존의 메모리 시스템의 지터(420c)는 1.63 ns이다. 반면에 본 발명의 실시예들에 따른 메모리 시스템의 지터(420d)는 1.38 ns이다. 따라서 기존의 메모리 시스템의 지터(420c)에 비하여 본 발명의 실시예들에 따른 메모리 시스템의 지터(420d)가 15 퍼센트 감소되었음을 알 수 있다.
따라서, 본 발명의 실시예들에 따른 메모리 시스템은 SI 특성을 유지한 채, 컨트롤러로부터 나오는 제한된 신호 라인에 연결될 수 있는 메모리 칩의 개수를 증가시킬 수 있다. 결국, 동일한 동작 속도를 가지는 다른 메모리 시스템들에 비해 더 큰 저장 용량이 확보될 수 있다.
도 5 및 도 6은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 메모리 장치(500)를 나타내는 블록도와 평면도이다.
도 5 및 도 6을 참조하면, 본 발명의 실시예에 따른 메모리 장치(500)는 메모리 시스템(100), 버퍼(510), 호스트 인터페이스(520)를 포함할 수 있다. 메모리 시스템(100)이 컨트롤러(130), 메모리 패키지들(110), 및 제 1 스위치 또는 제 2 스위치들(120)을 포함할 수 있음은 상술한 바와 같다.
메모리 장치(500)는, 솔리스 스테이트 드라이브(SSD), 메모리 모듈, 메모리 카드, 메모리 반도체 패키지, 또는 이들의 조합을 포함할 수 있다. 특히, 상기 메모리 카드는, PC 카드(PCMIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/MMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 또는 이들의 조합을 포함할 수 있다.
호스트 인터페이스(520)는 호스트(530)와 통신을 수행한다. 즉, 호스트 인터페이스(520)는 메모리 시스템(100)에 기록할 데이터를 호스트(530)로부터 전송받거나, 메모리 시스템(100)으로부터 로딩된 데이터를 호스트(530)에 전달할 수 있다. 호스트 인터페이스(520)는 호스트(530) 및 메모리 시스템(100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 수 있다. 상기 프로토콜은, 예를 들어, USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 및 IDE(Integrated Drive Electronics)를 포함할 수 있다.
버퍼(510)는 메모리 시스템(100)과 호스트 인터페이스(520) 사이에 연결된다. 버퍼(510)는 메모리 시스템(100)에 기록할 데이터 또는 메모리 시스템(100)으로부터 로딩된 데이터를 임시로 저장할 수 있다.
메모리 장치(500) 또는 메모리 시스템(100)은 다양한 형태들의 패키지들로 인쇄 회로 기판(50)에 탑재될 수 있다. 예를 들어 메모리 장치(500) 또는 메모리 시스템(100)은 POP(package on package), BGA(ball grid array), CSP(chip scale package), PLCC(plastic leaded chip carrier), PDIP(plastic dual in-line package), COB(chip on board), CERDIP(ceramic dual in-line package), MQFP(metric quad flat Package), TQFP(thin quad flat package), SIP(system in package), MCP(multi chip package), WFP(wafer-level fabricated package), WSP(wafer-level processed stack package)등과 같은 방식으로 인쇄 회로 기판(50)에 탑재될 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템(600)을 나타내는 블록도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(600)은 중앙 처리 장치(central process unit, CPU, 610), 램(random access memory, RAM, 620), 사용자 인터페이스(user interface, UI, 630), 전원(640), 및 메모리 장치(500)를 포함할 수 있다.
메모리 장치(500)는 시스템 버스(650)를 통해, 중앙 처리 장치(610), 램(620), 사용자 인터페이스(630) 및 전원(640)에 전기적으로 연결된다. 사용자 인터페이스(630)를 통해 제공되거나, 중앙 처리 장치(610)를 통해 처리된 데이터는 메모리 장치(500)에 저장된다. 메모리 장치(500)는 솔리드 스테이트 트라이브(SSD)로 구현될 수 있으며, 이 경우 컴퓨팅 시스템(600)의 부팅 속도가 획기적으로 빨라질 수 있다. 도면에 도시하지는 않았지만, 본 발명에 따른 컴퓨팅 시스템(600)은 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor) 등을 더 포함할 수 있다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 제 1 실시예에 따른 메모리 시스템을 개략적으로 나타낸 것이다.
도 2는 본 발명의 제 2 실시예에 따른 메모리 시스템을 개략적으로 나타낸 것이다.
도 3은 본 발명의 제 3 실시예에 따른 메모리 시스템을 개략적으로 나타낸 것이다.
도 4는 제 1 스위치가 없이 제 1 신호 라인들과 제 2 신호 라인이 직접적으로 연결된 기존의 메모리 시스템의 신호와, 본 발명의 실시예들에 따른 메모리 시스템의 신호를 비교한 모습을 나타낸다.
도 5 및 도 6은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 메모리 장치를 나타내는 블록도와 평면도이다.
도 7는 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
<도면의 주요부분에 대한 설명>
100, 200, 300 : 메모리 시스템 500 : 메모리 장치
110a, 110b : 메모리 패키지 120 : 제 1 스위치
125a, 125b : 제 2 스위치 130 : 컨트롤러
140a, 140b : 제 1 신호 라인 150 : 제 2 신호 라인
160a, 160b : 선택 라인 170 : 양방향 버퍼
180a, 180b : 리피터 510 : 버퍼
520 : 호스트 인터페이스 600 : 컴퓨팅 시스템
610 : 중앙 처리 장치 620 : 램
630 : 사용자 인터페이스 640 : 전원

Claims (10)

  1. 메모리 장치용 인쇄 회로 기판;
    상기 인쇄 회로 기판에 탑재된 N개의 메모리 기능 반도체 패키지들;
    상기 인쇄 회로 기판에 탑재된 제 1 스위치;
    상기 인쇄 회로 기판에 탑재된 컨트롤러(controller);
    상기 반도체 패키지들과 상기 제 1 스위치를 N:1로 연결하는 N개의 제 1 신호 라인들;
    상기 제 1 스위치와 상기 컨트롤러를 연결하는 제 2 신호 라인; 및
    상기 반도체 패키지들과 상기 제 1 스위치를 N:1로 연결하고, 상기 반도체 패키지들과 상기 컨트롤러를 N:1로 연결하며, 동작 신호를 전달하는 N개의 선택 라인들;을 포함하며,
    상기 N은 자연수인 것을 특징으로 하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 제 1 스위치는,
    상기 동작 신호를 입력받아, 제 1 신호 라인들과 제 2 신호 라인을 전기적으로 연결하는 N to 1 멀티플렉서(multiplexer)를 포함하는 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 제 1 신호 라인들과 상기 제 1 스위치를 N:1로 연결하는 N개의 양방향 버퍼들을 더 포함하는 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 양방향 버퍼들 중 각각의 양방향 버퍼는,
    입력단이 상기 제 1 스위치와 연결되고, 출력단이 상기 제 1 신호 라인들 각각과 연결된 제 1 리피터; 및
    입력단이 상기 제 1 신호 라인들 각각과 연결되고, 출력단이 상기 제 1 스위치와 연결된 제 2 리피터;를 포함하는 메모리 시스템.
  5. 제 1 항에 있어서,
    상기 메모리 장치용 인쇄 회로 기판의 상기 메모리 장치는,
    솔리스 스테이트 드라이브(SSD), 메모리 모듈, 메모리 카드, 메모리 반도체 패키지, 또는 이들의 조합을 포함하는 메모리 시스템.
  6. 메모리 장치용 인쇄 회로 기판;
    상기 인쇄 회로 기판에 탑재된 N개의 메모리 기능 반도체 패키지들;
    상기 인쇄 회로 기판에 탑재된 N개의 제 2 스위치들;
    상기 인쇄 회로 기판에 탑재된 컨트롤러(controller);
    상기 반도체 패키지들과 상기 제 2 스위치들을 1:1로 연결하는 N개의 제 1 신호 라인들;
    상기 제 2 스위치와 상기 컨트롤러를 연결하는 제 2 신호 라인; 및
    상기 반도체 패키지들과 상기 제 2 스위치들을 1:1로 연결하고, 상기 반도체 패키지들과 상기 컨트롤러를 N:1로 연결하며, 동작 신호를 전달하는 N개의 선택 라인들;을 포함하며,
    상기 N은 자연수인 것을 특징으로 하는 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 제 2 스위치들은,
    상기 동작 신호를 입력받아, 제 1 신호 라인들과 제 2 신호 라인을 전기적으로 연결하는 것을 특징으로 하는 메모리 시스템.
  8. 제 6 항에 있어서,
    상기 제 2 스위치들과 상기 제 2 신호 라인을 N:1로 연결하거나, 상기 제 1 신호 라인들과 상기 제 2 스위치들을 1:1로 연결하는, N개의 양방향 버퍼들을 더 포함하는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 양방향 버퍼들 중 각각의 양방향 버퍼는,
    입력단이 상기 제 2 신호 라인과 연결되고, 출력단이 상기 제 2 스위치들 각 각과 연결된 제 1 리피터(repeater);
    입력단이 상기 제 2 스위치들 각각과 연결되고, 출력단이 상기 제 2 신호 라인과 연결된 제 2 리피터;를 포함하는 메모리 시스템
  10. 제 6 항에 있어서,
    상기 메모리 장치용 인쇄 회로 기판의 상기 메모리 장치는,
    솔리스 스테이트 드라이브(SSD), 메모리 모듈, 메모리 카드, 메모리 반도체 패키지, 또는 이들의 조합을 포함하는 메모리 시스템.
KR1020090072827A 2009-08-07 2009-08-07 향상된 신호 무결성을 가지는 메모리 시스템 KR20110015217A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090072827A KR20110015217A (ko) 2009-08-07 2009-08-07 향상된 신호 무결성을 가지는 메모리 시스템
US12/849,133 US8395921B2 (en) 2009-08-07 2010-08-03 Memory system having improved signal integrity
US13/762,817 US8654558B2 (en) 2009-08-07 2013-02-08 Memory system having improved signal integrity

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090072827A KR20110015217A (ko) 2009-08-07 2009-08-07 향상된 신호 무결성을 가지는 메모리 시스템

Publications (1)

Publication Number Publication Date
KR20110015217A true KR20110015217A (ko) 2011-02-15

Family

ID=43534736

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090072827A KR20110015217A (ko) 2009-08-07 2009-08-07 향상된 신호 무결성을 가지는 메모리 시스템

Country Status (2)

Country Link
US (2) US8395921B2 (ko)
KR (1) KR20110015217A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10268603B2 (en) 2015-10-29 2019-04-23 SK Hynix Inc. Electronic system and electronic device capable of capturing high speed signal

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110015217A (ko) * 2009-08-07 2011-02-15 삼성전자주식회사 향상된 신호 무결성을 가지는 메모리 시스템

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283708A (ja) * 1992-04-02 1993-10-29 Mitsubishi Electric Corp 不揮発性半導体記憶装置，その製造方法および試験方法
JP3719808B2 (ja) * 1997-02-21 2005-11-24 株式会社東芝 半導体記憶装置
US6988232B2 (en) * 2001-07-05 2006-01-17 Intellitech Corporation Method and apparatus for optimized parallel testing and access of electronic circuits
DE102004051158B4 (de) * 2003-10-30 2015-11-26 Polaris Innovations Ltd. Integrierter Halbleiterspeicher
KR100765786B1 (ko) 2006-06-12 2007-10-12 삼성전자주식회사 플래시 메모리 시스템, 그 프로그램을 위한 호스트 시스템및 프로그램 방법
KR20080017982A (ko) 2006-08-23 2008-02-27 삼성전자주식회사 플래시 메모리 시스템 및 그 프로그램 방법
CN100530070C (zh) 2006-11-24 2009-08-19 骆建军 基于flash的硬盘
US8296337B2 (en) * 2006-12-06 2012-10-23 Fusion-Io, Inc. Apparatus, system, and method for managing data from a requesting device with an empty data token directive
KR20110015217A (ko) * 2009-08-07 2011-02-15 삼성전자주식회사 향상된 신호 무결성을 가지는 메모리 시스템

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10268603B2 (en) 2015-10-29 2019-04-23 SK Hynix Inc. Electronic system and electronic device capable of capturing high speed signal

Also Published As

Publication number Publication date
US8654558B2 (en) 2014-02-18
US20130148403A1 (en) 2013-06-13
US8395921B2 (en) 2013-03-12
US20110032740A1 (en) 2011-02-10

Similar Documents

Publication Publication Date Title
KR101573723B1 (ko) 적응적으로 메모리 채널의 신호 강도를 조정하는 데이터 저장 장치 및 그것의 설정 방법
US10002652B1 (en) Memory system and method for operating the same
US9330268B2 (en) Storage devices with secure debugging capability and methods of operating the same
KR102020466B1 (ko) 버퍼 메모리 장치를 포함하는 데이터 저장 장치
JP2015536496A (ja) 多モードピン配列を有するフラッシュメモリコントローラ
CN103996415A (zh) 非易失性存储器件、存储系统及相关控制方法
KR101949671B1 (ko) 라이프 싸이클을 증가시킬 수 있는 저장 장치 및 그 동작 방법
US8644084B2 (en) Memory system supporting input/output path swap
TWI700704B (zh) 半導體記憶體裝置的控制器及其操作方法
US20170038974A1 (en) Storage device changing condition parameter value based on aging level and method for managing the same
US8883521B2 (en) Control method of multi-chip package memory device
EP3905055B1 (en) Link startup method of storage device, and storage device, host and system implementing same
KR20110015217A (ko) 향상된 신호 무결성을 가지는 메모리 시스템
US20080005408A1 (en) Method and Apparatus for Increasing Transmission Efficiency of an Electronic Device using a Serial Peripheral Interface
KR100640588B1 (ko) Ｓａｔａ 인터페이스와 ａｔａ 인터페이스를 선택적으로사용하는 비휘발성 메모리 저장 장치
KR102057503B1 (ko) 반도체 회로
US20140068150A1 (en) Data storage device and operating method thereof
KR20100067905A (ko) 인터페이싱 유닛 및 이를 포함하는 전자 시스템
US9311257B2 (en) Semiconductor memory device, memory system and method of operating the same
US10742181B2 (en) Buffer circuit to adjust signal voltage and memory device having the same
US9811265B2 (en) Buffer memory devices, memory modules and solid state disks with non-uniform memory device connections
US20200379860A1 (en) Debugging device and electronic device having the debugging device
KR20170049839A (ko) 고속 신호를 캡쳐할 수 있는 반도체 시스템 및 전자 장치
US20140156882A1 (en) Memory device, operating method thereof, and data storage device including the same
KR20210132569A (ko) 스토리지 장치의 링크 스타트업 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid