DE102004051158B4

DE102004051158B4 - Integrierter Halbleiterspeicher

Info

Publication number: DE102004051158B4
Application number: DE102004051158.6A
Authority: DE
Inventors: Christian Stocken; Fabien Funfrock; Jochen Kallscheuer; Michael Bernhard Sommer
Original assignee: Polaris Innovations Ltd
Current assignee: Polaris Innovations Ltd
Priority date: 2003-10-30
Filing date: 2004-10-20
Publication date: 2015-11-26
Anticipated expiration: 2024-10-21
Also published as: DE102004051158A1; KR20060066131A; KR100810795B1; CN1875426A; US7283419B2; US20060277379A1; WO2005043543A1

Abstract

Integrierter Halbleiterspeicher, – der sich in einer ersten und zweiten Speicherkonfiguration betreiben lässt, – mit Speicherzellen (SZ), die in einem ersten Speicherbereich (40a) und in einem zweiten Speicherbereich (40b) angeordnet sind, – mit einem Register (51) zur Speicherung eines Signalisierungsbits zur Kennzeichnung eines Zugriffs auf den ersten oder den zweiten Speicherbereich, – mit ersten Adressanschlüssen (A0, ..., An) zum Anlegen erster Adresssignale (AS1a, ..., AS1n), wobei sich über die ersten Adresssignale eine der Speicherzellen innerhalb des ersten oder zweiten Speicherbereichs für einen Zugriff auswählen lässt, – mit einem zweiten Adressanschluss (An+1) zum Anlegen eines zweiten Adresssignals (AS2), – mit einer Steuerschaltung (50) zur Steuerung des integrierten Halbleiterspeichers, – bei dem die Steuerschaltung (50) derart ausgebildet ist, dass sie in der ersten Speicherkonfiguration des integrierten Halbleiterspeichers in Abhängigkeit von dem an dem zweiten Adressanschluss (An+1) anliegenden zweiten Adresssignal (AS2) auf den ersten oder den zweiten Speicherbereich zugreift, – bei dem die Steuerschaltung (50) derart ausgebildet ist, dass sie in der zweiten Speicherkonfiguration des integrierten Halbleiterspeichers in Abhängigkeit von einem Zustand des Signalisierungsbits auf den ersten oder den zweiten Speicherbereich zugreift.

Description

Die vorliegende Erfindung betrifft einen integrierten Halbleiterspeicher mit einem ersten und einem zweiten Speicherbereich.
Die ständig zunehmende Komplexität von Softwareprodukten erfordert, dass in einem Rechnersystem immer umfangreichere Berechnungsschritte ausgeführt werden müssen. Dies führt auch zur Notwendigkeit, immer größere Datenmengen verarbeiten zu müssen. Die Halbleiterindustrie ist daher bestrebt, integrierte Halbleiterspeicher, beispielsweise DRAM-(= Dynamic Random Access Memory)-Halbleiterspeicher, zu entwickeln, die in der Lage sind, die zunehmende Menge von Daten zu speichern. Die Speicherkapazität von integrierten Halbleiterspeichern wurde daher von einer Speichergeneration zu nächsten Speichergeneration stetig erweitert.
Die erhöhte Speicherkapazität erforderte bisher, dass auch der Adressraum des integrierten Halbleiterspeichers erweitert werden musste, da die Speicherzellen, die sich im Vergleich zum Vorgängermodell des integrierten Halbleiterspeichers im erweiterten Speicherbereich befinden, höhere Adressen aufweisen. Zur Auswahl einer in diesem Bereich des integrierten Halbleiterspeichers liegenden Speicherzelle werden daher zusätzliche externe Adressanschlüsse, über die eine Speicherzelle im erweiterten Speicherbereich ausgewählt wird, benötigt.
Solange auf der Hauptplatine eines Rechners, dem sogenannten Motherboard, genügend Adressanschlüsse vorhanden sind, um den integrierten Halbleiterspeicher anzusteuern, ist die Verwendung eines solchen integrierten Halbleiterspeichers in einem Rechner in der Regel unproblematisch. Dies ist bei Rechnern, die der gleichen Generation wie der integrierte Halbleiterspeicher selbst entstammen, im Allgemeinen der Fall. Ebenso wird in modernen Rechner auch eine Steuerschaltung, der sogenannte Memory Controller, zum Zugriff auf Speicherzellen des integrierten Halbleiterspeichers über eine ausreichende Anzahl von Treiberkanälen verfügen, um alle Adressanschlüsse des integrierten Halbleiterspeichers ansteuern zu können.
Problematisch gestaltet sich jedoch das Aufrüsten eines Rechners einer älteren Generation mit integrierten Halbleiterspeichern der neuen Generation, wenn bei einem solchen Rechner bereits die maximale Speichererweiterung installiert ist. Im Allgemeinen sind auf dem Motherboard eines solchen Rechners entweder nicht mehr genügend Anschlüsse vorhanden, um den integrierten Halbleiterspeicher mit dem erweiterten Speicherbereich auf dem Motherboard zu kontaktieren, oder aber, der Memory Controller des Motherboards ist mit dem neuen Speichermodul nicht kompatibel, da er zu wenig Treiberkanäle aufweist, um den integrierten Halbleiterspeicher anzusteuern. Auf den erweiterten Speicherbereich des integrierten Halbleiterspeichers kann somit nicht zugegriffen werden, da zur Ansteuerung der höchstwertigen Adressanschlüsse, die im Allgemeinen für den Zugriff auf den erweiterten Speicherbereich erforderlich sind, keine Treiberkanäle des Memory Controllers mehr zur Verfügung stehen. Der Rechner kann nicht mehr mittels Speichererweiterung beschleunigt werden. Es besteht daher Bedarf nach einer Speichererweiterung für einen Rechner, so dass der integrierte Halbleiterspeicher mit der größeren Speicherkapazität mit der gleichen Anzahl von externen Adressanschlüssen auskommt wie der bisher im Rechner vorhandene Halbleiterspeicher mit der geringeren Speicherkapazität.
Ein weiterer Vorteil der Verwendung von Speicherbausteinen, bei denen auf den erweiterten Speicherbereich zugegriffen werden kann, ohne dass zwingend auch die höchstwertigen Adressanschlüsse angesteuert werden müssen, liegt beim industriellen Testen von integrierten Halbleiterspeichern. Die Testsysteme, die beim Testen von integrierten Halbleiterspeichern zum Einsatz kommen, sind in ihrer Anzahl an Treiberkanälen zur Ansteuerung von Adressanschlüssen limitiert. Aufgrund dieser Limitierung kommt es zu Einschränkungen beim parallelen Testen von integrierten Halbleiterspeichern am Ende des Fertigungsprozesses. Die Anzahl der parallel testbaren integrierten Halbleiterspeicher sinkt, was sich im Durchsatz negativ bemerkbar macht und daher zu Zeitverlusten bei der Auslieferung der Teile führt.
Als problematisch stellt sich insbesondere das Testen der wachsenden Anzahl von Speicherbänken eines integrierten Halbleiterspeichers mit erweitertem Speicherbereich heraus. Auch hier wird es aufgrund der eingeschränkten Treiberresourcen immer schwieriger die zusätzlichen Speicherbänke zu testen. Bisher musste daher auf das Testen bestimmter Adressen ganz verzichtet werden. Die Testsysteme liefern somit nur noch beschränkt Bit-Fail-Maps, so dass eine bankabhängige Signatur der Analyse deutlich eingeschränkt wird. Eine Möglichkeit, das Problem anzugehen, besteht derzeit darin, die entsprechenden Adressanschlüsse mittels Jumper oder weiterer zusätzlicher Hardwarekomponenten nacheinander zu verbinden. Die Verwendung zusätzlicher Hardware stellt jedoch eine sehr aufwendige und komplizierte Lösung des Problems dar.
Die Druckschrift US 6,064,619 A betrifft einen synchron betreibbaren dynamischen Speicher, der in einem zwei oder vier Bankbetrieb betreibbar ist. Der Zugriff auf eine oder mehrere Speicherbänke wird über ein externes Steuersignal gesteuert.
Die Druckschrift US 2001/0050876 A1 betrifft einen Halbleiterspeicher mit einer Konfiguration von Speicherbänken. Die Anordnung von Adressleitungen zwischen einem Speichermakro und einer Logikschaltung werden dabei derart geändert, dass in jeder Speicherbank aufeinanderfolgende Adressen realisiert werden.
Die Aufgabe der Erfindung ist es, einen integrierten Halbleiterspeicher mit Speichererweiterung anzugeben, bei dem ohne das Ansteuern zusätzlicher Adressanschlüsse des Halbleiterspeichers, die zum Zugriff auf eine Speicherzelle im erweiterten Speicherbereich am Gehäuse des Halbleiterspeichers vorgesehen sind, auf die Speicherzelle im erweiterten Speicherbereich zugegriffen werden kann. Ferner soll auch ein Verfahren zum Betreiben eines solchen integrierten Halbleiterspeichers angegeben werden.
Die Erfindung betreffend den integrierten Halbleiterspeicher wird gelöst durch einen integrierten Halbleiterspeicher, der sich in einer ersten und zweiten Speicherkonfiguration betreiben lässt. Der integrierte Halbleiterspeicher weist Speicherzellen auf, die in einem ersten Speicherbereich und in einem zweiten Speicherbereich angeordnet sind. Er umfasst des Weiteren ein Register zur Speicherung eines Signalisierungsbits zur Kennzeichnung eines Zugriffs auf den ersten oder den zweiten Speicherbereich. Er weist erste Adressanschlüsse zum Anlegen erster Adresssignale, wobei sich über die ersten Adresssignale eine der Speicherzellen innerhalb des ersten oder zweiten Speicherbereichs für einen Zugriff auswählen lässt, und einen zweiten Adressanschluss zum Anlegen eines zweiten Adresssignals auf. Des Weiteren verfügt er über eine Steuerschaltung zur Steuerung des integrierten Halbleiterspeichers. Die Steuerschaltung ist derart ausgebildet, dass sie in der ersten Speicherkonfiguration des integrierten Halbleiterspeichers in Abhängigkeit von dem an dem zweiten Adressanschluss anliegenden zweiten Adresssignal auf den ersten oder den zweiten Speicherbereich zugreift. Die Steuerschaltung ist derart ausgebildet, dass sie in der zweiten Speicherkonfiguration des integrierten Halbleiterspeichers in Abhängigkeit von einem Zustand des Signalisierungsbits auf den ersten oder den zweiten Speicherbereich zugreift.
Der integrierte Halbleiterspeicher wird in der zweiten Speicherkonfiguration betrieben, wenn beispielsweise ein auf der Hauptplatine eines Rechners vorhandener Memory Controller nicht über eine ausreichende Anzahl von Treiberkanälen für Adressen verfügt, um auf Speicherzellen zuzugreifen, die im erweiterten Speicherbereich liegen. Der zweite Adressanschluss des integrierten Halbleiterspeichers kann in diesem Fall nicht vom Memory Controller angesteuert werden. Der Memory Controller greift gemäß der Erfindung auf eine Speicherzelle im ersten oder zweiten Speicherbereich des integrierten Halbleiterspeichers zu, indem er dem integrierten Halbleiterspeicher an seinen ersten Adressanschlüssen ein Steuersignal zuführt, das ein Signalisierungsbit in einem Register des integrierten Halbleiterspeichers setzt. In der zweiten Speicherkonfiguration überprüft die Steuerschaltung bei jedem Zugriff auf eine Speicherzelle den Zustand des Signalisierungsbits. Wenn das Bit gesetzt ist, interpretiert die Steuerschaltung die an den ersten Adressanschlüssen anliegende Adresse als Adresse einer Speicherzelle im erweiterten Speicherbereich. Der zweite Adressanschluss braucht somit nicht wie bisher von extern, beispielsweise von einem Memory Controller zur Auswahl einer Speicherzelle im zweiten Speicherbereich angesteuert zu werden. In der zweiten Speicherkonfiguration lässt sich der erfindungsgemäße integrierte Halbleiterspeicher daher weitgehend unabhängig von der auf der Hauptplatine vorhandenen Hardware verwenden.
In einer Weiterbildung umfasst der integrierte Halbleiterspeicher ein Adressregister mit ersten Eingangsanschlüssen und einem zweiten Eingangsanschluss. Die Steuerschaltung weist einen ersten Ausgangsanschluss zur Ausgabe des zweiten Adresssignals auf. Des Weiteren steht jeweils einer der ersten Adressanschlüsse mit jeweils einem der ersten Eingangsanschlüsse des Adressregisters in Signalverbindung. In der ersten Speicherkonfiguration wird das an dem zweiten Adressanschluss anliegende zweite Adresssignal dem zweiten Eingangsanschluss des Adressregisters zugeführt. In der zweiten Speicherkonfiguration ist der erste Ausgangsanschluss der Steuerschaltung zur Ausgabe des zweiten Adresssignals mit dem zweiten Eingangsanschluss des Adressregisters verbunden.
In einer Weiterbildung des integrierten Halbleiterspeichers umfasst die Steuerschaltung einen Eingangsanschluss zum Anlegen eines Konfigurationssignals zum Initialisieren des integrierten Halbleiterspeichers in der ersten oder der zweiten Speicherkonfiguration. Die Steuerschaltung ist derart ausgebildet, dass sie bei einer Ansteuerung ihres Eingangsanschlusses in Abhängigkeit von einem Zustand des Konfigurationssignals den integrierten Halbleiterspeicher in der ersten oder der zweiten Speicherkonfiguration betreibt.
Nach einem weiteren Merkmal des integrierten Halbleiterspeichers ist die Steuerschaltung derart ausgebildet, dass sie den integrierten Halbleiterspeicher in der zweiten Speicherkonfiguration betreibt, wenn an dem zweiten Adressanschluss das zweite Adresssignal mit einem Potentialzustand anliegt.
Gemäß einer anderen Ausführungsvariante des integrierten Halbleiterspeichers ist der zweite Adressanschluss über einen Transistor oder über einen Vorbelastungswiderstand mit einem Anschluss zum Anlegen des Potentialzustands verbunden.
In einer weiteren Ausgestaltung umfasst der integrierte Halbleiterspeicher einen steuerbaren Schalter. Die Steuerschaltung umfasst einen zweiten Ausgangsanschluss zur Ausgabe eines Steuersignals zur Steuerung des steuerbaren Schalters. In der ersten Speicherkonfiguration wird das an dem zweiten Adressanschluss anliegende zweite Adresssignal dem zweiten Eingangsanschluss des Adressregisters über den steuerbaren Schalter zugeführt. In der zweiten Speicherkonfiguration ist der erste Ausgangsanschluss der Steuerschaltung über den steuerbaren Schalter mit dem ersten Ausgangsanschluss der Steuerschaltung zur Ausgabe des zweiten Adresssignals verbunden.
Nach einer anderen Ausführungsform ist die Steuerschaltung derart ausgebildet, dass sie in der zweiten Speicherkonfiguration das Signalisierungsbit in dem Register mit einem ersten Zustand setzt, wenn die ersten Adressanschlüsse von einem ersten Zustand eines Steuersignals angesteuert werden und sie das Signalisierungsbit mit einem zweiten Zustand setzt, wenn die ersten Adressanschlüsse von einem zweiten Zustand des Steuersignals angesteuert werden. Das Register ist dabei vorzugsweise als ein Mode-Register eines DRAM-Halbleiterspeichers ausgebildet.
Im Folgenden wird ein Verfahren zum Betreiben eines integrierten Halbleiterspeichers beschrieben. Das Verfahren sieht die Verwendung eines integrierten Halbleiterspeichers vor, der sich in einer ersten Speicherkonfiguration und einer zweiten Speicherkonfiguration betreiben lässt. Der verwendete integrierte Halbleiterspeicher weist Speicherzellen in einem ersten Speicherbereich und in einem zweiten Speicherbereich auf. Er verfügt über erste Adressanschlüsse zum Anlegen erster Adresssignale und über einen zweiten Adressanschluss zum Anlegen eines zweiten Adresssignals. In der ersten Speicherkonfiguration lässt sich durch Anlegen der ersten Adresssignale an die ersten Adressanschlüsse und durch Anlegen des zweiten Adresssignals an den zweiten Adressanschluss eine der Speicherzellen in dem ersten oder zweiten Speicherbereich auswählen. In der zweiten Speicherkonfiguration lässt sich durch Anlegen eines Steuersignals an die ersten Adressanschlüsse ein Signalisierungsbit in einem Mode-Register setzen, mit dem sich ein Zugriff auf den ersten oder den zweiten Speicherbereich auswählen lässt. Wenn der integrierte Halbleiterspeicher an seinem zweiten Adressanschluss nicht von einem Memory Controller angesteuert werden kann, wird er zum Betreiben in der zweiten Speicherkonfiguration konfiguriert. Wenn auf den ersten Speicherbereich zugegriffen werden soll, wird anschließend ein Signalisierungsbit mit einem ersten Zustand in dem Mode-Register des integrierten Halbleiterspeichers gesetzt. Wenn hingegen auf den zweiten Speicherbereich zugegriffen werden soll, wird das Signalisierungsbit mit einem zweiten Zustand in dem Mode-Register des integrierten Halbleiterspeichers gesetzt. Anschließend werden die ersten Adressanschlüsse mit ersten Adresssignalen zur Auswahl einer Speicherzelle im zweiten Speicherbereich angesteuert. Nachfolgend wird ein Datum aus der ausgewählten Speicherzelle ausgelesen oder es erfolgt ein Einschreiben eines Datums in die ausgewählte Speicherzelle.
Gemäß einer Weiterbildung des Verfahrens zum Betreiben des integrierten Halbleiterspeichers wird der integrierte Halbleiterspeicher in der zweiten Speicherkonfiguration initialisiert, indem der zweite Adressanschluss mit einem Spannungspotential verbunden wird.
Bei einer anderen Ausgestaltung des erfindungsgemäßen Verfahrens zum Betreiben des integrierten Halbleiterspeichers wird der integrierte Halbleiterspeicher in der ersten Speicherkonfiguration initialisiert, indem eine Steuerschaltung des integrierten Halbleiterspeichers mit dem ersten Zustand des Konfigurationssignals angesteuert wird. Der integrierte Halbleiterspeicher wird in der zweiten Speicherkonfiguration initialisiert durch Ansteuerung der Steuerschaltung des integrierten Halbleiterspeichers mit einem zweiten Zustand des Konfigurationssignals.
Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert. Es zeigen:
1 eine Hauptplatine eines Rechners mit einem integrierten Halbleiterspeicher gemäß einer Ausführungsform der Erfindung,
2 einen integrierten Halbleiterspeicher, der von einem Memory Controller angesteuert wird,
3 ein Flußdiagramm zur Durchführung einer Initialisierung eines integrierten Halbleiterspeichers gemäß der Erfindung,
4 ein Flußdiagramm zur Durchführung eines Speicherzugriffs auf einen integrierten Halbleiterspeicher gemäß der Erfindung.
1 zeigt eine Hauptplatine 1 eines Rechners, die einen integrierten Halbleiterspeicher 100, der beispielsweise als DRAM-Speicher ausgebildet ist, einen BIOS-Speicher 200, einen Prozessor 300 und einen Memory Controller 400 enthält. Der integrierte Halbleiterspeicher ist in einer ersten und zweiten Speicherkonfiguration betreibbar. Der integrierte Halbleiterspeicher 100 umfasst ein Adressregister 10 mit ersten Eingangsanschlüssen E₀, E₁, ..., E_n zum Anlegen von ersten Adresssignalen AS1a, ..., AS1n und einen zweiten Eingangsanschluss E_n+1 zum Anlegen eines zweiten Adresssignals AS2. Das Adressregister 10 steuert einen Spaltendekoder 20 und einen Zeilendekoder 30 an. Über den Spalten- und Zeilendekoder ist eine Speicherzelle SZ auswählbar, die sich in einem ersten Speicherbereich 40a oder in einem zweiten Speicherbereich 40b befindet.
In 1 ist beispielhaft eine DRAM-Speicherzelle SZ im ersten Speicherbereich 40a dargestellt. Die Speicherzelle umfasst einen Auswahltransistor 43, der an einen Speicherkondensator 44 und eine Bitleitung 42 angeschlossen ist. Der Speicherkondensator 44 ist mit einem Bezugspotential 45 verbunden. Der Auswahltransistor 43 ist über seinen Steueranschluss mit einer Wortleitung 41 verbunden. Wenn beispielsweise die Speicherzelle SZ ausgewählt ist, so wird zum Ein- oder Auslesen von Information das Potential auf der Wortleitung 41, die mit dem Auswahltransistor 43 der Speicherzelle verbunden ist, so eingestellt, dass der Auswahltransistor 43 in den leitfähigen Zustand geschaltet wird. Der Kondensator 44 ist dadurch niederohmig mit der Bitleitung 42 verbunden. Beim Lesevorgang fließt eine auf dem Kondensator gespeicherte Ladung ab. Beim Schreibvorgang wird der Speicherkondensator über die Bitleitung aufgeladen. Die auf dem Speicherkondensator gespeicherte Ladung stellt die abgespeicherte Information dar. Die Information kann über einen bidirektionalen Datenanschluss DIO ein- bzw. ausgelesen werden.
Der integrierte Halbleiterspeicher 100 umfasst ferner eine Steuerschaltung 50 sowie einen steuerbaren Schalter 60. Der steuerbare Schalter 60 ist in einer ersten Schalterstellung 61 und einer zweiten Schalterstellung 62 betreibbar. In der zweiten Schalterstellung 62 verbindet er einen ersten Ausgangsanschluss SA1 der Steuerschaltung 50 mit dem zweiten Eingangsanschluss E_n+1 des Adressregisters 10. In der ersten Schalterstellung 61 verbindet er den zweiten Adressanschluss A_n+1 mit dem zweiten Eingangsanschluss E_n+1 des Adressregisters 10. Der steuerbare Schalter ist über ein Steuersignal S, das von der Steuerschaltung 50 an einem zweiten Ausgangsanschluss SA2 bereitgestellt wird, steuerbar. Des Weiteren weist die Steuerschaltung 50 einen Eingangsanschluss SE zum Anlegen eines Konfigurationssignals SK und zum Anlegen von Steuersignalen RD und WR auf, die von dem Memory Controller 400 ausgangsseitig erzeugt werden.
Der Memory Controller wird über einen Steueranschluss S400 von dem Prozessor 300 mit einem Zugriffssignal ZS angesteuert. Er stellt die Schnittstelle zwischen Prozessor und Halbleiterspeicher dar und übernimmt in Abhängigkeit von der Ansteuerung durch den Prozessor die Steuerung des Halbleiterspeichers. Er umfasst eine Steuerschaltung 410 sowie ein Register 420. Die Steuerschaltung 410 erzeugt das Konfigurationssignal SK, mit dem sich von Controllerseite auswählen lässt, ob der Speicher in der ersten oder der zweiten Speicherkonfiguration betrieben werden soll, sowie die weiteren Steuersignale RD und WR zur Aktivierung eines Lese- und Schreibzugriffs auf Speicherzellen des integrierten Halbleiterspeichers. Der Memory Controller weist ferner Ausgangsadressanschlüsse M₀, M₁, ..., M_n zur Erzeugung der ersten Adresssignale AS1a, ..., AS1n auf, die den ersten Adressanschlüssen A₀, A₁, ..., A_n des Halbleiterspeichers 100 über einen Adressbus 500 zugeführt werden.
Memory Controller neuerer Generation verfügen zusätzlich über einen weiteren Ausgangsadressanschluss M_n+1 zur Erzeugung des zweiten Adresssignals AS2, das den zweiten Adressanschluss A_n+1 des integrierten Halbleiterspeichers ansteuert. In einem solchen Fall lässt sich der integrierte Halbleiterspeicher in der ersten Speicherkonfiguration betreiben. Mit dem Adresssignal AS2 lässt sich von Seiten des Memory Controllers auswählen, ob auf den ersten Speicherbereich 40a oder den zweiten erweiterten Speicherbereich 40b, beispielsweise eine zusätzliche Speicherbank, zugegriffen wird. Der Betrieb des integrierten Halbleiterspeichers in der ersten Speicherkonfiguration ist in 1 strichliert dargestellt.
Beim Betrieb des Halbleiterspeichers in der zweiten Speicherkonfiguration wird der Anschluss A_n+1 des integrierten Halbleiterspeichers nicht vom Memory Controller angesteuert. Ein solcher Fall tritt ein, wenn der erfindungsgemäße integrierte Halbleiterspeicher auf der Platine eines Rechners verwendet wird, dessen Memory Controller nicht über die notwendige Anzahl von Ausgangsadressanschlüssen verfügt. Der in 1 strichliert dargestellte Ausgangsadressanschluss M_n+1 des Memory Controllers ist in diesem Fall nicht vorhanden.
2 zeigt einen integrierten Halbleiterspeicher 100 gemäß einer weiteren Ausführungsform der Erfindung. Der integrierte Halbleiterspeicher befindet sich auf der Hauptplatine eines Rechners. Der Einfachheit halber ist hier als Komponente der Hauptplatine nur der Memory Controller 400 dargestellt. Wenn der Memory Controller bezüglich seiner Ausgangsadressanschlüsse kompatibel ist mit dem integrierten Halbleiterspeicher ist auch hier, wie in 1, der zweite Adressanschluss A_n+1 des Halbleiterspeichers mit dem Ausgangsadressanschluss M_n+1 des Memory Controllers verbunden. Falls jedoch bezüglich der Adressanschlüsse keine Kompatibilität gegeben ist, ist bei dieser Ausführungsform des integrierten Halbleiterspeichers der zweite Adressanschluss A_n+1 über einen Transistor T mit einem Anschluss M zum Anlegen eines Bezugspotentials Vss verbunden. Das Bezugspotential kann beispielsweise das Massepotential sein. Wahlweise kann der Transistor T auch durch einen Vorbelastungswiderstand R ersetzt werden. Bei dieser Ausführungsform wird der Eingangsanschluss SE der Steuerschaltung nicht mit dem Konfigurationssignal SK sondern lediglich mit den Schreib- und Lesekommandos WR und RD angesteuert.
3 verdeutlicht die Initialisierung des integrierten Halbleiterspeichers nach den beiden Ausführungsformen der 1 und 2. Die im Folgenden verwendeten Bezugszeichen können den 1 und 2 entnommen werden.
Bevor lesend oder schreibend auf den integrierten Halbleiterspeicher zugegriffen wird, muss der integrierte Halbleiterspeicher initialisiert werden. Mit der Initialisierung wird festgelegt, ob der Halbleiterspeicher in der ersten oder der zweiten Speicherkonfiguration betrieben wird. Beim Hochfahren des Rechners beziehungsweise des Halbleiterspeichers überprüft der Prozessor ein Bit im BIOS-Speicher 200, das festlegt, in welcher Speicherkonfiguration der integrierte Halbleiterspeicher betrieben wird. Wenn im BIOS-Speicher das entsprechende Bit beispielsweise den binären Zustand ”0” aufweist, so wird der integrierte Halbleiterspeicher in der ersten Speicherkonfiguration betrieben. Wenn hingegen im BIOS-Speicher das entsprechende Bit gesetzt ist, also den binären Zustand ”1” aufweist, so wird der integrierte Halbleiterspeicher in der zweiten Speicherkonfiguration betrieben. Die Speicherkonfiguration wird danach sowohl dem integrierten Halbleiterspeicher selbst, als auch dem Memory Controller angezeigt.
Der Prozessor zeigt dem Memory Controller die Speicherkonfiguration an, indem er in das Register 420 eine entsprechende Information einschreibt. Beispielsweise kennzeichnet der binäre Zustand ”0” eines Bits an einer Stelle des Register 420, dass der integrierte Halbleiterspeicher in der ersten Speicherkonfiguration betrieben wird, wohingegen der binäre Zustand ”1” anzeigt, dass der Halbleiterspeicher in der zweiten Speicherkonfiguration betrieben wird.
Um dem integrierten Halbleiterspeicher die Speicherkonfiguration anzuzeigen, wird dieser gemäß der Ausführungsform der 1 an dem Eingangsanschluss SE von dem Memory Controller mit dem Konfigurationssignal SK angesteuert. Der Memory Controller wertet dazu zunächst das Register 420 aus, in dem vom Prozessor 300 eine Information über die Speicherkonfiguration eingeschrieben worden ist. Je nach Speicherkonfiguration, in der der Halbleiterspeicher betrieben werden soll, steuert der Memory Controller die Steuerschaltung 50 mit einem entsprechenden Zustand des Konfigurationssignals SK an.
Die Steuerschaltung 50 überprüft beim Hochfahren des Rechners beziehungsweise des Halbleiterspeichers, ob sie von einem ersten oder von einem zweiten Zustand des Konfigurationssignals SK angesteuert wird. Wenn sie von dem ersten Zustand des Konfigurationssignals angesteuert wird, wird der integrierte Halbleiterspeicher in der ersten Speicherkonfiguration betrieben. Wenn sie von dem zweiten Zustand des Konfigurationssignals angesteuert wird, wird der integrierte Halbleiterspeicher in der zweiten Speicherkonfiguration betrieben.
Gemäß der in 2 dargestellten Ausführungsform überprüft die Steuerschaltung 50 beim Hochfahren des Rechners beziehungsweise des Halbleiterspeichers das an dem zweiten Adressanschluss A_n+1 anliegende Potential. Wenn der integrierte Halbleiterspeicher in der ersten Speicherkonfiguration betrieben wird, ist der zweite Adressanschluss A_n+1 mit dem am Memory Controller dafür vorgesehenen Ausgangsadressanschluss M_n+1 verbunden. Der zweite Adressanschluss A_n+1 wird in diesem Fall von einem die erste Speicherkonfiguration kennzeichnenden Memory-Controller-Potential (MC-Potential) angesteuert. Wenn der Halbleiterspeicher jedoch in der zweiten Speicherkonfiguration betrieben wird, so steht der zweite Adressanschluss A_n+1 nicht in Verbindung mit dem Ausgangsadressanschluss M_n+1 des Memory Controllers. Je nach Ausführungsformen der 2 ist der zweite Adressanschluss A_n+1 über den leitend gesteuerten Schalttransistor T mit dem Bezugspotential Vss verbunden, oder aber der zweite Adressanschluss A_n+1 ist über den Vorbelastungswiderstand R mit dem Bezugspotential Vss verbunden. Wenn die Steuerschaltung somit beim Hochfahren das Bezugspotential beziehungsweise das um einen entsprechenden Spannungsabfall am Vorbelastungswiderstand R oder am Schalttransistor T verminderte Bezugspotential detektiert, so betreibt sie den integrierten Halbleiterspeicher in der zweiten Speicherkonfiguration.
Wenn der integrierte Halbleiterspeicher in der ersten Speicherkonfiguration betrieben wird, so steuert die Steuerschaltung 50 den steuerbaren Schalter 60 mit Hilfe des Steuersignals S in die erste Schalterstellung 61, so dass der zweite Eingangsanschluss E_n+1 des Adressregisters 10 in Signalverbindung mit den zweiten externen Adressanschluss A_n+1 des integrierten Halbleiterspeichers steht.
Wenn der integrierte Halbleiterspeicher in der zweiten Speicherkonfiguration betrieben wird, so erzeugt die Steuerschaltung 50 nach Ansteuerung von dem Memory Controller 400 mit dem zweiten Zustand des Konfigurationssignals SK oder nach Detektierung eines entsprechenden Potentialzustands am zweiten Adressanschluss A_n+1 das Steuersignal S mit einem Zustand, so dass der steuerbare Schalter 60 in die zweite Schalterstellung 62 gesteuert wird. In der zweiten Schalterstellung 62 ist der Eingangsanschluss E_n+1 des Adressregisters 10 mit dem ersten Ausgangsanschluss SA1 der Steuerschaltung 50 verbunden.
Anhand von 4 wird der Betrieb des erfindungsgemäßen integrierten Halbleiterspeichers in der ersten und zweiten Speicherkonfiguration beschrieben. In der ersten Speicherkonfiguration werden alle externen Adressanschlüsse A₀, ..., A_n+1 von den Ausgangsadressanschlüssen M₀, ..., M_n+1 des Memory Controllers angesteuert, da der Memory Controller bezüglich der Anzahl der zur Verfügung stehenden Treiberkanäle kompatibel mit dem Halbleiterspeicherbaustein ist. Der Memory Controller kann somit über seine Ausgangsadressanschlüsse jede Speicherzelle des ersten und zweiten Speicherbereichs adressieren. Der Zustand des Adresssignals an seinem Ausgangsadressanschluss M_n+1 legt dabei fest, ob auf den ersten Speicherbereich beziehungsweise die erste Speicherbank 40a oder den zweiten Speicherbereich beziehungsweise die zweite Speicherbank 40b zugegriffen wird. Der Zustand der Adresssignale an den Ausgangsadressanschlüssen M₀, ..., M_n legt fest, auf welche Speicherzelle innerhalb eines der beiden Speicherbereiche 40a oder 40b zugegriffen wird.
Wenn der zweite Adressanschluss A_n+1 aufgrund der begrenzten Anzahl der zur Verfügung stehenden Treiberkanäle des Busses 500 oder aufgrund der limitierten Anzahl der Ausgangsadressanschlüsse des Memory Controllers, also beispielsweise bei fehlendem Ausgangsadressanschluss M_n+1, nicht vom Memory Controller mit dem zweiten Adresssignal AS2 angesteuert werden kann, so wird der integrierte Halbleiterspeicher in der zweiten Speicherkonfiguration betrieben. Der Prozessor greift dabei nach wie vor auf seinen logischen Adressbereich zu. Wenn der Memory Controller zuvor in der zweiten Speicherkonfiguration konfiguriert wurde und von dem Prozessor über den Steueranschluss S400 einen Zugriffsbefehl ZS auf den ersten Speicherbereich erhält, setzt er innerhalb eines Registers 51 des Halbleiterspeichers ein Signalisierungsbit mit einem ersten Zustand, das der Steuerschaltung 50 den Zugriff auf den ersten Speicherbereich anzeigt. Die ersten Adressanschlüsse A₀, ..., A_n werden wie in der ersten Speicherkonfiguration zur Auswahl einer Speicherzelle im ersten Speicherbereich von den Ausgangsadressanschlüssen M₀, ..., M_n des Memory Controllers angesteuert.
Wenn der Memory Controller nach Ansteuerung seines Steueranschlusses S400 durch das Zugriffssignal ZS des Prozessors feststellt, dass auf eine Speicherzelle im zweiten Speicherbereich zugegriffen werden soll, so setzt er innerhalb des Registers 51 des Halbleiterspeichers das Signalisierungsbit mit einem zweiten Zustand, das der Steuerschaltung 50 den Zugriff auf den zweiten Speicherbereich anzeigt. Die ersten Adressanschlüsse A₀, ..., A_n werden zur Auswahl einer Speicherzelle innerhalb des zweiten Speicherbereichs von den Ausgangsadressanschlüssen H₀, ..., M_n des Memory Controllers angesteuert.
Beim Betrieb in der zweiten Speicherkonfiguration wird das zweite Adresssignal AS2 also nicht direkt von Memory Controller erzeugt, sondern die Steuerschaltung 50 erzeugt an dem ersten Ausgangsanschluss SA1 das zweite Adresssignal AS2. Da somit sowohl in der ersten als auch in der zweiten Speicherkonfiguration alle Eingangsanschlüsse E₀, ..., E_n+1 des Adressregisters 10 von den Adresssignalen AS1a, ..., AS1n, AS2 angesteuert werden, können das Adressregister 10 und alle weiteren von ihm angesteuerten Schaltungskomponenten, wie beispielsweise der Spaltendekoder 20 oder der Zeilendekoder 30, unabhängig von der ersten oder zweiten Speicherkonfiguration betrieben werden.
Das zweite Adresssignal AS2 stellt im Allgemeinen eine Bitinformation dar. Die Steuerschaltung erzeugt beispielsweise das zweite Adresssignal mit einer binären ”0”, wenn das Signalisierungsbit im Register 51 von dem Memory Controller im ersten Zustand gesetzt wurde, oder sie erzeugt das zweite Adresssignal mit einer binären ”1”, wenn das Signalisierungsbit im Register 51 von dem Memory Controller im zweiten Zustand gesetzt wurde.
Als Register 51 kann vorzugsweise das Mode-Register oder das Extended Mode Register verwendet werden. Zum Setzten des Signalisierungsbits innerhalb dieses Registers setzt der Memory Controller einen speziellen Befehl, den sogenannten Mode-Register-Set Befehl oder den Extended-Mode-Register-Set Befehl, ab. Es handelt sich dabei um eine Bitfolge, die von dem Memory Controller im Allgemeinen an die Adressanschlüsse A₀, ..., A_n angelegt wird.
Zur Interaktion mit dem erfindungsgemäßen Speicher besteht die Möglichkeit spezielle Programme zur Verfügung zu stellen, die den Zugriff auf den ersten oder zweiten Speicherbereich steuern. Die Software steuert im Wesentlichen den Zugriff auf bereits existierende Register im Memory Controller, die zur Ausführung des Mode-Register-Set Befehls verwendet werden. Die Software ermöglicht somit das Umschalten zwischen dem ersten und zweiten Speicherbereich. Der zweite Speicherbereich kann beispielsweise als schnelle RAM Disk verwendet werden.
Ebenso kann der Zugriff auf den zweiten Speicherbereich auch von dem Betriebssystem gesteuert und vorteilhaft genutzt werden. Hierbei können bereits vorhandene Implementierungen des Betriebssystems genutzt werden. Die einzigen Änderungen betreffen die Umschaltbefehle zwischen dem ersten und zweiten Speicherbereich, also beispielsweise den Mode-Register-Set Befehl.
Speicherbereich innerhalb eines Speicherzellenfeldes, der nicht verwendet wird, wird derzeit vom Betriebssystem auf die Festplatte ausgelagert, so dass er somit anderen Programmen zur Verfügung steht. Dieses Verfahren erweitert zwar den nutzbaren Speicherbereich, hat aber den Nachteil, dass es sehr langsam ist, da die Zugriffszeiten auf die Festplatte im Allgemeinen verhältnismäßig lange sind. Bei dem erfindungsgemäßen integrierten Halbleierspeicher kann der nicht verwendete Speicher vom Betriebssystem beispielsweise in den zweiten Speicherbereich ausgelagert werden. Es wird dadurch kein Festplattenzugriff mehr benötigt. Anstelle des Festplattenzugriffs wird mittels eines einzigen Befehls, beispielsweise dem Mode-Register-Set Befehl, auf den zweiten Speicherbereich umgeschalten. Der Speicherinhalt braucht somit nicht mehr ausgelagert beziehungsweise verschoben zu werden, wodurch die Zugriffszeiten deutlich reduziert werden.
Bezugszeichenliste

1: Hauptplatine (Motherboard)
10: Adressregister
20: Spaltendekoder
30: Zeilendekoder
40: Speicherbereich
41: Wortleitung
42: Bitleitung
43: Auswahltransistor
44: Speicherkondensator
45: Anschluss zum Anlegen eines Bezugspotentials
50: Steuerschaltung
51: Mode-Register
60: Steuerbarer Schalter
61, 62: Schalterstellungen
100: integrierter Halbleiterspeicher
200: BIOS-Speicher
300: Prozessor
400: Memory Controller (MC)
410: Steuerschaltung
420: Register
500: Adressbus
AS: Adresssignal
WR: Schreibsignal
RD: Lesesignal
ZS: Zugriffssignal des Prozessors
SK: Signal zur Festlegung der Speicherkonfiguration
SE: Eingangsanschluss der Steuerschaltung
M: Ausgangsanschluss des MC für Adressen
A: Adressanschluss
E: Eingangsanschluss des Adressregisters
SA: Ausgangsanschluss der Steuerschaltung
S: Steuersignal der Steuerschaltung
DIO: Anschluss für Datenein-/Datenausgabe
T: Transistor
R: Vorbelastungswiderstand
Vss: Massepotential
SZ: Speicherzelle

Claims

Integrierter Halbleiterspeicher, – der sich in einer ersten und zweiten Speicherkonfiguration betreiben lässt, – mit Speicherzellen (SZ), die in einem ersten Speicherbereich (40a) und in einem zweiten Speicherbereich (40b) angeordnet sind, – mit einem Register (51) zur Speicherung eines Signalisierungsbits zur Kennzeichnung eines Zugriffs auf den ersten oder den zweiten Speicherbereich, – mit ersten Adressanschlüssen (A₀, ..., A_n) zum Anlegen erster Adresssignale (AS1a, ..., AS1n), wobei sich über die ersten Adresssignale eine der Speicherzellen innerhalb des ersten oder zweiten Speicherbereichs für einen Zugriff auswählen lässt, – mit einem zweiten Adressanschluss (A_n+1) zum Anlegen eines zweiten Adresssignals (AS2), – mit einer Steuerschaltung (50) zur Steuerung des integrierten Halbleiterspeichers, – bei dem die Steuerschaltung (50) derart ausgebildet ist, dass sie in der ersten Speicherkonfiguration des integrierten Halbleiterspeichers in Abhängigkeit von dem an dem zweiten Adressanschluss (A_n+1) anliegenden zweiten Adresssignal (AS2) auf den ersten oder den zweiten Speicherbereich zugreift, – bei dem die Steuerschaltung (50) derart ausgebildet ist, dass sie in der zweiten Speicherkonfiguration des integrierten Halbleiterspeichers in Abhängigkeit von einem Zustand des Signalisierungsbits auf den ersten oder den zweiten Speicherbereich zugreift.
Integrierter Halbleiterspeicher nach Anspruch 1, – mit einem Adressregister (10) mit ersten Eingangsanschlüssen (E₀, ..., E_n) und einem zweiten Eingangsanschluss (E_n+1) – bei dem die Steuerschaltung (50) einen ersten Ausgangsanschluss (SA1) zur Ausgabe des zweiten Adresssignals (AS2) aufweist, – bei dem jeweils einer der ersten Adressanschlüsse (A₀, A_n) mit jeweils einem der ersten Eingangsanschlüsse (E₀, ..., E_n) des Adressregisters in Signalverbindung steht, – bei dem in der ersten Speicherkonfiguration das an dem zweiten Adressanschluss (A_n+1) anliegende zweite Adresssignal (AS2) dem zweiten Eingangsanschluss (E_n+1) des Adressregisters (10) zugeführt wird, – bei dem in der zweiten Speicherkonfiguration der erste Ausgangsanschluss (SA1) der Steuerschaltung zur Ausgabe des zweiten Adresssignals (AS2) mit dem zweiten Eingangsanschluss (E_n+1) des Adressregisters (10) verbunden ist.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 oder 2, – bei dem die Steuerschaltung (50) einen Eingangsanschluss (SE) zum Anlegen eines Konfigurationssignals (SK) zur Initialisierung des integrierten Halbleiterspeichers in der ersten oder der zweiten Speicherkonfiguration umfasst, – bei dem die Steuerschaltung (50) derart ausgebildet ist, dass sie bei einer Ansteuerung ihres Eingangsanschlusses (SE) in Abhängigkeit von einem Zustand des Konfigurationssignals den integrierten Halbleiterspeicher in der ersten oder der zweiten Speicherkonfiguration betreibt.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 oder 2, bei dem die Steuerschaltung (50) derart ausgebildet ist, dass sie den integrierten Halbleiterspeicher in der zweiten Speicherkonfiguration betreibt, wenn an dem zweiten Adressanschluss (A_n+1) das zweite Adresssignal (AS2) mit einem Potentialzustand (Vss) anliegt.
Integrierter Halbleiterspeicher nach Anspruch 4 bei dem der zweite Adressanschluss (A_n+1) über einen Transistor (T) oder über einen Vorbelastungswiderstand (R) mit einem Anschluss (M) zum Anlegen des Potentialzustands (Vss) verbunden ist.
Integrierter Halbleiterspeicher nach Anspruch 5 bei dem der Anschluss (M) zum Anlegen des Potentialzustands als Anschluss für das Anlegen eines Massepotentials (VSS) ausgebildet ist.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 6, – mit einem steuerbaren Schalter (60), – bei dem die Steuerschaltung (50) einen zweiten Ausgangsanschluss (SA2) zur Ausgabe eines Steuersignals (S) zur Steuerung des steuerbaren Schalters (60) umfasst, – bei dem in der ersten Speicherkonfiguration das an dem zweiten Adressanschluss (A_n+1) anliegende zweite Adresssignal (AS2) dem zweiten Eingangsanschluss (E_n+1) des Adressregisters (10) über den steuerbaren Schalter zugeführt wird, – bei dem in der zweiten Speicherkonfiguration der erste Ausgangsanschluss (SA1) der Steuerschaltung (50) über den steuerbaren Schalter (60) mit dem ersten Ausgangsanschluss (SA1) der Steuerschaltung zur Ausgabe des zweiten Adresssignals (AS2) verbunden ist.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 7, bei dem die Steuerschaltung (50) derart ausgebildet ist, dass sie in der zweiten Speicherkonfiguration das Signalisierungsbit in dem Register (51) mit einem ersten Zustand setzt, wenn die ersten Adressanschlüsse (A₀, ..., A_n+1) von einem ersten Zustand eines Steuersignals angesteuert werden und sie das Signalisierungsbit mit einem zweiten Zustand setzt, wenn die ersten Adressanschlüsse (A₀, A_n+1) von einem zweiten Zustand des Steuersignals angesteuert werden.
Integrierter Halbleiterspeicher nach Anspruch 8, bei dem das Register als ein Mode-Register (51) eines DRAM-Halbleiterspeichers ausgebildet ist.
Verfahren zum Betreiben eines integrierten Halbleiterspeichers, umfassend die folgenden Schritte: – Vorsehen eines integrierten Halbleiterspeichers, der sich in einer ersten Speicherkonfiguration und einer zweiten Speicherkonfiguration betreiben lässt, mit Speicherzellen in einem ersten Speicherbereich (40a) und in einem zweiten Speicherbereich (40b), mit ersten Adressanschlüssen (A₀, ..., A_n) zum Anlegen erster Adresssignale (AS1a, ..., AS1n) und mit einem zweiten Adressanschluss (A_n+1) zum Anlegen eines zweiten Adresssignals (AS2), bei dem sich in der ersten Speicherkonfiguration durch Anlegen der ersten Adresssignale an die ersten Adressanschlüsse und durch Anlegen des zweiten Adresssignals an den zweiten Adressanschluss eine der Speicherzellen in dem ersten oder zweiten Speicherbereich auswählen lässt, und bei dem sich in der zweiten Speicherkonfiguration durch Anlegen eines Steuersignals an die ersten Adressanschlüsse ein Signalisierungsbit in einem Mode-Register (51) setzen lässt, mit dem sich ein Zugriff auf den ersten oder den zweiten Speicherbereich auswählen lässt, – Initialisieren des integrierten Halbleiterspeichers zum Betreiben in der zweiten Speicherkonfiguration, – nachfolgend Setzen eines Signalisierungsbits mit einem ersten Zustand in dem Mode-Register (51) des integrierten Halbleiterspeichers zur Kennzeichnung eines Zugriffs auf eine Speicherzelle im ersten Speicherbereich oder Setzen des Signalisierungsbits mit einem zweiten Zustand in dem Mode-Register (51) des integrierten Halbleiterspeichers zur Kennzeichnung eines Zugriffs auf eine Speicherzelle im zweiten Speicherbereich, – nachfolgend Ansteuern der ersten Adressanschlüsse (A₀, A_n) mit ersten Adresssignalen (AS1a, ..., AS1n) zur Auswahl einer Speicherzelle im zweiten Speicherbereich, – nachfolgend Auslesen eines Datums aus der ausgewählten Speicherzelle oder Einschreiben eines Datums in die ausgewählte Speicherzelle.
Verfahren zum Betreiben eines integrierten Halbleiterspeichers nach Anspruch 10, umfassend den folgenden Schritt: Initialisieren des integrierten Halbleiterspeichers in der zweiten Speicherkonfiguration durch Verbinden des zweiten Adressanschlusses (A_n+1) mit einem Spannungspotential (Vss).
Verfahren zum Betreiben eines integrierten Halbleiterspeichers nach Anspruch 10, umfassend den folgenden Schritt: – Initialisieren des integrierten Halbleiterspeichers in der ersten Speicherkonfiguration durch Ansteuerung einer Steuerschaltung (50) des integrierten Halbleiterspeichers mit einem ersten Zustand des Konfigurationssignals (SK), – Initialisieren des integrierten Halbleiterspeichers in der zweiten Speicherkonfiguration durch Ansteuerung der Steuerschaltung (50) des integrierten Halbleiterspeichers mit einem zweiten Zustand des Konfigurationssignals (SK).