JP2895488B2 - 半導体記憶装置及び半導体記憶システム - Google Patents

半導体記憶装置及び半導体記憶システム

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JP2895488B2
JP2895488B2 JP63093511A JP9351188A JP2895488B2 JP 2895488 B2 JP2895488 B2 JP 2895488B2 JP 63093511 A JP63093511 A JP 63093511A JP 9351188 A JP9351188 A JP 9351188A JP 2895488 B2 JP2895488 B2 JP 2895488B2
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Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は半導体記憶装置に関し特にダイナミックRA
Mにおける高速アクセスに関する。
（従来の技術） 従来より、高速アクセスを実現する手法として、ニブ
ルモード、ページモード、スタティクカラムモード等が
提唱されている。
（１）ニブルモードはカラムアドレスとロウアドレスの
選択により、４ビットのデータを４ビットの内部シフト
レジスタに入力しておき、外部より入力されるカラムア
ドレスストロープ信号と同期したクロックでシフトさせ
て出力バッファへデータをおくり連続に４ビットのシリ
アルデータ出力を行なうものである。
（２）ページモードは4KDRAMの時代より使用されている
モードで、通常動作タイミングで最初のデータをアクセ
スした後はカラムアドレスストローブ信号に同期して取
り込んだ任意のカラムアドレスに対応する同一行の該カ
ラムアドレスをアクセスする。
（３）スタティクカラムモードはページモードと同様に
通常動作タイミングで最初のデータをアクセスし、その
後、SRAMと同様にアドレス入力端子に入力されたアドレ
スに対応するカラムアドレスをチップセレクト▲▼
に同期してアクセスする。第９図（ａ）（ｂ）（ｃ）に
それぞれのアクセスモードの動作タイミング波形を示
す。詳細は半導体メーカー各社の技術資料例えば集積回
路技術資料東芝MOSメモリ第８版に詳しい。上記高速ア
クセス機能は、現在256KDRAM、1MDRAM等で用いられてお
り有力であるが、高速キャッシュメモリを登載した計算
機の主メモリとして使用する場合以下の問題点を有して
いる。
まず第10図を用い高速キャッシュメモリを登載した計
算機の主メモリ、キャッシュメモリ及びCPU間でのデー
タの転送を説明する。CPUからキャッシュメモリにある
アドレスをアクセスしてデータを要求する。そのアドレ
スのデータがキャッシュメモリに存在すれば（ヒットす
れば）キャッシュメモリからデータバスにデータを転送
する。存在しなければ（ミスヒットすれば）ミスヒット
信号をキャッシュメモリからコントローラが受取りコン
トローラはゲートを開いて主メモリにアクセスし主メモ
リからデータバスにデータを転送する。この時このデー
タをCPUで受け取ると同時にキャッシュメモリに入力す
る。計算機の性能を向上させるには以下の２点が必要で
ある。即ち （１）ミスヒットの率を下げること。及び （２）ミスヒットの際の主メモリへのアクセス時間を短
縮すること。
である。
（発明が解決しようとする課題） （１）を達成するにはCPUからアクセスするアドレス
は連続することが多いのでミスヒットしたアドレスのみ
でなく、それに続くアドレスのデータも主メモリよりキ
ャッシュメモリへ読み込んでおくことが有効である。但
し、この連続するアドレスのデータを何ビット分読み込
むと最も効率がよいか、ということはキャッシュメモリ
の容量に大きく依存する。キャッシュメモリの容量の小
さいシステムではこのビット数が小さい方がヒット率が
高く、キャッシュメモリの容量の大きいシステムでは、
キャッシュメモリの移し替えが少ないのでこのビット数
が大きい方がヒット率が高い。例えば、64Kバイトのキ
ャッシュメモリでデータバスが32ビットのものでは１ビ
ットから２ビット（１ラインから２ラインと通称する）
分、256Kバイトのものでは４ビットから８ビット分取り
込むシステムのものが多い。このビット数はキャッシュ
メモリの容量が年ごとに大きくなっている現状ではそれ
にともない増大して行くと考えられる。従って主メモリ
にはシステムにあわせて任意のビット数をシリアルに高
速にアクセスする機能が求められてくる。
また、（２）を達成するには上記特定数のビットにシ
リアルにアクセスした後においても高速に他の任意のカ
ラムアドレスにアクセスする機能が求められる。ページ
モード及びスタティックカラムモードではカラムアドレ
スを読み込み検出しチップ内のデータを増幅し出力バッ
ファに転送する時間が必要となり、上記（１）の目的で
複数ビットをシリアルに転送する際に高速性が犠牲とな
る。ニプルモードではキャッシュメモリの容量の大きさ
によって主メモリよりキャッシュメモリへ転送する最適
ビット数が変わることにフレキシブルに対応できない。
即ち４ビット出力後は次の４ビットの先頭アドレスを指
定するアドレスを取り込む時間を必要とし、このアドレ
スを取り込んで出力するまでにアドレスの検出及びデー
タのレジスタへの転送までの時間が必要となる。
本発明は上記従来技術の問題点を解決し、キャッシュ
メモリとの間のデータ転送を高速にかつ効率的に行なう
ことを可能とする高速アクセスモードを有するランダム
アクセスメモリを提供することを目的とする。
〔発明の構成〕
（課題を解決するための手段） 本発明は、所定数のメモリセルを有する複数のサブセ
クションをそれぞれ含む、第１および第２のメモリバン
クを構成する第１および第２のセクションに分割された
メモリセルアレイと、 前記第１のメモリバンクに接続された第１のカラムデ
コーダに接続され、このデコーダとは独立に制御される
第１のアドレスバスセクションと、 前記第２のメモリバンクに接続された第２のカラムデ
コーダに接続され、このデコーダとは独立に制御される
第２のアドレスバスセクションと、 第１のメモリバンクの各サブセクションの各メモリセ
ルとそれぞれ接続される第１のデータ転送線と、 第２のメモリバンクの各サブセクションの各メモリセ
ルとそれぞれ接続される第２のデータ転送線と、を備
え、 前記第１および第２のデータ転送線はデータビットを
受け、入力信号に応じた内部クロックに従って、前記デ
ータビットをデータ出力バッファに転送するリードデー
タラッチに接続されることを特徴とする半導体記憶装置
を提供するものである。
（作用） 本発明によれば、従来のニブルモードで必要であった
シフトレジスタのビット数（Ｍビット）のデータを出力
した後の次のＭビットの先頭アドレスを指定するアドレ
スを取り込む時間を短縮でき、かつ任意のカラムアドレ
スを先頭番地として１ビットから１行（ロウ）に接続さ
れている列（カラム）の数のビット数の範囲で任意のビ
ット数をシリアルにシフトレジスタの動作速度と同等の
高速のサイクルで出力できる。また例えばメモリバンク
を２系列用いる場合、Ｍビットの２倍（2Mビット）単位
で出力（入力）した後は次の2Mビットの先頭ロウアドレ
スは、同一カラムアドレスの範囲で任意に選択する事が
できる。
（実施例） 以下本発明の実施例を説明する。
第１図は先述した主メモリ等に用いることができる一
実施例のDRAMの半導体チップ内の要部構成を示す。半導
体基板上でメモリセルアレイは左右、即ちA,B2系列のメ
モリバンク11，12に分けられており図では１ワード線WL
により駆動される部分を示している。ワード線はメモリ
バンク11，12に共通である。各メモリバンク11，12のメ
モリセルは夫々４ビットずつビット線センスアンプ2
1（SA1〜SA4，…,SAm〜SAm+3，…），22（SA5〜SA8，
…，SAm+4〜SAm+7，…），転送ゲート41，42を介して入
出力線31，32に接続されるようになっている。Ａ系列メ
モリバンク11はＡ系列選択信号CSLA1，…,CSLAm,…によ
り、またＢ系列メモリバンク12はＢ系列選択信号CSL
B1，…,CSLBm,…により、夫々入出力線31，32との間で
データ転送制御が行なわれる。図では入出力線31，32と
してそれぞれDQA1〜DQA4，DQB1〜DQB4の４本ずつを示し
ているが、これは説明の便宜上２本一対の線を一本で表
わしたものである。
Ａ系列用の入出力線31は制御信号QSEAで活性化される
データアンプ51（S1〜S4）および読み出し用ゲート61に
接続されている。Ｂ系列用の入出力線32は制御信号QSEB
で活性化されるデータアンプ52（S1′〜S4′）および読
み出し用ゲート62に接続されている。読み出し用ゲート
61，62を介して読み出された４ビットの並列データは出
力部データラッチ回路７（L1〜L4）に保持され、出力部
シフトレジスタ８により直列データに変換されてデータ
出力バッファ９から読み出されるようになっている。10
はデータ入力バッファであり、これから入力される４ビ
ット直列データは入力部シフトレジスタ111，112により
制御される書込み用ゲート121，122により並列データに
変換されて入力データラッチ回路131（L1′Ａ〜L4′
Ａ）、132（L1′Ｂ〜L4′Ｂ）に保持され入力線31に、
または入出力線32に転送されるようになっている。
カラムアドレスストローブ▲▼は▲▼サ
イクルカウンター14を介してA,B系アドレスコントロー
ラ15に入力する。
カラムアドレスAoc〜Ancは▲▼の立下がりにタ
イミングを取ってTTLレベルからMOSレベルに変換するア
ドレスバッファー16に取込まれA,B系アドレスコントロ
ーラ15からカラムアドレスデコーダ171，172に供給され
る。▲▼サイクルカウンター14は▲▼トグ
ルのカウント信号をA,B系アドレスコントローラ15と共
にライトィネーブル▲▼を取り込む書込みコントロ
ーラ18に入力し、データ入力バッファ10,入力部シフト
レジスタ111，112を制御している。
第２図にA,B系アドレスコントローラ15の任意の１つ
のアドレスコントローラの回路図、第３図にカラムアド
レスデコーダ171，172の任意の１つのアドレスデコーダ
の回路図を、第４図にシリアルアクセスの読み出し動作
のタイミング図を示す。
ロウアドレスストローブ▲▼が“L"となり続い
てカラムアドレスストローブ▲▼が“L"となる
と、この▲▼の最初の立下がりで内部クロック▲
▼が“H"から“L"になる。内部クロック▲▼は
“H"である。第２図に示したアドレスコントローラはイ
ンバータ211，212が共にオンの状態から▲▼が“L"
となることによりＡ系列のインバータ211がオフしカラ
ムアドレスバッファ16からのカラムアドレスAMc（Ｏ
Ｍｎ）はラッチL1に保持されＡ系カラムアドレスAMC
A,▲▼を出力し続ける。ラッチL2はＢがオンで
あるので出力は不定である。カラムアドレスデコーダ17
1，172はこのアドレスデータを受け、第３図に示すよう
に▲▼が“L"である期間、Ａ系のカラムアドレス選
択線CSLAの１本を立上げる。アドレスAocはこのＡ系,B
系の選択に用いられている。▲▼が“L"となって
チップが活性化されワード線WLが立上がり全ビット線セ
ンスアンプ21，22が活性化されているとすると、CSLA1
の選択により転送ゲート41がオンとなってＡ系列メモリ
バンク11の４ビット分のM1〜M4のデータがビット線から
入出力線に転送される。このデータ転送の後、制御信号
QSEAが立上がり、データアンプ51が活性化されると同時
に読み出しゲート61がオンして入出力線31のデータは出
力線RD1〜RD4に読み出され、出力データラッチ回路７に
ラッチされる。出力データラッチ回路７にラッチされた
４ビットのデータは次に、シフトレジスタ８で直列デー
タに変換されて▲▼クロックのトグル，，
，に同期して出力バッファ９からデータR1〜R4とし
て出力される。
一方、入出力線31のデータが出力データラッチ回路７
にラッチされた以降は入出力線31のプリチャージ等のリ
セット動作が開始される。
次に内部クロック▲▼，▲▼が切換わり、夫
々“H",“L"になると読み出し可能となっていたＢ系列
メモリバンクのメモリセルM5〜M8のセンスデータは、Ｂ
系列アドレスデコーダ172がCSLB1を立上げて転送ゲート
42をオンさせることにより入出力線32に転送される。そ
して制御信号QSEBが立上がってデータアンプ52が活性化
されると同時に読み出しゲート62がオンし、入出力線32
のデータが出力線RD1〜RD4に読み出され、出力データラ
ッチ回路７にラッチされる。そしてラッチされた４ビッ
トのデータはシフトレジスタ８で直列データに変換され
▲▼のトグル，，，に同期して出力バッ
ファ９からデータR5〜R8として出力される。このＢ系列
メモリバンクが選択されている期間は、第２図に示した
A,B系アドレスコントローラはクロックトインバータ212
がオフするのでカラムアドレスバッファ16が発生し続け
ていたアドレスはラッチL2にラッチされＢ系カラムアド
レスとしてAMCB，▲▼が出力される。このアド
レスはAMCA,▲▼と変わりない。しかしてＢ系
カラムアドレスデコーダ172では第３図の様にAMCBと▲
▼の論理を取るので１つのカラムアドレス選択線
（CBLB1）が選択される。
このM1〜M8の読み出しサイクルの途中に次に読み出す
メモリセルの先頭カラムアドレスが入力され、▲
▼トグルの６回目でこのカラムアドレスAoc〜Ancはアド
レスバッファ16に取込まれる。▲▼は“H"であるか
らA,B系アドレスコントローラ15のラッチL1（Ａ系側）
には新しいカラムアドレスAMCが入力されることにな
る。この２度目のアドレス入力からAocはDont Careとす
るが、初回のアドレス入力と同一のAocを入力するよう
にしてもよい。
次の８ビットの読み出しはM1〜M8のブロックのすぐ下
のA,B系計８ビットのブロックに対して行なっても良い
し、下方向にブロックをジャンプして始めても良い。そ
の先頭アドレスが上記新しいカラムアドレスAmcで与え
られる。
この引き続く８ビットの読み出しサイクルでは入出力
線31はプリチャージが済んでいるので任意のＡ系カラ
ム、例えばカラムアドレス選択線CSLAmが立上がりメモ
リセルM1〜M4で述べたのと同様にメモリセルMm〜Mm+3が
▲▼トグル〜に同期して読み出される。続い
てCSLBmが立上がりメモリセルM5〜M8で述べたのと同様
にメモリセルMm+4〜Mm+7が▲▼トグル〜に同
期して読み出されることになる。以下読み出しサイクル
を同様に続けることができる。
以上の様にメモリアレイをＡ系,B系の２つに分け、４
ビットずつ計８ビットを単位として読み出す。次の８ビ
ットを選択するカラムアドレスはカラムアドレスバッフ
ァ16に▲▼の６番目のトグルで取り込まれ、A,B
系アドレスコントローラ15のＡ系ラッチL1に続いて入力
されている。即ち▲▼トグルの〜番目で２サ
イクル目の内部カラムアドレスが準備される。またＡ系
入出力線31はＢ系メモリバンクのアクセスの間、非選択
でありプリチャージは次のＡ系のアクセスに影響しな
い。このようにしてM1〜M8の読み出しに続いて、Mm〜Mm
+7，…の読み出しが間断なく行なわれる。
以上は読み出しサイクルについて述べたが、次に書込
みサイクルについて説明する。
第５図に書込みコントローラ18の回路図、第６図にタ
イミング図を示す。
読み出しと同様メモリセルM1〜M8に、続いてMm〜Mm+7
に書込む場合を説明する。
▲▼が“L"、▲▼が“L"となり▲
▼の最初の立下がりで内部クロック▲▼が“H"から
“L"、▲▼は“H"を維持し、A,B系アドレスコント
ローラ15のアドレスデータを受けてカラムアドレスデコ
ーダ171の１つが選択されて例えばCSLA1が選ばれ、次に
▲▼，▲▼が逆転してCSLB1が選ばれ８ビット
アクセスが行なわれるのは先述した読み出しの場合と同
様である。
しかして▲▼の最初の立下がりで▲▼が
“L"であると、書込みコントローラ18が作動する。第５
図に示した書込みコントローラは、▲▼及び内部ク
ロックφＷα1，φＷβ1，φＷα2，φＷβ2で制御され
る。内部クロックφＷα1は▲▼の最初の立下が
りで“L"になり、これによりパルスφＷα2が発生す
る。φＷα1は▲▼の14番目のトグルの立上がり
で“H"となり、17番目の立下がりで“L",…となる。φ
Ｗβ1は▲▼の６番目のトグルの立下がりで“H"
となり９番目の立下がりで“L"となってこのタイミング
で、φＷβ2パルスを発生する。（第６図参照） 書込みコントローラは、第５図に示した様に▲▼
が“L"である場合、これをφＷα2パルスのタイミング
でラッチL3に取込み、信号WPLSαを発生しデータ入力バ
ッファ10、入力部シフトレジスタ111，112を活性化す
る。入力データD1〜D4は入力バッファ10から取り込まれ
▲▼のトグル，，，に同期して並列デー
タに変換され乍ら順次ラッチ回路131（L1′Ａ〜L4′
Ａ）にラッチされる。ラッチされたデータは、入出力線
31に転送される。このとき列選択信号CSLA1は開いてい
るので、入出力線31のデータはＡ系列メモリバンクのメ
モリセルM1〜M4に書込まれる。
続いて列選択信号CSLA1が“L"、CSLB1が“H"となる。
入力データD5〜D8が入力バッファ10から取込まれ▲
▼のトグルに，，，に同期して上記と同様に
順次ラッチ回路132（L1′Ｂ〜L4′Ｂ）にラッチされ
る。ラッチされたデータは、入出力線32に転送されＢ系
メモリバンクのメモリセルM5〜M8に書込まれる。Ｂ系へ
の書込みの間、Ａ系の入出力線31のプリチャージ等が為
される。
第６図に示した様に▲▼トグルの６番目でφＷ
β1は“H"となり▲▼が“L"であると次も８ビット
の書込みサイクルであることを検知する。そして▲
▼トグルの９番目の立下がりでφWA1が、“L"になり
φＷβ2パルスが発生してWPLSβが“H"となり入力部シ
フトレジスタ111，112を再び活性化し、カラムアドレス
Aoc〜Ancで選ばれたカラムアドレス選択線CSLAmに対応
するメモリセルMm〜Mm+3に▲▼の，，，
番目のトグルに同期してラッチ回路131に取込まれた入
力データPm〜Pm+3が入出力線31から書込まれる。この
間、Ｂ系の入出力線32のプリチャージが行なわれる。続
いて▲▼の，，，番目のトグルに同期し
てラッチ回路132にラッチされた入力データDm+4〜Dm+7
が書込まれる。以下、書込みサイクルを同様にして続け
ることができる。
この様にメモリアレイをＡ系,B系の２つに分け、４ビ
ットずつ計８ビットを単位として書込む。次の８ビット
のカラム選択は読み出しと同様である。即ち▲▼
の６番目のトグルで既に取り込まれる。この時、▲
▼が“L"であると書込みモードが指定され既に入出力線
のプリチャージが済んだＡ系メモリバンクから連続して
書込みが為される。
第７図は書込みコントローラ18の他の実施例を示す回
路図である。
第８図は８ビット読出だし、次いで８ビット書込みを
間断なく交互に行なう場合のタイミング図である。カラ
ムアドレスC1で指定されたA,B系メモリバンクの８ビッ
トからデータR1〜R8が出力され、▲▼トグルの６
番目で▲▼が“L"であるとカラムアドレスC2により
指定されたA,B系メモリバンクの８ビットにデータDm〜D
m+7が書込まれる。
また変形例として、M1〜M4からの読出しを終えてM5〜
M8の読出しを行なっている間に、入出力線31からM1〜M4
にデータを書込む、読出し／書込みモードの動作も可能
である。
本発明は上記実施例に限られない。実施例ではメモリ
バンクを２系列としたが、一般に同一アドレスで選択さ
れるメモリセル群をＮ（≧２）系列のメモリバンクに分
けることも容易である。又実施例では２つのバンクA,B
それぞれより４ビットとり出し（Ｍ＝４）８ビット毎に
カラム方向に任意に先頭アドレスを取り込むようにして
いるが、取出しビット数Ｍ＝2,3,4,5,6,7,8……と任意
である。
〔発明の効果〕
以上述べたように本発明によればメモリロウアドレス
上で複数個のバンクに分割し、入出力線群を設け例えば
４ビットずつ２つのバンクで計８ビット高速にシリアル
にアクセスした後、次の８ビットシリアルアクセスを指
定するロウアドレスをそのシリアルサイクルの一つ前の
シリアルサイクル中にA,B系アドレスコントローラに取
り込むことによって、バンク移行時やシリアルサイクル
とシリアルサイクルの間に、アドレス取り込み及びカラ
ム系プリチャージの時間ロスをもつことがなく、同一ロ
ウに接続されたカラムの数のビット分であれば任意ビッ
トを高速に間断なくシリアルアクセスすることができ
る。
特にキャッシュメモリを有する計算機システムの主メ
モリとして有効である。
【図面の簡単な説明】
第１図は本発明の実施例の要部構成を示す回路図、第２
図はA,B系アドレスコントローラの回路図、第３図はカ
ラムアドレスデコーダの等価回路図、第４図はシリアル
読み出しサイクルを説明するタイミング図、第５図は書
込みコントローラの回路図、第６図はシリアル書込みサ
イクルを説明するタイミング図、第７図は書込みコント
ローラの他の実施例の図、第８図はアクセスサイクルの
他の例を示すタイミング図、第９図は従来の動作モード
を説明する図、第10図はシステムを説明する図である。

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】所定数のメモリセルを有する第１および第
    ２のメモリバンクを構成するメモリセルアレイと、 前記第１のメモリバンクに接続された第１のカラムデコ
    ーダに接続される第１のアドレスバスセクションと、 前記第２のメモリバンクに接続された第２のカラムデコ
    ーダに接続される第２のアドレスバスセクションと、 第１のメモリバンクの各メモリセルとそれぞれ接続され
    る第１のデータ転送線と、 第２のメモリバンクの各メモリセルとそれぞれ接続され
    る第２のデータ転送線と、 前記第１及び第２のアドレスバスセクションのそれぞれ
    に接続され、前記第１及び第２のメモリバンクの所定の
    メモリセルのアドレスを特定するためのアドレスラッチ
    回路を含むアクセス制御手段とを備えたことを特徴とす
    る半導体記憶装置。
  2. 【請求項２】前記アドレスラッチ回路は、アドレス信号
    に応じて前記第１および第２のメモリバンクの所定のメ
    モリセルを特定することを特徴とする請求項１記載の半
    導体記憶装置。
  3. 【請求項３】前記メモリセルアレイに接続された複数の
    ワード線とをさらに備え、前記第１のメモリバンクのメ
    モリセルに接続される第１のワード線と、前記メモリセ
    ルバンクのメモリセルに接続される第２のワード線は、
    実質的に共通に接続されていることを特徴とする請求項
    ２記載の半導体記憶装置。
  4. 【請求項４】前記第１および第２のデータ転送線からの
    データが選択手段により選択的にデータ出力バッファに
    出力されることを特徴とする請求項１記載の半導体記憶
    装置。
  5. 【請求項５】前記アドレスラッチ回路は、前記第２のメ
    モリバンクの対応するアドレスにアクセスされる時、前
    記第１のメモリバンクの次のアドレスを特定するアドレ
    ス信号を取り込み、蓄積するものであることを特徴とす
    る請求項１記載の半導体記憶装置。
  6. 【請求項６】前記第１および第２のデータ転送線はデー
    タビットを受け、入力信号に応じた内部クロックに従っ
    て、前記データビットをデータ出力バッファに転送する
    出力部シフトレジスタに接続されることを特徴とする請
    求項１記載の半導体記憶装置。
  7. 【請求項７】前記第１および第２のメモリバンクから出
    力部シフトレジスタに前記データビットが送られると
    き、前記第１および第２のデータ転送線を用いて代替デ
    ータの転送を行う手段をさらに備えたことを特徴とする
    請求項６記載の半導体記憶装置。
  8. 【請求項８】前記アクセス制御手段は、データ転送線と
    データ出力バッファとの間に接続され、ゲートが制御信
    号線に接続されるスイッチングトランジスタをさらに含
    むことを特徴とする請求項２記載の半導体記憶装置。
  9. 【請求項９】前記アクセス制御手段は、前記第１のデー
    タ転送線とデータ出力バッファの間に接続され、ゲート
    が制御信号線に接続される第１のスイッチングトランジ
    スタと、前記第２のデータ転送線とデータ出力バッファ
    の間に接続され、ゲートが制御信号線に接続される第２
    のスイッチングトランジスタとを含むことを特徴とする
    請求項２記載の半導体記憶装置。
  10. 【請求項１０】前記アクセス制御手段は、前記第１およ
    び第２のスイッチングトランジスタと入力バッファの間
    に接続されるラッチ回路と前記第１および第２のスイッ
    チングトランジスタとデータ出力バッファの間に接続さ
    れる出力と接続されるラッチ回路のアレイ（L1〜L4、L1
    A〜L4A、L1B〜L4B）をさらに備えたことを特徴とする請
    求項９記載の半導体記憶装置。
  11. 【請求項１１】前記第１のデータ転送線または第２のデ
    ータ転送線からのデータのいずれかが、第１のスイッチ
    ングトランジスタまたは第２のスイッチングトランジス
    タにより選択されて、前記第１および第２のスイッチン
    グトランジスタに共通に接続されたラッチ回路（L1〜L
    4）を介して出力されることを特徴とする請求項10記載
    の半導体記憶装置。
  12. 【請求項１２】少なくとも１以上の所定数のメモリセル
    を有する複数のサブセクションをそれぞれ含む、第１及
    び第２のメモリバンクを構成するメモリセルアレイと、 前記第１のメモリバンクのサブセクションの第１のワー
    ド線と、前記第２のメモリバンクのサブセクションの第
    ２のワード線とが、実質的に共通に接続される前記メモ
    リセルアレイに接続されたワード線と、 前記第１のメモリバンク用の第１のアドレスバスセクシ
    ョンと、 前記第２のメモリバンク用の第２のアドレスバスセクシ
    ョンと、 第１のメモリバンクの各サブセクションの各メモリセル
    とそれぞれに接続される第１のデータ転送線と、 第２のメモリバンクの各サブセクションの各メモリセル
    とそれぞれに接続される第２のデータ転送線と、 前記第１および第２のデータ転送線に接続され、前記第
    １のメモリバンクの第１のメモリバンクの第１のデータ
    ビットと前記第２のメモリバンクの第２のデータビット
    とが同時に転送され、かつ出力を有する出力部と、 前記第１および第２のメモリバンクを特定し、アドレス
    信号に従って、前記第１のメモリバンクのサブセクショ
    ンの一つと前記第２のメモリバンクの対応するサブセク
    ションの１つを選択し、前記第１および第２のメモリバ
    ンクのメモリセルにシリアルにアクセスするアクセス制
    御手段とを備え、 前記出力部は、前記第１および第２のデータビットを受
    け、前記出力に送られる一連のデータビットを形成する
    ために前記第１および第２のデータビットを選択するト
    ランジスタ手段を含み、 前記アクセス制御手段は、前記第１のメモリバンクの１
    つのサブセクションがアクセスされている間、前記第２
    のメモリバンクの対応するサブセクションを特定するア
    ドレスシグナルを蓄積するアドレスデータ蓄積手段を含
    み、 前記アドレスデータ蓄積手段は、前記第１および第２の
    アドレスバスセクションにそれぞれ接続される前記第１
    および第２のアドレス蓄積回路を含むものであることを
    特徴とする半導体記憶装置。
  13. 【請求項１３】前記各第１および第２のアドレス蓄積回
    路はラッチ回路であることを特徴とする請求項12記載の
    半導体記憶装置。
  14. 【請求項１４】前記第１および第２のデータ転送線は、
    前記第１および第２のデータビットが前記第１および第
    ２のメモリバンクからデータ出力バッファに送られる
    時、データ転送を行うものであることを特徴とする請求
    項12記載の半導体記憶装置。
  15. 【請求項１５】前記トランジスタ手段は、前記第１のデ
    ータ転送線とデータ出力バッファの間に接続され、ゲー
    トが第１の制御信号線と接続される第１のスイッチング
    トランジスタの組と、前記第２のデータ転送線とデータ
    出力バッファの間に接続され、ゲートが第２の制御信号
    線と接続される第２のスイッチングトランジスタの組と
    からなることを特徴とする請求項12記載の半導体記憶装
    置。
  16. 【請求項１６】前記アクセス制御手段は、前記第１およ
    び第２のスイッチングトランジスタの組と入力の間に接
    続されるラッチ回路と前記第１および第２のスイッチン
    グトランジスタの組とデータ出力バッファの間に接続さ
    れる出力と接続されるラッチ回路のアレイ（L1〜L4、L1
    A〜L4A、L1B〜L4B）をさらに備えたことを特徴とする請
    求項15記載の半導体記憶装置。
  17. 【請求項１７】前記第１のデータ転送線または第２のデ
    ータ転送線からのデータのいずれかが、第１のスイッチ
    ングトランジスタまたは第２のスイッチングトランジス
    タにより選択されて、前記第１および第２のスイッチン
    グトランジスタに共通に接続されたラッチ回路（L1〜L
    2）を介して出力されることを特徴とする請求項16記載
    の半導体記憶装置。
  18. 【請求項１８】所定数のメモリセルを有する複数のサブ
    セクションをそれぞれ含む、第１及び第２のメモリバン
    クを構成するメモリセルアレイと、 前記第１のメモリバンクに接続された第１のカラムデコ
    ーダおよび第１のアドレスラッチ回路に接続される第１
    のアドレスバスセクションと、 前記第２のメモリバンクに接続された第２のカラムデコ
    ーダおよび第２のアドレスラッチ回路に接続される第２
    のアドレスバスセクションと、 前記第１のカラムデコーダに接続され、第１のメモリバ
    ンクの所定のメモリセルを選択するための第１のカラム
    選択線（CSLA）と、 前記第２のカラムデコーダに接続され、第２のメモリバ
    ンクの所定のメモリセルを選択するための第２のカラム
    選択線（CSLA）と、 第１のメモリバンクの各メモリセルに接続される第１の
    データ転送線と、 第２のメモリバンクの各メモリセルに接続される第２の
    データ転送線と、を備え、 前記第１又は第２のメモリバンクのいずれかのメモリセ
    ルを特定するために前記アドレスラッチ回路に与えられ
    る信号によって、前記第１或いは第２のカラム選択線の
    いずれかを選択することを特徴とする半導体記憶装置。
  19. 【請求項１９】所定数のメモリセルを有する複数のサブ
    セクションをそれぞれ含む、第１及び第２のメモリバン
    クを構成するメモリセルアレイと、 前記第１のメモリバンクのサブセクションの第１のワー
    ド線と、前記第２のメモリバンクのサブセクションの第
    ２のワード線とが、実質的に共通に接続される前記メモ
    リセルアレイに接続されたワード線と、 前記第１のメモリバンク用の第１のアドレスバスセクシ
    ョンと、 前記第２のメモリバンク用の第２のアドレスバスセクシ
    ョンと、 前記第１のメモリバンクの各サブセクションの各メモリ
    セルに第１の転送ゲートを介してそれぞれに接続される
    第１のデータ転送線と、 前記第２のメモリバンクの各サブセクションの各メモリ
    セルに第２の転送ゲートを介してそれぞれに接続される
    第２のデータ転送線と、 前記第１および第２のデータ転送線に接続され、かつ出
    力を有する出力手段と、 前記第１および第２のメモリバンクを特定し、アドレス
    信号に従って、前記第１のメモリバンクのサブセクショ
    ンの１つと前記第２のメモリバンクの対応するサブセク
    ションの１つを選択し、前記第１および第２のメモリバ
    ンクのメモリセルにシリアルにアクセスするアクセス制
    御手段とを備え、 前記出力手段は、前記第１または第２のデータ転送線か
    らのデータビットを受け、前記出力に送られる一連のデ
    ータビットを形成するために前記第１または第２のデー
    タ転送線からのデータビットを選択するトランジスタ手
    段を含み、 前記アクセス制御手段は、前記第１のメモリバンクの１
    つのサブセクションがアクセスされている間、前記第２
    のメモリバンクの対応するサブセクションを特定するア
    ドレスシグナルを蓄積するアドレスデータ蓄積手段を含
    み、 前記アドレスデータ蓄積手段は、前記第１および第２の
    メモリバンクを選択し、前記第１および第２のスイッチ
    ングトランジスタを選択的に活性化するアドレス信号を
    蓄積するためのアドレス蓄積回路を含むものであること
    を特徴とする半導体記憶装置。
  20. 【請求項２０】請求項1,12,18または19に記載の半導体
    記憶装置を主記憶メモリとし、この主記憶メモリと接続
    されるキャッシュメモリ及びCPUとをさらに備えたこと
    を特徴とする半導体記憶システム。
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