JP2509577B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2509577B2 JP2509577B2 JP61207193A JP20719386A JP2509577B2 JP 2509577 B2 JP2509577 B2 JP 2509577B2 JP 61207193 A JP61207193 A JP 61207193A JP 20719386 A JP20719386 A JP 20719386A JP 2509577 B2 JP2509577 B2 JP 2509577B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体記憶装置に係り、特にダイナミックに
ランダム・アクセス可能な記憶装置に関する。
ランダム・アクセス可能な記憶装置に関する。
（従来の技術） MOS型半導体メモリのうち特にダイナミックRAM（dRA
M）は、その容量が４倍/3年の割合いで増加の一途を辿
って来た。最近1MビットdRAMが実用段階に入り、1986年
のISSCCでは4MビットdRAMの発表がいくつかなされ、そ
の商品化も近い。
M）は、その容量が４倍/3年の割合いで増加の一途を辿
って来た。最近1MビットdRAMが実用段階に入り、1986年
のISSCCでは4MビットdRAMの発表がいくつかなされ、そ
の商品化も近い。
この様なdRAMの大容量化と共に、入出力の多ビット
化、動作モードの多様化等機能面の開発も盛んである。
特に、ページモード，ニブルモード，スタチックカラム
モードなどの動作モードは、選択されたワード線に接続
される複数個のメモリセルの情報を高速に読み書きでき
るものとして、スタチックRAMに匹敵する高速アクセス
を可能とする。この様な高速の動作モードは、シリアル
にデータを入出力することを可能とし、従ってコンピュ
ータの性能向上を図ることができ、また画像メモリなど
の応用において画質向上に寄与する。
化、動作モードの多様化等機能面の開発も盛んである。
特に、ページモード，ニブルモード，スタチックカラム
モードなどの動作モードは、選択されたワード線に接続
される複数個のメモリセルの情報を高速に読み書きでき
るものとして、スタチックRAMに匹敵する高速アクセス
を可能とする。この様な高速の動作モードは、シリアル
にデータを入出力することを可能とし、従ってコンピュ
ータの性能向上を図ることができ、また画像メモリなど
の応用において画質向上に寄与する。
コンピュータの主記憶装置と中央演算装置（CPU）の
間には通常、そのデータ交換の動作速度を速めるために
緩衝記憶装置（キャッシュ・メモリ）を介在させ、その
データ交換を固定長の情報ブロック単位で行うことが多
い。またメモリのスループットを上げるために、主記憶
装置を構成するメモリカード群を複数のバンクに分け、
これらに連続したアドレスを割付けて並列処理を行わせ
る“インターリーブ”と呼ばれるシステム構成上の工夫
を施して平均メモリサイクル時間の短縮を図っている。
現在この様な動作を達成するモードとして、ニブルモー
ドが使われることが多い。ニブルモードは、ロウ・アド
レス・ストローブ信号（以下、▲▼クロック）が
“1"（“H"レベル）から“0"（“L"レベル）に遷移して
メモリセルアレイが活性化された後、カラム・アドレス
・ストローブ信号（以下、▲▼クロック）が“H"
レベルから“L"レベルに遷移して一つのメモリセルが選
択されるが、この後▲▼クロックを“L"レベルに
維持したまま▲▼クロックをリセットして再び
“L"レベルに遷移させるサイクル（CASのトグルと呼ば
れる）を繰り返すことによって、外部から列アドレス信
号を入れることなく連続した列アドレスのアクセスを可
能としたものである。
間には通常、そのデータ交換の動作速度を速めるために
緩衝記憶装置（キャッシュ・メモリ）を介在させ、その
データ交換を固定長の情報ブロック単位で行うことが多
い。またメモリのスループットを上げるために、主記憶
装置を構成するメモリカード群を複数のバンクに分け、
これらに連続したアドレスを割付けて並列処理を行わせ
る“インターリーブ”と呼ばれるシステム構成上の工夫
を施して平均メモリサイクル時間の短縮を図っている。
現在この様な動作を達成するモードとして、ニブルモー
ドが使われることが多い。ニブルモードは、ロウ・アド
レス・ストローブ信号（以下、▲▼クロック）が
“1"（“H"レベル）から“0"（“L"レベル）に遷移して
メモリセルアレイが活性化された後、カラム・アドレス
・ストローブ信号（以下、▲▼クロック）が“H"
レベルから“L"レベルに遷移して一つのメモリセルが選
択されるが、この後▲▼クロックを“L"レベルに
維持したまま▲▼クロックをリセットして再び
“L"レベルに遷移させるサイクル（CASのトグルと呼ば
れる）を繰り返すことによって、外部から列アドレス信
号を入れることなく連続した列アドレスのアクセスを可
能としたものである。
通常のニブルモードの動作を第10図および第11図を用
いて具体的に説明する。▲▼クロックが“H"レベ
ルから“L"レベルに移行することにより、一連の活性化
信号が発生する。先ず行アドレス入力信号が10個の行ア
ドレスバッファ（1MビットdRAMの場合、4MビットdRAMの
場合は11個）に取込まれ、内部MOSレベルのアドレス２
進符号が生成される。このアドレスバッファから生成さ
れる２進符号は、行デコーダへ伝達され、行デコーダの
選択，非選択の動作が行われる。行デコーダの選択，非
選択の動作を感知して発生するワード線駆動クロックを
受けて、これに対応するワード線WLが選択され、これに
連なるメモリセルM1,M2,M3,M4の情報がビット線に転送
されて、センスアンプS/A1,S/A2,S/A3,S/A4によってそ
れぞれ増幅される。次にCASクロックが入ると、列アド
レス信号が10個の列アドレスバッファに取込まれ、内部
MOSレベルの列アドレス２進符号が生成される。このア
ドレスバッファから生成される２進符号のうち８組の列
デコーダの選択，非選択動作に利用され、他の２組は４
組の入出力線を選択するためのデコーダに供給される。
例えば256個からなる列デコーダ（Ｎ＝１〜256）は、８
組の列アドレスの２進符号（Aoc〜Anc:n＝８）を受け、
一つの選択された列デコーダ（Ｎ）により列選択信号CS
Lが上昇すると、転送ゲートQ801〜Q804がオンして４組
のビット線対（第10図では、ビット線対を構成する２組
の信号線を簡単のため１本で示している）の情報がそれ
ぞれ４組の入出力線DQ1〜DQ4に伝達される。そして入出
力線に接続された４組の入出力データアンプS1〜S4が信
号QSEにより活性化されて信号増幅が行われる。この信
号増幅と同時に信号QSEにより制御されてデータ読み出
し用ゲートQ805〜Q808がオンとなり、入出力線の情報が
出力線RD1〜RD4に伝えられ、その情報は通常フリップフ
ロップにより構成される出力データラッチ回路L1〜L4に
保持される。このデータ出力ラッチ回路に保持された信
号は、シフトレジスタによって並列信号から直列信号に
変換され、出力バッファDoutの活性化によりデータ出力
端子に出力される。ここでシフトレジスタには通常、デ
ータラッチ回路L1〜L4のうちどれかを先頭にして出力す
るかを決定する頭だしの機能が内蔵されている。一方、
データ入力端子からデータ入力バッファDinを介して入
力されたデータは入力部シフトレジスタに伝達されてCA
Sクロックのトグルに応じて順次入力データラッチ回路L
1′〜L4′に取り込まれる。入力データを取り込んでい
る間は、書き込みゲートQ809〜Q811が制御信号WGにより
オンに保たれる。
いて具体的に説明する。▲▼クロックが“H"レベ
ルから“L"レベルに移行することにより、一連の活性化
信号が発生する。先ず行アドレス入力信号が10個の行ア
ドレスバッファ（1MビットdRAMの場合、4MビットdRAMの
場合は11個）に取込まれ、内部MOSレベルのアドレス２
進符号が生成される。このアドレスバッファから生成さ
れる２進符号は、行デコーダへ伝達され、行デコーダの
選択，非選択の動作が行われる。行デコーダの選択，非
選択の動作を感知して発生するワード線駆動クロックを
受けて、これに対応するワード線WLが選択され、これに
連なるメモリセルM1,M2,M3,M4の情報がビット線に転送
されて、センスアンプS/A1,S/A2,S/A3,S/A4によってそ
れぞれ増幅される。次にCASクロックが入ると、列アド
レス信号が10個の列アドレスバッファに取込まれ、内部
MOSレベルの列アドレス２進符号が生成される。このア
ドレスバッファから生成される２進符号のうち８組の列
デコーダの選択，非選択動作に利用され、他の２組は４
組の入出力線を選択するためのデコーダに供給される。
例えば256個からなる列デコーダ（Ｎ＝１〜256）は、８
組の列アドレスの２進符号（Aoc〜Anc:n＝８）を受け、
一つの選択された列デコーダ（Ｎ）により列選択信号CS
Lが上昇すると、転送ゲートQ801〜Q804がオンして４組
のビット線対（第10図では、ビット線対を構成する２組
の信号線を簡単のため１本で示している）の情報がそれ
ぞれ４組の入出力線DQ1〜DQ4に伝達される。そして入出
力線に接続された４組の入出力データアンプS1〜S4が信
号QSEにより活性化されて信号増幅が行われる。この信
号増幅と同時に信号QSEにより制御されてデータ読み出
し用ゲートQ805〜Q808がオンとなり、入出力線の情報が
出力線RD1〜RD4に伝えられ、その情報は通常フリップフ
ロップにより構成される出力データラッチ回路L1〜L4に
保持される。このデータ出力ラッチ回路に保持された信
号は、シフトレジスタによって並列信号から直列信号に
変換され、出力バッファDoutの活性化によりデータ出力
端子に出力される。ここでシフトレジスタには通常、デ
ータラッチ回路L1〜L4のうちどれかを先頭にして出力す
るかを決定する頭だしの機能が内蔵されている。一方、
データ入力端子からデータ入力バッファDinを介して入
力されたデータは入力部シフトレジスタに伝達されてCA
Sクロックのトグルに応じて順次入力データラッチ回路L
1′〜L4′に取り込まれる。入力データを取り込んでい
る間は、書き込みゲートQ809〜Q811が制御信号WGにより
オンに保たれる。
従来のdRAMではこのニブルモードのシフトレジスタ長
として、４ビット,8ビット更に1024ビットのものが知ら
れている。４ビット長のものが通常のニブルモードであ
り（第12図）、８ビット長のものはバイトモードと呼ば
れ（第13図）、1024ビット長のものは拡張ニブルモード
と呼ばれる（第14図）。但し拡張ニブルモードのビット
長は、メモリセルアレイのカラム方向の長さにより異な
り、512ビット,2048ビット,4096ビット等の値を取り得
る。
として、４ビット,8ビット更に1024ビットのものが知ら
れている。４ビット長のものが通常のニブルモードであ
り（第12図）、８ビット長のものはバイトモードと呼ば
れ（第13図）、1024ビット長のものは拡張ニブルモード
と呼ばれる（第14図）。但し拡張ニブルモードのビット
長は、メモリセルアレイのカラム方向の長さにより異な
り、512ビット,2048ビット,4096ビット等の値を取り得
る。
この様なニブルモードを用いると、通常のノーマルモ
ードに比べてより高速にデータを入出力することができ
る。通常のサイクルでデータを連続的に読み出す場合
は、第15図に示すように▲▼クロックと▲
▼クロックを共に“L"レベルから“H"レベリに戻し、プ
リチャージ状態に移してから、再び選びたいロウアドレ
ス情報Xiとカラムアドレス情報Yjを入力する必要があ
り、このプリチャージ期間のためにサイクルタイムが長
くなってしまうのである。
ードに比べてより高速にデータを入出力することができ
る。通常のサイクルでデータを連続的に読み出す場合
は、第15図に示すように▲▼クロックと▲
▼クロックを共に“L"レベルから“H"レベリに戻し、プ
リチャージ状態に移してから、再び選びたいロウアドレ
ス情報Xiとカラムアドレス情報Yjを入力する必要があ
り、このプリチャージ期間のためにサイクルタイムが長
くなってしまうのである。
しかしながら、ニブルモード，バイトモード更に拡張
ニブルモードについても、従来のものでは高速化にとっ
て未だ問題がある。先ず通常の４ビットニブルモードに
ついては、シフトレジスタ長が４ビットであり、４ビッ
ト連続するデータの書込みおよび読み出しは▲▼
クロックのトグルの同期に同期して動作させることがで
きる。ところで５ビット以上の連続したデータを扱う場
合には、第16図に示すように４ビットのデータR1〜R4を
読み出した後、▲▼クロックおよび▲▼ク
ロックを“H"レベルに戻すプリチャージを行い、改めて
▲▼／▲▼サイクルに入り、次の４ビット
データR5〜R8を読み出す、という動作をすることが必要
である。従って平均的なサイクルタイムは▲▼ク
ロックのトグル周期よりも長いものとなる。バイトモー
ドの場合も、９ビット以上連続したデータの読み出し書
込みを行う場合には同様の問題がある（第17図）。これ
に対し、拡張ニブルでは▲▼クロックのトグル周
期とほぼ同じ平均サイクルタイムで連続的にデータを読
み出し／書込みすることができる。しかしこのモードを
実現するためには、従来法ではシフトレジスタを1024個
必要とし、またセンスアンプの出力をデータ出力バッフ
ァに転送したりデータ入力バッファのデータをメモリセ
ルに転送するための入出力線の本数も多くしなければな
らない。この結果、チップ面積が増大し、製造コストも
増大する。
ニブルモードについても、従来のものでは高速化にとっ
て未だ問題がある。先ず通常の４ビットニブルモードに
ついては、シフトレジスタ長が４ビットであり、４ビッ
ト連続するデータの書込みおよび読み出しは▲▼
クロックのトグルの同期に同期して動作させることがで
きる。ところで５ビット以上の連続したデータを扱う場
合には、第16図に示すように４ビットのデータR1〜R4を
読み出した後、▲▼クロックおよび▲▼ク
ロックを“H"レベルに戻すプリチャージを行い、改めて
▲▼／▲▼サイクルに入り、次の４ビット
データR5〜R8を読み出す、という動作をすることが必要
である。従って平均的なサイクルタイムは▲▼ク
ロックのトグル周期よりも長いものとなる。バイトモー
ドの場合も、９ビット以上連続したデータの読み出し書
込みを行う場合には同様の問題がある（第17図）。これ
に対し、拡張ニブルでは▲▼クロックのトグル周
期とほぼ同じ平均サイクルタイムで連続的にデータを読
み出し／書込みすることができる。しかしこのモードを
実現するためには、従来法ではシフトレジスタを1024個
必要とし、またセンスアンプの出力をデータ出力バッフ
ァに転送したりデータ入力バッファのデータをメモリセ
ルに転送するための入出力線の本数も多くしなければな
らない。この結果、チップ面積が増大し、製造コストも
増大する。
（発明が解決しようとする問題点） 以上のように従来の４ビットニブルモード或いはバイ
トモードでは多ビット情報を連続的に高速で入出力する
ことができず、また拡張ニブルではチップ面積が増大す
る、という問題があった。
トモードでは多ビット情報を連続的に高速で入出力する
ことができず、また拡張ニブルではチップ面積が増大す
る、という問題があった。
本発明はこれらの問題を解決したdRAMを提供すること
を目的とする。
を目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明にかかるdRAMは、メモリセルアレイがA,B2系列
のメモリバンクに分けられ、各メモリバンクと入出力線
との間で時分割的にデータのやりとりを行うことによ
り、例えば４ビット長のシフトレジスタで実質的に拡張
ニブルモードを実現したものである。この場合本発明で
は、Ａ系列専用の入出力線とＢ系列専用の入出力線をそ
れぞれ別個に備え、列アドレスカウンタにより制御され
るA,B各系列の列アドレス選択線を設けて、十分なタイ
ミングマージンを持つ拡張ニブルモードを達成してい
る。
のメモリバンクに分けられ、各メモリバンクと入出力線
との間で時分割的にデータのやりとりを行うことによ
り、例えば４ビット長のシフトレジスタで実質的に拡張
ニブルモードを実現したものである。この場合本発明で
は、Ａ系列専用の入出力線とＢ系列専用の入出力線をそ
れぞれ別個に備え、列アドレスカウンタにより制御され
るA,B各系列の列アドレス選択線を設けて、十分なタイ
ミングマージンを持つ拡張ニブルモードを達成してい
る。
（作用） 本発明のdRAMにおいては、A,B各系列に専用の入出力
線を設けているために、Ａ系列のデータ出力時に次のＢ
系列のデータを入出力線に転送することが可能であり、
またＡ系列のデータをメモリセルに書込む時にＢ系列の
データを出力することが可能であり、このA,B系列のデ
ータの読み出し，書き込みを交互に繰返すことにより、
▲▼クロックのトグルに同期して１ワード線に沿
う全メモリセルのデータを連続的に読み書きするとい
う、実質的な拡張ニブル動作が可能となる。
線を設けているために、Ａ系列のデータ出力時に次のＢ
系列のデータを入出力線に転送することが可能であり、
またＡ系列のデータをメモリセルに書込む時にＢ系列の
データを出力することが可能であり、このA,B系列のデ
ータの読み出し，書き込みを交互に繰返すことにより、
▲▼クロックのトグルに同期して１ワード線に沿
う全メモリセルのデータを連続的に読み書きするとい
う、実質的な拡張ニブル動作が可能となる。
（実施例） 以下、本発明の実施例を説明する。
第１図は一実施例のdRAMの要部構成を示す。メモリセ
ルアレイのうち図では１ワード線WLにより駆動される部
分を示しているが、これがA,B2系列のメモリバンク11,1
2に分けられている。各メモリバンク11,12のメモリセル
はそれぞれビット線センスアンプ21,22、転送ゲート41,
42を介して、A,B系列毎に別個に設けられた入出力線31,
32に接続されるようになっている。即ちＡ系列メモリバ
ンク11はＡ系列選択信号CSLAにより、Ｂ系列メモリバン
ク12はＢ系列選択信号CSLBによりそれぞれ入出力線31,3
2とのデータ転送制御が行われる。図では、入出力線31,
32としてそれぞれ、DQA1〜DQA4,DQB1〜DQB4の４本ずつ
を示しているが、これは説明の便宜上２本一対の線を１
本で表わしたものである。
ルアレイのうち図では１ワード線WLにより駆動される部
分を示しているが、これがA,B2系列のメモリバンク11,1
2に分けられている。各メモリバンク11,12のメモリセル
はそれぞれビット線センスアンプ21,22、転送ゲート41,
42を介して、A,B系列毎に別個に設けられた入出力線31,
32に接続されるようになっている。即ちＡ系列メモリバ
ンク11はＡ系列選択信号CSLAにより、Ｂ系列メモリバン
ク12はＢ系列選択信号CSLBによりそれぞれ入出力線31,3
2とのデータ転送制御が行われる。図では、入出力線31,
32としてそれぞれ、DQA1〜DQA4,DQB1〜DQB4の４本ずつ
を示しているが、これは説明の便宜上２本一対の線を１
本で表わしたものである。
Ａ系列用の入出力線31は制御信号QSEAで活性化される
データアンプ51および読み出し用ゲート62に接続され、
Ｂ系列用の入出力線32は制御信号QSEBで活性化されるデ
ータアンプ52および読み出し用ゲート62に接続されてい
る。読み出し用ゲート61,62を介して読み出された４ビ
ットの並列データは出力部データラッチ回路７に保持さ
れ、出力部シフトレジスタ８により直列データに変換さ
れてデータ出力バッファ９から読み出されるようになっ
ている。10はデータ入力バッファであり、これから入力
される４ビット直列データは入力部シフトレジスタ11に
より並列データに変換されて入力データラッチ回路12に
保持される。入力データラッチ回路12のデータは書込み
用ゲート131を介して入出力線31に、または書込み用ゲ
ート132を介して入出力線32に転送されるようになって
いる。
データアンプ51および読み出し用ゲート62に接続され、
Ｂ系列用の入出力線32は制御信号QSEBで活性化されるデ
ータアンプ52および読み出し用ゲート62に接続されてい
る。読み出し用ゲート61,62を介して読み出された４ビ
ットの並列データは出力部データラッチ回路７に保持さ
れ、出力部シフトレジスタ８により直列データに変換さ
れてデータ出力バッファ９から読み出されるようになっ
ている。10はデータ入力バッファであり、これから入力
される４ビット直列データは入力部シフトレジスタ11に
より並列データに変換されて入力データラッチ回路12に
保持される。入力データラッチ回路12のデータは書込み
用ゲート131を介して入出力線31に、または書込み用ゲ
ート132を介して入出力線32に転送されるようになって
いる。
このように構成されたdRAMの拡張ニブルの動作を次に
説明する。第２図はその動作を説明するためのタイミン
グ図である。▲▼クロックが“H"レベルから“L"
レベルに移行してからワード線WLが上昇するまでの動作
は従来と変わらない。ワード線WLが選択された後先ず、
Ａ系列選択信号CSLA1により転送ゲート41がオンとなっ
て、Ａ系列メモリバンク11の４ビット分M1〜M4のデータ
がビット線から入出力線31に転送される。このデータ転
送の後、制御信号QSEAによりデータアンプ51が活性化さ
れると同時に読み出しゲート61がオンとなり、入出力線
31のデータは出力線RD1〜RD4に読み出され、出力データ
ラッチ回路７にラッチされる。この後制御信号QSEAは
“L"レベルに戻り、入出力線31は出力回路部と切離され
る。出力データラッチ回路７にラッチされた４ビットの
データは次に、▲▼クロックのトグル，，
，に同期してシフトレジスタ８で直列データに変換
されて出力バッファ９からデータR1〜R4として出力され
る。同時にこの▲▼クロックのトグルに同期して
書込まれたＡ系列のデータW1〜W4が入力バッファ10から
取り込まれ、シフトレジスタ11で並列データに変換され
て入力部データラッチ回路12にラッチされる。このCAS
クロックのトグルの期間中、Ｂ系列のデータが、Ｂ系列
選択信号CSLBが上昇することにより転送ゲート42を介し
てＢ系列用入出力線32に転送される。そして活性化信号
QSEBが“H"レベルになり、入出力線32の情報はデータア
ンプ52,読み出し用ゲート62を介して出力部データラッ
チ回路７にラッチされる。この後活性化信号QSEBは“L"
レベルになり、Ｂ系列入出力線32は出力線と切り離され
る。ラッチ回路７にラッチされたメモリセルM5〜M8のデ
ータは、▲▼クロックのトグル，，，に
同期して直列データに変換されて出力バッファ９からデ
ータR5〜R8として取出される。同時にこの▲▼ク
ロックのトグル，，，に同期してＢ系列のデー
タW5〜W8が入力バッファ10から取込まれ、順次入力部ラ
ッチ回路12に保持される。
説明する。第２図はその動作を説明するためのタイミン
グ図である。▲▼クロックが“H"レベルから“L"
レベルに移行してからワード線WLが上昇するまでの動作
は従来と変わらない。ワード線WLが選択された後先ず、
Ａ系列選択信号CSLA1により転送ゲート41がオンとなっ
て、Ａ系列メモリバンク11の４ビット分M1〜M4のデータ
がビット線から入出力線31に転送される。このデータ転
送の後、制御信号QSEAによりデータアンプ51が活性化さ
れると同時に読み出しゲート61がオンとなり、入出力線
31のデータは出力線RD1〜RD4に読み出され、出力データ
ラッチ回路７にラッチされる。この後制御信号QSEAは
“L"レベルに戻り、入出力線31は出力回路部と切離され
る。出力データラッチ回路７にラッチされた４ビットの
データは次に、▲▼クロックのトグル，，
，に同期してシフトレジスタ８で直列データに変換
されて出力バッファ９からデータR1〜R4として出力され
る。同時にこの▲▼クロックのトグルに同期して
書込まれたＡ系列のデータW1〜W4が入力バッファ10から
取り込まれ、シフトレジスタ11で並列データに変換され
て入力部データラッチ回路12にラッチされる。このCAS
クロックのトグルの期間中、Ｂ系列のデータが、Ｂ系列
選択信号CSLBが上昇することにより転送ゲート42を介し
てＢ系列用入出力線32に転送される。そして活性化信号
QSEBが“H"レベルになり、入出力線32の情報はデータア
ンプ52,読み出し用ゲート62を介して出力部データラッ
チ回路７にラッチされる。この後活性化信号QSEBは“L"
レベルになり、Ｂ系列入出力線32は出力線と切り離され
る。ラッチ回路７にラッチされたメモリセルM5〜M8のデ
ータは、▲▼クロックのトグル，，，に
同期して直列データに変換されて出力バッファ９からデ
ータR5〜R8として取出される。同時にこの▲▼ク
ロックのトグル，，，に同期してＢ系列のデー
タW5〜W8が入力バッファ10から取込まれ、順次入力部ラ
ッチ回路12に保持される。
入力ラッチ回路12にラッチされたデータW1〜W4は、▲
▼クロックのトグルの後に４ビット同時に書込
み用ゲート131が開くことにより、Ａ系列専用の入出力
線31に書き込まれる。Ｂ系列の書込み用データW5〜W
8は、▲▼クロックのトグルの後に同様にＢ系
列専用の入出力線32に書き込まれる。
▼クロックのトグルの後に４ビット同時に書込
み用ゲート131が開くことにより、Ａ系列専用の入出力
線31に書き込まれる。Ｂ系列の書込み用データW5〜W
8は、▲▼クロックのトグルの後に同様にＢ系
列専用の入出力線32に書き込まれる。
以後、Ａ系列とＢ系列のデータの読出し，書込みの動
作を同様にして繰返すことにより、１本のワード線で選
ばれる全てのメモリセルの情報例えば1024ビットの情報
を連続的に読み書きすることができる。
作を同様にして繰返すことにより、１本のワード線で選
ばれる全てのメモリセルの情報例えば1024ビットの情報
を連続的に読み書きすることができる。
以上の説明におけるＡ系列選択信号CSLA1,CSLA2,…お
よびＢ系列選択信号CSLB1,CSLB2,…は、列アドレスバッ
ファから得られた２進符号を▲▼クロックのトグ
ルに同期してカウントするカウンタを用いて発生させ
る。その具体的構成を第３図〜第７図に示し、第８図お
よび第９図にその動作タイミングを示す。A,B系列選択
信号CSLA,CSLBは第９図に示すようなパルス形式となっ
ている。このパルスの立上り期間中に読み出しと書込み
を行うことになる。
よびＢ系列選択信号CSLB1,CSLB2,…は、列アドレスバッ
ファから得られた２進符号を▲▼クロックのトグ
ルに同期してカウントするカウンタを用いて発生させ
る。その具体的構成を第３図〜第７図に示し、第８図お
よび第９図にその動作タイミングを示す。A,B系列選択
信号CSLA,CSLBは第９図に示すようなパルス形式となっ
ている。このパルスの立上り期間中に読み出しと書込み
を行うことになる。
第３図において、21,22はそれぞれ▲▼クロッ
ク，▲▼クロックをTTLレベルからMOSレベルに変
換するレベル変換回路であり、▲▼クロックをMO
Sレベルに変換した信号が▲▼である。フリッ
プフロップ24は、信号▲▼によりセットされ、
▲▼クロックをMOSレベルに変換した信号を遅延
回路23を介して所定期間遅延した信号によりリセットさ
れるもので、その出力を遅延回路25で所定時間遅延させ
てクロックCLOを得る。このクロックCLOは８個のＤ型フ
リップフロップ群26に入力され、その２個目,4個目,8個
目からそれぞれ、CLOに対して所定時間遅延したクロッ
クCLXO,CL′,CLYOを得る。クロックCLXO,CLYOはそれぞ
れ４個のＤ型フリップフロップ群27,28に入力される。
各フリップフロップ群26,27の４個目の出力は一個目の
入力に帰還されている。これらフリップフロップ群26〜
28はCASM即ち▲▼クロックのトグルに同期して動
作する。そしてクロックCLXOとCLOの和としてクロックC
LX′を得、クロックCLYOとCLOの和としてクロックCLY′
を得ている。
ク，▲▼クロックをTTLレベルからMOSレベルに変
換するレベル変換回路であり、▲▼クロックをMO
Sレベルに変換した信号が▲▼である。フリッ
プフロップ24は、信号▲▼によりセットされ、
▲▼クロックをMOSレベルに変換した信号を遅延
回路23を介して所定期間遅延した信号によりリセットさ
れるもので、その出力を遅延回路25で所定時間遅延させ
てクロックCLOを得る。このクロックCLOは８個のＤ型フ
リップフロップ群26に入力され、その２個目,4個目,8個
目からそれぞれ、CLOに対して所定時間遅延したクロッ
クCLXO,CL′,CLYOを得る。クロックCLXO,CLYOはそれぞ
れ４個のＤ型フリップフロップ群27,28に入力される。
各フリップフロップ群26,27の４個目の出力は一個目の
入力に帰還されている。これらフリップフロップ群26〜
28はCASM即ち▲▼クロックのトグルに同期して動
作する。そしてクロックCLXOとCLOの和としてクロックC
LX′を得、クロックCLYOとCLOの和としてクロックCLY′
を得ている。
クロックCLX′は、第４図に示すように奇数パルス列
のみのCLXAパルスと、偶数パルス列のみのCLYBパルスに
分離される。同様にクロックCLY′も、奇数パルス列の
みのCLYAパルスと偶数パルス列のみのCLYBパルスに分離
される。そしてクロックCLXAの立上りエッジでACLOCKが
立上り、CLYAの立ち下がりエッジでACLOCKが立ち下が
る。また、CLXBの立上りエッジでBCLOCKが立上り、CLYB
の立ち下がりエッジでBCLOCKが立下がる。
のみのCLXAパルスと、偶数パルス列のみのCLYBパルスに
分離される。同様にクロックCLY′も、奇数パルス列の
みのCLYAパルスと偶数パルス列のみのCLYBパルスに分離
される。そしてクロックCLXAの立上りエッジでACLOCKが
立上り、CLYAの立ち下がりエッジでACLOCKが立ち下が
る。また、CLXBの立上りエッジでBCLOCKが立上り、CLYB
の立ち下がりエッジでBCLOCKが立下がる。
クロックACLOCKは、第５図に示すように８ビット２進
カウンタによりカウントする。その各ビット出力がA0X,
A0X,A1X,A1X,…である。同様にクロックBCOCKは第６図
に示すように８ビット２進カウンタによりカウントす
る。その各ビット出力がA0Y,A0Y,A1Y,A1Y,…である。
カウンタによりカウントする。その各ビット出力がA0X,
A0X,A1X,A1X,…である。同様にクロックBCOCKは第６図
に示すように８ビット２進カウンタによりカウントす
る。その各ビット出力がA0Y,A0Y,A1Y,A1Y,…である。
そして第７図に示すように、A0XとA0Y、▲▼と
▲▼，…,A7XとA7Y、▲▼と▲▼が
それぞれ別々の列デコーダに入力する。この列デコーダ
の出力が、所定時間ずつずれたA,B系列選択信号CSLA1,C
SLB1,CSLA2,CSLB2,…となる。
▲▼，…,A7XとA7Y、▲▼と▲▼が
それぞれ別々の列デコーダに入力する。この列デコーダ
の出力が、所定時間ずつずれたA,B系列選択信号CSLA1,C
SLB1,CSLA2,CSLB2,…となる。
また、書込み制御ゲート駆動信号WGAはクロックCLYA
を、WGBはクロックCLYBをそれぞれそのまま用いること
ができる。活性化用信号QSEAは、クロックCLYBとCLOの
和で作られ、QSEBはクロックCLYAで作られる。
を、WGBはクロックCLYBをそれぞれそのまま用いること
ができる。活性化用信号QSEAは、クロックCLYBとCLOの
和で作られ、QSEBはクロックCLYAで作られる。
なお以上の実施例では、シフトレジスタ長を４ビット
とし、A,B系列メモリバンクの４ビットずつを交互に読
み書きするようにしたが、本発明はこれに限られるもの
ではなく例えば、８ビット単位或いは16ビット単位で同
様の拡張ニブル動作を行わせることが可能である。
とし、A,B系列メモリバンクの４ビットずつを交互に読
み書きするようにしたが、本発明はこれに限られるもの
ではなく例えば、８ビット単位或いは16ビット単位で同
様の拡張ニブル動作を行わせることが可能である。
［発明の効果］ 以上述べたように本発明によれば、▲▼クロッ
クのトグル周期とほぼ同じ平均サイクルで高速に連続的
にデータの読み書きを行う拡張ニブルモードを、入出力
線数やシフトレジスタ長を従来のニブルモードと同程度
として構成することができる。即ち本発明によれば、チ
ップ面積の増大を抑制して、高機能の高速拡張ニブルdR
AMを安価に提供することができる。また本発明では、メ
モリセルアレイのA,B系列メモリバンクに対応して別々
に入出力線を設けることにより、タイミングマージンの
大きい拡張ニブル動作が可能になる。しかも入出力ピン
は従来のニブルモードと同じ数，配置にすることがで
き、従来のdRAMとコンパチブルに使うことができるの
で、ユーザにとっても受入れ易い。
クのトグル周期とほぼ同じ平均サイクルで高速に連続的
にデータの読み書きを行う拡張ニブルモードを、入出力
線数やシフトレジスタ長を従来のニブルモードと同程度
として構成することができる。即ち本発明によれば、チ
ップ面積の増大を抑制して、高機能の高速拡張ニブルdR
AMを安価に提供することができる。また本発明では、メ
モリセルアレイのA,B系列メモリバンクに対応して別々
に入出力線を設けることにより、タイミングマージンの
大きい拡張ニブル動作が可能になる。しかも入出力ピン
は従来のニブルモードと同じ数，配置にすることがで
き、従来のdRAMとコンパチブルに使うことができるの
で、ユーザにとっても受入れ易い。
第１図は本発明の一実施例のdRAMの要部構成を示す図、
第２図はその動作タイミングを示す図、第３図〜第７図
は選択信号CSLA,CSLBの発生回路例を示す図、第８図お
よび第９図はその動作タイミングを示す図、第10図は従
来のニブルモードdRAMの構成を示す図、第11図はその動
作タイミングを示す図、第12図は通常のニブルモードの
動作タイミング図、第13図はバイトモードの動作タイミ
ング図、第14図は拡張ニブルモードの動作タイミング
図、第15図〜第17図は従来方式の問題点を説明するため
の動作タイミング図である。 11……Ａ系列メモリバンク、12……Ｂ系列メモリバン
ク、21,22……ビット線センスアンプ、31,32……入出力
線、41,42……転送ゲート、51,52……データアンプ、
61,62……読出し用ゲート、７……出力データラッチ回
路、８……出力部シフトレジスタ、９……出力バッフ
ァ、10……入力バッファ、11……入力部シフトレジス
タ、12……入力データラッチ回路、131,132……書込み
用ゲート。
第２図はその動作タイミングを示す図、第３図〜第７図
は選択信号CSLA,CSLBの発生回路例を示す図、第８図お
よび第９図はその動作タイミングを示す図、第10図は従
来のニブルモードdRAMの構成を示す図、第11図はその動
作タイミングを示す図、第12図は通常のニブルモードの
動作タイミング図、第13図はバイトモードの動作タイミ
ング図、第14図は拡張ニブルモードの動作タイミング
図、第15図〜第17図は従来方式の問題点を説明するため
の動作タイミング図である。 11……Ａ系列メモリバンク、12……Ｂ系列メモリバン
ク、21,22……ビット線センスアンプ、31,32……入出力
線、41,42……転送ゲート、51,52……データアンプ、
61,62……読出し用ゲート、７……出力データラッチ回
路、８……出力部シフトレジスタ、９……出力バッフ
ァ、10……入力バッファ、11……入力部シフトレジス
タ、12……入力データラッチ回路、131,132……書込み
用ゲート。
Claims (1)
- 【請求項１】半導体基板に、ランダムアクセス可能にダ
イナミック型メモリセルを集積形成してなる半導体記憶
装置において、A,B2系列のメモリバンクに分けられたメ
モリセルアレイと、A,B各系列専用のそれぞれ複数本ず
つの入出力線と、A,B各系列メモリバンクと対応する入
出力線の間にそれぞれ設けられたA,B系列選択用ゲート
と、前記各入出力線と対応する出力データラッチ回路と
の間にそれぞれ設けられたデータ読み出し用ゲートと、
前記各出力データラッチ回路からの並列データを直列デ
ータに変換して出力バッファに導く出力部シフトレジス
タと、前記入出力線と対応する入力データラッチ回路と
の間に設けられたデータ書込み用ゲートと、入力バッフ
ァからの直列データを並列データに変換して前記各デー
タ入力ラッチ回路に保持するための入力部シフトレジス
タとを有し、列アドレスストローブ信号の変化に応じて
出力データラッチ回路のＡ系列メモリバンクのデータを
順次出力させている期間に、Ｂ系列メモリバンクのデー
タを入出力線に伝達すると共に、書込まれたＡ系列メモ
リバンクの入力データの列アドレスストローブ信号の変
化に応じて入力データラッチ回路に順次入力し、列アド
レスストローブ信号の変化に応じて出力データラッチ回
路のＢ系列メモリバンクのデータを順次出力させている
期間に、Ａ系列メモリバンクのデータを入出力線に伝達
すると共に、書込まれたＢ系列メモリバンクの入力デー
タを列アドレスストローブ信号の変化に応じて入力デー
タラッチ回路に順次入力する、という動作を交互に繰返
すようにしたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207193A JP2509577B2 (ja) | 1986-09-03 | 1986-09-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207193A JP2509577B2 (ja) | 1986-09-03 | 1986-09-03 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6363199A JPS6363199A (ja) | 1988-03-19 |
| JP2509577B2 true JP2509577B2 (ja) | 1996-06-19 |
Family
ID=16535786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61207193A Expired - Lifetime JP2509577B2 (ja) | 1986-09-03 | 1986-09-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2509577B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2895488B2 (ja) * | 1988-04-18 | 1999-05-24 | 株式会社東芝 | 半導体記憶装置及び半導体記憶システム |
| JP2799042B2 (ja) * | 1990-06-08 | 1998-09-17 | 株式会社東芝 | 半導体記憶装置 |
| JPH0536271A (ja) * | 1991-07-30 | 1993-02-12 | Nec Corp | 半導体メモリ |
| JPH0636560A (ja) * | 1992-07-21 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1986
- 1986-09-03 JP JP61207193A patent/JP2509577B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6363199A (ja) | 1988-03-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |