JPH0237034B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、ダイナミツクランダムアクセスメモ
リに関する。

〔従来技術〕

以下、回路上の説明はすべてMOSトランジス
タ（以下MOSTと表わす。）を用い、かつＮチヤ
ネルMOSTからなるダイナミツクランダムアク
セスメモリ（以下DRAMと表わす。）で行ない、
高レベルが論理“１”であり、低レベルが論
“０”である。

中央処理装置（CPU）の高速化に伴ない、メ
モリのサイクルタイム、アクセスタイム共に一層
の高速性能が要求されてきており、現状として、
CPUの動作効率をメモリの速度不足のため充分
高められない場合が随所にみられる。この速度不
足に対応するため例えば、ユーザ側では並列−直
列変換を用い、データサイクルタイムをボード上
で向上させている一方、MOS・DRAMデバイス
では、選択ワード線上の全メモリセルあるいは連
続する４ビツトのメモリセルの範囲内で通常動作
より高速なサイクルタイム、アクセスタイムを実
現している。

以下図面を用いて説明する。第１図ａ〜ｃに行
基本クロツク列基本クロツクの２本の
基本クロツクを有し、アドレスマルチ方式である
標準MOS・DRAMの高速動作モードの動作タイ
ミング図を示す。同図ａに示す通常サイクルは、
クロツクに続いてクロツクと順序をお
いて活性化し、その高レベルから低レベルへの活
性化遷移時点を基準に、セツトアツプ時間および
ホールド時間をもつて、行アドレス、列アドレス
を与え、選択セルについて読出しあるいは書込み
動作が終了してから、クロツク及びクロツ
クと共に高レベルにリセツトし、次のサイ
クルに備えることになる。クロツクの低レ
ベル活性期間及び高レベルプリチヤージ期間はそ
れぞれアクセスタイムおよびダイナミツク回路動
作のための内部節点の充電、バランスに必要な最
小時間があり、これが速度性能を決定する。

この通常サイクルより高速なデータサイクルを
実現するため、同図ｂに示すページモード及び同
図ｃに示すニブルモードがあらわれている。ペー
ジモードは、クロツク，の活性化に続
き、クロツクだけパルス印加を繰り返しそ
の都度、列アドレスを与えるもので、クロツク
RAS及び行アドレスにより選択されたワード線
上のメモリセルについて、読出し、あるいは書込
み動作を行なう。列系だけの回路動作となるた
め、通常サイクルの50〜60％と高速化される。ニ
プルモードは、ページモードと同じクロツク
RAS，タイミングであるが、内部回路はク
ロツク，の活性化ごとに、４ビツトの
メモリセルの情報が、４組のデータバスにそれぞ
れあらわれ、データ出力にはクロツクの活
性化を受けて順次読出しデータが得られると共
に、クロツクCASに同期させて書込み動作を行
なうことができる。４ビツト内でのシフト選択で
あり、データバスとのやりとりだけで済むので、
ページモードの60％位のサイクルタイムにさらに
高速化されるニブルモードでは、最初のサイクル
の行および列アドレス指定で、アクセスする４ビ
ツトが決められるので、クロツクの第２サ
イクル以降、アドレス入力を与えることはない。

このように、クロツク系あるいは列系に
動作を絞る形で高速化が行なわれるのは、クロツ
ク系は基本的に１トランジスタセルのリフ
レツシユ動作であり、できるだけ時間余裕をとる
必要があることによる。

従来のDRAMの列系回路をとり出すと、ブロ
ツク図及び動作タイミングはそれぞれ第２図及び
第３図に示すようになる。クロツクの活性
化を受けて、列系タイミング発生回路５が動き、
列アドレスインバータバツフア１、列デコーダ
３、データアンプ９及びデータ出力バツフア１０
の順に駆動して、アドレス入力で指定するメモリ
セル２の読出しデータを、データ出力にもたら
す。クロツクの活性期間中に、書込みコン
トロールクロツクが低レベルであると、書込
みタイミング発生回路６が動作し、データ入力バ
ツフア８、書込みゲート７を介してデータ入力を
データ入出力バス４に入れ、列デコーダ３を通し
て選択されたメモリセル２に書込むことになる。

読出しについては、ニブルモードのように、デ
ータ出力バツフア１０の入口までメモリセル２の
データをあらかじめ用意することが可能であるか
ら、アクセスタイムは、データ出力バツフア１０
を動かすだけまでに高速化されるが、データ出力
の方は第３図に示すようにクロツクのリセ
ツト期間が必要であり、更にその低レベルから高
レベルの遷移を受けて、高インピーダンス状態に
戻す必要があるため、出力データの有効幅が厳し
めになるなど、データサイクルタイムを短縮する
上で制約がある。書込みの方は更に高速化が困難
であり、データ入力をデータ入力バツフア８、書
込みゲート７、データ入出力バス４及び列デコー
ダ３を通して、メモリセル２という経過が基本的
に必要であり、著しい短縮は望めない。

一方、画像処理など、高速データサイクルタイ
ムを必要とする分野を考えると、読出し書込みの
データサイクルの一層の高速化が要求されるが、
現実には、並直変換で複数のデバイスを用い対応
している。更に、そのデータも４ビツトないし８
ビツト単位で扱われているのがほとんどで、高速
データサイクルタイムとしては限界があるという
問題点がある。

〔発明の目的〕

本発明の目的は、上記問題点を解消することに
よりより高速なデータサイクルを有するダイナミ
ツクランダムアクセスメモリを提供することにあ
る。

〔発明の構成〕

本第１の発明のダイナミツクランダムアクセス
メモリは、１ないし複数本の基本タイミングクロ
ツク、行列状に配置された複数個のメモリセルを
選択するアドレス入力及び１本の書込みコントロ
ールクロツクを外部入力端子として有する
DRAMにおいて、複数Ｎ本のデータ入力、複数
Ｎ本の読出しコントロールクロツク及び１本のデ
ータ転送クロツクの外部入力と、１本のデータ出
力と、前記基本タイミングクロツクの一つのサイ
クル時間内に前記書込みコントロールクロツクを
活性化して前記Ｎ本のデータ入力に基づくデータ
をＮ個の前記メモリセルに同時に書込む書込み手
段と、該書込み動作の一方前記基本タイミングク
ロツクより遅らせた形で前記データ転送クロツク
を活性化しこれに同期をとつて前記Ｎ本の読出し
コントロールクロツクを順次活性化し前記データ
出力としてＮ個の前記メモリセルの読出しデータ
を連続して重ならないように読出す読出し手段と
を含むことから構成される。

本第２の発明のダイナミツクランダムアクセス
メモリは、本第１の発明のダイナミツクランダム
アクセスメモリに、Ｎ本の書込み禁止コントロー
ルクロツクの外部入力と、メモリセルへの書込み
を前記書込み禁止コントロールクロツクを活性化
することにより選択的に書込ませる選択書込み手
段とを付加したことから構成される。

〔実施例の説明〕

以下、本発明の実施例について図面を参照して
説明する。

第４図は本第１の発明の一実施例の要部を示す
ブロツク図である。

本実施例は、基本タイミングクロツク、
行列状に配置された複数個のメモリセル１２を選
択するアドレス入力及び１本の書込みコントロー
ルクロツクを外部入力として有するDRAM
において、複数Ｎ本のデータ入力DIN０〜DINN
−１複数Ｎ本の読出しコントロールクロツク０
〜−１及び１本のデータ転送クロツクの
外部入力と、１本のデータ出力DOUTと、基本
タイミングクロツクの一つのサイクル時間
内に書込コントロールクロツクを活性化して
Ｎ本のデータ入力DIN０〜DINN−１に基づくデ
ータをＮ個のメモリセル１２に同時に書込む書込
み手段と、してのそれぞれデータ入出力バス１４
に接続されたＮ個のデータ入力バツフア１７と、
該書込み動作の一方基本タイミングクロツク
CASより遅らせた形でデータ転送クロツクを
活性化しこれに同期をとつてＮ本の読出しコント
ロールクロツク０〜−１を順次活性化しデ
ータ出力DOUTとしてＮ個のメモリセル１２の
読出しデータを連続して重ならないように読出す
読出し手段としてのＮ個のデータアンプ１８、デ
ータ転送ゲート１９、Ｎ個のデータ出力バツフア
２０とを含むことから構成される。

次に、本実施例の動作を、第５図に示すＮ＝４
の場合の動作タイミング図を参照して説明する。

列基本クロツクは第４図に示すデータ入
出力系全体をコントロールする。クロツクCAS
を活性化し、選択ワード線上のメモリセル１２の
信号が、行基本クロツクによりデイジツト
線上で増幅されると、選択された列デコーダ出力
が活性化され、内Ｎ個のメモリセル１２の信号が
Ｎ組のデータ入出力バス１４上にそれぞれ移され
る。各組のデータアンプ１８に続いて同時に活性
化され、データ入出力バス１４上の信号が急速に
論理レベルに増幅される。

クロツクに基づく列系タイミング発生回
路１５が直接制御するのは読出しについてはここ
までであり、データアンプ１８の増幅が充分行な
われてからデータ転送クロツクを活性化する
と、第４図でデータ転送ゲート１９が開き、Ｎ個
のデータ出力バツフア２０それぞれの入力段にＮ
個のメモリセル１２の信号が転送される。これら
Ｎ個のデータ出力バツフア２０は、０，１，
…，−１というＮ本の読出しコントロールク
ロツクにより、それぞれ個別に活性化される。Ｎ
個のメモリセル１２のデータが、データ出力
DOUTとしてすべてあらわれるように、クロツ
クが活性化される間隔、すなわちこれはクロ
ツクのサイクルタイムと一致するが、この
間にクロツク０からクロツク−１を順次１回
ずつ活性化する必要がある。第５図に示すよう
に、クロツク０からクロツク３をそれぞれの
活性期間が同じ幅で連がる形で入力すると、デー
タ出力DOUTには４組のデータバス上のメモリ
セル１２の信号が、クロツクの間隔内に等し
い幅で連続的にあらわれ、かつこれが繰り返され
ることになる。クロツクは、クロツク３が
活性化されてからある遅延時間をおいて以降クロ
ツク０が活性化されるまでの間に、基本的に活
性化する必要がある。クロツクが活性化され
ると、データ出力バツフア２０の入力段のデータ
が新しく入れ換わるので、このときデータ出力
DOUTに変化が起きないよう、ラツチ型の動作
がデータ出力バツフア２０に要求される。

書込みの方は、従来のMOS・DRAMと同じ
く、クロツクにより制御され、その活性期
間中にクロツクを活性化することにより、そ
の時点のデータ入力DIN０〜DINN−１が書込ま
れることになる。ただし、この場合データ入力
DIN０〜DIN−１は、読出しコントロールクロ
ツクと同じＮ本あり、それぞれのデータ入力バツ
フア１７を通して、Ｎ組のデータ入出力バス１４
に、同時に入力データDIN０〜DINH−１が送ら
れ、列デコーダ１３を通して、Ｎ個のメモリセル
１２に書込まれる。

一つのクロツクサイクルで、書込みおよ
び読出しを共に行ないたい場合は、いずれに基づ
くデータをデータ出力DOUTにあらわすかによ
つて、クロツク及びクロツクの活性化タ
イミング条件がつけられる。書込むデータを出す
場合は、第５図のクロツクの第２サイクル
に示すように、まずクロツクを活性化し、各
データ入出力バス１４に入力データDIN０〜DI
−NH−１が充分増幅されてから、クロツク
を活性化し、データ出力バツフア２０を通して出
力データDOUTを得る。逆に読出しデータを出
す場場合は、クロツクを活性化した後に、ク
ロツクを活性化することになる。

以上説明したように、本実施例で用いている読
出しの方式は、原理的には第１図ｃに示すニブル
モードよりさらに高速なデータサイクルを実現で
きる。ニブルモードの場合、クロツクの活
性期間に読出しあるいは書込み動作を行ない、リ
セツト期間では、データ出力を高インピーダンス
にしたり、次のアドレス選択動作が行なわれる。
本実施例では複数の読出しコントロールクロツク
Ｓ０〜−１をデータ入出力バス１４と対応さ
せて設けてあるので、それぞれの活性期間を順次
連続させる入力構成にすることにより、ニブルモ
ードの活性期間だけをデータサイクルタイムにも
つていくことができる。すなわち、クロツク
RAS，のサイクルタイムを、読出しコント
ロールクロツク0〜−１の活性期間のＮ倍に
収めることにより、ニブルモードの50％に短縮で
きる。

第６図は本実施例の部分詳細回路図、第７図は
その動作タイミング図である。この部分詳細回路
図は、第４図中のデータ転送ゲート１９からデー
タ出力バツフア２０を介して、データ出力
DOUTに至る読出し系回路２１が表わされてお
り、図ではそのうちの一組の読出しデータＩ／Ｏ
０，０について詳細に示してある。

Ｉ／Ｏ０，０からＩ／Ｏ３，３の
４組の真補データ入出力バス上に、４個のメモリ
セル１２の信号が充分にデータアンプ１８により
増幅されてあらわれているものとする。クロツク
DTが活性化されると、これによる内部タイミン
グクロツクDTが上昇しMOST Ｑ１及びＱ２が
導通して、Ｉ／Ｏ０及び０上の真補論理レ
ベルがそれぞれ節点Ｎ１及び栓点Ｎ２に移され
る。このときデータアンプ１８は活性化後の保持
状態にあり、転送後も充分な論理レベルに増幅す
る。他の３組のデータ入出力バス１４においても
同様な転送動作が行なわれる。節点Ｎ１及び節点
Ｎ２に新しいデータが入り、充分なレベル差が生
じると、読出しコントロールクロツク０を活性
化してデータ出力を得ることができると共に、完
全な論理レベルに達した時点でクロツクをリ
セツトし、節点Ｎ１及び節点N₂にデータをラツ
チする。Ｉ／Ｏ０，０と節点Ｎ１、節点Ｎ
２が切り離されてから、クロツクRASないしク
ロツクCASをリセツトし、メモリセル１２側は、
プリチヤージ期間に入ることができる。

クロツク０の活性化時点で、節点Ｎ７、節点
Ｎ８はそれぞれ低レベルおよび高レベルにあり、
データ出力DOUTは高レベルである一方、新し
いデータとして節点Ｎ１、節点Ｎ２がそれぞれ低
レベル及び高レベルで控えているものとする。こ
のとき、クロツク０に基づくタイミングの内、
プリチヤージタイミングクロツクＳ０Ｐは高レベ
ル、活性化タイミングクロツクＳ００及びクロツ
クＳ０は低レベルであるから、節点Ｎ３，Ｎ１２
及びＮ１４はプリチヤージされた高電位にある一
方、節点Ｎ４，Ｎ５，Ｎ６，Ｎ９，Ｎ１０，Ｎ１
１，Ｎ１３及びＮ１５は接地電位にある。０が
活性化されるとまずＳ００が上昇し、次にＳ０Ｐ
が低レベルに移行する。Ｓ００を受けMOST Ｑ
１０及びＱ１４を通して、節点Ｎ６及び節点Ｎ９
がそれぞれ上昇し、MOST Ｑ１１及びＱ１５が
導通する。節点Ｎ８の高レベルは高インピーダン
ス状態で保たれており、MOST Ｑ１５から
MOST Ｑ１７，Ｑ１８を通して接地電位に引か
れる。又、MOST Ｑ１５からMOST Ｑ１６を
通してクロツクＳ０にもつながり、ここでも接地
電位にされる。一方節点Ｎ７については、
MOST Ｑ１１からMOST Ｑ７を通してクロツ
クＳ０に低インピーダンスで接続され、接地電位
のまま保たれる。

このように、前のデータがクリアリセツトされ
てから、次のクロツクＳ０が上昇するようにす
る。クロツクＳ０が上昇すると、節点Ｎ１、節点
Ｎ２のラツチされた新データのレベルにより、
MOST Ｑ９は非導通、MOST Ｑ１８は導通状
態にあるので、節点Ｎ４，Ｎ５及びＮ７は上昇し
始める。一方、節点Ｎ８，Ｎ１０及びＮ１１は低
レベルのまま抑えられる。節点Ｎ７のレベルが、
しきい値電圧を越えると、MOST Ｑ１３及びＱ
２０が導通し、節点Ｎ８は接地電位に落ち着く。
さらに、しきい値電圧の２倍を越えると、
MOST Ｑ２６のソース・フオロアのレベルで節
点Ｎ１５がしきい値電圧を越え、MOST Ｑ２５
の導通により、節点Ｎ１４が接地電位に移行す
る。MOST Ｑ８及びＱ１７が非導通になり、節
点Ｎ１及び節点Ｎ２はデータ出力DOUTとは切
り離され、このときクロツクＳ０が駆動するデー
タ出力バツフア２０は、次のクロツクDTの活性
化に対する用意ができたことになる。

最終的にフリツプフロツプ構成のMOST Ｑ１
２及びＱ１３が、節点Ｎ７及び節点Ｎ８のレベル
を増幅し、データ出力DOUTに低レベルのデー
タが得られることになる。クロツクＳ０による
読出しが終了して、これをリセツトすなわち高レ
ベルに戻すと、クロツクＳ００がまず低レベルに
移行し、MOST Ｑ１１及びＱ１５が非導通にな
る。この結果節点Ｎ７には高インピーダンス状態
の高レベルが残され、節点Ｎ８はMOST Ｑ１３
により接地電位に保たれる。この時点で次のクロ
ツク１を活性化でき、同様に読出し動作が繰り
返される。このようにしてクロツク０からクロ
ツク３までの活性期間をつなぐ形で４ビツト分
の読出しが行なわれ、各読出しコントロールクロ
ツク０〜−１のプリチヤージ期間を見えな
くするようにでき高速なデータサイクルを実現で
きる。

以上述べたように本実施例によると、Ｎ本のデ
ータ入力端子よりＮ個のメモリセルに一度にデー
タを書込む間に、Ｎ本の読出しコントロールクロ
ツクを順次活性化して、Ｎ個のメモリセルのデー
タを連続的に読出す構成のMOS・DRAMが得ら
れ従来になり高速な読出しデータサイクルを実現
すると共に、書込みの方は余裕をもつて行なうこ
とができ、高速データサイクル志向のデバイスと
して非常に有効である。

第８図は本第２の発明の一実施例の要部を示す
ブロツク図、第９図はその動作タイミング図であ
る。

本実施例は、第４図に示した本第１の発明の一
実施例に対して、更にＮ本の書込禁止コントロー
ルクロツク０〜−１の外部入力を設
け、このＮ本の書込禁止コントロールクロツクを
Ｎ個のデータ入力バツフア１７′にそれぞれ入力
することから構成される。

次に本実施例の動作について説明する。書込み
サイクルでクロツク，のいずれか活性化
の遅い方に先行してクロツクINHiを低レベルに
活性化すると、対応するビツトのデータ入力バツ
フア１７′はデータ入出力バスと切離なされたま
まに保たれ書込み動作は行われない。

従つて本実施例によると、データの書込みにつ
いては必ずしもＮビツト同時に書込む必要はな
く、Ｎビツトのうちで書込む必要のないデータの
書込みは行わなくて良いので、より合理的な動作
が可能となる。

なお、以上の説明としてはトランジスタとして
ＮチヤネルMOSトランジスタを取り上げたけれ
ども、ＰチヤネルMOSトランジスタの場合更に
は絶縁ゲート型トランジスタ全般、あるいは他の
メモリ素子に対しても本発明が適用されることは
言うまでもない。

〔発明の効果〕

以上、詳細に説明したとおり、本発明のダイナ
ミツクランダムアクセスメモリは、複数Ｎ個の入
力データをＮ個のメモリセル同時に書込む書込み
手段と、この書込み動作の一方Ｎ個のメモリセル
の読出しデータを連続して重ならないように読出
す読出し手段を備えているので、従来最も高速デ
ータサイクルのニブルモード読出し方式で必要と
した列基本クロツクCASのリセツト期間が必要
でなくなり、ニブルモードの約50％にまでデータ
サイクルタイムを短縮できると言う効果を有して
いる。更に、入力データの選択書込み手段を付加
することにより同時に書込む必要のない入力デー
タの書込みを保留することができより合理的な書
込み動作を行いかつ高速なデータサイクルを実現
できると言う効果が得られる。

【図面の簡単な説明】

第１図ａ〜ｃは従来のダイナミツクランダムア
クセスメモリの三つの代表的な例の動作タイミン
グ図、第２図は従来のダイナミツクランダムアク
セスメモリの一例の要部を示すブロツク図、第３
図はその動作タイミング図、第４図は本第１の発
明の一実施例の要部を示すブロツク図、第５図は
その動作タイミング図、第６図は第４図の一実施
例の部分的な詳細回路図、第７図はその動作タイ
ミング図、第８図は本第２の発明の一実施例の要
部を示すブロツク図、第９図はその動作タイミン
グ図である。 １……列アドレスインバータバツフア、２……
メモリセル、３……列デコーダ、４……データ入
出力バス、５……列系タイミング発生回路、６…
…書込みタイミング発生回路、７……書込みゲー
ト、８……データ入出力バツフア、９……データ
アンプ、１０……データ出力バツフア、１１……
列アドレスインバータバツフア、１２……メモリ
セル、１３……列デコーダ、１４……データ入出
力バス、１５……列系タイミング発生回路、１６
……書込みタイミング発生回路、１７，１７′…
…データ入力バツフア、１８……データアンプ、
１９，１９′……データ転送ゲート、２０……デ
ータ出力バツフア、２１……読出し系回路、Ｎ１
〜Ｎ１５……節点、Ｑ１〜Ｑ２７……MOSトラ
ンジスタ、，，，，０〜
−１，０〜−１……クロツク、DIN
０〜DINN−１……データ入力、DOUT……デ
ータ出力。

Claims (1)

1. 【特許請求の範囲】 １ １ないし複数本の基本タイミングクロツク、
   行列状に配置された複数個のメモリセルを選択す
   るアドレス入力及び１本の書込みコントロールク
   ロツクを外部入力として有するダイナミツクラン
   ダムアクセスメモリにおいて、複数Ｎ本のデータ
   入力、複数Ｎ本の読出しコントロールクロツク及
   び１本のデータ転送クロツクの外部入力と、１本
   のデータ出力と、前記基本タイミングクロツクの
   一つのサイクル時間内に前記書込みコントロール
   クロツクを活性化して前記Ｎ本のデータ入力に基
   づくデータをＮ個の前記メモリセルに同時に書込
   む書込み手段と、該書込み動作の一方前記基本タ
   イミングクロツクより遅らせた形で前記データ転
   送クロツクを活性化しこれに同期をとつて前記Ｎ
   本の読出しコントロールクロツクを順次活性化し
   前記データ出力としてＮ個の前記メモリセルの読
   出しデータを連続して重ならないように読出す読
   出し手段とを含むことを特徴とするダイナミツク
   ランダムアクセスメモリ。 ２ １ないし複数本の基本タイミングクロツク、
   行列状に配置された複数個のメモリセルを選択す
   るアドレス入力及び１本の書込みコントロールク
   ロツクを外部入力として有するダイナミツクラン
   ダムアクセスメモリにおいて、複数のＮ本のデー
   タ入力、複数Ｎ本の読出しコントロールクロツ
   ク、１本のデータ転送クロツク及びＮ本の書込み
   禁止コントロールクロツクの外部入力と、１本の
   データ出力と、前記基本クロツクの一つのサイク
   ル時間内に前記書込みコントロールクロツクを活
   性化して前記Ｎ本のデータ入力に基づくデータを
   Ｎ個の前記メモリセルに同時に書込む書込み手段
   と、該メモリセルへの書込みを前記書込み禁止コ
   ントロールクロツクを活性化することにより選択
   的に書込ませる選択書込み手段と、該書込み動作
   の一方前記基本タイミングクロツクより遅らせた
   形で前記データ転送クロツクを活性化しこれに同
   期をとつて前記Ｎ本の読出しコントロールクロツ
   クを順次活性化し前記データ出力としてＮ個の前
   記メモリセルの読出しデータを連続して重ならな
   いように読出す読出し手段とを含むことを特徴と
   するダイナミツクランダムアクセスメモリ。