JPH0546040B2 - - Google Patents
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- JPH0546040B2 JPH0546040B2 JP58241966A JP24196683A JPH0546040B2 JP H0546040 B2 JPH0546040 B2 JP H0546040B2 JP 58241966 A JP58241966 A JP 58241966A JP 24196683 A JP24196683 A JP 24196683A JP H0546040 B2 JPH0546040 B2 JP H0546040B2
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- signal
- output
- address strobe
- column address
- circuit
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
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-
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記録装置に関するもので、
例えば、複数ビツトからなるデータをシルアルに
書込み又は読み出しを行う機能（ニブルモード）
を持つ半導体記憶装置に有効な技術に関するもの
である。
例えば、複数ビツトからなるデータをシルアルに
書込み又は読み出しを行う機能（ニブルモード）
を持つ半導体記憶装置に有効な技術に関するもの
である。
例えば、ダイナミツク型RAM（ランダム・ア
クセス・メモリ）においては、１ビツト単位でア
クセスする方式の他、ニブルモードと呼ばれるア
クセス方式が提案されている。このニブルモード
は、第１図のタイミング図に示すように、１回の
アドレス設定によつて４ビツトのデータがカラム
アドレスストローブ信号の立ち下がりに同
期して出力されるものである。このため、カラム
アドレスストローブ信号によるプリチヤー
ジ期間（ハイレベル）が必要になるため、アクセ
スタイムが遅くなるという欠点がある。
クセス・メモリ）においては、１ビツト単位でア
クセスする方式の他、ニブルモードと呼ばれるア
クセス方式が提案されている。このニブルモード
は、第１図のタイミング図に示すように、１回の
アドレス設定によつて４ビツトのデータがカラム
アドレスストローブ信号の立ち下がりに同
期して出力されるものである。このため、カラム
アドレスストローブ信号によるプリチヤー
ジ期間（ハイレベル）が必要になるため、アクセ
スタイムが遅くなるという欠点がある。
この発明の目的は、複数ビツトのデータの入出
力を高速に行える半導体記憶装置を提供すること
にある。
力を高速に行える半導体記憶装置を提供すること
にある。
この発明の前記ならびその他の目的と新規な特
徴は、この明細書の記述および添付図面から明ら
かになるであろう。
徴は、この明細書の記述および添付図面から明ら
かになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、複数のメモリアレイに対するデー
タの入出力をカラムアドレスストローブ信号の変
化タイミング信号に同期してシリアルに行わせる
ことによつて高速アクセスを実現するものであ
る。
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、複数のメモリアレイに対するデー
タの入出力をカラムアドレスストローブ信号の変
化タイミング信号に同期してシリアルに行わせる
ことによつて高速アクセスを実現するものであ
る。
第２図には、この発明をダイナミツク型RAM
に適用した場合の一実施例の回路図が示されてい
る。同図においては、複数のメモリアレイのうち
１つのメモリアレイMARY１とその周辺回路が
代表として示されている。なお、これらのメモリ
アレイ及び周辺回路は、周知の半導体集積回路技
術によつて１つの半導体基板に形成されている。
に適用した場合の一実施例の回路図が示されてい
る。同図においては、複数のメモリアレイのうち
１つのメモリアレイMARY１とその周辺回路が
代表として示されている。なお、これらのメモリ
アレイ及び周辺回路は、周知の半導体集積回路技
術によつて１つの半導体基板に形成されている。
同図に示した実施例回路では、ｎチヤンネル
MOSFETを代表とするIGFET（Insulated Gate
Field Effect Transistor）を例にして説明する。
MOSFETを代表とするIGFET（Insulated Gate
Field Effect Transistor）を例にして説明する。
１ビツトのメモリMCは、その代表として示さ
れているように情報記憶キヤパシタCsとアドレ
ス選択用MOSFETQmとからなり、論理“１”、
“０”の情報はキヤパシタCsに電荷が有るか無い
かの形で記憶される。
れているように情報記憶キヤパシタCsとアドレ
ス選択用MOSFETQmとからなり、論理“１”、
“０”の情報はキヤパシタCsに電荷が有るか無い
かの形で記憶される。
情報の読み出しは、MOSFETQmをオン状態
にしてキヤパシタCsを共通のデータ線DLにつな
ぎ、データ線DLの電位がキヤパシタCsに蓄積さ
れた電荷量に応じてどのような変化が起きるかを
センスすることによつて行われる。
にしてキヤパシタCsを共通のデータ線DLにつな
ぎ、データ線DLの電位がキヤパシタCsに蓄積さ
れた電荷量に応じてどのような変化が起きるかを
センスすることによつて行われる。
特に制限されないが、このような微少な信号を
検出するための基準としてダミーセルDCが設け
られている。このダミーセルDCは、そのキヤパ
シタCdの容量値がメモリセルMCのキヤパシタ
Csのほヾ半分であることを除き、メモリセルMC
と同じ製造条件、同じ設計定数で作られている。
キヤパシタCdは、アドレツシングに先立つて、
MOSFETQd′によつて接地電位に充電される。
検出するための基準としてダミーセルDCが設け
られている。このダミーセルDCは、そのキヤパ
シタCdの容量値がメモリセルMCのキヤパシタ
Csのほヾ半分であることを除き、メモリセルMC
と同じ製造条件、同じ設計定数で作られている。
キヤパシタCdは、アドレツシングに先立つて、
MOSFETQd′によつて接地電位に充電される。
上記のように、キヤパシタCdは、キヤパシタ
Csの約半分の容量値に設定されていので、メモ
リセルMCから読み出し信号のほヾ半分に等しい
基準電圧を形成することになる。
Csの約半分の容量値に設定されていので、メモ
リセルMCから読み出し信号のほヾ半分に等しい
基準電圧を形成することになる。
SAは、上記アドレツシングにより生じるこの
ような電位変化の差を、タイミング信号（センス
アンプ制御信号）φpaで決まるセンス期間に拡大
するセンスアンプであり、１対の平行に配置され
た相補データ線DL，にその入出力ノードが結
合されている。このセンスアンプSAは、一対の
交差結線されたMOSFETQ１，Ｑ２を有し、こ
れらの正帰還作用により、相補データ線DL，
に現れた微少な信号を差動的に増幅する。
ような電位変化の差を、タイミング信号（センス
アンプ制御信号）φpaで決まるセンス期間に拡大
するセンスアンプであり、１対の平行に配置され
た相補データ線DL，にその入出力ノードが結
合されている。このセンスアンプSAは、一対の
交差結線されたMOSFETQ１，Ｑ２を有し、こ
れらの正帰還作用により、相補データ線DL，
に現れた微少な信号を差動的に増幅する。
相補データ線DL，に結合されるメモリセル
の数は、検出精度を上げるため等しくされ、DL，
DLのそれぞれに１個ずつのダミーセルが結合さ
れている。また、各メモリセルMCは、１本のワ
ード線WLと相補対データ線の一方との間に結合
される。各ワード線WLは双方のデータ線対と交
差しているので、ワード線WLに生じる雑音成分
が静電結合によりデータ線にのつても、その雑音
成分が双方のデータ線対DL，に等しく現れ、
差動型のセンスアンプSAによつて相殺される。
の数は、検出精度を上げるため等しくされ、DL，
DLのそれぞれに１個ずつのダミーセルが結合さ
れている。また、各メモリセルMCは、１本のワ
ード線WLと相補対データ線の一方との間に結合
される。各ワード線WLは双方のデータ線対と交
差しているので、ワード線WLに生じる雑音成分
が静電結合によりデータ線にのつても、その雑音
成分が双方のデータ線対DL，に等しく現れ、
差動型のセンスアンプSAによつて相殺される。
上記アドレツシングにおいて、相補データ線対
DL，の一方に結合されたメモリセルMCが選
択された場合、他方のデータ線には必ずダミーセ
ルDCが結合されるように一対のダミーワード線
DWL，の一方が選択される。
DL，の一方に結合されたメモリセルMCが選
択された場合、他方のデータ線には必ずダミーセ
ルDCが結合されるように一対のダミーワード線
DWL，の一方が選択される。
上記のアドレツシングの際、一旦破壊されかか
つたメモリセルMCの記憶情報は、このセンス動
作によつて得られたハイレベル若しくはロウレベ
ルの電位をそのまま受け取ることによつて回復す
る。
つたメモリセルMCの記憶情報は、このセンス動
作によつて得られたハイレベル若しくはロウレベ
ルの電位をそのまま受け取ることによつて回復す
る。
しかしながら、前述のようにハイレベルが電源
電圧Vccに対して一定以上落ち込むと、何回かの
読み出し、再書込みを繰り返しているうち論理
“０”として読み取られるところの誤動作が生じ
る。この誤動作を防ぐために設けられるのがアク
テイブリストア回路ARである。このアクテイブ
リストア回路ARは、ロウレベルの信号に対して
何ら影響を与えずハイレベルの信号にのみ選択的
に電源電圧Vccの電位にブースト（昇圧）する働
きがある。
電圧Vccに対して一定以上落ち込むと、何回かの
読み出し、再書込みを繰り返しているうち論理
“０”として読み取られるところの誤動作が生じ
る。この誤動作を防ぐために設けられるのがアク
テイブリストア回路ARである。このアクテイブ
リストア回路ARは、ロウレベルの信号に対して
何ら影響を与えずハイレベルの信号にのみ選択的
に電源電圧Vccの電位にブースト（昇圧）する働
きがある。
同図において代表として示されているデータ線
対DL，は、カラムスイツチCWを構成する
MOSFETQ３，Ｑ４を介してコモン相補データ
線対CDL１，１に接続される。他の代表と
して示されているデータ線対についても同様な
MOSFETQ５，Ｑ６を介してコモン相補データ
線対CDL１，１に接続される。このコモン
相補データ線対CDL１，１は、後で述べる
データ出力バツフアの入力端子とデータ入力バツ
フアの出力端子にそれぞれ接続される。
対DL，は、カラムスイツチCWを構成する
MOSFETQ３，Ｑ４を介してコモン相補データ
線対CDL１，１に接続される。他の代表と
して示されているデータ線対についても同様な
MOSFETQ５，Ｑ６を介してコモン相補データ
線対CDL１，１に接続される。このコモン
相補データ線対CDL１，１は、後で述べる
データ出力バツフアの入力端子とデータ入力バツ
フアの出力端子にそれぞれ接続される。
ロウデコーダ及びカラムデコーダRC−DCR
は、アドレスバツフアADBで形成された内部相
補アドレス信号を受けて、１本のワード線及びダ
ミーワード線並びにカラムスイツチ選択信号を形
成してメモリセル及びダミーセルのアドレツシン
グを行う。すなわち、アドレスバツフアADBは、
ロウアドレウスストローブ信号により形成
されたタイミング信号arに同期して外部アドレ
ス信号XA0〜XAiを取込み、内部相補アドレス
信号を形成して、これをロウデコーダＲ−DCR
に伝える。ロウアドレスデコーダＲ−DCRは、
ロウアドレスストローブ信号に基づいて形成され
たワード線選択タイミング信号φxと上記内部相
補アドレス信号を受けてアドルレス信号XA0〜
XAi−１によつて指定されたワード線及びダミー
ワード線をタイミング信号φxに同期して選択す
る。また、アドレスバツフアADBは、カラムア
ドレスストローブ信号により形成されたタ
イミング信号acに同期して外部アドレス信号
YA0〜YAiを取込み、この外部アドレス信号
YA0〜YAiに従つた内部相補アドレス信号を形
成してカラムデコーダＣ−DCRに伝える。カラ
ムデコーダＣ−DCRは、カラムアドレスストロ
ーブ信号に基づいて形成されたデータ線選
択タイミング信号φyと上記内部相補アドレス信
号を受けて上記アドレス信号YA0〜YAiによつ
て指示されたデータ線を選択するところの選択動
作を行う。上記外部アドレス信号のうちアドレス
信号XAiとアドレス信号YAiとは、後述するシフ
トレジスタSRの初期値を形成するアドレスデコ
ーダSR−DCR（図示せず）に供給される。
は、アドレスバツフアADBで形成された内部相
補アドレス信号を受けて、１本のワード線及びダ
ミーワード線並びにカラムスイツチ選択信号を形
成してメモリセル及びダミーセルのアドレツシン
グを行う。すなわち、アドレスバツフアADBは、
ロウアドレウスストローブ信号により形成
されたタイミング信号arに同期して外部アドレ
ス信号XA0〜XAiを取込み、内部相補アドレス
信号を形成して、これをロウデコーダＲ−DCR
に伝える。ロウアドレスデコーダＲ−DCRは、
ロウアドレスストローブ信号に基づいて形成され
たワード線選択タイミング信号φxと上記内部相
補アドレス信号を受けてアドルレス信号XA0〜
XAi−１によつて指定されたワード線及びダミー
ワード線をタイミング信号φxに同期して選択す
る。また、アドレスバツフアADBは、カラムア
ドレスストローブ信号により形成されたタ
イミング信号acに同期して外部アドレス信号
YA0〜YAiを取込み、この外部アドレス信号
YA0〜YAiに従つた内部相補アドレス信号を形
成してカラムデコーダＣ−DCRに伝える。カラ
ムデコーダＣ−DCRは、カラムアドレスストロ
ーブ信号に基づいて形成されたデータ線選
択タイミング信号φyと上記内部相補アドレス信
号を受けて上記アドレス信号YA0〜YAiによつ
て指示されたデータ線を選択するところの選択動
作を行う。上記外部アドレス信号のうちアドレス
信号XAiとアドレス信号YAiとは、後述するシフ
トレジスタSRの初期値を形成するアドレスデコ
ーダSR−DCR（図示せず）に供給される。
第３図には、４ビツトのデータをシリアルに書
込み又は読み出しを行うニブルモード機能を実現
する上記データ出力バツフアDOB１〜DOB４と
データ入力バツフアDIB１〜DIB４とその動作を
制御するタイミング発生回路TGの一実施例のブ
ロツク図が示されている。
込み又は読み出しを行うニブルモード機能を実現
する上記データ出力バツフアDOB１〜DOB４と
データ入力バツフアDIB１〜DIB４とその動作を
制御するタイミング発生回路TGの一実施例のブ
ロツク図が示されている。
特に制限されないが、この実施例では４組のメ
モリアレイMARY１〜MARY４が形成され、そ
れぞれのコモン相補データ線対CDL１，１
〜CDL４，４に得られた読み出し信号を増
幅する４組の読み出しアンプＲ１〜Ｒ４と、上記
それぞれのコモン相補データ線対CDL１，
１〜CDL４，４に書込み信号を供給する書
込みアンプＷ１〜Ｗ４とが設けられる。そして、
上記各読み出しアンプＲ１〜Ｒ４の出力信号は共
通の出力バツフアOBを介して外部に送出され
る。一方、上記各書込みアンプの入力端子には、
共通の入力バツフアIBを介して外部からの書込
み信号が供給される。このように、出力バツフア
OBと入力バツフアIBとを共通化した場合には、
これらの回路OB，IBは、特に制限されないが、
CMOS回路のようなスタテイツク型回路によつ
て構成される。
モリアレイMARY１〜MARY４が形成され、そ
れぞれのコモン相補データ線対CDL１，１
〜CDL４，４に得られた読み出し信号を増
幅する４組の読み出しアンプＲ１〜Ｒ４と、上記
それぞれのコモン相補データ線対CDL１，
１〜CDL４，４に書込み信号を供給する書
込みアンプＷ１〜Ｗ４とが設けられる。そして、
上記各読み出しアンプＲ１〜Ｒ４の出力信号は共
通の出力バツフアOBを介して外部に送出され
る。一方、上記各書込みアンプの入力端子には、
共通の入力バツフアIBを介して外部からの書込
み信号が供給される。このように、出力バツフア
OBと入力バツフアIBとを共通化した場合には、
これらの回路OB，IBは、特に制限されないが、
CMOS回路のようなスタテイツク型回路によつ
て構成される。
この実施例では、４ビツトのデータをシリアル
に読み出し又は書込みを行うため、上記読み出し
アンプＲ１〜Ｒ４と書込みアンプＷ１〜１Ｗ４と
は、読み出し又は書込み制御信号と後述するタイ
ミング発生回路TGによつて形成されたタイミン
グ信号に従つて時系列的に動作させられる。すな
わち、ライトイネーブル信号がハイレベルな
ら、読み出しアンプＲ１〜Ｒ４がタイミング発生
回路TGによつて形成されたタイミング信号φ１
〜φ４に従つて時系列的に動作し、ライトイネー
ブル信号がロウレベルなら、書込みアンプＷ
１〜Ｗ４がタイミング発生回路TGによつて形成
されたタイミング信号φ１〜φ４に従つて時系列
的に動作する。
に読み出し又は書込みを行うため、上記読み出し
アンプＲ１〜Ｒ４と書込みアンプＷ１〜１Ｗ４と
は、読み出し又は書込み制御信号と後述するタイ
ミング発生回路TGによつて形成されたタイミン
グ信号に従つて時系列的に動作させられる。すな
わち、ライトイネーブル信号がハイレベルな
ら、読み出しアンプＲ１〜Ｒ４がタイミング発生
回路TGによつて形成されたタイミング信号φ１
〜φ４に従つて時系列的に動作し、ライトイネー
ブル信号がロウレベルなら、書込みアンプＷ
１〜Ｗ４がタイミング発生回路TGによつて形成
されたタイミング信号φ１〜φ４に従つて時系列
的に動作する。
タイミング発生回路TGは、カラムアドレスス
トローブ信号を受けるエツジトリガ回路EG
と、シフトレジスタSRとにより構成される。上
記エツジトリガ回路EGは、特に制限されないが、
上記カラムアドレスストローブ信号と、そ
の遅延信号′を形成して排他的論理和回路に
供給することによつて、カラムアドレスストロー
ブ信号の変化タイミングを検出する。なお、
最初の変化タイミングには、応答しないようにさ
れている。このようにして形成されたタイミング
信号EGは、シフトレジスタSRのシフトクロツク
として利用される。シフトレジスタSRは、ビツ
トのシフトレジスタであり、上記アドレス信号
XAiとYAiとを受けたアドレスデコーダSR−
DCRからのデコード信号によつて初期値が設定
される。これにより、シフトレジスタSRは、そ
の４ビツトのうちアドレス信号XAiとYAiとによ
つて指示された１ビツトが論理“１”にされ、残
りの３ビツトが論理“０”にされて初期制定がさ
れる。上記論理“１”の情報は、上記シフトクロ
ツクに従つて順次右方向にシフトされ、最終段出
力は初段側に帰還される。
トローブ信号を受けるエツジトリガ回路EG
と、シフトレジスタSRとにより構成される。上
記エツジトリガ回路EGは、特に制限されないが、
上記カラムアドレスストローブ信号と、そ
の遅延信号′を形成して排他的論理和回路に
供給することによつて、カラムアドレスストロー
ブ信号の変化タイミングを検出する。なお、
最初の変化タイミングには、応答しないようにさ
れている。このようにして形成されたタイミング
信号EGは、シフトレジスタSRのシフトクロツク
として利用される。シフトレジスタSRは、ビツ
トのシフトレジスタであり、上記アドレス信号
XAiとYAiとを受けたアドレスデコーダSR−
DCRからのデコード信号によつて初期値が設定
される。これにより、シフトレジスタSRは、そ
の４ビツトのうちアドレス信号XAiとYAiとによ
つて指示された１ビツトが論理“１”にされ、残
りの３ビツトが論理“０”にされて初期制定がさ
れる。上記論理“１”の情報は、上記シフトクロ
ツクに従つて順次右方向にシフトされ、最終段出
力は初段側に帰還される。
上記シフトレジスタSRの各段から４つのタイ
ミング信号φ１〜φ４が形成され、それぞれ対応
するアンプＲ／Ｗ１〜Ｒ／Ｗ４に供給される。
ミング信号φ１〜φ４が形成され、それぞれ対応
するアンプＲ／Ｗ１〜Ｒ／Ｗ４に供給される。
この実施例回路の読み出し動作を第５図のタイ
ミング図に従つて説明する。
ミング図に従つて説明する。
ロウアドレスストローブ信号がロウレベ
ルになると、上述のようにＸ系のアドレツシング
が行われ、データ線DLに読み出し信号が現れる。
次いで、カラムアドレスストローブ信号が
ロウレベルになると、上述のようにＹ系のアドレ
ツシングが行われ、４つのメモリアレイからそれ
ぞれ１つのメモリセルが選択され、メモリセリか
らの読み出し信号がコモン相補データ線対CDL
１，１〜CDL４，４に得られる。そし
て、上記アドレス信号XAi，YAiによつて、シフ
トレジスタSRの例えば初段回路が論理“１”に
設定され、これによりタイミング信号φ１がハイ
レベルにされる。ライトイネーブル信号がハ
イレベル（図示せず）にされている場合、このタ
イミング信号φ１によつて読み出しアンプＲ１が
動作する。これによつて、出力バツフアOBから
は、メモリアレイＭ−ARY１からの読み出し信
号が最初に出力される。次に、カラムアドレスス
トローブ信号をハイレベルに変化させると、
エツジトリガ回路BGからシフトクロツクが送出
されるので、シフトレジスタSRの論理“１”が
次段にシフトされる。これによつて、タイミング
信号φ２がハイレベルになるので、読み出しアン
プＲ１に代わつて、読み出しアンプＲ２が動作す
る。これによつて、出力バツフアOBからは、メ
モリアレイＭ−ARY２からの読み出し信号が出
力される。以下、同様にしてカラムアドレススト
ローブ信号が変化する度に、シフトレジス
タSRの論理“１”がシフトされるので、メモリ
アレイＭ−ARY３、メモリアレイＭ−ARY４か
らの読み出し信号が順次出力される。このような
最初に読み出しを行うメモリアレイの設定は、上
記アドレス信号XAiとYAiの設定によつて任意に
行われる。
ルになると、上述のようにＸ系のアドレツシング
が行われ、データ線DLに読み出し信号が現れる。
次いで、カラムアドレスストローブ信号が
ロウレベルになると、上述のようにＹ系のアドレ
ツシングが行われ、４つのメモリアレイからそれ
ぞれ１つのメモリセルが選択され、メモリセリか
らの読み出し信号がコモン相補データ線対CDL
１，１〜CDL４，４に得られる。そし
て、上記アドレス信号XAi，YAiによつて、シフ
トレジスタSRの例えば初段回路が論理“１”に
設定され、これによりタイミング信号φ１がハイ
レベルにされる。ライトイネーブル信号がハ
イレベル（図示せず）にされている場合、このタ
イミング信号φ１によつて読み出しアンプＲ１が
動作する。これによつて、出力バツフアOBから
は、メモリアレイＭ−ARY１からの読み出し信
号が最初に出力される。次に、カラムアドレスス
トローブ信号をハイレベルに変化させると、
エツジトリガ回路BGからシフトクロツクが送出
されるので、シフトレジスタSRの論理“１”が
次段にシフトされる。これによつて、タイミング
信号φ２がハイレベルになるので、読み出しアン
プＲ１に代わつて、読み出しアンプＲ２が動作す
る。これによつて、出力バツフアOBからは、メ
モリアレイＭ−ARY２からの読み出し信号が出
力される。以下、同様にしてカラムアドレススト
ローブ信号が変化する度に、シフトレジス
タSRの論理“１”がシフトされるので、メモリ
アレイＭ−ARY３、メモリアレイＭ−ARY４か
らの読み出し信号が順次出力される。このような
最初に読み出しを行うメモリアレイの設定は、上
記アドレス信号XAiとYAiの設定によつて任意に
行われる。
なお、書込み動作は、上記カラムアドレススト
ローブ信号の変化タイミングに同期して外
部端子Dinに書込みデータを供給すれば、上記同
様にして、次々に書込みアンプＷ１〜Ｗ４が動作
するので、４つのメモリアレイへの書込みが順次
行われる。
ローブ信号の変化タイミングに同期して外
部端子Dinに書込みデータを供給すれば、上記同
様にして、次々に書込みアンプＷ１〜Ｗ４が動作
するので、４つのメモリアレイへの書込みが順次
行われる。
第４図には、上記データ出力バツフアDOB１
〜DOB４の一実施例の回路図が示されている。
〜DOB４の一実施例の回路図が示されている。
上記読み出しアンプ（メインアンプ）Ｒ１〜Ｒ
４（図示せず）からの増幅出力信号は、それぞれ
次の駆動段回路DV１〜DV４に供給される。同
図では、代表として駆動段回路DV１とDV４と
が代表として示されている。すなわち、駆動段回
路DV１は、タイミング信号φ１が供給される端
子と回路の接地電位点との間に設けられ、上記読
み出しアンプＲ１からの相補データ信号dout１，
dout１を交差的に受けるプシユプル形態の
MOSFETQ１０，Ｑ１２及びＱ１１，Ｑ１３に
よつて構成されている。すなわち、反転出力信号
dout１は、MOSFETQ１０とＱ１３のゲートに
供給され、非反転出力信号dout１はMOSFETQ
１１とＱ１２のゲートに供給される。上記
MOSFETQ１０とＱ１２及びMOSFETQ１１と
Ｑ１３の接続点から得られた信号は、次のプシユ
プル形態の出力MOSFETQ１４，Ｑ１５のゲー
トに供給される。すなわち、MOSFETQ１０と
Ｑ１２の接続点の信号は、接地電位側の出力
MOSFETQ１５のゲートに供給される。上記
MOSFETQ１１とＱ１３の接続点の信号は、電
源電圧Vcc側の出力MOSFETQ１４のゲートに
供給される。
４（図示せず）からの増幅出力信号は、それぞれ
次の駆動段回路DV１〜DV４に供給される。同
図では、代表として駆動段回路DV１とDV４と
が代表として示されている。すなわち、駆動段回
路DV１は、タイミング信号φ１が供給される端
子と回路の接地電位点との間に設けられ、上記読
み出しアンプＲ１からの相補データ信号dout１，
dout１を交差的に受けるプシユプル形態の
MOSFETQ１０，Ｑ１２及びＱ１１，Ｑ１３に
よつて構成されている。すなわち、反転出力信号
dout１は、MOSFETQ１０とＱ１３のゲートに
供給され、非反転出力信号dout１はMOSFETQ
１１とＱ１２のゲートに供給される。上記
MOSFETQ１０とＱ１２及びMOSFETQ１１と
Ｑ１３の接続点から得られた信号は、次のプシユ
プル形態の出力MOSFETQ１４，Ｑ１５のゲー
トに供給される。すなわち、MOSFETQ１０と
Ｑ１２の接続点の信号は、接地電位側の出力
MOSFETQ１５のゲートに供給される。上記
MOSFETQ１１とＱ１３の接続点の信号は、電
源電圧Vcc側の出力MOSFETQ１４のゲートに
供給される。
残りの駆動段回路DV２〜DV４と出力回路OB
２〜OB４も上記類似の回路により構成される。
そして、出力回路OB１〜OB４の出力端子は共
通化されて、言い換えるならば、ワイヤードオア
構成とされて１つの出力端子Doutに接続される。
上記各駆動段回路DV１〜DV４に供給するタイ
ミング信号φ１〜φ４は、上記第３図のタイミン
グ発生回路TGによつて形成される。
２〜OB４も上記類似の回路により構成される。
そして、出力回路OB１〜OB４の出力端子は共
通化されて、言い換えるならば、ワイヤードオア
構成とされて１つの出力端子Doutに接続される。
上記各駆動段回路DV１〜DV４に供給するタイ
ミング信号φ１〜φ４は、上記第３図のタイミン
グ発生回路TGによつて形成される。
タイミング発生回路TGは、２ビツトのアドレ
ス信号AXiとAYiとにより指定された最初に出力
するメモリアレイから順にカラムアドレスストロ
ーブ信号の変化タイミングに従つてタイミング信
号φ１〜φ４を形成する。したがつて、上記第５
図のタイミング図に示すように、４つの駆動段回
路DV１〜DV４がタイミング発生回路TGによつ
て形成されたタイミング信号φ１〜φ４に従つて
択一的に次々に動作するので、４つのメモリアレ
イからの読み出し信号がシリアルに出力されもの
となる。
ス信号AXiとAYiとにより指定された最初に出力
するメモリアレイから順にカラムアドレスストロ
ーブ信号の変化タイミングに従つてタイミング信
号φ１〜φ４を形成する。したがつて、上記第５
図のタイミング図に示すように、４つの駆動段回
路DV１〜DV４がタイミング発生回路TGによつ
て形成されたタイミング信号φ１〜φ４に従つて
択一的に次々に動作するので、４つのメモリアレ
イからの読み出し信号がシリアルに出力されもの
となる。
なお、タイミング信号φ１〜φ４のロウレベル
によつて不動作状態にされた駆動段回路DV１〜
DV４は、その出力がロウレベルにされるので、
出力回路OB１〜OB４はハイインピーダンス状
態となり、上記タイミング信号φ１〜φ４のハイ
レベルによつて動作状態にされた駆動段回路DV
１〜DV４を通して供給された信号を受ける出力
バツフアOB１〜OB４の出力信号が外部出力端
子Doutから送出されるものである。
によつて不動作状態にされた駆動段回路DV１〜
DV４は、その出力がロウレベルにされるので、
出力回路OB１〜OB４はハイインピーダンス状
態となり、上記タイミング信号φ１〜φ４のハイ
レベルによつて動作状態にされた駆動段回路DV
１〜DV４を通して供給された信号を受ける出力
バツフアOB１〜OB４の出力信号が外部出力端
子Doutから送出されるものである。
(1) カラムアドレスストローブ信号の変化毎に、
複数のメモリアレイに対する書込み又は読み出
しを行うことができるので、高速化を図ること
ができるという効果が得られる。ちなみに、カ
ラムアドレスストローブ信号によつてプリチヤ
ージを行う出力回路を用いた場合には、約30ns
ものプリチヤージ期間を要するので、４ビツト
を読み出しには全体で約330nsもの時間を費や
すものとなつてしまう。これに対して上記のよ
うにカラムアドレスストローブ信号の変化タイ
ミング毎に読み出しを行うと、全体で約240ns
で読み出しを行うことができる。
複数のメモリアレイに対する書込み又は読み出
しを行うことができるので、高速化を図ること
ができるという効果が得られる。ちなみに、カ
ラムアドレスストローブ信号によつてプリチヤ
ージを行う出力回路を用いた場合には、約30ns
ものプリチヤージ期間を要するので、４ビツト
を読み出しには全体で約330nsもの時間を費や
すものとなつてしまう。これに対して上記のよ
うにカラムアドレスストローブ信号の変化タイ
ミング毎に読み出しを行うと、全体で約240ns
で読み出しを行うことができる。
(2) 複数のメモリアレイからの信号をそれぞれ受
ける読み出し回路に対して共通の出力バツフア
を用いた場合には、比較的簡単な回路によつて
高速読み出し化を実現できるという効果が得ら
れる。
ける読み出し回路に対して共通の出力バツフア
を用いた場合には、比較的簡単な回路によつて
高速読み出し化を実現できるという効果が得ら
れる。
(3) 複数のメモリアレイからの信号をそれぞれ駆
動段回路と出力バツフア回路とを用いて出力さ
せるような回路構成とした場合には、上記駆動
段回路を時系列的に動作させるか同時に動作さ
せるという簡単な回路変更によつて、複数ビツ
トのデータをシリアル又はパラレルに読み出す
ことができるという効果が得られる。
動段回路と出力バツフア回路とを用いて出力さ
せるような回路構成とした場合には、上記駆動
段回路を時系列的に動作させるか同時に動作さ
せるという簡単な回路変更によつて、複数ビツ
トのデータをシリアル又はパラレルに読み出す
ことができるという効果が得られる。
以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、メモリアレイの数とその周辺回路
の数は、必要に応じて種々の変形を採ることがで
きるものである。第３図における各回路の具体的
回路構成は、上記動作を行うものであれば何であ
つてもよい。上記第４図の実施例における駆動段
回路は、タイミング信号に従つてその不動作期間
には出力回路をハイインピーダンス状態にし、駆
動期間にはメインアンプからの信号を出力回路に
供給するものであれば何であつてもよい。
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、メモリアレイの数とその周辺回路
の数は、必要に応じて種々の変形を採ることがで
きるものである。第３図における各回路の具体的
回路構成は、上記動作を行うものであれば何であ
つてもよい。上記第４図の実施例における駆動段
回路は、タイミング信号に従つてその不動作期間
には出力回路をハイインピーダンス状態にし、駆
動期間にはメインアンプからの信号を出力回路に
供給するものであれば何であつてもよい。
この発明は、アドレスストローブ信号に従つて
アドレス信号を多重化して供給する半導体記録装
置に広く利用できる。
アドレス信号を多重化して供給する半導体記録装
置に広く利用できる。
第１図は、この発明に先立つて提案されている
ニブルモードを説明するためのタイミング図、第
２図は、この発明の一実施例を示す回路図、第３
図は、そのデータ出力バツフアとデータ入力バツ
フアDIB１〜DIB４及びその動作を制御するタイ
ミング発生回路TGの一実施例を示すブロツク
図、第４図は、上記データ出力バツフアの他の一
実施例を示す回路図、第５図は、上記第３図及び
第４図の実施例回路の動作の一例を説明するため
のタイミング図である。 MARY１〜MARY４……メモリアレイ、MC
……メモリセル、DC……ダミーセル、CW……
カラムスイツチ、SA……センスアンプ、AR…
…アクテイブリストア回路、RC−DCR……ロ
ウ／カラムデコーダ、ADB……アドレスバツフ
ア、DOB……データ出力バツフア、DIB……デ
ータ入力バツフア、Ｒ１〜Ｒ４……読み出しアン
プ、Ｗ１〜Ｗ４……書込みアンプ、OB１〜OB
４……出力バツフア、IB１〜IB４……入力バツ
フア、DV１〜DV４……駆動段回路、SR……シ
フトレジスタ、TG……タイミング発生回路。
ニブルモードを説明するためのタイミング図、第
２図は、この発明の一実施例を示す回路図、第３
図は、そのデータ出力バツフアとデータ入力バツ
フアDIB１〜DIB４及びその動作を制御するタイ
ミング発生回路TGの一実施例を示すブロツク
図、第４図は、上記データ出力バツフアの他の一
実施例を示す回路図、第５図は、上記第３図及び
第４図の実施例回路の動作の一例を説明するため
のタイミング図である。 MARY１〜MARY４……メモリアレイ、MC
……メモリセル、DC……ダミーセル、CW……
カラムスイツチ、SA……センスアンプ、AR…
…アクテイブリストア回路、RC−DCR……ロ
ウ／カラムデコーダ、ADB……アドレスバツフ
ア、DOB……データ出力バツフア、DIB……デ
ータ入力バツフア、Ｒ１〜Ｒ４……読み出しアン
プ、Ｗ１〜Ｗ４……書込みアンプ、OB１〜OB
４……出力バツフア、IB１〜IB４……入力バツ
フア、DV１〜DV４……駆動段回路、SR……シ
フトレジスタ、TG……タイミング発生回路。
Claims (1)
- 【特許請求の範囲】 １ 複数のメモリアレイと、各メモリアレイから
の読み出し信号をカラムアドレスストローブ信号
の立上り及び立ち下がり変化に応じた変化タイミ
ング信号に同期してシリアルに出力する出力回路
とを含むことを特徴とする半導体記憶装置。 ２ 上記出力回路は、上記複数のメモリアレイか
らの読み出し信号をそれぞれ増幅するメインアン
プと、このメインアンプの出力信号を受け、上記
カラムアドレスストローブ信号の立上り及び立ち
下がり変化に応じた変化タイミング信号に従つて
動作し、その出力信号を３状態出力機能を持つ出
力バツフアに供給する駆動段回路とを含むもので
あることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。 ３ 上記出力回路は、上記複数のメモリアレイか
らの読み出し信号をそれぞれ受け、上記カラムア
ドレスストローブ信号の立上り及び立ち下がり変
化に応じた変化タイミング信号に従つて時系列的
に動作するメインアンプと、これらのメインアン
プに対して共通に設けられるスタテイツク型の出
力バツフアとを含むものであることを特徴とする
特許請求の範囲第１項記載の半導体記憶装置。 ４ 上記カラムアドレスストローブ信号の立上り
及び立ち下がり変化に応じた変化タイミング信号
は、上記カラムアドレスストローブ信号とその反
転遅延信号とを受ける排他的論理和回路によつて
形成されるものであることを特徴とする特許請求
の範囲第１、第２又は第３項記載の半導体記憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241966A JPS60136086A (ja) | 1983-12-23 | 1983-12-23 | 半導体記憶装置 |
| KR1019840007504A KR920010560B1 (ko) | 1983-12-23 | 1984-11-29 | 반도체 기억장치 |
| GB08431762A GB2152777A (en) | 1983-12-23 | 1984-12-17 | Semiconductor memory |
| US07/127,621 US4875192A (en) | 1983-12-23 | 1987-11-30 | Semiconductor memory with an improved nibble mode arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241966A JPS60136086A (ja) | 1983-12-23 | 1983-12-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136086A JPS60136086A (ja) | 1985-07-19 |
| JPH0546040B2 true JPH0546040B2 (ja) | 1993-07-12 |
Family
ID=17082224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58241966A Granted JPS60136086A (ja) | 1983-12-23 | 1983-12-23 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4875192A (ja) |
| JP (1) | JPS60136086A (ja) |
| KR (1) | KR920010560B1 (ja) |
| GB (1) | GB2152777A (ja) |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61110399A (ja) * | 1984-11-05 | 1986-05-28 | Toshiba Corp | ダイナミツクメモリのデ−タ出力回路 |
| JPS6240693A (ja) * | 1985-08-16 | 1987-02-21 | Fujitsu Ltd | ニブル・モ−ド機能を有する半導体記憶装置 |
| JPS63257193A (ja) * | 1987-04-13 | 1988-10-25 | 日本特殊陶業株式会社 | 点火プラグ |
| JP2569554B2 (ja) * | 1987-05-13 | 1997-01-08 | 三菱電機株式会社 | ダイナミツクｒａｍ |
| US4951246A (en) * | 1989-08-08 | 1990-08-21 | Cray Research, Inc. | Nibble-mode dram solid state storage device |
| US6751696B2 (en) | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
| US6324120B2 (en) | 1990-04-18 | 2001-11-27 | Rambus Inc. | Memory device having a variable data output length |
| IL96808A (en) | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| US5291450A (en) * | 1990-11-28 | 1994-03-01 | Matsushita Electric Industrial Co., Ltd. | Read circuit of dynamic random access memory |
| DE4114744C1 (ja) * | 1991-05-06 | 1992-05-27 | Siemens Ag, 8000 Muenchen, De | |
| US6804760B2 (en) | 1994-12-23 | 2004-10-12 | Micron Technology, Inc. | Method for determining a type of memory present in a system |
| US5652724A (en) * | 1994-12-23 | 1997-07-29 | Micron Technology, Inc. | Burst EDO memory device having pipelined output buffer |
| US5598376A (en) * | 1994-12-23 | 1997-01-28 | Micron Technology, Inc. | Distributed write data drivers for burst access memories |
| US5721859A (en) * | 1994-12-23 | 1998-02-24 | Micron Technology, Inc. | Counter control circuit in a burst memory |
| US5640364A (en) * | 1994-12-23 | 1997-06-17 | Micron Technology, Inc. | Self-enabling pulse trapping circuit |
| US5682354A (en) * | 1995-11-06 | 1997-10-28 | Micron Technology, Inc. | CAS recognition in burst extended data out DRAM |
| US5610864A (en) * | 1994-12-23 | 1997-03-11 | Micron Technology, Inc. | Burst EDO memory device with maximized write cycle timing |
| US5668773A (en) * | 1994-12-23 | 1997-09-16 | Micron Technology, Inc. | Synchronous burst extended data out DRAM |
| US5729503A (en) * | 1994-12-23 | 1998-03-17 | Micron Technology, Inc. | Address transition detection on a synchronous design |
| US5675549A (en) * | 1994-12-23 | 1997-10-07 | Micron Technology, Inc. | Burst EDO memory device address counter |
| US5526320A (en) | 1994-12-23 | 1996-06-11 | Micron Technology Inc. | Burst EDO memory device |
| US6525971B2 (en) | 1995-06-30 | 2003-02-25 | Micron Technology, Inc. | Distributed write data drivers for burst access memories |
| US5717654A (en) * | 1995-02-10 | 1998-02-10 | Micron Technology, Inc. | Burst EDO memory device with maximized write cycle timing |
| US5850368A (en) * | 1995-06-01 | 1998-12-15 | Micron Technology, Inc. | Burst EDO memory address counter |
| US6810449B1 (en) | 1995-10-19 | 2004-10-26 | Rambus, Inc. | Protocol for communication with dynamic memory |
| US6470405B2 (en) | 1995-10-19 | 2002-10-22 | Rambus Inc. | Protocol for communication with dynamic memory |
| US5729504A (en) * | 1995-12-14 | 1998-03-17 | Micron Technology, Inc. | Continuous burst edo memory device |
| US7681005B1 (en) * | 1996-01-11 | 2010-03-16 | Micron Technology, Inc. | Asynchronously-accessible memory device with mode selection circuitry for burst or pipelined operation |
| US5966724A (en) * | 1996-01-11 | 1999-10-12 | Micron Technology, Inc. | Synchronous memory device with dual page and burst mode operations |
| US6209071B1 (en) | 1996-05-07 | 2001-03-27 | Rambus Inc. | Asynchronous request/synchronous data dynamic random access memory |
| US6981126B1 (en) | 1996-07-03 | 2005-12-27 | Micron Technology, Inc. | Continuous interleave burst access |
| US6401186B1 (en) | 1996-07-03 | 2002-06-04 | Micron Technology, Inc. | Continuous burst memory which anticipates a next requested start address |
| US6266379B1 (en) | 1997-06-20 | 2001-07-24 | Massachusetts Institute Of Technology | Digital transmitter with equalization |
| US6401167B1 (en) | 1997-10-10 | 2002-06-04 | Rambus Incorporated | High performance cost optimized memory |
| US6263448B1 (en) | 1997-10-10 | 2001-07-17 | Rambus Inc. | Power control system for synchronous memory device |
| WO1999019805A1 (en) | 1997-10-10 | 1999-04-22 | Rambus Incorporated | Method and apparatus for two step memory write operations |
| US7103742B1 (en) | 1997-12-03 | 2006-09-05 | Micron Technology, Inc. | Burst/pipelined edo memory device |
| DE19822750A1 (de) * | 1998-05-20 | 1999-11-25 | Siemens Ag | Halbleiterspeicher mit differentiellen Bitleitungen |
| US6675272B2 (en) | 2001-04-24 | 2004-01-06 | Rambus Inc. | Method and apparatus for coordinating memory operations among diversely-located memory components |
| US7301831B2 (en) | 2004-09-15 | 2007-11-27 | Rambus Inc. | Memory systems with variable delays for write data signals |
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