JPS6042547B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6042547B2 JPS6042547B2 JP56161493A JP16149381A JPS6042547B2 JP S6042547 B2 JPS6042547 B2 JP S6042547B2 JP 56161493 A JP56161493 A JP 56161493A JP 16149381 A JP16149381 A JP 16149381A JP S6042547 B2 JPS6042547 B2 JP S6042547B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- decoding means
- strobe signal
- column
- column address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、半導体記憶装置のデータ読み出しモード
に関するものである。
に関するものである。
従来、ダイナミック型半導体記憶装置のデータ読み出
し方法の１つのモードとしてページ・モードがあつた。
し方法の１つのモードとしてページ・モードがあつた。
このモードの場合の半導体記憶装置に与えられる外部信
号の読み出し時のタイミング・を第１図に示す。 この
場合、まず、外部ロウ・アドレス・ストローブ信号（Ｅ
ｘを）ＲＡＳ）が’’Ｌ’’の活性化状態になり、これ
をトリガとしてロウ・アドレスが半導体記憶装置内に取
り込まれ、このアドレスに対応した１本のワード線が選
択される。
号の読み出し時のタイミング・を第１図に示す。 この
場合、まず、外部ロウ・アドレス・ストローブ信号（Ｅ
ｘを）ＲＡＳ）が’’Ｌ’’の活性化状態になり、これ
をトリガとしてロウ・アドレスが半導体記憶装置内に取
り込まれ、このアドレスに対応した１本のワード線が選
択される。
次に、外部コラム●アドレス◆ストローブ信号（Ｅｘｔ
．Ｕｑ）が゜゜Ｌ゛の活性状態になり、これをトリガと
してコラム・アドレスが半導体記憶装置内に取り込まれ
、このアドレスに対応した１本のディジット線が選択さ
れ、１つのメモリ・セルの情報が読み出される。
．Ｕｑ）が゜゜Ｌ゛の活性状態になり、これをトリガと
してコラム・アドレスが半導体記憶装置内に取り込まれ
、このアドレスに対応した１本のディジット線が選択さ
れ、１つのメモリ・セルの情報が読み出される。
ついで、Ｅｘｔｌ寛史が“Ｈ゛レベル不活性状態になり
、コラム・デコーダ、及びデータ出力回路がリセットさ
れる。次いで再び、Ｅｘｔ．Ｊ史が゛Ｌ゛になり、異な
つたコラム・アドレスが取り込まれ、そのアドレスに対
応したディジット線が選択され、データが読み出される
。この場合、ロウ・アドレスは同一状態を保つているの
で、ページモードは、ロウ・アドレスで選択される１本
のワード線に接続されるメモリセルを、コラム・アドレ
スを変化させることにより、ディジット線を切り換え、
順次読み出すモードということができる。一方、近来、
ニブル・モードなる新しいデータ読み出し方法が提案さ
れ実用化されようとしている。このモードの場合の、外
部入力信号の読み出し時のタイミング関係を第２図に示
す。また、６４Ｋビット●ダイナミック●ＲＡＭについ
て、この構成法の一例を第３図に示す。この場合まずＥ
×Ｔ．．褐否が“Ｌ゛になり、これをトリガとしてアド
レス・バッファ回路（Ａ６〜Ａ７）が動作し、ロウ・ア
ドレスが半導体記憶装置内に取り込まれ、２５６本のワ
ード線の内の１本（ＷＬＯ〜ＷＬ２５５）が、ロウ・デ
コーダ（ＲＤ）により選択される。次にＥｘｔ．．Ｏ？
が“Ｌ゛になり、これをトリガーとしてアドレスバッフ
ァ回路（ＡＯ−Ａ７）が動作する。
、コラム・デコーダ、及びデータ出力回路がリセットさ
れる。次いで再び、Ｅｘｔ．Ｊ史が゛Ｌ゛になり、異な
つたコラム・アドレスが取り込まれ、そのアドレスに対
応したディジット線が選択され、データが読み出される
。この場合、ロウ・アドレスは同一状態を保つているの
で、ページモードは、ロウ・アドレスで選択される１本
のワード線に接続されるメモリセルを、コラム・アドレ
スを変化させることにより、ディジット線を切り換え、
順次読み出すモードということができる。一方、近来、
ニブル・モードなる新しいデータ読み出し方法が提案さ
れ実用化されようとしている。このモードの場合の、外
部入力信号の読み出し時のタイミング関係を第２図に示
す。また、６４Ｋビット●ダイナミック●ＲＡＭについ
て、この構成法の一例を第３図に示す。この場合まずＥ
×Ｔ．．褐否が“Ｌ゛になり、これをトリガとしてアド
レス・バッファ回路（Ａ６〜Ａ７）が動作し、ロウ・ア
ドレスが半導体記憶装置内に取り込まれ、２５６本のワ
ード線の内の１本（ＷＬＯ〜ＷＬ２５５）が、ロウ・デ
コーダ（ＲＤ）により選択される。次にＥｘｔ．．Ｏ？
が“Ｌ゛になり、これをトリガーとしてアドレスバッフ
ァ回路（ＡＯ−Ａ７）が動作する。
このうちＡ。−Ａ５がコラム・デコーダ（ＣＤ）に入力
され２５６本のディジット線（ＤＬＯ〜ＤＬ２５５）の
内から、４本のディジット線が選択される。したがつて
、この４本のディジット線上に現われていたメモリセル
（ＭＣの情報は４対の１１０線（１１０１〜１１０４）
を通つて、データ・レジスタ（ＤＲｌ〜ＤＲ４）に格納
される。次に、残りのコラム●アドレス（Ａ６〜Ａ７）
がデ．ータ●セレクト●シフト●レジスタ（ＤＳｌ〜Ｄ
Ｓ４）に入力され、４個のスイッチの内の１つ（ＳＷｌ
〜ＳＷ４）がオンし、データ・レジスタの内容が出力バ
ッファ回路（０Ｂ）を通つて、出力される。
され２５６本のディジット線（ＤＬＯ〜ＤＬ２５５）の
内から、４本のディジット線が選択される。したがつて
、この４本のディジット線上に現われていたメモリセル
（ＭＣの情報は４対の１１０線（１１０１〜１１０４）
を通つて、データ・レジスタ（ＤＲｌ〜ＤＲ４）に格納
される。次に、残りのコラム●アドレス（Ａ６〜Ａ７）
がデ．ータ●セレクト●シフト●レジスタ（ＤＳｌ〜Ｄ
Ｓ４）に入力され、４個のスイッチの内の１つ（ＳＷｌ
〜ＳＷ４）がオンし、データ・レジスタの内容が出力バ
ッファ回路（０Ｂ）を通つて、出力される。
この時、第２図に示したようにＥｘｔｌ稿ｇを“Ｌ゛に
したままＥｘｔ．．Ｏｑを一度“Ｈ゛にし、再び“４Ｌ
゛りすると、シフト・レジスタが動作し選択されたスイ
ッチがオフし、次のスイッチがオンする。一例として、
コラム・アドレス（Ａ６，Ａ７）によりＳＷｌが選択さ
れオンしていたとすると、シフト・レジスタ（ＤＳｌ）
が１つ動き、ＳＷｌがオフとするとともに、ＳＷ２がオ
ンする。ノ このように、ニブル・モードでは、Ｅｘｔ
ｌ？ｑを゛Ｌ゛にしたままＥｘｔＮｄｑを“Ｌ゛→Ｗ９
＋ＡＬ９９ぅ４４Ｗ９としてぃくと、外部アドレスには
無関係に、シフト・レジスタ（ＤＳｌ〜ＤＳ４）が動作
することによつて、データ・レジスタ（ＤＲｌ〜ＤＲ４
）に格納されたデータが順次読み出される。
したままＥｘｔ．．Ｏｑを一度“Ｈ゛にし、再び“４Ｌ
゛りすると、シフト・レジスタが動作し選択されたスイ
ッチがオフし、次のスイッチがオンする。一例として、
コラム・アドレス（Ａ６，Ａ７）によりＳＷｌが選択さ
れオンしていたとすると、シフト・レジスタ（ＤＳｌ）
が１つ動き、ＳＷｌがオフとするとともに、ＳＷ２がオ
ンする。ノ このように、ニブル・モードでは、Ｅｘｔ
ｌ？ｑを゛Ｌ゛にしたままＥｘｔＮｄｑを“Ｌ゛→Ｗ９
＋ＡＬ９９ぅ４４Ｗ９としてぃくと、外部アドレスには
無関係に、シフト・レジスタ（ＤＳｌ〜ＤＳ４）が動作
することによつて、データ・レジスタ（ＤＲｌ〜ＤＲ４
）に格納されたデータが順次読み出される。
このようにニブルモードはページモードと異なり、コラ
ム・アドレスによらずデータが読み出されるので、アド
レス●バッファ（，ＡＯ〜Ａ７）を動作させる必要がな
く高速にデータが読み”出せることができる。しかしな
がら、あらかじめ、コラム●アドレス（ＡＯ−Ａ５）で
選択した４ビットのデータしか読み出せない欠点もある
。
ム・アドレスによらずデータが読み出されるので、アド
レス●バッファ（，ＡＯ〜Ａ７）を動作させる必要がな
く高速にデータが読み”出せることができる。しかしな
がら、あらかじめ、コラム●アドレス（ＡＯ−Ａ５）で
選択した４ビットのデータしか読み出せない欠点もある
。
以上のように、ページ●モードとニブルモードは、全く
半導体記憶装置内の動作が異なるのにもかかわらず、第
１図、第２図に示したように、Ｅ×Ｔ．．？？、Ｅｘｔ
．．ｄ否のタイミング関係が全く同一であるので、従来
の半導体記憶装置ではページ・モードとニブルモードの
両者を区別できず、同一の半導体記憶装置上では、両モ
ードを用いることができず、どちらか一方のモードしか
不可能であつた。
半導体記憶装置内の動作が異なるのにもかかわらず、第
１図、第２図に示したように、Ｅ×Ｔ．．？？、Ｅｘｔ
．．ｄ否のタイミング関係が全く同一であるので、従来
の半導体記憶装置ではページ・モードとニブルモードの
両者を区別できず、同一の半導体記憶装置上では、両モ
ードを用いることができず、どちらか一方のモードしか
不可能であつた。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、Ｅｘｔ．ｓ朽？が゜“Ｌ゛の期
間中、Ｅｘｔ．Ｑ園が゜“Ｈ゛の期間が任意の設定値よ
り短かければニブル・モード、任意の設定値より長けれ
ばページモージとすることにより、両モードが同一半導
体記憶装置で使用できるようにすることを目的としてい
る。
ためになされたもので、Ｅｘｔ．ｓ朽？が゜“Ｌ゛の期
間中、Ｅｘｔ．Ｑ園が゜“Ｈ゛の期間が任意の設定値よ
り短かければニブル・モード、任意の設定値より長けれ
ばページモージとすることにより、両モードが同一半導
体記憶装置で使用できるようにすることを目的としてい
る。
以下、この発明の一実施例を説明する。この発明による
半導体記憶装置の構成は、第３図のニブル◆モードの説
明に用いたものと全く同一である。
半導体記憶装置の構成は、第３図のニブル◆モードの説
明に用いたものと全く同一である。
しかしながら、第３図でのＣＡＳバッファおよび、デー
タセレクトシフト●レジスタの構成が従来のものと異な
る。従来のページ・モーードだけが可能な半導体記憶装
置のＣＡＳバッファは、第４図に示すようにＥｘｔ．．
Ｇｑと同期した内部クロックＩｎｔ・ＣＡＳ，Ｉｎｔ−
ｄ史を発生する構成になつていた。この内、Ｉｎｔ●Ｃ
ＡＳはアドレス●バッファ回路に入力され、これをトリ
ガとして、コラム・アドレス信号（ＡＯ−Ａ７が発生さ
れる。またＩｎｔ−Ｇ否は、一例として第５図に示すコ
ラム●デコーダに入力され、Ｅｘｔ．．Ｑｑが“Ｈ゛の
期間、ノードＡを゜“Ｈ゛レベルにプリチャージし、デ
コーダをリセットする。
タセレクトシフト●レジスタの構成が従来のものと異な
る。従来のページ・モーードだけが可能な半導体記憶装
置のＣＡＳバッファは、第４図に示すようにＥｘｔ．．
Ｇｑと同期した内部クロックＩｎｔ・ＣＡＳ，Ｉｎｔ−
ｄ史を発生する構成になつていた。この内、Ｉｎｔ●Ｃ
ＡＳはアドレス●バッファ回路に入力され、これをトリ
ガとして、コラム・アドレス信号（ＡＯ−Ａ７が発生さ
れる。またＩｎｔ−Ｇ否は、一例として第５図に示すコ
ラム●デコーダに入力され、Ｅｘｔ．．Ｑｑが“Ｈ゛の
期間、ノードＡを゜“Ｈ゛レベルにプリチャージし、デ
コーダをリセットする。
その状態から、コラム・アドレス信号（ＡＯ−Ａ５）が
入力され、．ＡＯり）らＡ５まですべて゜“Ｌ゛レベル
で、Ｔｒｌ〜Ｔｒ５がすべてオフしているデコーダだけ
、プリチャージされたノードＡの電位を６“Ｈ″レベル
のまま保ち、他のデコーダのノードＡは、すべて″Ｌ′
３レベルになる。従つて、ノードＡが“Ｈ゛のデコーダ
だけＴｒ７がオンしており、１１０線とディジット線は
導通する。
入力され、．ＡＯり）らＡ５まですべて゜“Ｌ゛レベル
で、Ｔｒｌ〜Ｔｒ５がすべてオフしているデコーダだけ
、プリチャージされたノードＡの電位を６“Ｈ″レベル
のまま保ち、他のデコーダのノードＡは、すべて″Ｌ′
３レベルになる。従つて、ノードＡが“Ｈ゛のデコーダ
だけＴｒ７がオンしており、１１０線とディジット線は
導通する。
したがつて、Ｅｘｔ．．Ｑ？が゛Ｈ゛になれば、コラム
◆デコーダがリセットされ、″Ｌ゛になればＩｎｔ−Ｃ
ＡＳが発生し、これにより、コラム・アドレス信号が発
生され、デコーダを動作させる構成となつていた。すな
わち、Ｅｘｔｌａｑを゜“Ｈ゛にするたびにコラム●デ
コーダがリセットされ、次にＥｘｔ．．Ｇｑが“゜Ｌ′
゛になるときに、再び外部からコラム・アドレス信号を
与えなけばコラム・アドレスが決定できない構造になつ
ていた。一方、従来のニブル・モードだけが可能な半導
一体記憶装置は、第６図，第７図で示すようにコラム・
デコーダはＩｎｔ−？？信号によりペリ・チャージされ
、リセットされていた。
◆デコーダがリセットされ、″Ｌ゛になればＩｎｔ−Ｃ
ＡＳが発生し、これにより、コラム・アドレス信号が発
生され、デコーダを動作させる構成となつていた。すな
わち、Ｅｘｔｌａｑを゜“Ｈ゛にするたびにコラム●デ
コーダがリセットされ、次にＥｘｔ．．Ｇｑが“゜Ｌ′
゛になるときに、再び外部からコラム・アドレス信号を
与えなけばコラム・アドレスが決定できない構造になつ
ていた。一方、従来のニブル・モードだけが可能な半導
一体記憶装置は、第６図，第７図で示すようにコラム・
デコーダはＩｎｔ−？？信号によりペリ・チャージされ
、リセットされていた。
従つて、ＥｘｔＮ丙ｑが゜′Ｌ′３の期間は、Ｅ×Ｔ．
Ｑ？を“゜Ｈ゛としてもコラム・デコーダがリセットさ
れることなく、ニブル動作を可能にしていた。
Ｑ？を“゜Ｈ゛としてもコラム・デコーダがリセットさ
れることなく、ニブル動作を可能にしていた。
また、データ・セレクト・シフト・レジスタもＩｎｔ−
？否によりリセットされる構成になつていたので、Ｅｘ
ｔ．．？？が４′Ｌ″の間、シフト・レジスタとして動
作可能となつていたが、このことは、いいかえれば、Ｅ
ｘｔ．，ｄ？のサイクル毎にコラム●アドレスを変化で
き得るページ・モードは不可能であつた。しかしながら
、本発明においては、第８図に示すようにＥｘｔＮＧ否
が゜゜Ｌ゛から“Ｈ゛になる時に、内部クロックＩｎｔ
◆ＣＡＳＡがＴ４時間遅れて立ち上がるようにＣＡＳバ
ッファ回路（ＣＢ）を構成している。
？否によりリセットされる構成になつていたので、Ｅｘ
ｔ．．？？が４′Ｌ″の間、シフト・レジスタとして動
作可能となつていたが、このことは、いいかえれば、Ｅ
ｘｔ．，ｄ？のサイクル毎にコラム●アドレスを変化で
き得るページ・モードは不可能であつた。しかしながら
、本発明においては、第８図に示すようにＥｘｔＮＧ否
が゜゜Ｌ゛から“Ｈ゛になる時に、内部クロックＩｎｔ
◆ＣＡＳＡがＴ４時間遅れて立ち上がるようにＣＡＳバ
ッファ回路（ＣＢ）を構成している。
従つてＥｘｔ．．Ｇ？が４４Ｗ′の期間がＴ４より短か
ければ（期間Ｔ２）、Ｉｎｔ−ＣＡＳＡぱ゛Ｈ゛にある
ことはなく、ずつと゜゜Ｌ゛のままとなる。また、Ｅｘ
ｔ．σ史の“Ｈ゛の期間がＴ４より長ければ期間Ｔ４＋
Ｔ５）、Ｉｎｔ−ＣＡＳＡはＥ×ｔ−ｕ否が゜“Ｌ゛か
ら゜゜Ｈ゛になつてからＴ４時間遅れて゜゜Ｈ゛になる
。（期間１５）また、Ｉｎｔ・ＣＡＳＡをＩｎｔ●ＣＡ
ＳＡに同期して発生し、Ｉｎｔ◆ＣＡＳＡの゜゜Ｌ゛か
ら“゜Ｈ゛への立ち上がりをトリガとして、コラム・ア
ドレスを発生するようにアドレス・バッファ回路を構成
しておき、また、コラム・デコーダを第９図に示すよう
に構成すれば時刻ＡでＩｎｔ−ＣＡＳＡが“Ｌ゛から“
゜Ｈ゛になり、内部コラム・アドレス信号が発生され、
それが第９図に示すコラム・アドレス（ＡＯ−Ａ５）に
入力され、それによつてデコーダが選択される。そして
、Ｔ２でデコーダがリセットされないので、期間Ｔ３は
ニブル・モードになる。また、期間Ｔ５でコラム・デコ
ーダがリセットされ、また、時刻Ｆでは、再びＩｎｔ−
ＣＡＳＡが゜“Ｌ゛から“゜Ｈ゛になり、内部コラム・
アドレス信号が発生されるので、期間Ｔ６はページモー
ドになる。また、Ｅｘｔ．．Ｇ？が“Ｌ゛から“゜Ｈ゛
になる時に、時間Ｔだけ遅れる回路の一つの例を、第１
０図に、回路に印加される入力信号波形、およノび回路
の各ノードの電位変化を第１１図に示す。
ければ（期間Ｔ２）、Ｉｎｔ−ＣＡＳＡぱ゛Ｈ゛にある
ことはなく、ずつと゜゜Ｌ゛のままとなる。また、Ｅｘ
ｔ．σ史の“Ｈ゛の期間がＴ４より長ければ期間Ｔ４＋
Ｔ５）、Ｉｎｔ−ＣＡＳＡはＥ×ｔ−ｕ否が゜“Ｌ゛か
ら゜゜Ｈ゛になつてからＴ４時間遅れて゜゜Ｈ゛になる
。（期間１５）また、Ｉｎｔ・ＣＡＳＡをＩｎｔ●ＣＡ
ＳＡに同期して発生し、Ｉｎｔ◆ＣＡＳＡの゜゜Ｌ゛か
ら“゜Ｈ゛への立ち上がりをトリガとして、コラム・ア
ドレスを発生するようにアドレス・バッファ回路を構成
しておき、また、コラム・デコーダを第９図に示すよう
に構成すれば時刻ＡでＩｎｔ−ＣＡＳＡが“Ｌ゛から“
゜Ｈ゛になり、内部コラム・アドレス信号が発生され、
それが第９図に示すコラム・アドレス（ＡＯ−Ａ５）に
入力され、それによつてデコーダが選択される。そして
、Ｔ２でデコーダがリセットされないので、期間Ｔ３は
ニブル・モードになる。また、期間Ｔ５でコラム・デコ
ーダがリセットされ、また、時刻Ｆでは、再びＩｎｔ−
ＣＡＳＡが゜“Ｌ゛から“゜Ｈ゛になり、内部コラム・
アドレス信号が発生されるので、期間Ｔ６はページモー
ドになる。また、Ｅｘｔ．．Ｇ？が“Ｌ゛から“゜Ｈ゛
になる時に、時間Ｔだけ遅れる回路の一つの例を、第１
０図に、回路に印加される入力信号波形、およノび回路
の各ノードの電位変化を第１１図に示す。
クロックＡはＥｘｔ．．ｄ？に同期した内部信号、クロ
ックＢは、その反転信号である。従つてクロックＡが“
゜Ｌ゛から“゜Ｈ゛になるにつれて、ＴＲｌを通してノ
ード１が“Ｈ゛に充電される。一門方ノード２はあらか
じめＴＲ３を通してクロックＢが゜゛Ｈ゛であつたので
゜゜Ｈ゛レベルに充電されており、従つてノード１が″
Ｌ″から″Ｗ３になるにしたがつて“゜Ｈ゛から“゜Ｌ
゛になる。ＴＲ３，ＴＲ４，ＴＲ５，ＴＲ６で構される
インバータ回路はシフユミツト回路として一般によく知
られている回路であり、比較的大きな遅延時間が得られ
る回路である。ゆえにノード１が゜“Ｌ゛から゜゜Ｈ゛
になつた後、比較的大きな遅延時間の後にノード２は“
Ｈ゛から“Ｌ゛になる。一方、ＴＲ８，ＴＲ９で構成さ
れる回路はＴＲ９のトランジスタの大きさが、ＴＲ８に
比してかなり大きく設定されているおわゆるレシオ回路
である。従つてノード２が“゜Ｌ゛に落ちきつてから、
ノード３の電位は“Ｈ゛になる。ゆえに、クロックＡが
“゜Ｌ゛から“゜Ｈ゛になつてから、かなり遅延してノ
ード３が“Ｌ゛から“゜Ｈ゛になり、クロックＡの遅延
信号が得られる。次に本発明におけるデータ・セレクト
●シフトレジスタの回路の一実施例を第１２図に示す。
ックＢは、その反転信号である。従つてクロックＡが“
゜Ｌ゛から“゜Ｈ゛になるにつれて、ＴＲｌを通してノ
ード１が“Ｈ゛に充電される。一門方ノード２はあらか
じめＴＲ３を通してクロックＢが゜゛Ｈ゛であつたので
゜゜Ｈ゛レベルに充電されており、従つてノード１が″
Ｌ″から″Ｗ３になるにしたがつて“゜Ｈ゛から“゜Ｌ
゛になる。ＴＲ３，ＴＲ４，ＴＲ５，ＴＲ６で構される
インバータ回路はシフユミツト回路として一般によく知
られている回路であり、比較的大きな遅延時間が得られ
る回路である。ゆえにノード１が゜“Ｌ゛から゜゜Ｈ゛
になつた後、比較的大きな遅延時間の後にノード２は“
Ｈ゛から“Ｌ゛になる。一方、ＴＲ８，ＴＲ９で構成さ
れる回路はＴＲ９のトランジスタの大きさが、ＴＲ８に
比してかなり大きく設定されているおわゆるレシオ回路
である。従つてノード２が“゜Ｌ゛に落ちきつてから、
ノード３の電位は“Ｈ゛になる。ゆえに、クロックＡが
“゜Ｌ゛から“゜Ｈ゛になつてから、かなり遅延してノ
ード３が“Ｌ゛から“゜Ｈ゛になり、クロックＡの遅延
信号が得られる。次に本発明におけるデータ・セレクト
●シフトレジスタの回路の一実施例を第１２図に示す。
第１２図に示した回路はデータ・セレクト●シフト・レ
ジスター段のものであり、同様なものが４段シリアルに
接続されており、入力されるコラムアドレス信号のみが
異なる。即ち（ＡＯ−Ａ７），（■，Ａ７），（Ａ６，
■），（ん一，瓦−）の４組である。一方、従来のもの
は、ＴＲ２ｌのゲートへはＩｎｔ−？否信号が入力され
ていた、この回路の動作を第８図を用いて説明する。今
、Ａ６＝Ａ７＝゜゜Ｌ゛が期間Ｔ１に入力されたとする
。
ジスター段のものであり、同様なものが４段シリアルに
接続されており、入力されるコラムアドレス信号のみが
異なる。即ち（ＡＯ−Ａ７），（■，Ａ７），（Ａ６，
■），（ん一，瓦−）の４組である。一方、従来のもの
は、ＴＲ２ｌのゲートへはＩｎｔ−？否信号が入力され
ていた、この回路の動作を第８図を用いて説明する。今
、Ａ６＝Ａ７＝゜゜Ｌ゛が期間Ｔ１に入力されたとする
。
そうすると、１つのシフト◆レジスタの内、３つのノー
ド１６の電位は、ＴＲ２２或はＴＲ２３がオンして゜“
Ｈ゛から゜゜Ｌ゛になり、１つだけ゜゜Ｈ゛のままで、
ＹｉＮが“Ｈ゛のまま保持される。このＹｌＮは、自分
自身の段のＴＲｌ２、およびＴＲｌ４、そして、次段の
ＴＲｌｌ，ＴＲｌ５のゲートに入力される。従つて、自
段のノード１１ぱ゜Ｌ゛に、ノード１３は“Ｈ゛になる
。つぎに期間Ｔ２では、Ｅｘｔ．．Ｇ？に同期して発生
する内部ＣＡＳ信号、Ｉｎｔ●ＣＡＳＢが４′Ｗ１にな
る。従つてノード１２ぱ′Ｌ゛のままで、ノード１４は
“゜Ｈ゛になる。ゆえに、ＴＲｌ７がオンし、ノード１
５が“Ｈ゛に充電され、従つてＴＲ２Ｏがオンすること
によりノード１６が゛゜Ｌ′１になる。即ち、期間Ｔ１
で選択されたシフト・レジスタが期間Ｔ２で非選択にな
る。 ｃ一方、次段では、期間
Ｔ１でＴＲｌｌ，ＴＲ，５がオンすることにより、ノー
ド１１が″Ｗ１に、ノード１３が“゜Ｌ゛になる。従つ
て、期間Ｔ２ではノード１２が゜゜Ｈ゛になり、ノード
１４は、“４Ｌ″のままである。
４従つて、ＴＲｌ。がオンし、ノード１６
は再び゜゜Ｈ゛に充電され選択される。このようにして
Ｅｘｔ．覚瓦が“゜Ｌ゛一゛゜Ｈ゛→“Ｌ゛→“゜Ｈ゛
をくりかえせば、シフト・レジスタは、どんどんシフト
していく。
ド１６の電位は、ＴＲ２２或はＴＲ２３がオンして゜“
Ｈ゛から゜゜Ｌ゛になり、１つだけ゜゜Ｈ゛のままで、
ＹｉＮが“Ｈ゛のまま保持される。このＹｌＮは、自分
自身の段のＴＲｌ２、およびＴＲｌ４、そして、次段の
ＴＲｌｌ，ＴＲｌ５のゲートに入力される。従つて、自
段のノード１１ぱ゜Ｌ゛に、ノード１３は“Ｈ゛になる
。つぎに期間Ｔ２では、Ｅｘｔ．．Ｇ？に同期して発生
する内部ＣＡＳ信号、Ｉｎｔ●ＣＡＳＢが４′Ｗ１にな
る。従つてノード１２ぱ′Ｌ゛のままで、ノード１４は
“゜Ｈ゛になる。ゆえに、ＴＲｌ７がオンし、ノード１
５が“Ｈ゛に充電され、従つてＴＲ２Ｏがオンすること
によりノード１６が゛゜Ｌ′１になる。即ち、期間Ｔ１
で選択されたシフト・レジスタが期間Ｔ２で非選択にな
る。 ｃ一方、次段では、期間
Ｔ１でＴＲｌｌ，ＴＲ，５がオンすることにより、ノー
ド１１が″Ｗ１に、ノード１３が“゜Ｌ゛になる。従つ
て、期間Ｔ２ではノード１２が゜゜Ｈ゛になり、ノード
１４は、“４Ｌ″のままである。
４従つて、ＴＲｌ。がオンし、ノード１６
は再び゜゜Ｈ゛に充電され選択される。このようにして
Ｅｘｔ．覚瓦が“゜Ｌ゛一゛゜Ｈ゛→“Ｌ゛→“゜Ｈ゛
をくりかえせば、シフト・レジスタは、どんどんシフト
していく。
ところが期間Ｔ４＋Ｔ５では、Ｉｎｔ−ＣＡＳＡが゛Ｈ
′５になるので、４個のシフトレジスタの７ＴＲ２１が
すべて、オンし、ノード１６はすべて゛゜Ｈ゛に充電さ
れ、デコーダはリセットされ、次の期間Ｔ６でのページ
・モードを可能にする。なお、第１０図に示した遅延回
路は、遅延一段の場合を示したが、ＴＲｌ〜ＴＲ９で構
成される遅延ク回路を複数個、シリアルに接続してもよ
いし、あるいはノード１、ノード２に意図的な容量を付
加すれば更に大きな遅延時間が得られる。以上のように
、この発明はＥｘｔ．．Ｑｇの“Ｌ゛から゛Ｈ゛への立
ち上がり時に、任意の７値、遅延する信号を、コラム・
デコーダ及びデータ●セレクト●シフト◆レジスタのリ
セット信号に用いたので、同一半導体記憶装置上でペー
ジモードとニブル・モードの両モードを可能にできる効
果がある。
′５になるので、４個のシフトレジスタの７ＴＲ２１が
すべて、オンし、ノード１６はすべて゛゜Ｈ゛に充電さ
れ、デコーダはリセットされ、次の期間Ｔ６でのページ
・モードを可能にする。なお、第１０図に示した遅延回
路は、遅延一段の場合を示したが、ＴＲｌ〜ＴＲ９で構
成される遅延ク回路を複数個、シリアルに接続してもよ
いし、あるいはノード１、ノード２に意図的な容量を付
加すれば更に大きな遅延時間が得られる。以上のように
、この発明はＥｘｔ．．Ｑｇの“Ｌ゛から゛Ｈ゛への立
ち上がり時に、任意の７値、遅延する信号を、コラム・
デコーダ及びデータ●セレクト●シフト◆レジスタのリ
セット信号に用いたので、同一半導体記憶装置上でペー
ジモードとニブル・モードの両モードを可能にできる効
果がある。
第１図は、ページモードの入力信号タイミング図、第２
図は、ニブル・モードの入力信号タイミング図、第３図
は、従来のニブル・モード可能な半導体記憶装置の回路
構成図、第４図は、ページモード可能な半導体記憶装置
の内部ＣＡＳ信号波形図、第５図は、そのコラム・デコ
ーダ回路を示す回路図、第６図は、ニブル・モード可能
な半導体記憶装置の内？ＡＳ．．ＣＡＳ信号波形図、第
７図は、そのコラム・デコーダ回路を示す回路図、第８
図は、本発明における内部ＣＡＳ信号波形図、第９図は
、そのコラム・デコーダ回路を示す回路図、第１０図は
、本発明のＥｘｔ．ｄｑの遅延信号を得るための回路の
一例を示す回路図、第１１図はその内部節点波形図、第
１２図は本発明におけるデータ・セレクト●シフト・レ
ジスタ回路の一例を示す回路図である。 なお、図中同一符号は同一または相当部分を示す。
図は、ニブル・モードの入力信号タイミング図、第３図
は、従来のニブル・モード可能な半導体記憶装置の回路
構成図、第４図は、ページモード可能な半導体記憶装置
の内部ＣＡＳ信号波形図、第５図は、そのコラム・デコ
ーダ回路を示す回路図、第６図は、ニブル・モード可能
な半導体記憶装置の内？ＡＳ．．ＣＡＳ信号波形図、第
７図は、そのコラム・デコーダ回路を示す回路図、第８
図は、本発明における内部ＣＡＳ信号波形図、第９図は
、そのコラム・デコーダ回路を示す回路図、第１０図は
、本発明のＥｘｔ．ｄｑの遅延信号を得るための回路の
一例を示す回路図、第１１図はその内部節点波形図、第
１２図は本発明におけるデータ・セレクト●シフト・レ
ジスタ回路の一例を示す回路図である。 なお、図中同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ データを記憶保持する（２＾Ｍ×２＾Ｎ）個のメモ
リ・・セルと、前記メモリ・セルにデータを書き込む書
き込み手段と前記メモリ・セルからデータを読み出す読
み出し手段と外部から入力される（Ｍ＋Ｎ）個の外部ア
ドレス信号を時分割し、ロウ・アドレス・ストローブ信
号をトリガとしてＭ個のロウ・アドレス信号、コラム・
アドレス・ストローブ信号をトリガとして二個のコラム
・アドレス信号を、チップ内に取り込むアドレス取り込
み手段と、（２＾Ｍ×２＾Ｎ）個の前記メモリ・セルか
ら（２＾Ａ×２＾Ｂ）個（Ａ＜Ｍ，Ｂ＜Ｎ）を選択する
第１のデコード手段と前記第１のデコード手段により選
択された（２＾Ａ×２＾Ｂ）個の前記メモリセルから読
み出された（２＾Ａ×２＾Ｂ）個の記憶情報を一時格納
する（２＾Ａ×２＾Ｂ）個のレジスタと前記レジスタか
ら１つのレジスタを選択する第２のデコード手段とを備
え、前記第２のデコード手段は（２＾Ａ×２＾Ｂ）段の
シフト・レジスタとしても動作可能である半導体記憶装
置において、前記コラム・アドレス・ストローブ信号の
非活性状態の期間が任意に設定される値より長い時は、
これに続く前記コラム・アドレス・ストローブ信号の活
性状態の期間において前記外部アドレス信号により指定
され、前記第１及び第２のデコード手段により選択され
る１個のレジスタの内容を読み出し、前記コラム・アド
レス・ストローブ信号の非活性状態の期間が任意に設定
される。 ある値より短い時はこれに続く前記コラム・アドレス・
ストローブ信号の活性状態の期間でかつ一つ前のコラム
・アドレス・ストローブ信号の活性状態の期間において
、前記第１及ぼ第２のデコード手段で選択されたレジス
タにつづくレジスタが前記第２のデコード手段がシフト
・レジスタとして動作することにより、前記外部アドレ
ス信号には無関係に選択されることを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161493A JPS6042547B2 (ja) | 1981-10-08 | 1981-10-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161493A JPS6042547B2 (ja) | 1981-10-08 | 1981-10-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5862885A JPS5862885A (ja) | 1983-04-14 |
| JPS6042547B2 true JPS6042547B2 (ja) | 1985-09-24 |
Family
ID=15736113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56161493A Expired JPS6042547B2 (ja) | 1981-10-08 | 1981-10-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042547B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0342768B2 (ja) * | 1985-08-28 | 1991-06-28 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074174A (ja) * | 1983-09-29 | 1985-04-26 | Fujitsu Ltd | メモリ・アクセス方式 |
| JPS60117492A (ja) * | 1983-11-29 | 1985-06-24 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60136086A (ja) * | 1983-12-23 | 1985-07-19 | Hitachi Ltd | 半導体記憶装置 |
-
1981
- 1981-10-08 JP JP56161493A patent/JPS6042547B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0342768B2 (ja) * | 1985-08-28 | 1991-06-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5862885A (ja) | 1983-04-14 |
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