JPS623504B2 - - Google Patents
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- Publication number
- JPS623504B2 JPS623504B2 JP56173960A JP17396081A JPS623504B2 JP S623504 B2 JPS623504 B2 JP S623504B2 JP 56173960 A JP56173960 A JP 56173960A JP 17396081 A JP17396081 A JP 17396081A JP S623504 B2 JPS623504 B2 JP S623504B2
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- JP
- Japan
- Prior art keywords
- data
- write
- data input
- output
- bit selection
- Prior art date
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- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 6
- 230000015654 memory Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体メモリに係り、特に複数のデー
タ入力端子又はデータ入出力端子を有する半導体
メモリに於ける読出し／書込み制御方式に関す
る。
タ入力端子又はデータ入出力端子を有する半導体
メモリに於ける読出し／書込み制御方式に関す
る。
(2) 技術の背景
情報処理システムに於けるデータ処理速度の向
上はメモリアクセスタイムの減少に大きく依存し
ており、このためより性能の秀れたメモリの出現
が望まれている。
上はメモリアクセスタイムの減少に大きく依存し
ており、このためより性能の秀れたメモリの出現
が望まれている。
(3) 従来技術と問題点
複数のデータ入力端子又はデータ入出力端子を
有する半導体メモリは複数のデータ群の任意のビ
ツトに対してのみ独立に読出し／書込み動作を行
なうことは出来ず、特に書込み動作時には一連の
データビツトを読出して再書込みをする必要があ
つた。従つて、例えば一連のデータビツトの中、
或る１ビツトのみ変更したい場合も該ビツトの格
納された番地の一連のビツト全部を読出し、変更
を要する１ビツトは勿論その他の残りの全ビツト
も再書込みされるため即ち或る１ビツトのみ書込
みする場合も、読出しサイクルと書込みサイクル
の２サイクルを必要とし、書込みサイクルのみで
完了させることが出来ないため、処理時間の短縮
を計ることは不可能である欠点を有す。
有する半導体メモリは複数のデータ群の任意のビ
ツトに対してのみ独立に読出し／書込み動作を行
なうことは出来ず、特に書込み動作時には一連の
データビツトを読出して再書込みをする必要があ
つた。従つて、例えば一連のデータビツトの中、
或る１ビツトのみ変更したい場合も該ビツトの格
納された番地の一連のビツト全部を読出し、変更
を要する１ビツトは勿論その他の残りの全ビツト
も再書込みされるため即ち或る１ビツトのみ書込
みする場合も、読出しサイクルと書込みサイクル
の２サイクルを必要とし、書込みサイクルのみで
完了させることが出来ないため、処理時間の短縮
を計ることは不可能である欠点を有す。
(4) 発明の目的
本発明は書込み動作時複数のデータ群の任意の
ビツトに対して独立に書込み動作を可能にする手
段を設けた半導体メモリを提供することを目的と
する。
ビツトに対して独立に書込み動作を可能にする手
段を設けた半導体メモリを提供することを目的と
する。
(5) 発明の構成
本発明はメモリ内部にデータビツト選択信号ラ
ツチ回路を設け通常のデータ入力端子又はデータ
入出力端子に付加された書込み制御信号であるデ
ータビツト選択信号を判別することにより任意の
ビツトに対して独立に書込み動作を可能としたも
のである。
ツチ回路を設け通常のデータ入力端子又はデータ
入出力端子に付加された書込み制御信号であるデ
ータビツト選択信号を判別することにより任意の
ビツトに対して独立に書込み動作を可能としたも
のである。
(6) 発明の実施例
第１図は本発明の書込み動作タイミングを示
す。本発明は従来使用していない書込み信号WE
の立下がりの時間帯ａを利用し、書込みか読出し
かを指示するデータビツト選択信号をラツチし、
書込み信号WEの立上がりの時間帯ｂに、このデ
ータビツト選択信号に基づき、書込みを要するビ
ツトのみ書込み、その他のビツトは読出すこと
で、他のビツトに影響を与えずに所望のビツトの
み書込み可能とするものである。メモリは一例と
してデータ入出力端子が４の場合、即ちデータビ
ツトが４ビツトの場合を示す。データ格納番地を
指示するアドレスADDが与えられ、チツプを選
択するチツプセレクト信号CSが立下り、書込み
信号WEが立下るとデータ入出力端子Ｉ／０１，
Ｉ／０２，Ｉ／０３，Ｉ／０４に付加されたデー
タビツト選択信号をラツチする。例えばＩ／０３
が書込みを要するビツトで他は書込みを要さない
ビツトとすればＩ／０３のみａで示す時間帯が
“１”で他は“０”状態である。CSが立上りWE
も立上るとデータをラツチする。この場合Ｉ／０
１，Ｉ／０２，Ｉ／０４はｂで示す時間帯が読出
し状態となり、Ｉ／０３のみデータビツト選択信
号が、“１”でＩ／０３のみ書込み要求であるこ
とを示すためＩ／０３のｂで示す時間帯のデータ
が書込まれる。例えばメモリＭのｎ番地のデータ
がＩ／０１に対してデータが“０”、Ｉ／０２，
Ｉ／０３，Ｉ／０４に対してデータが夫々“１”
であつたデータ群をＩ／０３のみ“０”としたい
場合Ｉ／０１，Ｉ／０２，Ｉ／０４には夫々
“０”、“１”、“１”が読出されＩ／０３に対する
メモリＭのｎ番地の“１”が“０”に書替えられ
る。
す。本発明は従来使用していない書込み信号WE
の立下がりの時間帯ａを利用し、書込みか読出し
かを指示するデータビツト選択信号をラツチし、
書込み信号WEの立上がりの時間帯ｂに、このデ
ータビツト選択信号に基づき、書込みを要するビ
ツトのみ書込み、その他のビツトは読出すこと
で、他のビツトに影響を与えずに所望のビツトの
み書込み可能とするものである。メモリは一例と
してデータ入出力端子が４の場合、即ちデータビ
ツトが４ビツトの場合を示す。データ格納番地を
指示するアドレスADDが与えられ、チツプを選
択するチツプセレクト信号CSが立下り、書込み
信号WEが立下るとデータ入出力端子Ｉ／０１，
Ｉ／０２，Ｉ／０３，Ｉ／０４に付加されたデー
タビツト選択信号をラツチする。例えばＩ／０３
が書込みを要するビツトで他は書込みを要さない
ビツトとすればＩ／０３のみａで示す時間帯が
“１”で他は“０”状態である。CSが立上りWE
も立上るとデータをラツチする。この場合Ｉ／０
１，Ｉ／０２，Ｉ／０４はｂで示す時間帯が読出
し状態となり、Ｉ／０３のみデータビツト選択信
号が、“１”でＩ／０３のみ書込み要求であるこ
とを示すためＩ／０３のｂで示す時間帯のデータ
が書込まれる。例えばメモリＭのｎ番地のデータ
がＩ／０１に対してデータが“０”、Ｉ／０２，
Ｉ／０３，Ｉ／０４に対してデータが夫々“１”
であつたデータ群をＩ／０３のみ“０”としたい
場合Ｉ／０１，Ｉ／０２，Ｉ／０４には夫々
“０”、“１”、“１”が読出されＩ／０３に対する
メモリＭのｎ番地の“１”が“０”に書替えられ
る。
第２図は本発明の一実施例を示す回路のブロツ
ク図であり、第１図と同様一例としてデータ入出
力端子が、４の場合を示す。行アドレス信号はロ
ーデコーダ１でデコードされ、列アドレス信号は
コラムデコーダ４でデコードされコラム入出力回
路４を経てメモリセルアレイ２のアドレスを選択
する。第１図同様データ入出力端子Ｉ／０３に書
込みを要するデータが加えられ、他のデータ入出
力端子Ｉ／０１、Ｉ／０２、Ｉ／０４は書込み不
要とすると、第１図に示すシーケンスでチツプセ
レクト信号が、CS端子に、書込み信号がWE端子
に加えられロジツク制御回路７によりデータ出力
バツフア回路６と入力データ制御回路３が制御さ
れる。データ入出力端子Ｉ／０３のみ第１図のシ
ーケンスでオンとなりデータビツト選択信号が
“１”であることを示す。
ク図であり、第１図と同様一例としてデータ入出
力端子が、４の場合を示す。行アドレス信号はロ
ーデコーダ１でデコードされ、列アドレス信号は
コラムデコーダ４でデコードされコラム入出力回
路４を経てメモリセルアレイ２のアドレスを選択
する。第１図同様データ入出力端子Ｉ／０３に書
込みを要するデータが加えられ、他のデータ入出
力端子Ｉ／０１、Ｉ／０２、Ｉ／０４は書込み不
要とすると、第１図に示すシーケンスでチツプセ
レクト信号が、CS端子に、書込み信号がWE端子
に加えられロジツク制御回路７によりデータ出力
バツフア回路６と入力データ制御回路３が制御さ
れる。データ入出力端子Ｉ／０３のみ第１図のシ
ーケンスでオンとなりデータビツト選択信号が
“１”であることを示す。
データビツト選択信号ラツチ回路８はデータ入
出力端子Ｉ／０１，Ｉ／０２，Ｉ／０３，Ｉ／０
４の状態を夫々対応するＷ，Ｘ，Ｙ，ＺにWE端
子の書込み信号の立下りによりラツチする。前記
の如くＩ／０３のみ“１”であるためデータビツ
ト選択信号ラツチ回路８のＹは端子Ｑを“１”に
セツトしを“０”にセツトしてデータ入力バツ
フア５のゲート１１を開き入力データ制御回路３
へ書込みデータを送る。入力データ制御回路３は
データビツト選択信号ラツチ回路８のＹのＱ端子
出力と前記ロジツク制御回路７の制御により該デ
ータをコラム入出力回路４を経て前記行アドレス
信号及び列アドレス信号より指示されたアドレス
のデータ入出力端子Ｉ／０３に対応する番地にデ
ータを書込む。
出力端子Ｉ／０１，Ｉ／０２，Ｉ／０３，Ｉ／０
４の状態を夫々対応するＷ，Ｘ，Ｙ，ＺにWE端
子の書込み信号の立下りによりラツチする。前記
の如くＩ／０３のみ“１”であるためデータビツ
ト選択信号ラツチ回路８のＹは端子Ｑを“１”に
セツトしを“０”にセツトしてデータ入力バツ
フア５のゲート１１を開き入力データ制御回路３
へ書込みデータを送る。入力データ制御回路３は
データビツト選択信号ラツチ回路８のＹのＱ端子
出力と前記ロジツク制御回路７の制御により該デ
ータをコラム入出力回路４を経て前記行アドレス
信号及び列アドレス信号より指示されたアドレス
のデータ入出力端子Ｉ／０３に対応する番地にデ
ータを書込む。
この時データ出力バツフア６はデータビツト選
択信号ラツチ回路８のＹの端子が“０”のため
そのゲート１５を閉じて出力をデータ入出力端子
３へ送ることを阻止する。
択信号ラツチ回路８のＹの端子が“０”のため
そのゲート１５を閉じて出力をデータ入出力端子
３へ送ることを阻止する。
データビツト選択信号ラツチ回路８のＷ，Ｘ，
Ｚはデータ入出力端子Ｉ／０１，Ｉ／０２，Ｉ／
０４が“０”のため夫々の端子Ｑを“０”にを
“１”にセツトする。従つてデータ入力バツフア
５のゲート９，１０，１２は閉じられてデータの
転送は阻止され、データ出力バツフア６のゲート
１３，１４，１６は開かれて、ロジツク制御回路
７の制御により読出し状態となる。
Ｚはデータ入出力端子Ｉ／０１，Ｉ／０２，Ｉ／
０４が“０”のため夫々の端子Ｑを“０”にを
“１”にセツトする。従つてデータ入力バツフア
５のゲート９，１０，１２は閉じられてデータの
転送は阻止され、データ出力バツフア６のゲート
１３，１４，１６は開かれて、ロジツク制御回路
７の制御により読出し状態となる。
上記説明はデータ入出力端子３の書込みについ
て述べたが他の端子でも同様であり、且つ２端子
以上複数の端子に同時にデータビツト選択信号を
重畳させれば重畳された端子に対応する複数のビ
ツトが書込み出来ることも同様である。
て述べたが他の端子でも同様であり、且つ２端子
以上複数の端子に同時にデータビツト選択信号を
重畳させれば重畳された端子に対応する複数のビ
ツトが書込み出来ることも同様である。
(7) 発明の効果
以上説明した通り本発明はデータ入力端子又は
データ入出力端子に書込み制御信号であるデータ
ビツト選択信号を重畳し、且つ該データビツト選
択信号をラツチする手段としてデータビツト選択
信号ラツチ回路を設け、従来使用されていなかつ
た書込み信号の立下りを利用して、該データビツ
ト選択信号をラツチすることで、データ群の任意
のビツトを書込むことが可能となり、書込み動作
に必要な読出し動作を不要とし情報処理システム
のメモリアクセスタイムを短縮し得ることが可能
で、その効果は大なるものがある。
データ入出力端子に書込み制御信号であるデータ
ビツト選択信号を重畳し、且つ該データビツト選
択信号をラツチする手段としてデータビツト選択
信号ラツチ回路を設け、従来使用されていなかつ
た書込み信号の立下りを利用して、該データビツ
ト選択信号をラツチすることで、データ群の任意
のビツトを書込むことが可能となり、書込み動作
に必要な読出し動作を不要とし情報処理システム
のメモリアクセスタイムを短縮し得ることが可能
で、その効果は大なるものがある。
第１図は本発明の書込み動作タイミングを示す
図で第２図は本発明の一実施例を示す回路のブロ
ツク図である。 図中１はローデコーダ、２はメモリセルアレ
イ、３は入力データ制御回路、４はコラム入出力
回路、及びコラムデコーダ、５はデータ入力バツ
フア、６はデータ出力バツフア、７はロジツク制
御回路、８はデータビツト選択信号ラツチ回路で
ある。
図で第２図は本発明の一実施例を示す回路のブロ
ツク図である。 図中１はローデコーダ、２はメモリセルアレ
イ、３は入力データ制御回路、４はコラム入出力
回路、及びコラムデコーダ、５はデータ入力バツ
フア、６はデータ出力バツフア、７はロジツク制
御回路、８はデータビツト選択信号ラツチ回路で
ある。
Claims (1)
- １ 複数のデータ入力端子又はデータ入出力端子
を有する半導体メモリに於いて、データビツト選
択信号ラツチ回路を設け、上記データ入力端子又
はデータ入出力端子より書込みデータに先行して
入力されるマスクビツト用の書込み制御信号を該
ラツチ回路に保持せしめ、同一サイクルにて入力
される書込みデータを該ラツチ回路出力により制
御することにより複数のデータ群の任意のビツト
に対して独立に書込み動作を行なうことを可能と
することを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56173960A JPS5877085A (ja) | 1981-10-30 | 1981-10-30 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56173960A JPS5877085A (ja) | 1981-10-30 | 1981-10-30 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5877085A JPS5877085A (ja) | 1983-05-10 |
| JPS623504B2 true JPS623504B2 (ja) | 1987-01-26 |
Family
ID=15970232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56173960A Granted JPS5877085A (ja) | 1981-10-30 | 1981-10-30 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5877085A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6369102U (ja) * | 1986-10-24 | 1988-05-10 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58224496A (ja) * | 1982-06-22 | 1983-12-26 | Nec Corp | Ｒａｍの書込み方式 |
| JPS60179984A (ja) * | 1984-02-27 | 1985-09-13 | Nec Corp | メモリ回路方式 |
| AU2007202328B2 (en) * | 2006-05-31 | 2011-08-18 | Nec Platforms, Ltd. | Housing device and electronic apparatus |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5191636A (en) * | 1974-10-08 | 1976-08-11 | Adoresushiteiho deetaseiseiho ronrijunikenshutsuho randamuakusesukiokusochi oyobi sonokokujishingohatsuseikairo oyobi sensuzofukuki | |
| JPS5378131A (en) * | 1976-12-22 | 1978-07-11 | Fujitsu Ltd | Semiconductor memory element |
| JPS54134934A (en) * | 1978-04-12 | 1979-10-19 | Toshiba Corp | Semiconductor memory device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5397933U (ja) * | 1977-01-12 | 1978-08-09 |
-
1981
- 1981-10-30 JP JP56173960A patent/JPS5877085A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5191636A (en) * | 1974-10-08 | 1976-08-11 | Adoresushiteiho deetaseiseiho ronrijunikenshutsuho randamuakusesukiokusochi oyobi sonokokujishingohatsuseikairo oyobi sensuzofukuki | |
| JPS5378131A (en) * | 1976-12-22 | 1978-07-11 | Fujitsu Ltd | Semiconductor memory element |
| JPS54134934A (en) * | 1978-04-12 | 1979-10-19 | Toshiba Corp | Semiconductor memory device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6369102U (ja) * | 1986-10-24 | 1988-05-10 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5877085A (ja) | 1983-05-10 |
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