JPH01112592A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01112592A JPH01112592A JP62269655A JP26965587A JPH01112592A JP H01112592 A JPH01112592 A JP H01112592A JP 62269655 A JP62269655 A JP 62269655A JP 26965587 A JP26965587 A JP 26965587A JP H01112592 A JPH01112592 A JP H01112592A
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- Japan
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- data
- address
- register
- memory cell
- row decoder
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000015654 memory Effects 0.000 claims abstract description 28
- 238000003491 array Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 3
- 239000000872 buffer Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体記憶装置に関し、特に高速のデーター人
出力機能が必要とされる分野に適合する半導体記憶装置
に関する。
出力機能が必要とされる分野に適合する半導体記憶装置
に関する。
従来の技術
従来、グラフィックデイスプレィ用フレームバッ７ア、
あるいはＶＴＲ，テレビ等の映像用フレームバッファメ
モリとして高速データー人出力機能を有するメモリが実
用化されている。これら、高速データー人出力機能を有
するメモリの一般的構成を第２図を用いて説明する。
あるいはＶＴＲ，テレビ等の映像用フレームバッファメ
モリとして高速データー人出力機能を有するメモリが実
用化されている。これら、高速データー人出力機能を有
するメモリの一般的構成を第２図を用いて説明する。
第２図は従来例メモリの内部構成の一部を示す。
第２図に於いて入力データー線１に連続的にシリアル入
力されるデーターはシフトレジ７タ一回路２により順次
選択されるデーターセレクタースイッチ３を介してデー
ターレジスター４に順次格納される。本従来例ではビッ
ト線対の数は９１０であり、データーレジスター４の数
も９１０ケに合わせである。入力データー線１に９１０
個のシリアルデータ−が入力された時点で、前記９１０
個のデーターレジスターは入力データーで満たされる。
力されるデーターはシフトレジ７タ一回路２により順次
選択されるデーターセレクタースイッチ３を介してデー
ターレジスター４に順次格納される。本従来例ではビッ
ト線対の数は９１０であり、データーレジスター４の数
も９１０ケに合わせである。入力データー線１に９１０
個のシリアルデータ−が入力された時点で、前記９１０
個のデーターレジスターは入力データーで満たされる。
この段階で転送制御線５をハイレベルにす・ることによ
勺、全ての転送ゲートがＯＮとなりデーターレジスター
に格納された９１０個の入力データーはそれぞれ書き込
みアンプ７で増幅されたのちに対応するピット線対に転
送される。ここでメモリセルアレイ１０に於いては複数
のワード線８のうちの１本がハイレベルとなり、これに
より選択された９１０個のメモリセルに対してビット線
上のデーターが書き込まれる。
勺、全ての転送ゲートがＯＮとなりデーターレジスター
に格納された９１０個の入力データーはそれぞれ書き込
みアンプ７で増幅されたのちに対応するピット線対に転
送される。ここでメモリセルアレイ１０に於いては複数
のワード線８のうちの１本がハイレベルとなり、これに
より選択された９１０個のメモリセルに対してビット線
上のデーターが書き込まれる。
以上のように第２図の例では高速にシリアル入力される
入力データーを入力される顆序に従って対応するデータ
ーレジスター４に一坦格納したのち、選択ワード線上の
メモリセルに同時に書き込むことにより高速の書き込み
動作を実現している。
入力データーを入力される顆序に従って対応するデータ
ーレジスター４に一坦格納したのち、選択ワード線上の
メモリセルに同時に書き込むことにより高速の書き込み
動作を実現している。
発明が解決しようとする問題点
以上の従来の半導体記憶装置に於いては次の様な問題点
がある。即ち一つのシリアルデータ−（本例では９６０
個のデーター列）は１本のワード線に対応して記憶され
ているため、−坦記憶されたシリアルデータ−の１部を
読み出す場合には対応するワード線を選択して読み出す
必要がある。
がある。即ち一つのシリアルデータ−（本例では９６０
個のデーター列）は１本のワード線に対応して記憶され
ているため、−坦記憶されたシリアルデータ−の１部を
読み出す場合には対応するワード線を選択して読み出す
必要がある。
従って異なるワード線の情報を一つのシリアルデータ−
として出力することではできない。このような異なるワ
ード線上のデーターを合成して、一つのシリアルデータ
−として出力する用途は種々考えられるが、例えば１本
のワード線に対応して記憶された。分類Ａに属するデー
ターと分類Ｂに属するデーターからなる１つのシリアル
データ−に対し、分類Ａに属するデーターはワード線Ｗ
Ｌ１から、分類Ｂに属するデーターはワード線ＷＬ２か
ら合成された１つのシリアルデーターとして出力したい
場合がある。又、前記デーグーの分類がＡ、Ｂの２種の
みでなく３種類、４種類に増え、それぞれを異なるワー
ド線から合成して出力したい場合もある。
として出力することではできない。このような異なるワ
ード線上のデーターを合成して、一つのシリアルデータ
−として出力する用途は種々考えられるが、例えば１本
のワード線に対応して記憶された。分類Ａに属するデー
ターと分類Ｂに属するデーターからなる１つのシリアル
データ−に対し、分類Ａに属するデーターはワード線Ｗ
Ｌ１から、分類Ｂに属するデーターはワード線ＷＬ２か
ら合成された１つのシリアルデーターとして出力したい
場合がある。又、前記デーグーの分類がＡ、Ｂの２種の
みでなく３種類、４種類に増え、それぞれを異なるワー
ド線から合成して出力したい場合もある。
問題点を解決するための手段
本発明は以上の問題点について鑑みなされたものでアシ
、複数のメモリセルアレイと、それぞれのセルアレイに
対して設けられたロウデコーダーと、それぞれのロウデ
コーダーに対して設けられたアドレス生成部とを有し、
それぞれのアドレス生成部は他のアドレス生成部によっ
て生成されたデーターに対して演算処理した結果を対応
するロウデコーダーに対して出力する様にするものであ
る。
、複数のメモリセルアレイと、それぞれのセルアレイに
対して設けられたロウデコーダーと、それぞれのロウデ
コーダーに対して設けられたアドレス生成部とを有し、
それぞれのアドレス生成部は他のアドレス生成部によっ
て生成されたデーターに対して演算処理した結果を対応
するロウデコーダーに対して出力する様にするものであ
る。
作 用
上記手段により、セルアレイ相互で異なるロウアドレス
が設定可能となり、更に他のセルアレイのロウアドレス
データーを参照しながら他のセルアレイのロウアドレス
を決定することが可能となる。
が設定可能となり、更に他のセルアレイのロウアドレス
データーを参照しながら他のセルアレイのロウアドレス
を決定することが可能となる。
実施例
本発明半導体記憶装置の実施例を第１図を用いて説明す
る。第１図は本発明半導体記憶装置の実施例の構成図を
示す。
る。第１図は本発明半導体記憶装置の実施例の構成図を
示す。
第１図に於いて２つのメモリセルアレイ２０゜３ｏはそ
れぞれ独立したロウデコーダー２１．３１を設えている
。第１のロウデコーダー２１にはベースアドレスレジス
ター２２の出力が接続され、第２のロウデコーダー３１
にはアドレス演算回路３２の出力が接続されている。こ
こでアドレス演算回路３２は加減算回路で構成され、ベ
ースレジスター２２に格況されたアトレアデーターに相
対アドレスレジスター３３に格納されたデーターを加算
、あるいはベースレジスター２２のアドレスデーターか
ら相対アドレスデータ−の内容を減算した結果を前記第
２のロウデコーダーに出力する。尚、このとき演算デー
ターを外部端子から直接、アドレス演算回路３２に与え
ても良い。
れぞれ独立したロウデコーダー２１．３１を設えている
。第１のロウデコーダー２１にはベースアドレスレジス
ター２２の出力が接続され、第２のロウデコーダー３１
にはアドレス演算回路３２の出力が接続されている。こ
こでアドレス演算回路３２は加減算回路で構成され、ベ
ースレジスター２２に格況されたアトレアデーターに相
対アドレスレジスター３３に格納されたデーターを加算
、あるいはベースレジスター２２のアドレスデーターか
ら相対アドレスデータ−の内容を減算した結果を前記第
２のロウデコーダーに出力する。尚、このとき演算デー
ターを外部端子から直接、アドレス演算回路３２に与え
ても良い。
前記ベースアドレスレジスター２２へのアドレスデータ
ーの書き込みは、外部のアドレノ群Ａから直接書き込ん
でも良いがアドレスデーターが単調増加する場合は内部
に設けたアドレスカウンター回路２３の力、ラント出力
を書き込みデーターとして用いても良い。以上の構成に
より、メモリセルアレイ２ｏに与えるロウアドレスを基
準にしてメモリセルアレイ３ｏに与えるロウアドレスを
任意のアドレスだけずらして指定することが可能となる
。
ーの書き込みは、外部のアドレノ群Ａから直接書き込ん
でも良いがアドレスデーターが単調増加する場合は内部
に設けたアドレスカウンター回路２３の力、ラント出力
を書き込みデーターとして用いても良い。以上の構成に
より、メモリセルアレイ２ｏに与えるロウアドレスを基
準にしてメモリセルアレイ３ｏに与えるロウアドレスを
任意のアドレスだけずらして指定することが可能となる
。
データ入力−子Ｉに連続的に入力されるデーターはデー
ター人カパッファ回路２４を介して入力データーレジス
ター２６に順次格納され、所定のデーター数が入力され
た後、データー転送制御信号Ｔを制御してデーター転送
ゲート群２６中の転送ゲート全てをＯＮすることにより
、メモリセルアレイ２０．３０のそれぞれのロウデコー
ダーで選択されたワード線上のメモリセルにデーター転
送される。このとき、メモリセルアレイ２０と３０では
必要に応じて異なるアドレスワード線が選択される。
ター人カパッファ回路２４を介して入力データーレジス
ター２６に順次格納され、所定のデーター数が入力され
た後、データー転送制御信号Ｔを制御してデーター転送
ゲート群２６中の転送ゲート全てをＯＮすることにより
、メモリセルアレイ２０．３０のそれぞれのロウデコー
ダーで選択されたワード線上のメモリセルにデーター転
送される。このとき、メモリセルアレイ２０と３０では
必要に応じて異なるアドレスワード線が選択される。
データー読み出しに於いてはロウデコーダー２１．３１
で選択された各ワード線上のメモリセルの記憶データー
がビット線対に読み出され、読み出し用データー転送制
御信号Ｒを制御して読み出し転送ゲート群２７中の全て
の転送ゲートをＯＮすることにより出力データーレジス
ター２゛８に転送、保持される。出力データーレジスタ
ーに格納された読み出しデーターは順次出力バッファ回
路２９を介して外部に出力される。このときメモリセル
アレイ２０と３０では必要に応じて異なるワード線が選
択される。
で選択された各ワード線上のメモリセルの記憶データー
がビット線対に読み出され、読み出し用データー転送制
御信号Ｒを制御して読み出し転送ゲート群２７中の全て
の転送ゲートをＯＮすることにより出力データーレジス
ター２゛８に転送、保持される。出力データーレジスタ
ーに格納された読み出しデーターは順次出力バッファ回
路２９を介して外部に出力される。このときメモリセル
アレイ２０と３０では必要に応じて異なるワード線が選
択される。
以上の実施例説明の中で特に明記しなかったが、メモリ
セルアレイ中の記憶セルはスタティック型でもダイナミ
ック型でもよい。
セルアレイ中の記憶セルはスタティック型でもダイナミ
ック型でもよい。
発明の効果
本発明の半導体記憶装置は、分割したセルアレイに設け
た独立したロウデコーダにより１つのシリアルデータ−
を分割して同一時刻に異なるワード線上のメモリセルに
書き込むことが可能となる。
た独立したロウデコーダにより１つのシリアルデータ−
を分割して同一時刻に異なるワード線上のメモリセルに
書き込むことが可能となる。
又異なるワード線を同一時刻に選択して１つのシリアル
データ−に合成して出力することが可能となる。
データ−に合成して出力することが可能となる。
第１図は本発明半導体記憶装置の一実施例の構成図、第
２図は従来の半導体記憶装置の構成図である。 ２０．３０・・・・・・メモリセルアレイ、２１．３１
・・・・・・ロウデコーダー、２５・・・・・・入力デ
ーターレジスター、２６・・・・・・転送ゲート群、２
７・・・・・・読み出し転送ゲート、２８・・・・・・
出力チーターレジスター、２２・・・・・・ベースレジ
スター、２３・・・・・・アドレスカウンター、３２・
・・・・・アドレス演算回路、３３・・・・・・相対ア
ドレスレジスター。
２図は従来の半導体記憶装置の構成図である。 ２０．３０・・・・・・メモリセルアレイ、２１．３１
・・・・・・ロウデコーダー、２５・・・・・・入力デ
ーターレジスター、２６・・・・・・転送ゲート群、２
７・・・・・・読み出し転送ゲート、２８・・・・・・
出力チーターレジスター、２２・・・・・・ベースレジ
スター、２３・・・・・・アドレスカウンター、３２・
・・・・・アドレス演算回路、３３・・・・・・相対ア
ドレスレジスター。
Claims (5)
- （１）第１のメモリセルアレイのワード線を選択的に駆
動する第１のロウデコーダーと、第２のメモリセルアレ
イのワード線を選択的に駆動する第２のロウデコーダー
と、入力端子より順次入力される入力データーを処理単
位ずつ一時的に保持し、前記第１、第２のセルアレイに
転送ゲートを介して接続される入力データーレジスター
と、前記第１、第２のメモリセルアレイの読み出しデー
ターを処理単位ずつ一時的に保持する出力データーレジ
スターと、前記第１のロウデコーダーに対するアドレス
データーを保持するベースアドレスレジスターと、記前
第２のロウデコーダーに対し前記ベースアドレスレジス
ターのデーターに対して加減算処理した結果を出力する
アドレス演算回路とを備えてなる半導体記憶装置。 - （２）外部のアドレス端子に印加したアドレス信号をベ
ースレジスターに格納する特許請求の範囲第１項に記載
の半導体記憶装置。 - （３）内部に設けたアドレスカウンター回路のカウンタ
ー出力をベースレジスターに格納する特許請求の範囲第
１項に記載の半導体記憶装置。 - （４）アドレス演算回路はベースレジスターの内容と、
外部端子から直接入力されるデーターとの間で加減算処
理する特許請求の範囲第１項に記載の半導体記憶装置。 - （５）アドレス演算回路はベースレジスターの内容と、
内部に設けられた相対アドレスレジスターに格納された
データーとの間で加減算処理する特許請求の範囲第１項
に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269655A JPH01112592A (ja) | 1987-10-26 | 1987-10-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269655A JPH01112592A (ja) | 1987-10-26 | 1987-10-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01112592A true JPH01112592A (ja) | 1989-05-01 |
Family
ID=17475377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62269655A Pending JPH01112592A (ja) | 1987-10-26 | 1987-10-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01112592A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04229485A (ja) * | 1990-06-19 | 1992-08-18 | Internatl Business Mach Corp <Ibm> | Ｖｒａｍ、メモリ装置及び表示システム |
| US5495444A (en) * | 1993-07-14 | 1996-02-27 | Ricoh Company, Ltd. | Semiconductor memory device used as a digital buffer and reading and writing method thereof |
-
1987
- 1987-10-26 JP JP62269655A patent/JPH01112592A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04229485A (ja) * | 1990-06-19 | 1992-08-18 | Internatl Business Mach Corp <Ibm> | Ｖｒａｍ、メモリ装置及び表示システム |
| US5495444A (en) * | 1993-07-14 | 1996-02-27 | Ricoh Company, Ltd. | Semiconductor memory device used as a digital buffer and reading and writing method thereof |
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