JPS6381688A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
画像処理システムにおいて画像メモリとして用いられる
スタティック型ＲＡＭ　（ランダム・アクセス・メモリ
）等の半導体記憶装置に利用して有効な技術に関するも
のである。

〔従来の技術〕

画像処理システムに用いられる画像メモリについては、
例えば日経マグロウヒル社発行、１９８５年２月１１日
イ寸「日経エレクトロニクスＪ２１９頁〜２２９頁に記
載されている。この画像メモリは、ダイナミック型ＲＡ
Ｍに画像処理用のシリアル出力＃Ｂ能を付加したもので
ある。

〔発明が解決しようとする問題点〕

画像処理においては、図形のズーミング（拡大／縮小）
は重要なテーマである。このような図形のズーミング処
理を行うための演算処理方法として、本願発明者等は先
に第３図に示すような方法を考えた。

第３図は、画像メモリに記憶される（ａ）の画像により
、例えば１／Ｚに縮小した（ｂ）の画像を得る方法を説
明するためのの概念図である。縮小画像（ｂ）のメモリ
セルｍが配置されるアドレス（Ｘ　−Ｙ）を実質的に２
倍に拡大してもとの画像（ａ）上に投影したアドレス（
Ｘ’　　・Ｙ′）のピッチと、画像（ａ）のメモリセル
が配置されるピッチが一致するとは限らない。このため
、１／２の縮小画像（ｂ）のアドレス（Ｘ　−Ｙ）に書
き込むべきデータ値は、このアドレス（Ｘ　−Ｙ）を実
質的に２倍に拡大してもとの画像（ａ）上に投影したア
ドレス（Ｘ’　　・Ｙ′）に最も近接する４つのメモリ
セルｍ　Ｏ−ｍ　３の記憶データにより求められる。す
なわち、メモリセルｍＯ〜ｍ３のデータ値に対し、アド
レス（Ｘ’　　・Ｙ′）からメモリセルｍ　Ｏ−ｍ　３
までの距離による重み付けを行った後、平均値を求め、
四捨五入することで、縮小画像（ｂ）のメモリセルｍの
データ値を得るものである。

画像（ａ）によって拡大画像を作成する場合、同様に拡
大後のアドレスを元の画像上に縮小して投影し、それに
近接する４つのメモリセルの記憶データを読み出して距
離に従った重み付けを行った後演算することで、拡大画
像上のデータ値を得ることができる。

しかしながら、このような表示画像のズーミングにおい
ては、拡大あるいは縮小後の各アドレスについて、それ
ぞれ４回づつ画像メモリをアクセスすることが必要であ
り、一つの拡大あるいは縮小画像を得るための画像メモ
リへのアクセスは厖大な回数になるとともに、それによ
る画像処理システム内のプロセッサの専有時間が大きな
ものとなる。

この発明の目的は、画像処理等に通した新規な機能を有
する半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明８！［１にの記述及び添付図面から明らかになる
であろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
外部から供給されるアドレス信号により措定されるデー
タ線及びワード線の交点に結合されるメモリセルと、上
記データ線及びワード線とこれらのデータ線及びワード
線にそれぞれ隣接し次のアドレスが割り当てられるデー
タ線及びワード線の交点に結合される他の３つのメモリ
セルラ同時に選択し、これらの４つのメモリセルの記憶
データを一回のメモリアクセスによって同時に読み出せ
るようにするものである。

〔作　　用〕

上記した手段によれば、前述の方法を用いてズーミング
処理を行う場合に必要な近接する４ビツトのメモリセル
の記憶データを、−回のメモリアクセスによって同時に
読み出すことができるため、ズーミング処理を高速化で
きるとともに、画像処理用のプロセッサの処理負担を軽
減することができるものである。

〔実施例〕

第１図には、この発明が通用されたスタティック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の各回
路ブロックを構成する回路素子は、公知の半導体集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのような一個の半導体基板上において形成される
。

この実施例のスタティック型ＲＡＭでは、特に制限され
ないが、偶数番号のアドレスが割り当てられたワード線
に結合されるメモリセルによって構成されるメモリアレ
イＭ−ＡＲＹＯと、奇数番号のアドレスが割り当てられ
たワード線に結合されるメモリセルによって構成される
メモリアレイＭ−ＡＲＹＩが設けられる。各メモリアレ
イに対応して、その偶数番号のアドレスが割り当てられ
たデータ線を選択的に相補共通データ線ＣＤＯ・ＣＤＯ
あるいはＣＤ２・ＣＤ２に接続し、また奇数番号のアド
レスが割り当てられたデータ線を選択的に相補共通デー
タ線ＣＤＩ・ＣＤＩあるいはＣＤ３・ＣＤ３に接続する
ためのカラムスイッチｃｓｗｏ及びＣ３ＷＩがそれぞれ
設けられる。

上記メモリアレイＭ−ＡＲＹＯ及びＭ−ＡＲＹｌに対応
してＸアドレスデコーダＤＣＲＸＯ及びＤＣＲＸｌが設
けられ、またカラムスイッチＣ３ＷＯ及びＣ３ＷＩに対
応してＹアドレスデコーダＤＣＲＹＯ及びＤＣＲＹＩが
設けられる。各アドレスデコーダと各メモリアレイ又は
各カラムスイッチとの間には、ＸスイッチＸＳＯ及びＸ
ＳＩ又はＹスイッチＹＳＯ及びＹＳＩが設けられる。

カラムスイッチｃｓｗｏ及びＣ３ＷＩを介してメモリア
レイのデータ線が選択的に結合される相補共通データ線
ＣＤＯ・ＣＤＯ〜ＣＤ３・ＣＤ３は、入出力回路Ｉ１０
に結合される。各相補共通データ線に出力されるメモリ
セルの読み出し信号は、この入出力回路Ｉ１０によって
適当なレベルに増幅され、選択された後、入出力端子Ｄ
Ｏ〜Ｄ３を介して外部の装置に出力される。これらのメ
モリアレイとその周辺回路の動作については後述する。

外部から供給されるＸアドレス信号ＡＸＯ〜ＡＸｉ及び
Ｙアドレス信号ＡＹＯ〜ＡＹｊは、アドレスバッファＡ
ＤＢに入力される。アドレスバッファＡＤＢは、このア
ドレス信号と同相の内部アドレス信号と、逆相の内部ア
ドレス信号から成る内部相補アドレス信号ａｘＱ〜ａｘ
ｉ及びａｙＱ〜ａｙｊ　　（ここで、例えば内部アドレ
ス信号ａｘＯとその反転信号ａｘＱをまとめて内部相補
アドレス信号ａＸＯと表す。以下同じ、）を形成し、上
記の各アドレスデコーダ回路等に供給する。

タイミング制御回路ＴＣは、外部から制御信号として供
給されるチップイネーブル信号ＣＥ、ライトイネーブル
信号ＷＥ及びズーミング読み出しモード信号Ｚ　Ｒを受
け、後述する各種のタイミング信号を形成し、各回路に
供給する。

第２図には、茅１図のメモリアレイとその周辺回路の一
実施例の回路図が示されている。この図により、メモリ
アレイ及びその周辺回路の動作について説明する。

前述のように、この実施例のスタティック型ＲＡＭでは
、二つのメモリアレイＭ−ＡＲＹＯ及びＭ−ＡＲＹｌが
設けられる。メモリアレイＭ−ＡＲＹＯは、ｎ＋１組の
相補データ線ＤＯ・ＤＯ〜Ｄｎ−Ｄｎと偶数アドレスが
与えられた（ｍ＋１）７２本のワード線ＷＯ，Ｗ２ない
しＶ／＋ａ−３、Ｗ−１及びこれらの相補データ線及び
ワード線の交点に結合される複数のメモリセルによって
構成される。また、メモリアレイＭ−ＡＲＹ１は、ｎ＋
１組の相補データ線ＤＯ・ＤＯ〜Ｄｎ−Ｄπと奇数アド
レスが与えられた（ｍ＋１）７２本のワード線Ｗｌ、Ｗ
３ないしＷＩＮ−２、Ｗｍ及びこれらの相補データ線及
びワード線の交点に結合される複数のメモリセルによっ
て構成される。

メモリアレイＭ−ＡＲＹＯのワード線ＷＯ，Ｗ２ないし
Ｗｉ−３、Ｗｍ−１は、ＸスイッチＸＳＯのＮチャンネ
ル型のスイッチＭＯ５ＦＥＴＱ１．Ｑ２ないしＱ３．Ｑ
４を介してＸアドレスデコーダＤＣＲＸＯの対応する選
択信号線ＸＯ，Ｘ２ないしＸ＋ｏ−３、Ｘｍ−１に接続
される。ＭＯＳ　Ｆ　ＥＴＱｌのドレインが結合される
選択信号線ＸＯとワード線Ｗ２との間には、直列形態の
スイッチＭＯ３ＦＥＴＱ５及びＱ６が設けられる。同様
に、他の各選択信号線と隣接する次のワード線との間に
は、ＭＯ３ＦＥＴＱ７．ＱＢ及びＱ９．Ｑ１０に代表さ
れるような直列形態のスイッチＭＯ３ＦＥＴが設けられ
る、これらのスイッチＭＯ３ＦＥＴのうちＭＯ３ＦＥＴ
Ｑ５．Ｑ７ないしＱ９１７）ゲートには、最下位ピント
の非反転内部アドレス信号ａＸＯが供給され、上記ＭＯ
３ＦＥＴＱＩ、Ｑ２ないしＱ３、Ｑ４のゲートにはその
反転信号ａｘＱが供給される。また、ＭＯ３ＦＥＴＱ６
．Ｑ８ないしＱ１０のゲートには、ズーミング読み出し
モード信号Ｔ下がハイレベルとされ近接する４ビツトの
メモリセルから同時に４ビツトの記憶データを読み。

出す動作モードにおいてハイレベルとされるタイミング
信号φ２が供給される。

一方、メモリアレイＭ−ＡＲＹ１のワード線Ｗ１、Ｗ３
ないしＷｍ−２＊　Ｗｍは、ＸスイッチＸＳｌのＮチャ
ンネル型のスイッチＭＯ５ＦＥＴＱＩＩ。

Ｑ１２ないしＱ１３．　　Ｑ１４を介してＸアドレスデ
コーダＤＣＲＸＯの対応する選択信号線ＸＯ，Ｘ２ない
しＸｍ−３＋　Ｘｍ−１に接続される。’　ＭＯ３ＦＥ
ＴＱｌｌと並列に、直列形態のスイッチＭＯ３ＦＥＴＱ
１５及びＱ１６が設けられる。同様に、他のＭＯ３ＦＥ
ＴＱ１２ないしＱ１３．　Ｑ１４と並列に、ＭＯ３ＦＥ
ＴＱ１７．ＱｌＢないしＱ１９．　Ｑ２０及びＱ２１．
　Ｑ２２に代表されるような直列形態のスイッチＭ　Ｏ
Ｓ　ＦＥＴが設けられる。これらのスイッチＭＯ３ＦＥ
ＴのうちＭＯ３ＦＥＴＱ１５．Ｑ１７ないしＱ１９．　
Ｑ２１のゲートには、最下位ビットの反転内部アドレス
信号ａｘＱが供給され、ＭＯ３ＦＥＴＱＩ１．Ｑ１２な
いしＱ１３．　Ｑ１４のゲートには非反転内部アドレス
信号ａｘＱが供給される。また、ＭＯ３ＦＥＴＱ１６．
Ｑ１８ないしＱ２０．　Ｑ２２のゲートには、上記タイ
ミング信号φ２が供給される。

ＸアドレスデコーダＤＣＲＸＯ及びＤＣＲＸ　１には、
最下位ビットを除く内部相補アドレス信号ａｘＯ−ａｘ
ｉが入力される。ＸアドレスデコーダＤＣＲＸＯ及びＤ
ＣＲＸＩは、これらの内部相補アドレス信号をデコード
し、選択信号ＸＯ，Ｘ２ないしＸｍ−３＋　Ｘｍ−１を
形成する。各Ｘアドレスデコーダから出力されるこれら
の選択信号は、最下位ビットのアドレス信号の条件を含
んでいないため、偶数番号のワード線を選択するための
ＸアドレスデコーダＤＣＲＸＯと、奇数番号のワード線
を選択するためのＸアドレスデコーダＤＣＲＸ１の対応
する選択信号は、常に同時にハイレベルとなる。

以上のことから、タイミング信号φ２がロウレベルとな
る通常の単一アドレスアクセスにおいて、Ｘアドレスデ
コーダＤＣＲＸＯ及びＤＣＲＸＩにより形成される選択
信号ＸＯ，Ｘ２ないしＸト３゜Ｘｎ＋−１のいずれかが
ハイレベルとなり、Ｍ　ＯＳ　ＦＥＴＱＩ〜Ｑ４あるい
はＭＯ３ＦＥＴＱＩＩ〜Ｑ１４が内部アドレス信号ａｘ
Ｑ又はその反転信号「マでによって選択的にオン状態と
されることにより、指定されたワード線のみが選択状態
とされる。しかし、タイミング信号φＺがハイレベルと
されるズーミング読み出し動作モードにおいて、例えば
ワード線ＷＯのような偶数アドレスのワード線が選択さ
れ最下位ビットの内部アドレス信号の反転信号５電がハ
イレベルとなる場合、ＸスイッチＸＳＯではＭＯ３ＦＥ
ＴＱＩ〜Ｑ４がオン状態となって、選択信号ＸＯ，Ｘ２
ないしＸｎ＋−３、Ｘｍ−１のうちハ・ｆレベルの選択
信号に対応するワード線が選択状態となる。また、Ｘス
イッチＸＳＩでは、反転内部アドレス信号「マ了のハイ
レベルによってＭＯＳＦＥＴＱ１５・Ｑ１７ないしＱ１
９．　Ｑ２１がオン状態となるとともに、タイミング信
号φ２のハイレベルによってＭＯ３ＦＥＴＱ１６・Ｑ１
８ないしＱ２０．　Ｑ２２がオン状態となるため、上記
ＸスイッチＸＳＯによって選択されたワード線の一つ次
のワード線、例えばワード線Ｗ１がワード線ＷＯと同時
に選択状態となる。

一方、ズーミング読み出し動作モードにおいて、例えば
ワード線Ｗ１のような奇数アドレスのワード線が選択さ
れ最下位ビットの内部アドレス信号ａｘＱがハイレベル
となる場合、ＸスイッチＸ５１ではＭＯ５ＦＥＴＱＩＩ
〜Ｑ１４がオン状態となって、選択信号ＸＯ，Ｘ２ない
しＸｍ−３、Ｘｎ＋−１のうちハイレベルの選択信号に
対応するワード線が選択状態となる。また、Ｘスイッチ
ＸＳＯでは、非反転内部アドレス信号ａｘＱのハイレベ
ルによってＭＯ８ＦＥＴＱ５．Ｑ７ないしＱ９がオン状
態となるとともに、タイミング信号φ２のハイレベルに
よってＭＯＳＦＥＴＱ６．Ｑ８ないしＱＩＯがオン状態
となるため、上記ＸスイッチＸ８１によって選択された
ワード線の一つ次のワード線、例えばワード線Ｗ２がワ
ード線Ｗ１と同時に選択状態となる。

このように、タイミング信号φ２がロウレベルとなる通
常の単一アドレスアクセスの場合、外部から供給される
アドレス信号によって指定されるワード線のみが選択状
態とされる。一方、タイミング信号φ２がハイレベルと
なるズーミング読み出し動作においては、外部から供給
されるアドレス信号によって指定されるワード線と同時
に、そのワード線の次のロウアドレスが与えられるもう
一つのワード線が同時に選択状態とされる。

次に、メモリアレイＭ−ＡＲＹＯのうち偶数アドレスが
与えられた相補データ線は、ＤＯ・ＤＯ及びＤｎ−１・
Ｄｎ−１に代表されるように、カラムスイッチｃｓｗｏ
の対応するスイッチＭＯ５ＦＥＴ対Ｑ２３・Ｑ２４ない
しＱ２７・Ｑ２８を介して相補共通データ線ＣＤＯ・Ｃ
ＤＯに接続される。また、メモリアレイＭ　−Ａ　ＲＹ
　Ｏのうち奇数アドレスが与えられた相補データ線は、
Ｄｌ・「■及びＤｎ・Ｄｎに代表されるように、カラム
スイッチＣ３ＷＯの対応するスイッチＭＯ３ＦＥＴ対Ｑ
２５・Ｑ２６ないしＱ２９・Ｑ３０を介して相補共通デ
ータ線ＣＤＩ−ＣＤＩに接続される。同様に、メモリア
レイＭ−ＡＲＹ１のうち偶数アドレスが与えられた相補
データ線は、Ｄｏ−ＤＯ及びＤｎ−１・Ｄｎ−１に代表
されるように、カラムスイッチＣ３ＷＩの対応するスイ
ッチＭＯ５ＦＥＴ対Ｑ３１・Ｑ３２ないしＱ３５・Ｑ３
６を介して相補共通データ線ＣＤ２・ＣＤ２に接続され
る。また、メモリアレイＭ−ＡＲＹＩのうち奇数アドレ
スが与えられた相補データ線は、Ｄｌ・Ｄｌ及びＤｎ　
−Ｄｎに代表されるように、カラムスイッチＣ３ＷＩの
対応するスイッチＭＯ３ＦＥＴ対Ｑ３３・Ｑ３４ないし
Ｑ３７・Ｑ３Ｂを介して相補共通データ線ＣＤ３・ＣＤ
３に接続される。

カラムスイッチｃｓｗｏのスイッチＭ　ＯＳ　Ｆ　ＥＴ
対Ｑ２３・Ｑ２４ないしＱ２９・Ｑ３０のゲートはそれ
ぞれ共通接続され、ざらにＹスイッチＹＳＯのスイッチ
ＭＯ３ＦＥＴＱ３９〜Ｑ４０又はＱ４１〜Ｑ４２を介し
て、Ｙアドレスデコーダ０ＣＲＹＯの対応する選択信号
線ＹＯ＝Ｙｎ−１に接続される。また、同様にカラムス
イッチＣ３ＷＩのスイッチＭＯ３ＦＥＴ対Ｑ３１・Ｑ３
２ないしＱ３７・Ｑ３８のゲートはそれぞれ共通接続さ
れ、ＹスイッチＹＳＩのスイッチＭＯ３ＦＥＴＱ４９〜
Ｑ５０又はＱ５１〜Ｑ５２を介して、Ｙアドレスデコー
ダＤＣＲＹ１の対応する選択信号線ＹＯ＝Ｙｎ−１に接
続されるゆＹアドレネデコーダＤＣＲＹＯ及びＤＣＲＹ
ｌには、最下位ビットを除く内部相補アドレス信号上ｙ
　ｌ　〜３ｙｊが供給される。

これらのカラムスイッチＣ３ＷＯとＹスイッチＹＳＯ及
びＹアドレスデコーダＤＣＲＹＯは、対応するメモリア
レイＭ−ＡＲＹＯのデータ線選択に関して、前述のワー
ド線選択の場合と同様な動作を行う。すなわち、タイミ
ング信号φ２がロウレヘルとなる通常の単一読み出し動
作において、ＹスインチＹＳＯのスイッチＭＯ３ＦＥＴ
Ｑ３９〜Ｑ４０又はスイッチＭＯ３ＦＥＴＱ４１〜Ｑ４
２が反転内部アドレス信号ａｙＯ又は非反転内部アドレ
ス信号ａｙＱのハイレベルによつて選択的にオン状態と
なる。これにより、選択的に形成されるデータ線選択信
号ＹＯ〜Ｙｎ−１がカラムスイッチＣ３ＷＯの対応する
スイッチＭＯ３ＦＥＴ対に供給され、Ｙアドレス信号Ａ
ＹＯ〜ＡＹｊによってｔＵ定される１組の相補データ線
が対応するス・ｆツチＭＯ３ＦＥＴ対を介して相補共通
データ線ＣＤＯ・ＣＤＯに接続される。

一方、タイミング信号φ２がハイレベルとなるズーミン
グ読み出し動作モードの場合、Ｙスイッチｙｓｏのスイ
ッチＭＯ３ＦＥＴＱ３９〜Ｑ４０又はＱ４１〜Ｑ４２が
反転内部アドレス信号ａｙｏ又は非反転内部アドレス信
号ａｙｏに従って選択的にオン状態となるとともに、直
列形態のスイッチＭＯ３ＦＥＴＱ４３・Ｑ４４等又はＱ
４５・Ｑ４６ないしＱ４７・Ｑ４８が同時にオン状態と
なる。これにより、上記ＸスイッチＸＳＯ及びＸＳＩの
場合と同様に、Ｙアドレス信号ＡＹＯ〜ＡＹｊによって
指定されるデータ線とその次のカラムアドレスが与えら
れたデータ線が同時に選択状態とされる。

このような相補データ線の選択動作は、メモリアレイＭ
−ＡＲＹ　１とメモリアレイＭ−ＡＲＹＩに対応して設
けられるカラムスイッチｃｓｗｉ。

ＹスイッチＹＳＩ及びＹアドレスデコーダＤＣｎＹ１に
よって、同様に行われる。

以上のように、この発明が通用されたスタティック型Ｒ
ＡＭでは、タイミング信号φ２がハイレ　′ベルとなる
ズーミング読み出し動作の場合、外部から供給される°
１ドレス信号によって指定されるワード線及びデータ線
と、これらのワード線及びデータ線にそれぞれ隣接し次
のアドレスが割り当てられるワード線及びデータ線が同
時に選択状態とされる。これにより、ズーミン汐゛処理
に必要な近接４ピントのメモリセルの記憶データを、−
回のメモリアクセスによって同時に読み出すことができ
るものである。

ところで、ズーミング読み出し動作において、選択され
たメモリセルから相補共通データ線ＣＤ０・ＣＤＯ〜Ｃ
Ｄ３・ＣＤ３を介して出力される読み出し信号は、入出
力回路Ｉ１０に入力される。

この入出力回路Ｉ１０には、これらの読み出し信号とと
もに前述のタイミング信号φ２や、読み出し動作時読み
出しデータを出力できるタイミングでハイレベルとされ
るタイミング信号φｒ及び書き込み動作においてハイレ
ベルとされるタイミング信号φＷがタイミング側御回路
ＴＣから供給される。また、内部相補アドレス信号のう
ち最下位ビットの内部相補アドレス信号ａｘＯ及びａｙ
ＯがアドレスバンファＡＤＢから供給される。入出力回
路Ｉ１０は、タイミング信号φ２がロウレベルとされる
単一アドレスの読み出し動作モードにおいて、相補共通
データＶＡｃＤＯ・ＣＤＯ〜ＣＤ３・ＣＤ３のいずれか
を介して出力される読み出しデータを、タイミング信号
φｒに従って入出力端子ＤＯから外部の装置に出力する
。また、スタテ、イック型ＲＡＭの書き込み動作モード
において、この入出力端子ＤＯを経て外部から入力され
る暑き込めデータを、タイミング信号φＷに従って相補
書き込み信号とし、相補共通データ線に供給する。これ
らの単一アドレスアクセスにおいて記憶データを入出力
する相補共通データ線の選択は、最下位ビットの内部相
補アドレス信号ａｘＱ及び土ｙｏによって制御される。

一方、タイミング信号φ２がハイレベルとされるスーミ
ング読み出し動作の場合、入出力回路Ｉ１０は、４ピン
トのメモリセルのうぢＸ７ドレス信号ＡＸＯ＝ＡＸｉ及
びＹアドレス信号ＡＹＯ〜ＡＹｊによって指定されるメ
モリセルの読み出しデータが常に入出力端子ＤＯに出力
されるようにするための出力信号の切り換え制御を行う
。

すなわち、相補共通データ線ＣＤ０−ＣＤ０〜ＣＤ３・
ＣＤ３に出力される読み出しデータは、内部相補アドレ
ス信号ａｘＯ及びびａｙＯによって図示されない入出力
回路Ｉ１０の切り換え回路によって選択され、次表に示
すような関係に基づいて、入出力端子ＤＯ〜Ｄ３に出力
される。

これにより、外部から供給されるＸアドレス信号ＡＸＯ
〜ＡＸｉ及びＹアドレス信号ＡＹＯ〜ＡＹｊによって指
定されるメモリセルとその他の３ビツトのメモリセルか
らの読み出しデータが、入出力端子ＤＯ〜Ｄ３に所定の
対応をもって出力される。

以上の本実施例に示されるように、この発明を画像処理
システムにおける画、像メモリとして用いられるスタテ
ィック型ＲＡ　Ｍ等の半導体記憶装置に適用した場合、
次のような効果が得られる。すなわち、 （１）外部から供給されるアドレス信号により指定され
るデータ線及びワード線の交点に結合されるメモリセル
と、上記データ線及びワード線とそれぞれに隣接し次の
アドレスが与えられるデータ線及びワード線の交点に結
合される他の３つのメモリセルの記憶データを同時に読
み出す機能を付加することにより、ズーミング処理に必
要な近接４ビツトのメモリセルの記憶データを、−回の
メモリアクセスによって同時に読み出すことができると
いう効果が得られる。

（２）上記（１）項により、拡大あるいは縮小画像を得
るためのズーミング処理が高速化されるとともに、ズー
ミング処理に伴う画像処理システム内のプロセッサに対
する処理負担を軽減することができるという効果が得ら
れる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に固定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、この実施例で
は外部から供給されるアドレス信号によって指定される
メモリセルと、そのメモリセルが結合されるデータ線及
びワード線とそれぞれに隣接し次のアドレスが与えられ
るデータ線及びワード線との交点に結合される近接３ビ
ツトのメモリセルの読み出しを同時に行っているが、指
定されたデータ線及びワード線の一つ前の隣接データ線
及びワード線に結合される近接３ビツトのメモリセルを
同時に読み出すものとしてもよい、また、メモリアレイ
あるいはカラムスイッチを選択するための内部アドレス
信号は、最下位ビットのａｘＱあるいはａｙｏではなく
、例えば最上位ビットなど他のピントを用いるものとし
てもよい、さらに、外部から制御信号として供給される
ズーミング読み出しモード信号ＺＲに関係なく、単一読
み出し動作の場合でも常に近接４ビツトのメモリセルの
銃み出しが行われるものとしてもよい、第２図に示した
Ｘスイッチ回路及びＹスイッチ回路は、Ｘアドレスデコ
ーダＤＣＲＸＯ，ＤＣＲＸＩ及びＹアドレスデコーダＤ
ＣＲＹＯ，ＤＣＲＹＩにおいて、選択信号ＸＯ，Ｘ２な
いしＸ−３、Ｘｓ＋−１及びＹ　Ｏ−Ｙｎ−１をタイミ
ング信号φ２に従って選択的に形成することによって、
さらに簡略化することもできる。さらに、第１図のスタ
ティック型ＲＡＭのブロック構成や制御信号の組み合わ
せ等、種々の実施形態を採ることができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である画像処理システムの
画像メモリとして用いられるスタティック型ＲＡＭに通
用した場合について説明したが、それに限定されるもの
ではな（、例えば、同様な用途に用いられるダイナミッ
ク型ＲＡＭやＲＯＭ　（リード・オンリー・メモリ）等
の各種の半導体記憶装置にも通用できる０本発明は、少
なくともズーミング機能を有する画像処理システムに用
いられる半導体記憶装置には通用できる。

〔発明の効果〕

本則において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、外部から供給されるアドレス信号により
指定されるデータ線及びワード線の交点に結合されるメ
モリセルと、上記データ線及びワード線とそれぞれに隣
接し次のアドレスが与えられるデータ線及びワード線の
交点に結合される他の３つのメモリセルの記憶データを
同時に読み出す機能を付加することにより、ズーミング
処理に必要とされる近接４ビツトの記憶データを一回の
メモリアクセスによって同時に読み出すことができ、拡
大又は縮小画像を得るためのズーミング処理を高速化し
プロセッサの処理負担を軽減できるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたスタティック型ＲＡＭ
の一実施例を示すブロック図、第２図は、第１図のスタ
ティック型ＲＡＭのメモリアレイ及びその周辺回路の一
実施例を示す回路図、 第３図は、ズーミング（縮小）処理の一例を示す概念図
である。 Ｍ−ＡＲＹＯ，Ｍ−ＡＲＹＩ・・・メモリアレイ、Ｃ３
ＷＯ，Ｃ３ＷＩ・・・カラムスイッチ、ＸＳＯ，ＸＳＩ
・・・Ｘスイッチ回路、ｙｓｏ。 ＹＳｌ・・・Ｙスイッチ回路、ＤＣＲＸＯ，ＤＣＲＸＩ
、ＤＣＲＹＯ，ＤＣＲＹＩ・・・アドレスデコーダ、Ａ
ＤＢ・・・アドレスバッファ、Ｉ／０・・・入出力回路
、ＴＣ・・・タイミング制御回路。 ＭＣ・・・メモリセル、Ｑ１〜Ｑ５８・・・Ｎチャンネ
ルＭＯ５ＦＥＴ。 ／　６、 を

Claims (1)

1. 【特許請求の範囲】 １、外部から供給されるアドレス信号により指定される
   データ線及びワード線の交点に結合されるメモリセルと
   、上記データ線及びワード線と上記データ線及びワード
   線に対してそれぞれ隣接する次のアドレスが割り当てら
   れるデータ線及びワード線との組み合わせの交点に結合
   される他の３つのメモリセルを上記アドレス指定により
   自動的に選択し、これらの４つのメモリセルの記憶デー
   タを同時に読み出すことを特徴とする半導体記憶装置。 ２、上記半導体記憶装置は、偶数番号のアドレスが割り
   当てられるワード線に結合されるメモリセルにより構成
   される第１のメモリアレイと、奇数番号のアドレスが割
   り当てられるワード線に結合されるメモリセルにより構
   成される第２のメモリアレイと、上記第１のメモリアレ
   イの偶数番号のアドレスが割り当てられるデータ線を選
   択的に第１の共通データ線に接続しまた上記第１のメモ
   リアレイの奇数番号のアドレスが割り当てられるデータ
   線を選択的に第２の共通データ線に接続する第１のカラ
   ムスイッチと、同様に上記第２のメモリアレイの偶数番
   号及び奇数番号のアドレスがそれぞれ割り当てられるデ
   ータ線を選択的にそれぞれ第３及び第４の共通データ線
   に接続する第２のカラムスイッチと、上記第１及び第２
   のメモリアレイと第１及び第２のカラムスイッチに対応
   して設けられ外部から供給されるアドレス信号により指
   定されるアドレスに対応したデータ線及びワード線とこ
   れらのデータ線及びワード線に隣接し次のアドレスが割
   り当てられるデータ線及びワード線を同時に選択状態と
   する選択回路とを含むものであることを特徴とする特許
   請求の範囲第１項記載の半導体記憶装置。