JPS62287499A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS62287499A JPS62287499A JP61131443A JP13144386A JPS62287499A JP S62287499 A JPS62287499 A JP S62287499A JP 61131443 A JP61131443 A JP 61131443A JP 13144386 A JP13144386 A JP 13144386A JP S62287499 A JPS62287499 A JP S62287499A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- block
- blocks
- clock generation
- clock generating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000000872 buffer Substances 0.000 abstract description 17
- 238000007599 discharging Methods 0.000 abstract description 3
- 230000003213 activating effect Effects 0.000 abstract 2
- 230000004913 activation Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概 要〕
メモリセルアレイを列デコーダによって複数のブロック
に分割すると共に各ブロック毎に各種クロックの発生回
路を設け、そして行アドレスによって１つのクロック発
生回路だけを動作させて消費電力の節減および動作速度
の高速化を図る。
に分割すると共に各ブロック毎に各種クロックの発生回
路を設け、そして行アドレスによって１つのクロック発
生回路だけを動作させて消費電力の節減および動作速度
の高速化を図る。
本発明は、複数に分割されたメモリセルアレイを備え、
選択メモリセルを含まないメモリセルアレイブロックは
動作を停止させるようにした半導体メモリ装置、に関す
る。
選択メモリセルを含まないメモリセルアレイブロックは
動作を停止させるようにした半導体メモリ装置、に関す
る。
列デコーダでセルアレイを複数ブロックに分割して非選
択ブロックの動作を停止させるようにしたメモリ構成は
、消費電力を節減する上で有用である。第２図はこの一
例で、多数のメモリセルを ・備えるセルアレイは各ビ
ット線を２分する形で分割されて２つのセルブロック３
．４にされ、各ブロックに行デコーダ（ＲＯＷ ＤＥ
Ｃ） １． ２と、列デコーダ（ＣＯＬ、 ＤＥＣ）
、センスアンプ（Ｓ／Ａ）及び入出力回路（Ｉ １０
）が付属する。５はアドレスバッファ、６はクロック発
生回路、７は書込みクロック発生回路、８はデータ入カ
バソファ、９はデータ出力バッファである。
択ブロックの動作を停止させるようにしたメモリ構成は
、消費電力を節減する上で有用である。第２図はこの一
例で、多数のメモリセルを ・備えるセルアレイは各ビ
ット線を２分する形で分割されて２つのセルブロック３
．４にされ、各ブロックに行デコーダ（ＲＯＷ ＤＥ
Ｃ） １． ２と、列デコーダ（ＣＯＬ、 ＤＥＣ）
、センスアンプ（Ｓ／Ａ）及び入出力回路（Ｉ １０
）が付属する。５はアドレスバッファ、６はクロック発
生回路、７は書込みクロック発生回路、８はデータ入カ
バソファ、９はデータ出力バッファである。
クロック発生回路６はチップ活性化信号Ｃ８を受けると
動作を開始し、先ずアドレスバッファ５にクロックＡＤ
を送って外部より入力されるアドレスＡ８〜Ａｎをラン
チさせる。アドレスバッファはアドレスビットＡｏ”Ａ
ｎをＭＯＳレベルのそれＡ ｏ ＝ Ａ ｎとその反転
ビットＡ ｏ −Ａ ｎを作り、ローおよびコラムデコ
ーダへ供給する。クロック発生回路６は次いで行デコー
ダ１．２にワード線活性化クロックＷＤを与えて、ワー
ド線選択を行なわせる。またセルブロック３，４にビッ
ト線リセットクロックＬＥを与え、ビット線プリチャー
ジを行なう。ワード線が選択されると、当該ワード線に
属するメモリセルがビット線に接続され、記憶データに
従ってビット線電位を変える。
動作を開始し、先ずアドレスバッファ５にクロックＡＤ
を送って外部より入力されるアドレスＡ８〜Ａｎをラン
チさせる。アドレスバッファはアドレスビットＡｏ”Ａ
ｎをＭＯＳレベルのそれＡ ｏ ＝ Ａ ｎとその反転
ビットＡ ｏ −Ａ ｎを作り、ローおよびコラムデコ
ーダへ供給する。クロック発生回路６は次いで行デコー
ダ１．２にワード線活性化クロックＷＤを与えて、ワー
ド線選択を行なわせる。またセルブロック３，４にビッ
ト線リセットクロックＬＥを与え、ビット線プリチャー
ジを行なう。ワード線が選択されると、当該ワード線に
属するメモリセルがビット線に接続され、記憶データに
従ってビット線電位を変える。
クロック発生回路６は次にセンスアンプ（Ｓ／Ａ）を活
性化してビット線電位差を拡大し、コラムゲートを開い
て、入出力回路（Ｉ １０）を通してデータ出力バッフ
ァ９にデータを与える。書込み時にはライトイネーブル
ＷＥを受けて書込みクロック発生回路７も動作し、デー
タ入力バッファ８内の入力データＤＩＮが入出力回路（
Ｉｌｏ）を通して選択メモリセルへ書込まれる。第３図
はクロック発生回路６の具体例で、Ｂｌ、Ｂ２．・・・
・・・は各クロックを発生するバッファで、所望の遅延
時間を有する。
性化してビット線電位差を拡大し、コラムゲートを開い
て、入出力回路（Ｉ １０）を通してデータ出力バッフ
ァ９にデータを与える。書込み時にはライトイネーブル
ＷＥを受けて書込みクロック発生回路７も動作し、デー
タ入力バッファ８内の入力データＤＩＮが入出力回路（
Ｉｌｏ）を通して選択メモリセルへ書込まれる。第３図
はクロック発生回路６の具体例で、Ｂｌ、Ｂ２．・・・
・・・は各クロックを発生するバッファで、所望の遅延
時間を有する。
上記のようにメモリセルアレイが複数のブロック３，４
に分割されていると、選択ワード線を含まないブロック
の動作を停止させてお５くことができるので、消費電力
を節減できる。
に分割されていると、選択ワード線を含まないブロック
の動作を停止させてお５くことができるので、消費電力
を節減できる。
しかしながら、このメモリでは非選択で動作停止になる
のはセルブロックだけで、共通のクロック発生回路６は
常時動作を継続し、ワード線活性化クロックＷＤを始め
、主要クロックは両ブロックに共通で、常に供給されて
いる。このためクロック系の消費電力低減効果は小さく
、１６ Ｋ ＤＲＡＭで実現されたものの、その後の６
４に、２５６ＫＤＲＡＭでは実現例を見ない。
のはセルブロックだけで、共通のクロック発生回路６は
常時動作を継続し、ワード線活性化クロックＷＤを始め
、主要クロックは両ブロックに共通で、常に供給されて
いる。このためクロック系の消費電力低減効果は小さく
、１６ Ｋ ＤＲＡＭで実現されたものの、その後の６
４に、２５６ＫＤＲＡＭでは実現例を見ない。
クロック発生回路６を常時動作させても支障がないのは
１６にダイナミックＲＡＭなどの小容量の場合で、ＬＭ
、４Ｍというように大容量のメモリではチップサイズも
数１０’ｍｓ２以上の大きさになり、クロック配線長が
大になって大きな配線容ｉ１ｃ＋、ｃ２．・・・・・・
がつき、これらを駆動しなければならないので高速動作
が困難になり、また消費電力が増大し、配線抵抗による
ＩＲドロップが無視できなくなる等の欠点がある。
１６にダイナミックＲＡＭなどの小容量の場合で、ＬＭ
、４Ｍというように大容量のメモリではチップサイズも
数１０’ｍｓ２以上の大きさになり、クロック配線長が
大になって大きな配線容ｉ１ｃ＋、ｃ２．・・・・・・
がつき、これらを駆動しなければならないので高速動作
が困難になり、また消費電力が増大し、配線抵抗による
ＩＲドロップが無視できなくなる等の欠点がある。
本発明は、クロック発生回路をブロック対応で設けるこ
とで上述した欠点を除去しようとするものである。
とで上述した欠点を除去しようとするものである。
本発明は、メモリセルを複数のブロック（３゜４）に分
割し、その各ブロックにローデコーダ（ＲＯＷ ＤＥ
Ｃ）およびコラムデコーダ（ＣＯＬ ＤＥＣ）を設け
た半導体メモリ装置において、各ブロックに対するクロ
ック発生回路（６１，６２）と、その１つを行アドレス
によって選択するブロックセレクタ（１１）とを設けた
ことを特徴とするものである。
割し、その各ブロックにローデコーダ（ＲＯＷ ＤＥ
Ｃ）およびコラムデコーダ（ＣＯＬ ＤＥＣ）を設け
た半導体メモリ装置において、各ブロックに対するクロ
ック発生回路（６１，６２）と、その１つを行アドレス
によって選択するブロックセレクタ（１１）とを設けた
ことを特徴とするものである。
クロック発生回路を各ブロック毎に設ければ、クロック
系の配線容量が小さくなって充放電電流が小になり、動
作が高速化し、駆動能力の小さいバッファＢｉでも駆動
可能になる。そして、常に１つのクロック発生回路しか
動作しないので、消費電力を節減できる。
系の配線容量が小さくなって充放電電流が小になり、動
作が高速化し、駆動能力の小さいバッファＢｉでも駆動
可能になる。そして、常に１つのクロック発生回路しか
動作しないので、消費電力を節減できる。
第１図は本発明の一実施例を示すブロック図で、クロッ
ク発生回路６１．６２が各ブロック３，４対応で設けら
れている点、およびそれを選択するブロックセレクタ１
１を設けた点、さらにアドレスバッファ５をドライブす
るり四ツクＡＤの発生回路１０を回路６１．６２とは別
に設けた点が第２図と異なる。
ク発生回路６１．６２が各ブロック３，４対応で設けら
れている点、およびそれを選択するブロックセレクタ１
１を設けた点、さらにアドレスバッファ５をドライブす
るり四ツクＡＤの発生回路１０を回路６１．６２とは別
に設けた点が第２図と異なる。
ブロックセレクタ１１はアドレスバッファ５から出力さ
れる行アドレスの一部（本例では２ブロツクの一方の選
択であるからローアドレスの最上位とット）を受け、選
択ワード線が含まれるブロンクに対応したクロック発生
回路６１または６２の一方を動作させる。クロック発生
回路６１はセルブロック３に対するワード線活性化りロ
ックＷＤ１ビット線リセットクロックＬＥ、および列ア
ドレス活性化クロックを発生し、クロック発生回路６２
はセルブロック４に対するこれらを発生する。アドレス
ドライブ発生回路１０はクロックＡＤを発生するので、
クロック発生回路６１．６２は該クロックを発生する必
要はなく、第３図の構成からバッファＢ１が省略される
。このように各ブロック対応でクロック発生回路を設け
れば、第３図の配線容量Ｃ２，Ｃ：ｌ、・・・・・・は
小さくなるので、充放電に要する電流は小になり、また
時間は短縮され、更にバッファＢ２．Ｂ３．・・・・・
・の駆動能力も小さくて良（、そして常時一方しか動作
しないので消費電力も節減できる。
れる行アドレスの一部（本例では２ブロツクの一方の選
択であるからローアドレスの最上位とット）を受け、選
択ワード線が含まれるブロンクに対応したクロック発生
回路６１または６２の一方を動作させる。クロック発生
回路６１はセルブロック３に対するワード線活性化りロ
ックＷＤ１ビット線リセットクロックＬＥ、および列ア
ドレス活性化クロックを発生し、クロック発生回路６２
はセルブロック４に対するこれらを発生する。アドレス
ドライブ発生回路１０はクロックＡＤを発生するので、
クロック発生回路６１．６２は該クロックを発生する必
要はなく、第３図の構成からバッファＢ１が省略される
。このように各ブロック対応でクロック発生回路を設け
れば、第３図の配線容量Ｃ２，Ｃ：ｌ、・・・・・・は
小さくなるので、充放電に要する電流は小になり、また
時間は短縮され、更にバッファＢ２．Ｂ３．・・・・・
・の駆動能力も小さくて良（、そして常時一方しか動作
しないので消費電力も節減できる。
なお行デコーダ（ＲＯＷ、 ＤＥＣ）までは両系を共に
動作させ、行アドレスによってチップ活性化信号（Ｃ３
やＲＡＳ等）をデコードし、選択されたブロックだけに
活性化クロックを供給するようにしてもよい。また、列
デコーダ（ＣＯＬ、 ＤＥＣ）を含めた複数のブロック
に分割したメモリで、゛列デコーダ、入出力回路（Ｉ
１０）の動作を上記と同様に制御してもよい。
動作させ、行アドレスによってチップ活性化信号（Ｃ３
やＲＡＳ等）をデコードし、選択されたブロックだけに
活性化クロックを供給するようにしてもよい。また、列
デコーダ（ＣＯＬ、 ＤＥＣ）を含めた複数のブロック
に分割したメモリで、゛列デコーダ、入出力回路（Ｉ
１０）の動作を上記と同様に制御してもよい。
第４図は２分したセルブロックの間に共通の列デコーダ
Ｃ０ＬＤＥＣ１及び各々のセンスアンプＳ／Ａ及び入出
力回路Ｉ１０を配置した例を示す。セルブロック Ｎｏ
、 １側をアクセスする場合はクロック発生回路６１と
、セルブロック Ｎｏ、１側の行デコーダ、ワードドラ
イバ、センスアンプ、および入出力回路と、共通の列デ
コーダＣＯＬ ＤＥＣを動作させ、セルブロックＮｏ、
２側をアクセスする場合はクロック発生回路６２と、セ
ルブロック Ｎｏ、２側の行デコーダ、ワードドライバ
、センスアンプ、および入出力回路と、共通の列デコー
ダＣＯＬ ＤＥＣを動作させる。アドレスバッファＡＤ
Ｄ ＢＬＩＦのａｎ〜ａｎ、ａ ｏ””ａｎ は外部ア
ドレスＡｏ−Ａｎの正、反転ビット、ａ、、ａ、 は
ローアトルレスの最上位ビット、φＷｌ、 φＷ２は
ワードドライバを動作させるクロック、φｌ、φ２はク
ロック発生回路を動作させるクロックである。他は第１
図と同様である。
Ｃ０ＬＤＥＣ１及び各々のセンスアンプＳ／Ａ及び入出
力回路Ｉ１０を配置した例を示す。セルブロック Ｎｏ
、 １側をアクセスする場合はクロック発生回路６１と
、セルブロック Ｎｏ、１側の行デコーダ、ワードドラ
イバ、センスアンプ、および入出力回路と、共通の列デ
コーダＣＯＬ ＤＥＣを動作させ、セルブロックＮｏ、
２側をアクセスする場合はクロック発生回路６２と、セ
ルブロック Ｎｏ、２側の行デコーダ、ワードドライバ
、センスアンプ、および入出力回路と、共通の列デコー
ダＣＯＬ ＤＥＣを動作させる。アドレスバッファＡＤ
Ｄ ＢＬＩＦのａｎ〜ａｎ、ａ ｏ””ａｎ は外部ア
ドレスＡｏ−Ａｎの正、反転ビット、ａ、、ａ、 は
ローアトルレスの最上位ビット、φＷｌ、 φＷ２は
ワードドライバを動作させるクロック、φｌ、φ２はク
ロック発生回路を動作させるクロックである。他は第１
図と同様である。
第５図はセルブロックをｍＸｎ個に分割し、各々にクロ
ック発生回路を設けた例を示す。この場合ブロックセレ
クタ１１はローアドレスの一部とコラムアドレスの一部
を受け、アクセスされるメモリセルがあるセルブロック
１つをアクティブにする。φ１、〜φｍｎはその制御ク
ロックである。
ック発生回路を設けた例を示す。この場合ブロックセレ
クタ１１はローアドレスの一部とコラムアドレスの一部
を受け、アクセスされるメモリセルがあるセルブロック
１つをアクティブにする。φ１、〜φｍｎはその制御ク
ロックである。
ワードドライバＷＯＲＤ ＤＲＩＶは例えば第６図に示
すようにフリンプフロ・ノブであり、第４図のクロック
φｗ １ 、 φｖ２はその−、方の枝路の電源にな
る。行デコーダの出力がこのフリップフロップの一方の
トランジスタのゲートに入力し、他方のトランジスタの
ゲートにはりセントクロックφＲが入力する。クロック
発゛生回路を分割セルブロックに対して共通に設けると
、クロックφＷ、φＲの配線ｅ＋、！２２は全ワードド
ライバーＯＲＤ ＤＲＩＶに対して延びるが、この配線
は自身の寄生容量だけでなく、ワードドライバのトラン
ジスタのドレイン容量も含み、これらを高速駆動するに
は大きなパワーが必要になる。この点本発明では分割セ
ルブロックに個々にクロック発生回路を設けるので、第
４図のような上、下２分の場合は配線１＋、１２は鎖線
位置で２分され、寄生容量が半分になってパワー等の点
で有利である。
すようにフリンプフロ・ノブであり、第４図のクロック
φｗ １ 、 φｖ２はその−、方の枝路の電源にな
る。行デコーダの出力がこのフリップフロップの一方の
トランジスタのゲートに入力し、他方のトランジスタの
ゲートにはりセントクロックφＲが入力する。クロック
発゛生回路を分割セルブロックに対して共通に設けると
、クロックφＷ、φＲの配線ｅ＋、！２２は全ワードド
ライバーＯＲＤ ＤＲＩＶに対して延びるが、この配線
は自身の寄生容量だけでなく、ワードドライバのトラン
ジスタのドレイン容量も含み、これらを高速駆動するに
は大きなパワーが必要になる。この点本発明では分割セ
ルブロックに個々にクロック発生回路を設けるので、第
４図のような上、下２分の場合は配線１＋、１２は鎖線
位置で２分され、寄生容量が半分になってパワー等の点
で有利である。
以上述べたように本発明によれば、列デコーダによって
メモリセルを複数のブロックに分割した半導体メモリに
おいて、クロック発生回路をブロック対応で設けてその
１つだけを動作させるようにしたので、消費電力を低減
し、且つ高速化を図ることができる。
メモリセルを複数のブロックに分割した半導体メモリに
おいて、クロック発生回路をブロック対応で設けてその
１つだけを動作させるようにしたので、消費電力を低減
し、且つ高速化を図ることができる。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の半導体メモリのブロック図、第３図はクロック発
生回路の詳細図である。 第４図および第５図は本発明の他の実施例を示すブロッ
ク図、 第６図はクロック配線容量を説明する回路図である。 図中、１．２は列デコーダ、３．４はメモリセ、ルブロ
ック、５はアドレスバッファ、６１．６２はクロック発
生回路、１１はブロックセレクタである。
従来の半導体メモリのブロック図、第３図はクロック発
生回路の詳細図である。 第４図および第５図は本発明の他の実施例を示すブロッ
ク図、 第６図はクロック配線容量を説明する回路図である。 図中、１．２は列デコーダ、３．４はメモリセ、ルブロ
ック、５はアドレスバッファ、６１．６２はクロック発
生回路、１１はブロックセレクタである。
Claims (1)
- メモリセルを複数のブロック（３、４）に分割し、その
各ブロックにローデコーダ（ＲＯＷ ＤＥＣ）およびコ
ラムデコーダ（ＣＯＬ ＤＥＣ）を設けた半導体メモリ
装置において、各ブロックに対するクロック発生回路（
６１、６２）と、その１つを行アドレスによって選択す
るブロックセレクタ（１１）とを設けたことを特徴とす
る半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131443A JPS62287499A (ja) | 1986-06-06 | 1986-06-06 | 半導体メモリ装置 |
| DE3789783T DE3789783D1 (de) | 1986-06-06 | 1987-06-05 | Halbleiterspeicheranordnung. |
| KR1019870005730A KR910000388B1 (ko) | 1986-06-06 | 1987-06-05 | 메모리셀 블록의 선택적 동작이 가능한 반도체 메모리장치 |
| EP87304997A EP0249413B1 (en) | 1986-06-06 | 1987-06-05 | Semiconductor memory device |
| US07/059,063 US4905201A (en) | 1986-06-06 | 1987-06-05 | Semiconductor memory device capable of selective operation of memory cell blocks |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131443A JPS62287499A (ja) | 1986-06-06 | 1986-06-06 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62287499A true JPS62287499A (ja) | 1987-12-14 |
Family
ID=15058077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61131443A Pending JPS62287499A (ja) | 1986-06-06 | 1986-06-06 | 半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4905201A (ja) |
| EP (1) | EP0249413B1 (ja) |
| JP (1) | JPS62287499A (ja) |
| KR (1) | KR910000388B1 (ja) |
| DE (1) | DE3789783D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04302894A (ja) * | 1990-12-24 | 1992-10-26 | Motorola Inc | 分散されたアドレス解読およびタイミング制御機能を有するメモリ |
| JPH08102188A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 同期型半導体記憶装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01220291A (ja) * | 1988-02-29 | 1989-09-01 | Nec Corp | 半導体メモリ装置 |
| US5208782A (en) * | 1989-02-09 | 1993-05-04 | Hitachi, Ltd. | Semiconductor integrated circuit device having a plurality of memory blocks and a lead on chip (LOC) arrangement |
| US5093809A (en) * | 1989-04-21 | 1992-03-03 | Siemens Aktiengesellschaft | Static memory having pipeline registers |
| JPH03180933A (ja) * | 1989-12-08 | 1991-08-06 | Matsushita Electric Ind Co Ltd | スタックメモリ |
| US5036493A (en) * | 1990-03-15 | 1991-07-30 | Digital Equipment Corporation | System and method for reducing power usage by multiple memory modules |
| US6751696B2 (en) | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
| DE9117296U1 (de) * | 1990-04-18 | 2000-04-06 | Rambus Inc | Integrierte E/A-Schaltung unter Verwendung einer Hochleistungs-Bus-Schnittstelle |
| IL96808A (en) | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| KR950010622B1 (ko) * | 1992-05-20 | 1995-09-20 | 삼성전자주식회사 | 비트라인 센싱 제어회로 |
| US5615358A (en) * | 1992-05-28 | 1997-03-25 | Texas Instruments Incorporated | Time skewing arrangement for operating memory in synchronism with a data processor |
| JP2739802B2 (ja) * | 1992-12-01 | 1998-04-15 | 日本電気株式会社 | ダイナミックｒａｍ装置 |
| KR100214262B1 (ko) * | 1995-10-25 | 1999-08-02 | 김영환 | 메모리 장치 |
| GB2308469A (en) * | 1995-12-22 | 1997-06-25 | Motorola Inc | Power conserving clocking system |
| KR100326268B1 (ko) | 1998-10-28 | 2002-05-09 | 박종섭 | 디코딩시의동작마진확보를위한디코딩장치및그방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS581890A (ja) * | 1981-06-29 | 1983-01-07 | Fujitsu Ltd | ダイナミツク半導体記憶装置の駆動方式 |
| JPS60246088A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | 半導体記憶装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7314271A (nl) * | 1973-10-17 | 1975-04-21 | Philips Nv | Vastestof-geheugeninrichting. |
| US3855580A (en) * | 1974-01-11 | 1974-12-17 | Gte Automatic Electric Lab Inc | Memory system including addressing arrangement |
| US3935565A (en) * | 1974-08-19 | 1976-01-27 | Sperry Rand Corporation | Signal generator comprising an addressable memory |
| US4183095A (en) * | 1978-09-01 | 1980-01-08 | Ncr Corporation | High density memory device |
| JPS57118599U (ja) * | 1981-01-14 | 1982-07-23 | ||
| JPS58105489A (ja) * | 1981-12-16 | 1983-06-23 | Toshiba Corp | ダイナミツクｒｏｍ |
| JPS618796A (ja) * | 1984-06-20 | 1986-01-16 | Nec Corp | ダイナミツクメモリ |
| US4701843A (en) * | 1985-04-01 | 1987-10-20 | Ncr Corporation | Refresh system for a page addressable memory |
-
1986
- 1986-06-06 JP JP61131443A patent/JPS62287499A/ja active Pending
-
1987
- 1987-06-05 US US07/059,063 patent/US4905201A/en not_active Expired - Lifetime
- 1987-06-05 DE DE3789783T patent/DE3789783D1/de not_active Expired - Lifetime
- 1987-06-05 KR KR1019870005730A patent/KR910000388B1/ko not_active IP Right Cessation
- 1987-06-05 EP EP87304997A patent/EP0249413B1/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS581890A (ja) * | 1981-06-29 | 1983-01-07 | Fujitsu Ltd | ダイナミツク半導体記憶装置の駆動方式 |
| JPS60246088A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | 半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04302894A (ja) * | 1990-12-24 | 1992-10-26 | Motorola Inc | 分散されたアドレス解読およびタイミング制御機能を有するメモリ |
| JP3679421B2 (ja) * | 1990-12-24 | 2005-08-03 | フリースケール セミコンダクター インコーポレイテッド | 分散されたアドレス解読およびタイミング制御機能を有するメモリ |
| JPH08102188A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 同期型半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0249413A2 (en) | 1987-12-16 |
| KR910000388B1 (ko) | 1991-01-24 |
| EP0249413A3 (en) | 1989-12-27 |
| US4905201A (en) | 1990-02-27 |
| EP0249413B1 (en) | 1994-05-11 |
| KR880000966A (ko) | 1988-03-30 |
| DE3789783D1 (de) | 1994-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5588130A (en) | Semiconductor memory device for simple cache system | |
| JP3223964B2 (ja) | 半導体記憶装置 | |
| US5155705A (en) | Semiconductor memory device having flash write function | |
| US6351427B1 (en) | Stored write scheme for high speed/wide bandwidth memory devices | |
| US4569036A (en) | Semiconductor dynamic memory device | |
| US5293347A (en) | Semiconductor memory device having read/write operation improved in pipe line processing | |
| JP3304413B2 (ja) | 半導体記憶装置 | |
| EP0068893B1 (en) | System for driving a dynamic random access memory device | |
| JPS62287499A (ja) | 半導体メモリ装置 | |
| US4581722A (en) | Dynamic random access memory having small cycle time period | |
| US5088062A (en) | Memory device having common data lines for reading and writing | |
| US5185719A (en) | High speed dynamic, random access memory with extended reset/precharge time | |
| US4873672A (en) | Dynamic random access memory capable of fast erasing of storage data | |
| US4539661A (en) | Static-type semiconductor memory device | |
| US5875132A (en) | Semiconductor memory device for storing data comprising of plural bits and method for operating the same | |
| US4858188A (en) | Semiconductor memory with improved write function | |
| JPH0315278B2 (ja) | ||
| JPH1011969A (ja) | 半導体記憶装置 | |
| JP3231310B2 (ja) | 半導体記憶装置 | |
| US6058068A (en) | Write driver with locally generated reset pulse | |
| JPH10255459A (ja) | ラインメモリ | |
| EP0468135B1 (en) | A high speed dynamic, random access memory with extended reset/precharge time | |
| JPH07226076A (ja) | 半導体記憶装置 | |
| JPH09251773A (ja) | 半導体記憶装置 | |
| JP2549235B2 (ja) | 半導体記憶装置 |