JPS60246088A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、メ、モリセルが大規模に集積された半導体
集積回路に関するものである。

〔背景技術〕

メモリセルが大規模に集積化された半導体集積回路（以
下半導体メモリと言う）の一種にＲＡＭ（ランダムアク
セスメモリ）がある。ＲＡＭは、情報を記憶するメモリ
・セル、外部から特定のメモリセルを選択するアドレス
回路、情報の読出し。

書込みを制御するタイミング回路等からなる。第１図に
本発明者によって検討された半導体メモリの概略を示す
。この半導体メモリは、？縁ゲート型電界効果トランジ
スタ（以下ＭＯ８ＦＥ’ｌ”という）を用いて構成され
た、いわゆるＮＯ８スタティック型ＲＡＭである。その
概略を簡単に以下に述べる。

この半導体メモリは、多数の記憶セルＭが行と列のマト
リックス状に配列されたメモリマトリックス１０を有す
る。また、このメモリマトリックス】Ｏ内の任意の記憶
セルＭを選択してアクセスするために、Ｘデコーダ２０
１Ｙデコーダ３０、アドレスバッファ４０、Ｘドライバ
列５０、Ｙ選択スイッチ列（カラムスイッチ列）６０、
読出／書込回路７０などが、上記メモリマトリックス１
０の周りに形成されてし・る。

上記メモリマトリックス１０には、該メモリマトリック
ス】０内の記憶セルＭをＸ方向（行方向）から選択する
選択線としてのワード線Ｗが各行ごとにそれぞれ１本ず
つ布線されて℃・る。このワード線Ｗは、Ｘデコーダ２
０がアドレス信号Ａｉの下位桁（上位桁）に基づいて作
成するＸ選択信号Ｘｏ〜Ｘｍによって択一的に選択され
る。

また、上記メモリマトリックス１０内の記憶セルＭをＹ
方向（１列方向）から選択するためのデータ線Ｄｏ、　
１）Ｏが各列ごとにそれぞれ２本ずつ対をなして布線さ
れている。このデータ線ＤＯ。

ＤＯは上記Ｙ選択スイッチ列６０によって１対ずつ択一
的に選択される。Ｙ選択スイッチ列６０は、Ｙデコーダ
３０がアドレス信号ｈｒの上位桁（下位桁）に基ついて
作成する択一的なＹ選択信号ＹＯ〜Ｙｎによって選択駆
動される。

上記アドレスバッファ４０は、上記デコーダ２０．３０
がデコード操作を行なうのに必要なアドレス信号ＡＩと
反転アドレス信号Ａｉを作成する。各デコーダ２０．３
０は、このアドレス信号Ａ　ｌ　ｐ　Ａ　Ｉを用いてそ
れぞれに訳−的な選択信号Ｘ　ｏ　〜Ｘｍ、Ｙ　ｏ　〜
Ｙ　ｎ　Ｙデコードする。

以上のようにして、同時に選択されて能動化されたワー
ド１ｍＷとデータ線Ｄｏ、Ｄｏの又差か所に位置する記
憶セｌｖＭが、上記Ｙ選択スイッチ列６０を介して読出
／書込回路７０に接続され、これによってその選択記憶
セルＭにおける記憶情報の読出ある℃・は書込が行なわ
れるようになっている。

ここで、ＷＥはライト・イネープ／Ｉ／信号であって、
この信号ＷＥが能動化されると（”Ｌ”になると）書込
モードになる一万、この信号ＷＥが非能動（Ｈ”）のと
きには続出モードとなる。またＣ５はチップ選択信号で
あって、この信号Ｃ８が能動（”Ｌ″）化されたときだ
けアクセス可能の状態となり、それ以外のときじＨ”）
には休止状態となる。従って、ＷＥ＝″Ｌ″かつＣ８＝
”Ｌ″のときに書込可能な状態となり、このときにアド
レス信号Ａｒによって指定される番地の記憶セルが選択
され、この選択記憶セルに対し工書込入力Ｄｉｎからの
情報が書込まれる。また、Ｗ　Ｅ　＝　”Ｈ″かつＣ８
＝″Ｌ″のときに読出状態となり、このときにアドレス
信号Ａｉによって指定される番地の記憶セルが選択され
、この選択記憶セルに書込まれた記憶情報が読出出力Ｄ
ｏｕｔから読出される。

ところで、記憶セルＭを選択するための選択信号ＸＯ〜
Ｘｍ、Ｙｏ〜Ｙｎを作成するアドレスデコーダ２０．３
０は、そのデコード入力であるアドレス信号Ａｉのビッ
トパターンすなわち各ビットにおける”Ｈ”とＬ”の論
理状態に応じて、多数の択一的な選択信号Ｘｏ〜Ｘｍ、
Ｙｏ〜Ｙｎを作成する。つまり、２進符号列にエンコー
ドされたアドレス信号Ａｉを多数の択一的な選択信号Ｘ
　ｏ　−Ｘｍ、　Ｙ　ｏ　−Ｙ　ｎにデコードする。こ
のために、上記デコーダ２０．３０には、アドレス信号
Ａｉのビットパターンを各選択対象（ワード線Ｗあるい
はデータ線Ｄ１．Ｄ２）ごとにそれぞれ検出するための
論理機能がもたせられる。

本発明者は、このアドレスデコーダを一段の多入力複合
論理ゲートのみによって構成する回路方式を検討したが
、この方式では、この多入力複合論理ゲートの占有面積
が大きくなり集積夏な向上することができ７．Ｃいこと
がわかった。

次に、本発明者等は、アト１／ステコ−ダ（アドレス回
路）を複数の論理回路グロックに分け、これらを多段接
続することによりアドレスデコーダを構成することを検
討した。

アドレスデコーダを複数段の回路ブロックで構成する一
例として、特開昭５２−３２８９号公報には、アドレス
デコーダを、アト１／ス信号を受けることにより中間信
号を出力する第１のデコーダとこの中間信号を受けるこ
とにより最終的アドレス選択信号を出力する第２のデコ
ーダとにより構成することが開示されている。

上記した、アドレスデコーダを多段の論理回路ブロック
で構成することを検討した結果、本発明者等は、第２図
に示すような、複数のデコード段ニヨるデコーダを半導
体記憶装置のアドレスデコーダとして用いる技術を開発
した。

第２図は前記ワード線Ｗの選択信号Ｘｏ−Ｘｍを作成す
るために構成されたアドレスデコーダ２０の一部を抽出
して示したもので、このアドレスデコーダ２０は複数の
デコード段に分割されて構成されて℃・る。さらに、こ
のアト１／スデコーダ２０は、４段階の論理操作を行１
ヨウ部分と２段階の論理操作を行なう部分とによって構
成されている。前者の４段階のデコード操作を行な５部
分は、第１の論理回路列ＧＩＯ〜、第２の論理回路列０
２０〜、第３の論理回路列０３０〜、および第４の論理
回路列４０〜４ｍによってそれぞれ構成される。また、
後者の２段階の論理操作を行なう部分は、第Ｊの論理回
路列Ｇｌｋ〜と第４の論理回路列０４０〜０４　ｍだけ
によって構成される。

そして、前者の部分と後者の部分が第４の論理回路列０
４０〜０４　ｍを共有することにより、アドレス信号Ａ
ｔを択一的な選択信号Ｘ　ｏ　−Ｘ　ｍにデコードする
論理機、能が構成されるようになって（・る。

さらに具体的に説明すると、ワードＭＷを選択するため
の下位８ピントのアドレス信号ＡＯ〜Ａ７が、さらに下
位６ビノトＡＯ〜Ａ５と上位２ピツ）Ａ６．Ａ７とに分
けられる。その下位６ビツトのアドレス信号ＡＯ〜Ａ５
は第１〜３段目の論理回路ＧＩＯ〜、ｇ’２０〜，０３
０〜によって予備デコードされる。また、その上位２ビ
ツトのアドレス信号Ａ６．Ａ７は第１段目だけの論理回
路Ｇｌｋ〜によって予備デコードされる。そして、第４
段目の論理回路列０４０〜０４ｍが、下位６ビツ）（Ａ
ｏ−Ａ５）の予備デコード出力と上位２ピツ）（Ａ６．
Ａ７）の予備デコード出力を、ワード線Ｗの本数に相当
する数の択一的な選択信号ＸＯ〜ＸｍにデコードするＪ
５になっている。

以上のように、アドレス信号Ａ　Ｏ％　Ａ　７を複数段
に分けて段階的にデコードすることにより、アドレスデ
コーダ２０を構成する論理回路ＧＩＯ〜Ｇｌ　ｋ、Ｇ２
０〜．０３０〜，０４０〜０４ｍを信号の伝達方向に沿
って配列することができるよ５になり、これによりワー
ド線Ｗの配列ピッチに対する寸法的な整合がとりやすく
なる。このことは、特に、高集積度の半導体記憶装置を
形成する上で非常に大きな利点となる。

しかしながら、上記アドレスデコーダ２０が形成された
半導体記憶装置では、アドレス信号ＡＯ〜Ａ７が選択信
号Ｘ　ｏ　−Ｘ　ｍ　Ｋデコードされるまでの過程にお
いて、そのアドレス信号ＡＯ〜Ａ７が通過する論理回路
の数に差異を有して（・た。

−万、本出願人等は、ＭＯＳスタティックＲＡＭの低消
費電力化、高速化の観点から研究を進め、スタティック
ＲＡＭをバイポーラトランジスタ。

ＭＯＳトランジスタの双方を用い構成する技術を開発し
た。その概略を簡単に述べると以下のようなものである
。すなわち半導体メモリ内のアドレス回路、タイばング
回路などにおいて、長距離の信号線を充！および放電す
る出力トランジスタ及びファンアウトの大きな出力トラ
ンジスタはバイポーラトランジスタにより構成され、論
理処理、例えば反転、非反、転、ＮＡＮＤ、ＮＯＲ等の
処理を行う論理回路は、ＣＭＯｓｍ路より構成されてい
る。０Ｍ０８回路によって構成された論理回路は低消費
電力であり、この論理回路の出力信号は低出力インピー
ダンスのバイポーラ出力トランジスタを介して長距離の
信号線に伝達される。低出カインピーダンスであるバイ
ポーラ出力トランジスタを用いて出力信号を信号線に伝
える。Ｊ：５にしたことにより信号線の浮遊容量に対す
る信号伝播遅延時間の依存性を小さくすることができる
作用でもって、低消費電力で高速度の半導体メモリが得
られるというものである。

従来の０ＭＯ８だけで構成されたスタティックＲＡＭに
おいては、回路のファンアウト数の相違等により、各回
路の伝播遅延時間が大きくばらついていた。ところが、
上述したバイポーラ、ＣＭＯ８混在技術を用いると、バ
イポーラ出力のため、回路のファンアウト数の相違によ
る伝播遅延速度のばらつきがほとんど生じないことがわ
かった。

このように回路のファンアウトや浮遊容量の影響がほと
んど無視できる。Ｊ、５になると、上述したアドレスデ
コーダにお℃・てアドレス信号が通過する論理回路の数
の差異が、アドレスデコーダ内の信号伝播遅延速度のば
らつきを生じさせる王な要因となることが、本発明者等
の検討により明らかとなった。

この信号通過論理回路数の差異が伝達遅延時間のばらつ
きとなってデコード出力すなわち選択信号Ｘ　ｏ　−Ｘ
　ｍに現われ、さらにこの時間的なばらつきが、第３図
に示すように、アドレス信号ＡＩが確定するまでの時間
すなわち最大応答遅れ時間ｔｐｄに影響する、という問
題点を生じさせるということが本発明者らによって明ら
かとされた。

例えば、第２図に示した回路では、各選択信号ＸＯ〜Ｘ
ｍはそれぞれ８ビツトのアドレス信号ＡＯ〜Ａ７をデコ
ードすることによっ℃作成される。ところが、例えば選
択信号Ｘｏが作成されるまでの信号経路に着目してみる
と、この選択信号Ｘｏは、下位６ビツトのアドレス信号
ＡＯ−Ａ５が４つの論理回路Ｇｌ　Ｏ，Ｇ２０．　Ｇ３
０．Ｇ４０を通過するとともに、上位２ビツトのアドレ
ス信号Ａ６．Ａ７が２つの論理回路ＧＪｋ、Ｇ４０を通
過することＫよって作成される。このように、アドレス
信号ＡＯ〜Ａ７が−Ｆ記選択信号ＸＯ〜Ｘｍにデコード
されるまでに通過する論理回路の数がビットによって異
なって℃・ると、第３図に示すように、入力側における
アドレスデコーダＡｉが切換わって最小応答遅れ時間ｔ
ｐａを経た後、ワード線Ｗにおける選択状態が変化しは
じめてからその変化が落着いてワード線Ｗの選択状態が
確定するまでの時間すなわち最大応答遅れ時間τ（ｔｐ
ｄのばらつきの最大値）が拡大してしまい、これにより
有効な読出／書込タイミング・マージンの幅ｔａｃが狭
まってアクセスが困難になる、という問題点が生じると
いうことが判明した。このような傾向は、上記した如＜
Ｂ　＋　／Ｃ−ＭＯ８ｆｆｉ（バイポーラ・ＣＭＯ８混
在型）論理回路を使用することによって動作を高速化し
ようとすればするほど、つまり第３図におけるアクセス
周期Ａｃ　ｙ　Ｃを短くし、Ｊ：５とすればするほど、
顕著に現われてくる。

そして、場合によっては、上記選択状態が確定するまで
の時間τが広がることによって、２重選択による記憶情
報破壊の恐れさえ生じてくる、ことが判明した。

以上のように、−Ｆ記アドレスデコーダ２０゜３０等の
アドレス回路が、半導体記憶装置の集積度あるいは動作
速度を向上させる上で大きな阻害要因になると（・５こ
とが、本発明者らによって明らかとされたのである。

〔発明の目的〕

この発明の目的は、比較的簡単な構成手段でもって、半
導体記憶装置の高集積化と高速化を達成できるようにす
るとともに、アクセス周期を短くしても相対的に大きな
読出／＠込タイミング・マージン幅を得ることができる
ようにした半導体記憶装置を提供するものである。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

〔発明の概要Ｊ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、アドレス信号が選択信号にデコードされるま
での各信号の伝達条件をそれぞれ同じに揃えるようにす
ることにより、比較的簡単な構成でもって、半導体記憶
装置の高集積化と高速化を達成できるようにするととも
に、アクセス周期を短くしても相対的に大きな読出／書
込タイミング・マージン幅を得ることができるようにす
る、という目的を達成するものである。

し実施例〕 以下、この発明の代表的な実施例を図面を参照しながら
説明する。

第４図には、記憶容量が６４にビットで、入出力が１ビ
ット単位で行なわれるスタティックＲＡＭの内部構成が
示されている。破線ＩＣで凹まれた各回路ブロックは、
半導体集積回路技術によって、１個のシリコンチップに
形成されて℃・る。

本実施例のスタティックＲＡＭは、それぞれが１６にビ
ン）（＝１６３８４ビット）の記憶容量を持つ４つのマ
トリックス（メモリ・アレイＭ−ＡＲＹＩ〜Ｍ−ＡＲＹ
４　）を有し、これにより合計で６４にピッ）　（＝６
５５３６ビツト）の記憶容量を持つようにされて（・る
。４つのメモリ・アレイＭ−ＡＲＹＩ〜Ｍ−ＡＲＹ４は
、互いに同様な構成にされており、それぞれには、メモ
リ・セルが１２８列（ロウ）Ｘ１２Ｂ行（カラム）に配
置さセ２て〜・る。

複数のメモリ・セルを有するメモリ・アレイから所望の
メモリ・セルを選択するためσ）アドレス回路は、アド
レスバッファＡＤＢ、ロウデコーダＲ−ＤＣＲＯ，Ｒ，
−ＤＣＩ（１，Ｒ−ＤＣＲ２，カラムデコーダＣ−１）
　ＣＲ１〜Ｃ−ＤＣＲ４，カラムスイッチＣ−８ＷＩ〜
Ｃ−８Ｗ４等から構成されている。

情報の読出し・書込みケ扱う信号回路は、特に制限され
ないが、データ人カバ７７アＤ　Ｉ　Ｂ、データ入力中
間アンプＤＩＩＡＩ−ＤＩＩＡ４．データ出力パッファ
ＤＯＢ、データ出力中間アンプＤＯＩＡ、センスアンプ
ＳＡＩ〜５Ａ１６から構成されている。

情報の読出し・書込みの動作を制御するためのタイミン
グ回路は、特に制限されないが、内部側ａ侶号発生回路
ＣＯＭ−ＧＥ、センスアンプ選択回路５ＡＳＣから構成
されて（・る。

ロウ系のアドレス選択＃（ワード線ＷＬ１１〜ＷＬ１］
２８．ＷＬ２１〜ＷＬ２１２８．ＷＲＩ　］〜ＷＲ１］
２８．ＷＲ２］〜ＷＲ２１２８）には、アドレス信号Ａ
Ｏ〜Ａ８に基ついて得られるデコード出力信号がローデ
コーダ１ｌ−ＤＣＲＩ、Ｒ−ＤＣＲ２より送出される。

上記アドレス信号Ａｏ〜Ａ８のうち、アドレス信号Ａ７
．Ａ８は、４つｆ）メモリ・マトリックスＭ−ＡＲＹｊ
〜Ｍ−ＡＲＹ４から１つのメモリ・マトリックスを選択
するために用いられる。

アドレスバッファＡ　ＩＪ　Ｂは、アドレス４ａ　号Ａ
　。

〜Ａ］５を受け、これに基づいた内部相補アドレス信号
ａＯ〜ａ１５を形ｉｙする、なお、内部相補アドレス信
号ａＯは、アドレス信号ＡＯと同相の内部アドレス信号
ａＯと、アドレス信号Ａｏに対して位相反転された内部
アドレス信号ａｏとによって構成されて℃・る。残りの
内部相補アドレス信号ａ】〜ａ１５についても、同様に
、内部アドレス信号ａ１〜ａ１５と内部アドレス信号ａ
】〜ａ１５とによって構成されて（・る。

アドレスバッファＡＤＢＫよって形成された内部相補ア
ドレス信号ａｏ−ａ１５のうち、内部相補アドレス信号
ａ７．ａ８．ａ９〜ａ１５は、カラムデコーダＣ−ＤＣ
ＲＩ〜Ｃ−ＤＣＲ４に供給される。カラムデコーダＣ−
ＤＣＲＩ〜Ｃ−ＤＣＲ４は、これらの内部相補アドレス
信号を解読（デコード）し、このデコードによって得ら
れた選択信号（デコード出力信号）を、カラムスイッチ
ｃ−ｓｗｉ〜Ｃ−８Ｗ４内のスイッチ用絶耐ゲート型電
界効果トランジスタ（以下、ＭＩＳＦＥＴと称する）Ｑ
１００Ｉ、Ｑ１００Ｉ、Ｑ］］２８゜Ｑ１１２８．Ｑ２
００Ｉ、Ｑ２００Ｉ、Ｑ３００Ｉ。

給する。

ワード線ＷＬＩＩ〜ＷＬ　１１２８．ＷＬ　２１〜ＷＬ
２１２８．ＷＲＩ　１〜ＷＲ１］２８．ＷＲ２１〜ＷＲ
２１２８のうち、外部からのアドレス信号ＡＯ〜へ８０
組合わせ忙よって指定された１本のワード線が上述した
ロウデコーダＲ−ＤＣＲＩ、Ｒ−ＤＣＲ２によって選択
され、上述したカラムデコ−Ｉｃ−ＤＣＲＩ−Ｃ−ＤＣ
Ｒ４及びｌｙ５ムスイッチＣ−８Ｗ１〜Ｃ−Ｓ　Ｗ　４
によって、外部からのアドレス信号Ａ７．Ａ８．Ａ９〜
Ａ］５の組合わせによって指定された】対の相補データ
線対がａ＆のａ補チー　タａ対Ｄ１００ノ、、］）Ｊ０
０１〜Ｄ１１２Ｂ、Ｄ１１２８．］）２００１．１）２
００１〜Ｄ２１．２．８．Ｄ２３２８．Ｄ３００．１．
Ｄ３００１〜Ｄ３Ｊ２８．Ｄ３１２Ｂ、Ｄ４００１．Ｄ
４００１〜１）４］２８．　Ｄ４］２８のなかから選択
される。これｆより、選択されたワード線と選択された
相補データ線対との叉点に位置されたメモリ・セルＭ−
ＣＥＬが選択される。

読み出し動作においては、スイッチ用ＭＩ　５ＦＥＴＱ
］、Ｑ、１〜Ｑ４．　Ｑ、４．　ＱＢ、Ｑ、８．　Ｑｌ
２゜Ｑｌ　２．　Ｑ、１６．　Ｑｌ　６が、特に制限さ
れないが、内部制御信号発生回路ＣＯＭ−ＧＥから出力
された制御信号によりオフ状態にされる。これにより、
コモンデータ線ＣＤ、Ｌｌ、ＣＤＬＩ−ＣＤＬ４゜ＣＤ
Ｌ４と書き込み信号入力中間アンプＤＩ　ＩＡＩ〜ＤＩ
ＩＡ４とが電気的に分離される。選択されたメモリ・セ
ルの情報は、選択された相補データ線対を介し℃コモン
データ線に伝えられる。コモンデータ線に伝えられたメ
モリ・セルの情報は、１　センスアンプＳＡＩ〜５Ａ１
６によりセンスされ、データ出力中間アンプＤＯＩＡ及
びデータ出力バッファＤＯＢを介して外部に出力される
。

なお、本実施例では、センスアンプが１６個設けられて
（・るが、これらのセンスアンプＳＡＩ〜ＳＡ］６のう
ち、１つのセンスアンプ、すなわちその入力端子がコモ
ンデータ線を介して選択された相補データ線対に結合さ
れたセンスアンプがセンスアンプ選択回路５ＡＳＣがら
のセンスアンプ選択信号により選択されて、センス動作
を実行する。

書き込み動作においては、スイッチ用ＭＩＳＦＥＴＱＩ
、Ｑｌ〜Ｑ４．Ｑ４．ＱＢ、ＱＢ、Ｑｌ２゜Ｑｌ　２．
　Ｑｌ　６．　Ｑｌ　６が内部制御信号発生回路ＣＯＭ
−ＧＥからの制御信号によってオン状態にされる。アド
レス信号Ａ７〜Ａ１５に従って、例えば、カラムデコー
ダＣ−ＤＣＲＩがスイッチ用ＭＩＳＦＥＴＱＩＱＯ１，
Ｑ１００Ｉをオン状態にした場合、データ入力中間アン
プＤ）ＩＡＩの出力信号は、コモンデータ線対ＣＤＬＩ
、ＣＩ）Ｌｌ、。

ＭＩＳＦＥＴＱｌ、Ｑｌ、Ｑ１００Ｉ、Ｑ１００Ｉを介
して相補データ線対Ｄ１００１．Ｉ）１００１に伝えら
れる。このとき、ロウデコーダＲ−ＤＣＲＩによってワ
ード線ＷＬＩＩが選択されていれば、このワード線ＷＬ
１１と相補データ線Ｄ１００Ｉ。

１）１００１との叉点に設けられたメモリ・セルにデー
タ入力中間アンプＤＩ　ＩＡＩの出力信号に応じた情報
が書き込まれる。

コモンデータ線対ＣＤＬ１．ＣＤＬ１は、特に制限され
ないが、本実施例においては、４組のコモンデータ線対
（サブコモンデータ線対）により構成されて（・る。同
図には、これら４組のコモンデータ線対のうち、２組の
コモンデータ線対が示されて＼・る。残りの２組のコモ
ンデータ線対も、図示されて（・るコモンデータ線対と
同様に、それぞれスイッチ用ＭＩＳＦＥＴＱ２．Ｑ２．
ＱＢ。

ＱＢを介してデータ入力中間アンプＤＩ　ＩＡＩに結合
されるようにされて℃・る。この４組のコモンデータ線
対のそれぞれには、１個のセンスアンプの入力端子と、
３２組のスイッチ用ＭＩＳＦＥＴの一万の入出力電極が
結合されている。すなわち、第１のコモンデータ線対に
は、センスアンプＳＡＩの入力端子と、スイッチ用ＭＩ
ＳＦＥＴＱ１００Ｉ。

Ｑ１００１〜Ｑ］０３２．Ｑ１０３２の入出力端子が結
合すれ、第２のコモンデータ線対には、センスアンプ５
Ａ２０入力端子と、スイッチ用ＭＩＳＦＥＴＱ１０３３
．Ｑ１０３３〜Ｑ１０６４．Ｑ、１０６４の入出力端子
が結合され、第３のコモンデータ線対には、センスアン
プＳＡ３の入力端子と、スイッチ用ＭＩＳＦＥＴＱ１０
６５．Ｑ１０６５〜Ｑ、１０９６゜Ｑ１０９６の入出力
端子が結合され、第４のコモンデータ線対には１．セン
スアンプＳＡ４の入力端子と、スイッチ用ＭＩＳＦＥＴ
Ｑ１０９７．Ｑ、１０９７〜Ｑ］］２８．Ｑ１１２８の
入出力端子が結合されている。書き込み動作におい℃は
、これら４組のコモンデータ線対は、スイッチ用ＭＩＳ
ＦＥＴＱＩ。

Ｑ１〜Ｑ４．Ｑ４を介して互いに電気的に結合されるが
、読み出し動作においては、互いに電気的に分離される
。これにより、読み出し動作のとき、センスアンプの入
力端子に結合される浮遊容量を減らすことが可能であり
、読み出し動作の高速化を図ることができる。なお、読
み出し動作においては、スイッチ用ＭＩＳＦＥＴを弁し
て選択されたメモリ・セルからの情報が伝えられたサブ
コモンデータ線対に、その入力端子が結合されたところ
のセンスアンプのみが選択されて、センス動作を実行す
るようにされている。他のコモンデータ線対ＣＤＬ２．
ＣＤＬ２〜ＣＤＬ４．ＣＤＬ４についても、上述したコ
モンデータ線対ＣＤＬＩ。

ＣＤＬ　１と同様な構成にされて℃・る。内部制御信号
発生回路ＣＯＭ−ＧＥは、２つの外部制御信号すなわち
Ｃ８（チップセレクト信号）、ＷＥ（ライトイネーブル
信号）を受けて、複数の制御信号Ｏ８１，Ｃ８２，Ｃ８
３，ＷＥＣ８，ＷＥＣ８゜ＤＯＣ等を発生する。

センスアンプ選択回路５ＡＳＣは、チップセレクト信号
Ｃ８と、内部相補アドレス信号ａ７〜ａ１５を受けて、
上述したセンスアンプ選択信号と、内部チップセレクト
信号Ｃ８，Ｃ８を形成する。

第５図は、第４図のアドレスバッファＡＤＢ。

ロウデコーダＩ（−ＤＣＲＯ，Ｒ−ＤＣＲｌ、１ｔ−１
）　Ｃ）ｔ　２　？　８らに詳細に示すブロックダイア
グラムである。

第５図において、出力側が黒くマークされた論理シンボ
ルの回路は出力信号線な充電および放電する出力トラン
ジスタがバイポーラ・トランジスタにより構成され、反
転、非反転、ＮＡＮＤ。

ＮＯＲ等の論理処理用トランジスタがＣＭＯ８により構
成された単ＣＭＯ８回路であり、通常の論理シンボルの
回路は、ＮＣＭＯ８回路である。

第５図に示すようにアドレスバッファＡＤＨには、外部
から’１’　１’　Ｌレベルのアドレス信−民Ａｏ〜へ
８をその入力に受け、非反転出力ａＯ−ａ８を反転出力
ａＱ−ａ８を相補出力信号線に送出するための非反転・
反転回路ＧＯ〜Ｇ８が配置されている。

同図に示すロウデコーダＲ−ＤＣＲＯはアドレス回路の
プリデコーダと（、″′Ｃ動作する。このロウデコーダ
Ｒ−ＤＣＲＯ＆’！、、アドレスバッファＡＤＢから得
られた内部アドレス信号ａｔ）、ａ。

〜ａ８．’ａ８が印力口される３人力ＮＡＮＤ回路Ｇ］
６〜Ｇ２３，０２４〜Ｇ３１．０４０〜Ｇ４７及びチッ
プセレクト信号Ｃ８と３人力ＮＡＮＤ回路０２４〜Ｇ３
］の出力信号とが印加される２人力ＮＯＲ回路０３２〜
Ｇ３９により＃！成されている。

プリデコーダとしてのロウデコーダＩ（−ＤＣＲＯの出
力信号線（すなわち３人力ＮＡＮＤ回路０１６〜Ｇ２３
，０４０〜Ｇ４７の出力信号線と２人力ＮＯＲ回路０３
２〜Ｇ３９の出力信号線）は、第５図に示すように、ア
ドレス回路のデコーダ・ドライバとしてのロウデコーダ
Ｒ−ＤＣＲＩ及びロウデコーダｌ（−Ｄ　ＣＲ２の内部
で、たて方向に長距離にわたって配置される。

第６図は前記ワード＠Ｗの選択信号を作成するために構
成されたアドレスバッファ（ＡＤＢ）。

アドレスデコーダＲ−ＤＣＲＯ，Ｒ−１）ＣＲＩ。

Ｒ−ＤＣＲ２等からなるアドレス回路の５ちＭ−ＡＲＹ
Ｉをアドレス選択するためのアドレス回路の一部を抽出
して示す。同図に示すアドレス回路は、複数のデコード
段に分割されて構成されるとともに、上記アドレス信号
ＡＯ〜Ａ８が上記選択信号にデコードされるまでの各信
号経路に介在する論理回路数がそれぞれ同じになるよう
に構成されている。

さらに具体的に説明すると、アドレス回路は３段階の論
理操作を順次行うことによって、アドレス信号ＡＯ〜へ
８をワード＠Ｗの本数に相当する数の択一的な選択信号
ＸＯ〜Ｘｍにデコードするようになっている。ここで、
第１段階の論理操作は複数の３人力ＮＡＮＤ論理回路列
Ｇ］６〜Ｇ２３．０２４〜Ｇ３］、０４０〜Ｇ４７によ
って、第２段階の論理操作は複数の２人力ＮＯＲ論理回
路列０３２〜Ｇ３９，０４Ｂ、Ｇ６５・・・によって、
最終の第３段階の論理操作は２人力ＮＡＮＤ論理回路列
０４９〜Ｇ５６・・・によってそれぞれ行なわれる。Ｊ
：うになっている。そして、この最終段階の論理操作を
行なう論理回路０４９〜Ｇ５６Ｃ各論理出カビインバー
タ０５７〜Ｇ６４で反転した出力がデコード出力すなわ
ち選択信号Ｘｏ〜Ｘｍとして、それぞれに対応するワー
ドａＷＬＪ〜ＷＬ１８に与えられるようになっている。

こねｋより、】本のワード線Ｗがアドレス信号ＡＯ〜Ａ
８のビノトバタ〜ンに応じて択一的に選択されて能動化
される。そして、これと同時に前記カラムデコーダによ
っていずれが１対のデータ線を選択すれば、その同時に
選択されたワード線Ｗとデータ線対の又差か所に位置す
る記憶セルが選択され、この選択記憶セルに対して読出
／書込のアクセスが行なわれるようになる。ここでどの
ワード線選択信号も３人力ＮＡＮＤ、２人力ＮＯＲ，２
人力ＮＡＮＤ、インバータを経てワード線に伝えられる
。

すなわち、本実施例の如く、どのワード線選択信号も３
人力ＮＡＮＤ、２人力ＮＯＲ，２人力ＮＡＮＤ、　イン
バータ堂経てワード線に伝達されるようになすと、アド
レス信号ＡＯ−Ａ７が選択信号にデコードされるまでの
各信号経路に介在する論理回路数をそれぞれ同じ妊する
と、各論理回路にそれぞれ若干の伝達遅延があったとし
ても、１　アドレス信号ＡＯ〜へ８から選択信号Ｘｏ〜
Ｘｍにデコードされるまでの各信号通過経路における伝
達遅延時間は１１は同じに揃えられるようになる。

つまり、信号経路の違（・にょる伝達遅延時間のばらつ
きが小さくなる。

また、信号経路の違いによる伝達遅延時間のばらつきは
、第６図に示す実施例のＪ、うに、同一のデコード段に
おける論理回路が互い忙同種の回路構成となるようにす
ることによって、さらに小さくすることができる。第１
段目の論理回路はすべて３人力ＮＡＮＤの回路構成に、
第２段目の論理回路はすべて２人力ＮＯＨの回路構成に
、第３段目の論理回路はすべて２人力ＮＡＮＤの回路構
成にそれぞれ揃えられて（・る。

以上のようにして、信号経路の違いによる伝達遅延時間
のばらつきが小さくなると、第７図に示すように、ワー
ドａＷが確定するのに要する時間τ、すなわち伝播遅延
時間ｔｐｄのばらつきの範囲も小さくすることができる
。つまり、同図に示すように、入力側におけるアドレス
データＡｊが切換わって最小伝達遅れ時間ｔｐｄを経た
後、ワード線Ｗにおける選択状態が変化しはじめてから
その変化が落着いてワード線Ｗの選択状態が確定するま
での時間τが均一化され、さらに縮小されるようになる
。これにより、アクセス周期ＡＣＹＣを短くしても相対
的に大きな読出／書込タイミング・マージン＠ｔａｃを
得ることができ、２重選択による記憶情報破壊の恐れも
少なくなる。

またアドレス信号ＡＯ〜へ８を複数段に分けて段階的に
デコードする構成となっているので、アドレス回路を構
成する論理回路を信号の伝達方向に沿って配列すること
ができる。Ｊ５になり、これによりワード線Ｗの配列ピ
ッチに対する寸法的な整合がとりやすくなる。従って、
特に、高集積度の半導体記憶装置を形成することが行な
いやすくなる。

さらに−トｉホＩ７たアドレス＠路にお℃・てしま−各
デコード段における論理回路の出力側ファンアウト条件
が異なっている部分がある。第６図におり・て、括弧内
に示す数字はそれぞれの論理回路のファンアウト数を示
す。このように、ファンアウト条件の異なる論理回路が
存在するデコード段は、前段側にＭＯ８電界効果トラン
ジスタを用いるとともに出力段にバイポーラトランジス
タを用し・てなるバイポーラ／ＭＯ８混在形の論理回路
（準ＣＭＯ８論理回路）で構成することＶＣ，Ｊ：って
、そのファンアウトの違いを吸収させることができる。

つまり、この種のＢ＋／Ｃ−ＭＯＳ型の論理回路は、そ
の出力段が低出力インピーダンスのバイポーラトランジ
スタで構成されることによって大きな電流駆動力が得ら
れ、これにより出力に大きなファンアウトを簡単に得る
ことができる。他方、その前段側がＭＯ８電界効果トラ
ンジスタを用いて１１１！成されることによって非常に
高〜・入力インピーダンスが得られ、これにより該入力
に接続される論理回路の出力負担な大＠に軽減させるこ
とができる。従って、このようなりｉ／Ｃ−ＭＯ８型論
理回路を使用することによって、上記ファンアウト条件
の違し・はほとんど無視することができるようになり、
これによりファンアウト条件が異なることによる信号伝
達遅延時間のばらつきは、さらに小さくすることができ
る。

第８図は、第４図のアドレスバッファＡＤＢ。

カラムデコーダＣ−ＤＣＲ１等χさらに詳細に示すブロ
ックダイアグラムである。

第８図においても、出力９１１１が黒くマークされた論
理シンボルの回路は出力信号線の浮遊容量を充電および
放電する出力トランジスタがバイポーラ・トランジスタ
により構成され、反転、非反転。

ＮＡＮＤ、ＮＯＲ等の論理処理がＣＭＯ８回路により実
行される準ＣＭＯ８回路であり、通常の論理シンボルの
回路は純ＣＭＯ８回路である。

第８図に示すようにアドレスバッファＡＤＢには、外部
からＴＴＬレベルのアドレス信号Ａ　７〜Ａ１５をその
入力に受け、非反転出力ａ７〜ａ１５と反転出力ａ７〜
ａ１５Ｙ相補出力信号線に送出するための非反転・反転
回路０７〜Ｇ　１５が配置されている。

この非反転・反転回路０７〜Ｇ１５は、第９図に示す如
き準ＣＭＯ８回路により構成されて℃・る。

従って、非反転・反転回路０７〜Ｇ１５の出力トランジ
スタは第９図に示すようにバイポーラ・トランジスタに
より構成されて℃・るため、非反転・反転回路０７〜Ｇ
１５の出力信号線が半導体チップ表面上で長距離にわた
り配ｔされるとしても、非反転・反転回路０７〜Ｇ］５
を高速度で動作させることが可能となる。

カラムデコーダｃ−ＩＪＣＲ１は、７　）”レスバッフ
ァＡＤＨから得られた内部アドレス信号ａ７〜ａ　］　
５＋　ａ　７〜−ａ　１５が印加される２人力ＮＡＮＤ
回路０７４〜Ｇ７７．０７８〜Ｇ８１．０８２〜（、）
　８５と、３人力１’ＪＡＮＤ回路（）８６〜０９３と
を含む。

さらに第８図に示すように、カラムデコーダＣ−ＤＣＲ
Ｉ内において、これらのＮＡＮＤ回路０７４〜Ｇ９３の
出力信号線は、長距離で配置されるとともに多くのＮ　
ＯＲ回路０９４〜Ｇ９５の入力端子に接続されているた
め、これらＮＡＮＤ回路０７４〜（）９３の出カイδ号
線の浮遊容量は大きな容量値となる。

従って、３人力ＮＡＮＤ回路０８６〜Ｇ９３は、第１０
図に示す如き準ＣＭＯ８・３人力ＮＡＮＤ回路によって
構成され、２人力ＮＡＮＤ回路０７４〜Ｇ８５は、第１
０図から入力端子ＩＮ３とＭＩＳＦＥＴｐ３．Ｒ３とを
省略した準ＣＭＯ８−２人力ＮＡＮＤ回路によって構成
されて℃・る。

−万、第８図において、３人力ＮＯＲ回路Ｇ９４゜Ｇ９
５の出力信号線は短距離でインノ・−夕Ｇ１００゜Ｇ１
０１の入力に接続されているため、これらの３人力ＮＯ
Ｒ回路０９４〜Ｇ９５の出力信号線の浮遊容量の容量値
は小さい。従って、これらの３人力ＮＯＲ回路０９４〜
Ｇ９５ば、純ＣＭ０８・３人力ＮＯＲ回路により構成さ
れ′″Ｃ（・る。

さらに、インバータＧ１００．　（）１０１の出力信号
線は短距離で２人力ＮＯＲ回路Ｇ９８．Ｇ９９の入力端
子に接続され℃いるため、これらのインノ（−タＧ　１
００．　Ｇ　１０１の出力信号線の浮遊容量の容量値は
小さい。従って、これらのインバー〃Ｇ１００．ＧＩＯ
Ｉは周知の純ＣＭＯ８・インバータにより構成されてい
る。

さらに、２人力・Ｎ　ＯＲ回路Ｇ９８．Ｇ９９の出力信
号線は比較的短距離でカラムスイッチＣ−８ＷＩのスイ
ッチ用ＭＩ　５ＦＥＴＱ１００Ｉ、Ｑｌ（Ｘ）］のゲー
ト電極に接続されているため、これらのＮＯＲ回路回路
８．Ｇ９９の出力信号線の浮遊容量は小さい。従って、
これらのＮＯＲ回路は純ＣＭＯ８・２人力ＮＯＲ回路に
よって構成されて℃・る。

さらに第８図には、第１図のメモリ・アレイＭ−ＡＲＹ
Ｉの１ビツトのメモリ・セルＭ　−ＣＥＬがさらに詳細
に示されている。

このメモリ・セ、ルＭ−ＣＥＬは負荷抵抗Ｒ１゜Ｒ２と
ＮチャンネルＭＩＳＦＥＴＱＩＯＩ、Ｑ、１０２からな
る１対のインバータの入出力を又差結合したスリップフ
ロップと、トランスミッション・ゲート用Ｎチャンネル
ＭＩ　５ＦＥＴＱ１０３゜Ｑ１０４とにより構成されて
℃・る。

フリップ・フロップは情報の記憶手段として用いられる
。トランスミッション・ゲートはロウデコーダＲ−Ｄ　
ＣＲ］に接続されたワード線ＷＬＩＩに印加されるアド
レス信号によって制御され、相補データ線対ＤＩ（１０
１，ＤｌｏｏＩと７リツプ・フロップとの間の情報伝達
がこのトランスミツション・ゲートによって制御される
。

第８図かられかるように、カラム選択信号は２人力ＮＡ
ＮＤ、０７４〜Ｇ７７．０８６〜Ｇ９３゜０７８〜Ｇ８
］、０８２〜Ｇ８５．３人力Ｎ０Ｒ０９４〜Ｇ９５．イ
ンバータＧ］００〜ＧＩＯＩ、２人力Ｎ０Ｒ０９８〜Ｇ
９９を介して、カラムスイッチＱ１００Ｉ、Ｑ１００Ｉ
に伝達されるようになっており、信号伝達条件がどれも
同じになされて℃・る。

第９図に、アドレスバッファ（ＡＤＢ）を構成する非反
転９反転回路Ｇｏ−０８の回路構成を示すＯ 同図に示す論理回路は、出力段がバイポーラトランジス
タＱ１．Ｑ２．　Ｑ３．Ｑ４によって、その前段側回路
がｐチャンネルＭＯ８’Ｆｉ、弁効果トランジスタｐ１
〜ｐ４とｎチャンネルＭＯ８電界効果トランジスタｎ】
〜ｎ６によってそれぞれ構成されている。この論理回路
は、１つの論理入力ＩＮＶＣ対して２つの論理出力０Ｕ
Ｔ１．０ＵＴ２を有し、−万の出力ＯＵＴ　１は非反転
論理信号を、他方の出力０ＵＴ２は反転論理信号をそれ
ぞれ出力するように構成されている。これにより、人力
ｌＮｌｌ１１ヲ高インピーダンスにする一万、出力０１
ＪＴ側ＩＣは大きな容量負荷ＣＬを余裕をもって駆動で
きるだけの電流駆動力を得ろことができる。

なお、Ｖｃｃは動作電源を示す。また、入力ＩＮ側のｎ
チャンネルＭＯ８電界効果トランジスタｎｏと抵抗Ｒｉ
は入力保護回路を構成する。

第５図におけるロウデコーダＲ−ＤＣ：ＥｔＯ中の３人
力ＮＡＮＤ回路Ｇ］６〜Ｇ２３，０２４〜Ｇ３１，０４
０〜Ｇ４７の回路構成を第】０図に示す。

同図に示す論理回路は３人力（ＩＮｌ、ｌＮ２゜ｌＮ５
）のＮＡＮＤ回路として構成され、その出力段がバイポ
ーラトランジスタＱ１．Ｑ２によって、その前段側がｐ
チャンネルＭＯ８電界効果トランジスタｐ１〜ｐ３とｎ
チャンネルＭＯ８電界効果トランジスタｎ］〜ｎ４によ
ってそれぞれ構成されている。

この回路では、ダイオードＤ】とｎチャンネルＭＯＳｔ
界効果トランジスタｎ４とに。しって、出力ＱＵＴの論
理状態の切換わりを速めるような回路が構成されている
。すなわち、出力ＯＵＴがＨ”からＬ”に切換わる過渡
時には、この出力ＯＵＴの残留ｆｆ　Ｈｌｌの状態によ
ってｎチャンネルＭＯ８電界効果トランジスタｎ４がＯ
Ｎ（導通）駆動される。このときに、容量負荷ＣＬに充
電され−（Ｌ・た電荷が、ダイオードＤ１、および０Ｆ
Ｆ（非導通）に切換わる直前のｎチャンネルＭＯ８電界
効果トランジスタｎ　］　＊　ｎ　２＋　ｎ　３＋　ｎ
　４を通して引抜かれ、これによって出力ＯＵＴの”Ｈ
″から６Ｌ″への移行が速められるようになりている。

第１１図は上記ロウデコーダ中の２人力ＮＯＲ回路の回
路構成を示す。

同図に示す論理回路は２人力（ＩＮｌ、ｌＮ２）のＮＯ
Ｒ回路として構成され、その出力段がバイポーラトラン
ジスタＱ１．Ｑ２によって、その前段側がｐチャンネル
ＭＯ８電界効果トランジスタｐｉ、ｐ２とｎチャンネル
ＭＯ８電界効果トランジスタｎ１〜ｎ３によってそれぞ
れ構成されている。

この回路でも、第】０図に示ｌ〜だ回路と同様に、ダイ
オードＤ１とｎチャンネルｙｏｓｔ界効果トランジスタ
ｎ３とによって、出力ＯＵＴの論理状態の切換わりを速
めるような回路が構成されている。

第１２図はバイポーラ出力のインバータ回路の具体例で
ある。

同図に示す論理回路はインバータとして構成され、その
出力段がバイポーラトランジスタＱ１゜Ｑ２によって、
その前段側がｐチャンネルＭＯ８電界効果トランジスタ
ｐ１とｎチャンネルＭＯ８電界効果トランジスタｎｌ〜
ｎ４によってそれぞれ構成されて（゛る。

この回路では、ｎチャンネルＭＯ８電界効果トランジス
タｎ３とｎ４とによつ（、出力ＯＵＴがＨｕから”Ｌ”
の論理状態へ切換わるのを速めるような回路が構成され
て℃・る。

〔効果〕

（１）多数の記憶セルから任意の記憶セルを選択するた
めの選択信号をアドレス信号に基づいて作成するアドレ
スデコーダを有する半導体記憶装置にあって、上記アド
レスデコーダを複数のデコード段に分割し℃構成すると
ともに、上記アドレス信号が上記選択信号にデコードさ
れるまでの各信号の伝達条件をそれぞれ同じに揃えるよ
うにしたことにより、アドレス信号が選択信号にデコー
ドされるまでの伝達遅延時間のばらつきが小さくなり、
これにより、アクセス周期を短くしても相対的に大きな
読出／書込タイミング・マージン幅を得ることができる
、とり・う効果が得られる。

（２）また、アドレス信号を複数段に分けて段階的ニテ
コードするように構成することにより、アドレスデコー
ダを構成する論理回路を信号の伝達方向に沿って配列す
ることができる。Ｊ：うになり、これにより選択線の配
列ピンチに対する寸法的な整合がとりやすくなる、とい
う効果が得られる。

（３）さらに、上記アドレスデコーダにお（・て、少な
くともファンアウト条件の異なる論理回路が存在するデ
コード段を、前段側にＭＯ８電界効未トランジスタを用
いるとともに出力段にバイポーラトランジスタを用いて
なるバイポーラ／ＭＯ８混在形の論理回路で構成するこ
とにより、ファンアウト条件の違いが吸収され、これに
よりＢＩ／Ｃ−ＭＯ８型論理回路による高速什とともに
、上記伝達遅延時間σ）ばらつきをさらに小さくするこ
とができる、という効果が得られる。

上記（１）〜（３）により、さらに、比較的簡単な構成
でもって、半導体記憶装置の高集積化と高速化を達成で
きるようになる、という相乗効果が得られる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施側御限定され
るものではなく、その要旨乞逸脱しない範囲で釉々変更
可能である。

（利用分野］ 以上の゛）説明では王として本発明者によ−てなされた
発明をその背景となった利用分野であるＢｉ／Ｃ−ＭＯ
Ｓ型のＲＡＭＫ適用した場合について説明したが、それ
に限定されるものではなく、例えば、ＲＯＭなどにも適
用できる。少なくとも多数の記憶セルから任意の記憶セ
ルを選択するためのデコーダを有する条件のものには適
用できる。

【図面の簡単な説明】

第１図は半導体記憶装置の】例を示すブロックダイヤグ
ラム、 第２図は、本発明前に本発明者等により開発されたスタ
ティックＲＡＭのアドレス回路の一部を示す回路図、 第３図は、第２図に示した記憶装置の動作特性を示すタ
イミングチャート、 第４図は本発明σ）一実施例であるスタティック）ｔＡ
Ｍの内部構成を示すブロックダイヤグラム、第５図は、
第４図のアドレスバッファＡＤＨ。 ロウデコーダＲ−Ｉ）ＣＲＯ，Ｒ−ＤＣＲｌ、１（−Ｄ
ＣＲ２をさらに詳細に示すブロックダイヤグラム、 第６図は、第５図に示すアドレス回路の論理構成を示す
回路図、 第７図は、第４図に示千本発明の半導体記憶装置の動作
特性を示すタイミングチャート、第８図は、第４図のア
ドレスバッファＡＤＨ。 カラムデコーダＣ−ＤＣＲＩ等をさらに詳細に示すブロ
ックダイヤグラム、 第９図は準ＣＭＯ８・非反転・反転回路を示す回路図、 第１０図は準ＣＭＯ８・３人力ＮＡＮＤ回路を示す回路
図、 第１１図は準Ｃ，ＭＯ８・２人力ＮＯＲ回路を示す回路
図、 第１２図は準ＣＭＯ８・インバータを示す回路図である
。 Ｍ−ＣＥＬ・・・メモリセル、ＡＤ　Ｂ、Ｒ−Ｉ）ＣＲ
Ｏ。 Ｒ−ＤＣＩ（１，Ｒ−］）ＣＲ２，Ｃ−ＩＪＣＲＩ〜Ｃ
−ＤＣＲ４，Ｃ−８ＷＩ〜Ｃ−８Ｗ４・・・アドレス回
路、］）ｌＢ、Ｌ）ｌＩＡｉ〜Ｉ）ＩＩＡ４．８ＡＩ〜
ＳＡＩ　６．ＤＯＩＡ、Ｔ）ＯＢ・・・信号１司路、Ｃ
ＯＭ−ＧＥ、５ＡＳＣ・ｉイミ７グ回路。 代理４　弁理ｉ　高　４高　明　夫　、、′″−へ。 （ｊｌｌ、゛）　区 法 第　２　図 ≧ Ｘ　′ン と 第　９　図 第　１０　図 第１１図 第１２ ｃｔ 上

Claims (1)

【特許請求の範囲】
1. １．多数の記憶セルから任意の記憶セルを選択するため
   の選択信号をアドレス信号に基づいて作成するアドレス
   回路を有する半導体記憶装置であって、上記アドレス回
   路を複数のデコード段に分割して構成するとともに、上
   記アドレス信号が上記選択信号にデコードされるまでの
   各信号の伝達条件をそれぞれ同じに揃えるようにしたこ
   とを特徴とする半導体記憶装置。 ２、多数の記憶セルから任意の記憶セルを選択するため
   の選択信号をアドレス信号に基づいて作成するアドレス
   回路を有する半導体記憶装置であって、上記アドレス回
   路を複数のデコード段に分割して構成するとともに、上
   記アドレス信号が上記選択信号にデコードされるまでの
   各信号経路に介在する論理回路数をそれぞれ同じにした
   ことを特徴とする半導体記憶装置。 ３、同一のデコード段における論理回路が互いに同種の
   回路構成であることを特徴とする特許請求の範囲第２項
   記載の半導体記憶装置。 ４、多数の記憶セルから任意の記憶セルを選択するため
   の選択信号をアドレス信号忙基づいて作成するアドレス
   デコーダを有する半導体記憶装置であって、上記アドレ
   スデコーダを複数のデコード段に分割して構成するとと
   もに、少なくともファンアウト条件の異なる論理回路が
   存在するデコード段を、前段ａにＭＯ８電界効果トラン
   ジスタを用いるとともに出力段にバイポーラトランジス
   タを用いてなるバイポーラ／ＭＯ８混在形の論理回路で
   構成したことを特徴とする半導体記憶装置。