JPH0192990A

JPH0192990A - 半導体記憶装置

Info

Publication number: JPH0192990A
Application number: JP62249578A
Authority: JP
Inventors: Shuichi Miyaoka; 修一宮岡; Toshikazu Arai; 寿和新井; Hiroshi Higuchi; 浩樋口; Masanori Odaka; 小高　雅則
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd; Akita Electronics Co Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd; Akita Electronics Systems Co Ltd
Priority date: 1987-10-02
Filing date: 1987-10-02
Publication date: 1989-04-12
Anticipated expiration: 2012-09-17
Also published as: KR890007287A; KR940003448A; US5068828A; KR970006596B1; US4935898A; KR970006602B1; JP2654548B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関するもので、例えば、
バイポーラ・０ＭＯ３型のランダム・アクセス・メモリ
（以下、バイポーラ・ＣＭＯ３型ＲＡＭという）等に利
用して有効な技術に関するものである。

〔従来の技術〕

Ｅ　ＣＬ　（Ｅｍｉｔｔｅｒ　　Ｃｏｕｐｌｅｄ　　Ｌ
ｏｇｉｃ）回路との互換性を持ついわゆるＥＣＬインタ
フェースのバイポーラ・ＣＭＯ３型ＲＡＭがある。

これらのバイポーラ・ＣＭＯ８型ＲＡＭでは、そのメモ
リアレイを例えば高抵抗負荷型のＮチャンネルＭＯＳＦ
ＥＴメモリセル（ｎＭＯｓメモリセル）により構成し、
その周辺回路をバイポーラトランジスタ及び０ＭＯ３（
相補型ＭＯＳＦＥＴ）からなるバイポーラ・ＣＭＯ３複
合回路により構成することで、動作の高速化と低消費電
力化をあわせて実現している。

一方、上記のようなバイポーラ・ＣＭＯ３型ＲＡＭにお
いて、各相補データ線と回路のハイレベル側電源電圧と
の間に、定常的にオン状態とされる第１のＰチャンネル
ＭＯＳＦＥＴ及び書き込み動作時に選択的にオフ状態と
される第２のＰチャンネルＭＯＳＦＥＴが並列接続され
てなる可変インピーダンス負荷回路を設けることで、書
き込み動作を高速に行いつつソフトエラー率を低下させ
る方法が提案されている。

可変インピーダンス負荷回路を用いたバイポーラ・ＣＭ
Ｏ３型ＲＡＭについては、例えば、１９８７年度、アイ
・ニス・ニス・シー・シー（ＩｓＳＣＣ：Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ　　５ｏｌｉｄ−３ｔａｔｅ　　Ｃ１−
ｒｃｕｉｔｓ　　Ｃｏｎｆｅｒｅｎｃｅ　）の論文集（
Ｄｉｇｅｓｔ　０ｆＴｅｃｈｎｉｃａｌ　　Ｐａｐｅｒ
ｓ　）第１３２頁〜第１３３頁に記載されている。

〔発明が解決しようとする問題点〕

第４図には、上記に記載されるバイポーラ・ＣＭＯ３型
ＲＡＭの配置図の一例が示されている。

同図において、バイポーラ・ＣＭＯ３型ＲＡＭは、半導
体基板ＳＵＢの中央部の大半を占有して配置される４個
のメモリマットＭＡＴ１〜ＭＡＴ４を含む、各メモリマ
ントは、８個のメモリアレイと、これらのメモリアレイ
に対応して設けられる８個の可変インピーダンス負荷回
路ＬＣＩ〜ＬＣ８を含む、負荷回路ＬＣＩ〜ＬＣ８は、
前述のように、比較的小さなコンダクタンスを持つよう
に設計され定常的にオン状態とされる第１のＰチャンネ
ルＭＯＳＦＥＴと、比較的大きなコンダクタンスを持つ
ように設計され書き込み動作時において対応する選択タ
イミング信号５ｗ１ｌ〜ａｗ１８ないしｓｖ４１〜５ｗ
４８に従って選択的にオフ状態とされる第２のＰチャン
ネルＭＯＳＦＥＴを含む。

選択タイミング信号３Ｗ１１〜５ｗ１ｇないし３Ｗ４１
〜３Ｗ４８は、タイミング発生回路ＴＧにおいて、ライ
トイネーブル信号ＷＥに従って形成される所定の書き込
み制御信号と所定のアドレス信号を組み合わせることに
より形成され、対応する供給経路を介して対応する可変
インピーダンス負荷回路にそれぞれ供給される。

ところが、第４図のバイポーラ・ＣＭＯ３型ＲＡＭには
、次のような問題点があることが、本願発明者等によっ
て明らかとな９た。すなわち、選択タイミング信号３Ｗ
１１〜５ｗ１Ｂないしａｙ４１〜３Ｗ４８は、半導体基
板ＳＵＢの一方に配置されるタイミング発生回路ＴＯに
よって形成され、配線長の異なる複数の供給経路を介し
て対応する可変インピーダンス負荷回路に伝達される。

したがって、タイミング発生回路ＴＧから出力される選
択タイミング信号が各負荷回路に到達するまでの所要時
間は、比較的大きなバラツキを呈する。このため、書き
込み終了後、可変インピーダンス負荷回路の上記第２の
ＰチャンネルＭＯＳＦＥＴがオン状態となり対応する相
補データ線のレベルが安定したハイレベルに達するまで
の時間すなわちリカバリイタイムのバラツキが大きくな
り、バイポーラ・ＣＭＯ３型ＲＡＭのサイクルタイムの
高速化が制限されるものである。

この発明の目的は、可変インピーダンス負荷回路のりカ
バリイタイムのバラツキを少な（し、可変インピーダン
ス負荷回路を有するバイポーラ・ＣＭＯ３型ＲＡＭ等の
サイクルタイムを高速化することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、可変インピーダンス負荷回路を有しかつ複数
のメモリアレイを有するバイポーラ・ＣＭＯ８型Ｏ８Ｍ
等の各メモリアレイに対応して、所定の書き込み制御信
号及び対応するアレイ選択信号に従って選択タイミング
信号を形成し、対応する複数の可変インピーダンス負荷
回路に供給する信号発生回路を設けるとともに、所定数
の上記信号発生回路に対応して、タイミング発生回路に
より形成される上記書き込み制御信号を伝達する信号中
継回路を設けるものである。

〔作　　用〕

上記した手段によれば、タイミング発生回路と各信号中
継回路間の供給経路を等価的に同長とすることが容易と
なり、また各信号中継回路から対応する信号発生回路ま
での供給経路を全体的に短縮することができるため、可
変インピーダンス負荷回路のりカバリイタイムのバラツ
キを少な（し、辱価的に可変インピーダンス負荷回路を
含むバイポーラ・ＣＭＯ３型ＲＡＭ等のサイクルタイム
を高速化できるものである。

【実施例〕

第１図には、この発明が通用されたバイポーラ・ＣＭＯ
３型ＲＡＭの一実施例のブロック図が示されている。同
図の各ブロックを構成する回路素子は、公知のバイポー
ラ・ＣＭＯ３集積回路の製造技術によって、特に制限さ
れないが、単結晶シリコンのような１個の半導体基板上
において形成される。

この実施例のバイポーラ・ＣＭＯ３型ＲＡＭは、そのメ
モリアレイがｎ　Ｍ　ＯＳメ゛モリセルを基本構成とす
ることで、回路の高集積化と低消費電力化が図られ、ま
たその周辺回路がバイポーラ・ＣＭＯ８複合回路を基本
構成とすることで、動作の高速化が図られる。さらに、
この実施例のバイポーラ・ＣＭＯ３型ＲＡＭでは、後述
するように、各相補データ線と回路の接地電位（第１の
電源電圧）との間に可変インピーダンス負荷回路が設け
られ、書き込み動作の高速性を保持しつつα線等による
ソフトエラー率の低下が図られる。

特に制限されないが、この実施例のバイポーラ・ＣＭＯ
３型ＲＡＭには、４個のメモリマットＭＡＴＩ〜ＭＡＴ
４が設けられる。各メモリマットは、ワード線の延長方
向に配置される８個のメモリアレイと、各メモリアレイ
に対応して設けられる８個の可変インピーダンス負荷回
路を含む、こ、れらのメモリアレイ及び可変インピーダ
ンス負荷回路は、対応するワード線駆動回路ＤＷＤ１〜
ＤＷＤ８をはさんで左右に分割され、メモリアレイＡＲ
ＹＩＬ−ＡＲＹＩＲ〜ＡＲＹ８Ｌ−ＡＲＹ８Ｒ及び負荷
回路ＬＣＩＬ−ＬＣＩＲ〜ＬＣ８Ｌ・ＬＣ８Ｒとされる
。各対の負荷回路ＬＣＩＬ−ＬＣＩＲ〜ＬＣ８Ｌ−ＬＣ
８Ｒの中間には、インピーダンス切り換え用の選択タイ
ミング信号を形成する切り換え信号発生回路（信号発生
回路）Ｗｌ〜Ｗ８が設けられる。これらの切り換え信号
発生回路には、対応するアレイ選択信号発生回路Ｓｌ〜
Ｓ８からアレイ選択信号が供給され、タイミング発生回
路ＴＧから書き込み制御信号バッファ（信号中継回路）
ＷＢＩ又はＷＢ２を介して、書き込み制御信号が供給さ
れる。タイミング発生回路ＴＯと各書き込み制御信号バ
ッファとの間に設けられる供給経路は、等価的に同長と
される。これらのことから、各可変インピーダンス負荷
回路のりカバリイタイムのバラツキが少な（されるとと
もに、選択タイ文ング信号の供給経路が全体的に短縮さ
れ、等価的にバイポーラ・ＣＭＯ３型ＲＡＭのサイクル
タイムが高速化される。

第２図には、第１図のバイポーラ・ＣＭＯ３型ＲＡＭの
メモリマットＭＡＴＩの一実施例の回路図が示されてい
る。バイポーラ・ＣＭＯ３型ＲＡＭのメモリマットＭＡ
Ｔ２は、このメモリマットＭＡＴＬと対称的な構成とさ
れ、メモリマットＭＡＴ３及びＭＡＴ４は、メモリマｙ
　）　Ｍ　Ａ　Ｔ　ｌ及びＭＡＴ２と同様な対構造とさ
れる。第１図のブロック図及び第２図の回路図に従って
、この実施例のバイポーラ・ＣＭＯ３型ＲＡＭの構成と
動作の概要を説明する。なお、以下の説明は、メモリマ
ットＭＡＴ１及びメモリマントＭＡＴＩのメモリアレイ
ＡＲＹ１を例にして、具体的に展開される。他のメモリ
マットＭＡＴ２〜ＭＡＴ３あるいはメモリアレイＡＲＹ
２〜ＡＲＹ８については、類推されたい、また、第２図
において、チャンネル（バンクゲート）部に矢印が付加
されるＭＯＳＦＥＴはＰチャンネルＭＯＳ　Ｆ　ＥＴで
あり、矢印の付加されないＮチャンネルＭＯＳＦＥＴと
区別して表示される。

第２図において、メモリマットＭＡＴ１は、特に制限さ
れないが、８個のメモリアレイＡＲＹ　１〜ＡＲＹ８と
、各メモリアレイに対応して設けられる８個の負荷回路
ＬＣＩ〜ＬＣ８及びワード線駆動回路ＤＷＤ１−ＤＷＤ
＆を含む、各メモリアレイ及び可変インピーダンス負荷
回路は、前述のように、対応するワード線駆動回路ＤＷ
Ｄ１〜ＤＷＤ８をはさんで左右に分割され〈メモリアレ
イＡＲＹＩＬ−ＡＲＹＩＲＮＡＲＹ８Ｌ−ＡＲＹ８Ｒ及
びＬＣＩＬ−ＬＣＩＲ〜ＬＣ８Ｌ−ＬＣ８Ｒとされる。

特に制限されないが、メモリアレイＡＲＹ　Ｉ　Ｌ〜Ａ
ＲＹ８Ｌは、メモリアレイＡＲＹＩＬに代表して示され
るように、第２図の水平方向に配置される１２８本のワ
ード線ＷＯ−Ｗ１２７と、垂直方向に配置される３２組
の相補データ線ＤＯ・「了〜Ｄ３１・ｍ及びこれらのワ
ード線と相補データ線の交点に配置される１２８Ｘ３２
個のスタティック型メモリセルＭＣとにより構成される
。

同様に、メモリアレイＡＲＹ　Ｉ　Ｒ−ＡＲＹ　８　Ｒ
は、第２図の水平方向に配置される１２８本のワード線
ＷＯ−Ｗ１２７と、垂直方向に配置される３２組の相補
データ線Ｄ３２・■了１〜Ｄ６３・百１丁及びこれらの
ワード線と相補データ線の交点に配置される１２８ｘ３
２個のスタティック型メモリセルＭＣとにより構成さ九
る。つまり、メモリアレイＡＲＹＩＲＮＡＲＹ８Ｒは、
対応する上記メモリアレイＡＲＹＩＬ−ＡＲＹ８Ｌと対
称的な構成とされ、ワード線ＷＯ〜Ｗ１２７は、対をな
すメモリアレイＡＲＹＩＬ及びＡＲＹＩＲないしＡＲＹ
８Ｌ及びＡＲＹ８Ｒの両方にわたって貫通される。

各メモリセルＭＣは、第２図に例示的に示されるように
、Ｎチャンネル型の駆動ＭＯＳ　Ｆ　ＥＴＱ２１及びＱ
２２を含む、これらの駆動ＭＯＳＦＥＴＱ２１及びＱ２
２のゲート及びドレインは、互いに交差結合される。駆
動ＭＯＳＦＥＴＱ２１及びＱ２２のドレインと回路の接
地電位との間には、特に制限されないが、ポリシリコン
〈多結晶シリコン’）ｒｆ！からなる負荷抵抗Ｒ１及び
Ｒ２がそれぞれ設けられる。駆動ＭＯＳＦＥＴＱ２１及
びＱ２２のソースは、回路の電源電圧Ｖｅｅに結合され
る。

電源電圧Ｖｅｅは、特に制限されないが、例えば−５，
２ｖの負の電源電圧とされる。これにより、駆動ＭＯ９
ＦＥＴＱ２１及びＱ２２は、負荷抵抗Ｒ１及びＲ２とと
もに、このバイポーラ・ＣＭＯＳ型ＲＡＭの記憶素子と
なるフリップフロップを構成する。

フリップフロップの入出力ノードとされる駆動ＭＯＳＦ
ＥＴＱ２１及びＱ２２のドレインは、Ｎチャンネル型の
伝送ゲー）ＭＯＳＦＥＴＱ２３及びＱ２４を介して、対
応する相補データ線の非反転信号線及び反転信号線にそ
れぞれ結合される。

また、これらの伝送ゲートＭＯＳＦＥＴＱ２３及びＱ２
４のゲートは、対応するワード線に共通結合される。

各メモリセルＭＣの負荷抵抗Ｒ１及びＲ２は、それぞれ
対応する駆動ＭＯＳＦＥＴＱ２２又はＱ２１がオン状態
とされるとき、そのゲート電圧がドレインリーク電流に
よってしきい値電圧以下とならないようにその電荷を補
充できる程度の高抵抗値とされる。これらの負荷抵抗Ｒ
１及びＲ２は、ポリシリコン層に代えて、Ｐチャンネル
ＭＯＳＦＥＴを用いるものであってもよい。

メモリアレイＡＲＹＩＬ及びＡＲＹＩＲを構成する各相
補データ線と回路の接地電位との間には、第２図に例示
的に示されるように、Ｐチャンネル型の負荷ＭＯＳＦＥ
ＴＱＩ−Ｑ５及びＱ２−Ｑ６ないしＱ３・Ｑ７及びＱ４
・Ｑ８からなる可変インピーダンス負荷回路ＬＣＩＬ−
ＬＣＩＲ−ＬＣ８Ｌ−ＬＣ８Ｒがそれぞれ設けられる。

各可変インピーダンス負荷回路において、内倒の負荷Ｍ
ＯＳＦＥＴＱ５・Ｑ６ないしＱ７・Ｑ８（第１のＰチャ
ンネルＭＯＳＦＥＴ）は、比較的小さなコンダクタンス
を持つように設計され、そのゲートには回路の電？ＩＩ
Ｒ電圧Ｖｅｅが供給される。

また、外側の二つの負荷ＭＯＳＦＥＴＱＩ・Ｑ２ないし
Ｑ３・Ｑ４（！８２のＰチャンネルＭＯＳＦＥＴ）は、
比較的大きなコンダクタンスを持つように設計され、そ
のゲートには対応する切り換え信号発生回路Ｗ１から対
応する選択タイミング信号ａｗｌ　ｌが供給される。！
ｌ択タイミング信号３ｗ１ｌは、対をなす可変インピー
ダンス負荷回路ＬＣＩＬ及びＬＣＩＲに共通に供給され
る。また、選択タイミング信号５ｗ１ｌは、後述するよ
うに、通常ロウレベルとされ、バイポーラ・ＣＭＯ８型
ＲＡＭが書き込み動作モードで選択状態とされライトア
ンプＷＡが動作状態とされる直前にハイレベルとされ、
さらに書き込み動作が柊了し、ライトアンプＷＡが非動
作状態とされる直後にロウレベルに戻される。

負荷ＭＯＳＦＥＴＱＩ・Ｑ２〜Ｑ３・Ｑ４は、書き込み
動作時において選択的にオフ状態とされ、負荷回路のイ
ンピーダンスは比較的大きくされる。

このため、各相補データ線には、ライトアンプＷＡから
供給される書き込み信号に従った所定の信号振幅が得ら
れ、バイポーラ・ＣＭＯ３型ＲＡＭの書き込み動作が高
速化される。一方、バイポーラ・ＣＭＯ３型ＲＡＭが書
き込み動作状態にないときは、すべての負荷ＭＯＳＦＥ
ＴＱＩ〜Ｑ８が一斉にオン状態となり、負荷回路のイン
ピーダンスは比較的小さくされる。このため、各相補デ
ータ線には比較的高いバイアス電圧が与えられ、このバ
イアス電圧を中心とした読み出し信号が得られる。これ
により、バイポーラ・ＣＭＯ３型ＲＡＭのα線等に起因
するソフトエラーの発生率が低下されるものとなる。

切り換え信号発生回路Ｗ１は、特に制限されないが、ア
ンドゲート回路ＡＧＩ及びナントゲート回路ＮＡＧ１を
含む、ナントゲート回路ＮＡＧＩの一対の入力端子には
、対応するアレイ選択信号発生回路Ｓ１から、反転内部
選択信号ｓＯ及び３■が供給される。これらの反転内部
選択信号ｓＯ及び３１は、後述するように、アレイ選択
信号Ａ１とプリデコード信号Ｘ００又はＸ０１がともに
ハイレベルとされるとき、それぞれ選択的にロウレベル
とされる。プリデコード信号Ｘ００及びＸＯｌは、最下
位ビットのＸアドレス信号ＡＸＯをもとに、選択的にか
つ相補的に形成される。これ、により、ナントゲート回
路ＮＡＧＩは、非反転内部選択信号３１及びＳ２に対す
るアンドゲート回路として機能する。つまり、ナントゲ
ート回路ＮＡＧＩの出力信号は、アレイ選択信号ＡＩに
ほかならない。

ナントゲート回路ＮＡＧＩの出力信号は、アンドゲート
回路ＡＧＩの一方の入力端子に供給される。アンドゲー
ト回路ＡＧＩの他方の入力端子には、書き込み制御信号
バッファＷＢＩから書き込み制御信号φＷ１が供給され
る。これにより、アンドゲート回路ＡＧＩの出力信号す
なわち選択タイミング信号３Ｗ１１は、書き込み制御信
号φＷ１及びアレイ選択信号Ａ１がともにハイレベルと
されるとき、言い換えるとメモリアレイＡＲＹ　１が指
定された状態でバイポーラ・ＣＭＯ３型ＲＡＭの書き込
み動作が行われるとき、選択的にハイレベルとされる。

前述のように、選択タイミング信号３Ｗ１１がハイレベ
ルとされることで、対応する可変インピーダンス負荷回
路ＬＣＩＬ及びＬＣＩＲの負荷ＭＯＳＦＥＴＱＩ〜Ｑ４
は、−斉にオフ状態となる。

ところで、この実施例のバイポーラ・ＣＭＯＳ型ＲＡＭ
において、書き込み制御信号バッファＷＢ１及びＷＢ２
（信号中継回路）は、例えば第２図に例示的に示される
ように、各メモリマットに対応して設けられる２個のＣ
ＭＯＳインバータ回路Ｎ３を含む、インバータ回路Ｎ３
の入力端子には、タイミング発生回路ＴＯから、反転タ
イミング信号ｊｗ′が供給される。

この実施例のバイポーラ・ＣＭＯ３型ＲＡＭにおいて、
書き込み制御信号バッファＷＢＩは、メモリマツ）ＭＡ
ＴＩ及びＭＡＴ２の中間位置に配置され、書き込み制御
信号バッファＷＢ２は、メモリマットＭＡ７３及びＭＡ
Ｔ４の中間位置に配置される。これらの書き込み制御信
号バフフッとタイミング発生回路ＴＧとの間に設けられ
る供給経路は、例えば遅延回路等を挿入することによっ
てその信号伝達時間が同じになるように設計され、等価
的に同長とされる。このことは、各書き込み制御信号バ
ッファＷＢＩ及びＷＢ２から切り換え信号発生回路Ｗ１
〜Ｗ８までの距離が短縮されることもあいまって、可変
インピーダンス負荷回路のりカバリイタイムのバラツキ
を少なくし、等価的に起動制御信号に対する書き込み制
御信号の相対的な遅延時間を短縮させる効果を持つ、こ
れにより、バイポーラ・ＣＭＯ３型ＲＡＭのサイクルタ
イムが、さらに高速化される。

メモリアレイＡＲＹＩＬ及びＡＲＹＩＲを構成するワー
ド線ＷＯ〜Ｗ１２７は、特に制限されないが、対応する
ワード線駆動回路ＤＷＤ１の対応するノアゲート回路Ｎ
０ＧｌないしＮ０Ｇ４の出力端子にそれぞれ結合される
。ワード線駆動回路ＤＷＤ１は、各ワード線に対応して
設けられる１２８個のノアゲート回路を含む、各ノアゲ
ート回路は、それぞれ２個ずつ１対とされ、各対のノア
ゲート回路Ｎ０ＣＩ・Ｎ０Ｇ２ないしＮ０Ｇ３・Ｎ０Ｇ
４の一方の入力端子は、対応する反転メインワード線Ｍ
ＷＯ〜ＭＷ６３にそれぞれ共通結合される。各対の一方
のノアゲート回路Ｎ０ＣＩないしＮ０Ｇ３の他方の入力
端子には、上述の反転内部選択信号７了が共通に供給さ
れる。また、各対の他方のノアゲート回路Ｎ０Ｇ２ない
しＮ０Ｇ４の他方の入力端子には、上述の反転内部選択
信号３１が共通に供給される。これにより、ノアゲート
回路Ｎ０Ｇ１ないしＮ０Ｇ４の出力信号すなわちワード
線ＷＯ〜Ｗ１２７は、対応する反転メインワード線ＭＷ
Ｏ〜ＭＷ６３がロウレベルの選択状態とされ、同時に対
応する反転内部選択信号ｓＯ及びｓｌがロウレベルとさ
れるとき、選択的にハイレベルの選択状態とされる。

反転メインワード線ＭＷＯ〜ＭＷ６３は、メインワード
線駆動回路ＭＷＤ１の対応するナントゲート回路ＮＡＧ
４〜ＮＡＧ５の出力端子にそれぞれ結合される。メイン
ワード線駆動回路ＭＷＤ　１は、上記反転メインワード
線ＭＷＯ〜ＭＷ６３に対応して設けられる６４１ｍの４
人力ナンドゲート回路を含む、ナントゲート回路ＮＡ０
４〜ＮＡＧ５の第１の入力端子には、対応するマント選
択信号Ｍ１が共通に供給され、第２〜第４の入力端子に
は、プリデコード信号ＸＩＯ〜Ｘ１３ないしＸ５０〜Ｘ
５３がそれぞれ所定の組み合わせをもって供給される。

マット選択信号Ｍ１は、マット選択信号Ｍ２〜Ｍ４とと
もに、マット選択回路ＭＳＬにおいて、最上位ビットの
Ｘアドレス信号ＡＸ７及びＹアドレス信号ＡＹ９をデコ
ードすることにより、形成される。また、フリデコード
信号Ｘ゛１０〜Ｘ１３ないしＸ５０〜Ｘ５３は、後述す
るように、プリデコーダＸＰＤにおいて、Ｘアドレス信
号ＡＸＩとＡＸ２．ＡＸ３とＡＸ４又はＡＸ５とＡＸ６
をそれぞれ２ビツトずつ組み合わせてデコードすること
により形成される。

メインワード線駆動回路ＭＷＤ１のナントゲート回路Ｎ
　Ａ　Ｇ　４〜ＮＡＧ５の出力信号すなわち反転メイン
ワード線ＭＷＯ〜ＭＷ６３は、対応するマット選択信号
Ｍｌがハイレベルとされ、フリデコード信号Ｘ１０〜Ｘ
１３ないしＸ５０〜Ｘ５３が対応する組み合わせで同時
にハイレベルとされるとき、選択的にロウレベルとされ
る。前述のように、これらの反転メインワード線ＭＷＯ
〜ｉ６３は、メモリマントＭＡＴ１のワード線駆動回路
ＤＷＤ１〜ＤＷＤ８の対応する１対のノアゲート回路Ｎ
０ＧＩ−ＮＯＧ２ないしＮ０Ｇ３・Ｎ。

Ｇ４の一方の入力端子に共通結合される。

プリデコーダＸＰＤには、タイミング発生回路ＴＧから
タイミング信号φｃ３が供給される。また、後述するＸ
アドレスバンファＸＡＢから、最上位ビットを除く相補
内部アドレス信号ａｘＱ〜工ｘ６（ここで、例えば非反
転内部アドレス信号ａｘＱと反転内部アドレス信号ａｘ
Ｑをあわせて相補内部アドレス信号ａｘＯのように表す
。以下同じ）が供給される。

プリデコーダＸＰＤは、上記タイミング信号φＣ３に従
って、選択的に動作状態とされる。この動作状態におい
て、プリデコーダＸＰＤは、上記相補内部アドレス信号
ａｘＱ、ａｘｌとａｘ２゜ａｘ３とａｘ４及び土ｘ５と
土ｘ６を１ビツト又は２ビツトずつ組み合わせてデコー
ドすることにより、上記プリデコード信号Ｘ００〜ＸＯ
Ｉ、Ｘ１０〜Ｘ１３．Ｘ３０〜Ｘ３３及びＸ５０〜Ｘ５
３をそれぞれ形成する。

ＸアドレスバッファＸＡＢは、特に制限されないが、外
部端子ＡＸＯ〜ＡＸ７に対応して設けられる８個のレベ
ル判定回路と、これらのレベル判定回路に対応して２個
ずつ設けられる計１６個のＥＣＬ　−ＣＭＯＳレベル変
換回路を含む、これらのレベル判定回路及びレベル変換
回路は、バイポーラ・ＣＭＯ３複合回路を基本構成とす
る。

ＸアドレスバッファＸＡＢのレベル判定回路は、外部端
子ＡＸＯ−ＡＸ７から対応する入力エミッタフォロア回
路を介してＥＣＬレベルで入力されるＸアドレス信号Ａ
ＸＯ〜ＡＸ７のレベルを、所定の参照電位に従って判定
し、相補内部信号を形成する。これらの相補内部信号は
、ＸアドレスバッファＸＡＢの対応するレベル変換回路
によってＣＭＯＳレベルに変換され、上記相補内部アド
レス信号ａｘＯ〜ａｘ７とされる。前述のように、相補
内部アドレス信号ａｘＯ〜ａｘ５は、上記プリデコーダ
ＸＰＤに供給され、最上位ピントの相補内部アドレス信
号上ｘ７は、マット選択回路ＭＳＬに供給される。

一方、メモリアレイＡＲＹＩＬを構成する相補データ線
ＤＯ・百τ〜Ｄ３１・五ゴ］は、対応するカラムスイッ
チＣ３ｌＬの対応するスイッチＭＯＳＦＥＴＱ９・Ｑ２
５及びＱＩＯ・Ｑ２６ないしＱｌｌ・Ｑ２７及びＱ１２
・Ｑ２Ｂに結合される。カラムスイッチＣ３ｌＬのＰチ
ャンネル型のスイッチＭＯＳＦＥＴＱ９〜Ｑ１２の他方
は、対応する読み出し用相補共通データ線ＲＤＩＬ（こ
こで、例えば非反転共通データ線ＲＤＩＬと反転共通デ
ータ線ＲＤＩＬをあわせて相補共通データ線ＲＤＩＬの
ように表す、以下同じ）に共通結合される。また、カラ
ムスイッチＣ３ｌＬのＮチャンネル型のスイッチＭＯＳ
ＦＥＴＱ２５〜Ｑ２８の他方は、対応する書き込み用相
補共通データ線ＷＤＩＬに共通結合される。

カラムスイッチＣ３Ｉ　Ｌ（７）ＰチャンネルＭＯＳＦ
ＥＴＱ９・ＱＩＯないしＱｌｌ・Ｑ１２のゲートはそれ
ぞれ共通接続され、さらに対応するインバータ回路Ｎ１
〜Ｎ２の出力端子に結合される。

また、ＮチャンネルＭＯＳＦＥＴＱ２５・Ｑ２６ないし
Ｑ２７・Ｑ２８のゲートはそれぞれ共通結合され、さら
に対応する上記インバータ回路Ｎ１〜Ｎ２の入力端子に
結合される。インバータ回路Ｎ１〜Ｎ２の入力端子には
、対応するカラムアドレスデコーダＣＤＩＬから対応す
るデータ線選択信号ＹＯ〜Ｙ３１がそれぞれ供給される
。

カラムスイッチＣ３ｌＬのスイッチＭＯＳＦＥＴＱ９・
Ｑ２５及びＱＩＯ・Ｑ２６ないしＱｌｌ・Ｑ２７及びＱ
１２・Ｑ２８は、対応する上記データ線選択信号ＹＯ〜
Ｙ３１が択一的にハイレベルとされることでそれぞれ同
時にオン状態となり、対応する相補データ線ＤＯ・ＤＯ
〜Ｄ３１・Ｄ３丁と書き込み用相補共通データ線ＷＤ　
Ｉ　Ｌ及び読み出し用相補共通データ線且ＤＩＬ！選択
的に接続する。

同様に、カラムスイッチＣ３ｌＲは、メモリアレイＡＲ
ＹＩＲの相補データ線Ｄ３２・■了１〜Ｄ６３・テτゴ
に対応して設けられる３２組のスイッチＭＯＳＦＥＴを
含む、カラムスイッチＣ３ｌＲは、対応するカラムアド
レスデコーダＣＤＩＲから供給されるデータ線選択信号
Ｙ３２〜Ｙ６３に従って、メモリアレイＡＲＹＩＲの相
補データ線Ｄ３２・Ｄ３２〜Ｄ６３・Ｄ６３と書き込み
用相補共通データ線ＷＤ　Ｉ　Ｒ及び読み出し用相補共
通データ線且ＤＩＲを選択的に接続する。

カラムアドレスデコーダＣＤＩＬ及びＣＤＩＲには、マ
ント選択回路ＭＳＬから上述のマット選択信号Ｍｌが供
給され、プリデコーダＹＰＤからプリデコード信号Ｙ０
０〜ＹＯ３，Ｙ２０−Ｙ２３及びＹ４０〜Ｙ４１が供給
される。また、上記プリデコーダＹＰＤから、さらに、
対応するアレイ選択信号Ａ１と、左右選択信号ＳＬ及び
ＳＲがそれぞれ供給される。特に制限されないが、プリ
デコード信号Ｙ００〜ＹＯ３，Ｙ２０〜Ｙ２３及びＹ４
０〜Ｙ４１は、後述するように、Ｙアドレス信号ＡＹＯ
とＡＹｌ、ＡＹ２とＡＹ３及びＡＹ４をそれぞれ１ビツ
ト又は２ピツトずつ組み合わせてデコードすることによ
り形成される。また、アレイ選択信号Ａ１は、アレイ選
択信号Ａ２〜Ａ８とともに、３ビツトのＹアドレス信号
ＡＹ６〜ＡＹ８をデコードすることにより形成され、左
右選択信号ＳＬ及びＳＲは、Ｙアドレス信号ＡＹ５をデ
コードすることにより形成される。

カラムアドレスデコーダＣＤＩＬ及びＣＤＩＲは、上記
アレイ選択信号Ａ１及び左右選択信号ＳＬ及びＳＲに従
って、選択的に動作状態とされる。

この動作状態において、カラムアドレスデコーダＣＤＩ
Ｌ及びＣＤＩＲは、上記プリデコード信号ＹＯＯ〜ＹＯ
３，Ｙ２０〜Ｙ２３及びＹ４０〜Ｙ４１に従って、対応
するデータ線選択信号ＹＯ〜Ｙ３１又はＹ３２〜Ｙ６３
を択一的にハイレベルの選択状態とする。

プリデコーダＹＰＤには、タイミング発生回路ＴＯから
上述のタイミング信号φｃ３が供給され、またＹアドレ
スバフファＹＡＢから最上位ビットを除く９ビツトの相
補内部アドレス信号ａｙｏ〜ａｙ８が供給される。プリ
デコーダＹＰＤは、上記タイミング信号φｃ　・ｓに従
って、選択的に動作状態とされる。この動作状態におい
て、プリデコーダＹＰＤは、上記相補内部アドレス信号
ａｙＯと土ｙｔ、土ｙ２とａｙ３及び土ｙ４を１ビツト
又は２ビツトずつ組み合わせてデコードすることで、プ
リデコード信号Ｙ００〜ＹＯ３，Ｙ２０〜Ｙ２３及びＹ
４０〜Ｙ４１をそれぞれ選択的に形成する。また、上記
相補内部アドレス信号ａｙ６〜ａｙ９に従うて、アレイ
選択信号Ａ１〜Ａ８を択一的に形成するとともに、上記
相補内部アドレス信号ａｙ５に従って、左右選択信号Ｓ
Ｌ及びＳＲを選択的に形成する。

ＹアドレスバッファＹＡＢは、上述のＸアドレスバッフ
ァＸＡＢと同様な構成とされ、外部端子ＡＹＯ〜ＡＹ９
を介して供給される１０ビツトのＹアドレス信号ＡＹＯ
〜ＡＹ９をもとに、相補内部アドレス信号ａｙｏ〜ａｙ
９を形成する。このうち、最上位ビットを除く９ビツト
の相補内部アドレス信号ａｙＱ〜ａｙ９は、上記プリデ
コーダＹＰＤに供給される。最上位ビットの相補内部ア
ドレス信号ａｙ９は、マント選択回路ＭＳＬに供給され
る。

マット選択回路ＭＳＬには、上記ＸアドレスバッファＸ
ＡＢから最上位ビットの相補内部アドレス信号ａｘ７が
供給され、上記ＹアドレスバッファＹＡＢから最上位ビ
ットの相補内部アドレス信号ａｙ９が供給される。マッ
ト選択回路ＭＳＬは、上記相補内部アドレス信号ａｘ７
及びａｙ９をデコードし、マット選択信号Ｍ１〜Ｍ４を
択一的にハイレベルとする。これらのマット選択信号Ｍ
１〜Ｍ４は、対応するメモリマットＭＡＴＩ〜ＭＡＴ４
に供給される。

対応するメモリアレイの相補データ線ＤＯ・ＤＯ〜Ｄ６
３・Ｄ６３が選択的に接続される書き込み用相補共通デ
ータ線ＷＤＩＬ、ＷＤＩＲないしＷＤ８Ｌ、ＷＤ８Ｒは
、対応するライトアンプＷＡの出力端子に結合される。

これらのライトアンプＷＡの入力端子は、すべて相補信
号線Ｗ−マに共通結合され、さらにデータ人力バッフ、
ＤＩＢの出力端子に結合される。データ入力バッファＤ
ＩＢには、タイミング発生回路ＴＧからタイミング信号
φｗｅが供給される。データ入力バッファＤＩＢの入力
端子は、データ入力端子Ｄｉｎに結合される。

データ入力バッファＤＩＲは、バイポーラ・ＣＭＯ３型
ＲＡ　Ｍの書き込み動作モードにおいて、上記タイミン
グ信号φｗｅに従９て選択的に動作状態とされる。この
動作状態において、データ入力バッファＤＩＲは、デー
タ入力端子Ｄｉｎを介して外部から供給されるＥＣＬレ
ベルの書き込みデータをＭＯＳレベルの相補書き込み４
８号とし、相補信号線ｗ−ｗを介して、すべてのライト
アンプＷＡに共通に伝達する。

ライトアンプＷＡは、アレイ選択ｔａ号Ａｌ−Ａ３と左
右選択信号ＳＬ及びＳＲが対応する組み合わせで同時に
ハイレベルとされることで、選択的に動作状態とされる
。この動作状態において、ライトアンプＷＡは、データ
人カバソファＤｆＢから相補信号線ｗ　”　ｗを介して
供給される相補書き込み信号に従った暑き込み電流を、
対応する書き込み用相鋪共通データ線ＷＤＩＬ又はＷＤ
ＩＲに選択的に送出する。

一方、対応するメモリアレイの相補データ線ＤＯ−Ｄτ
〜Ｄ６３・「τ］が選択的に接続される読み出し用相補
共通データ線ＲＤＩＬ、且ＤＬＨないしＲＤ８Ｌ、ＲＤ
８Ｒは、対応するセンスアンプＳＡの入力端子に結合さ
れる。これらのセンスアンプＳＡの出力端子は、すべて
相補信号線ｒ・７に共通結合され、さらにデータ出力バ
ッファＤＯＢの入力端子に結合される。データ出力バッ
ファＤＯＢには、タイミング発生回路ＴＧからタイミン
グ信号φ０６が供給される。データ出力バッファＤＯＢ
の出力端子は、データ出力端子り。

ｕｔに結合される。

センスアンプＳＡは、上記アレイ選択信号Ａ１〜Ａ８及
び左右選択信号ＳＬ及びＳＲが対応する組み合わせで同
時にハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、センスアンプＳＡは、対
応するメモリアレイの選択されたメモリセルＭＣから読
み出し用相補共通データ線ＲＤＩＬ、且ＤＩＲないし且
Ｄ８Ｌ。

ＲＤ８Ｒを介して伝達される小振幅の読み出し信号を増
幅し、論理レベルの相補読み出し信号とする。これらの
相補読み出し信号は、相補信号線ｒ・下を介して、デー
タ出力バッファＤＯＢに伝達される。

データ出力バッファＤＯＢは、バイポーラ・ＣＭＯ３型
ＲＡＭの読み出し動作モードにおいて、上記タイミング
信号φｏｅに従って選択的に動作状態とされる。この動
作状態において、データ出カバ７フアＤＯＢは、センス
アンプＳＡから相補信号線ｒ”ｒを介して伝達される相
補読み出し信号をＥＣＬレベルに変換し、オープンエミ
ンタの出力トランジスタを介して、データ出力端子り。

ｕｔから外部の装置に送出する。

タイミング発生回路ＴＧは、外部から制御信号として供
給されるチップ選択信号τ百及びライトイネーブル信号
Ｗ下をもとに、上記各種のタイミング信号を形成し、各
回路に供給する。

第３図には、第１図のバイポーラ・ＣＭＯ３型ＲＡＭの
一実施例の配置図が示されている。

第３図において、バイポーラ・ＣＭＯ３型ＲＡＭは、特
に制限されないが、単結晶シリコンからなる１個の半導
体基板ＳＵＢ上に形成される。半導体基板ＳＵＢの中央
部には、４個のメモリマツ）ＭＡＴＩ〜ＭＡＴ４が配置
され、その外側には、各アドレスバッファやプリデコー
ダ等を含む周辺回路ＰＣＩ及びＰＯ２がそれぞれ配置さ
れる。特に制限されないが、周辺回路ＰＣＩには、タイ
ミング発生回路ＴＯが含まれる。

各メモリマットのメモリアレイＡＲＹ１〜ＡＲＹ８に対
応して設けられる可変インピーダンス負荷回路ＬＣＩＬ
、ＬＣＩＲないしＬＣ８Ｌ、ＬＣ８Ｒは、対応するメモ
リマットＭＡＴ１〜ＭＡＴ４の最も外側にそれぞれ配置
される。メモリマツ）ＭＡ、Ｔ１及びＭＡＴ２の中間に
は、書き込み制御信号バッファＷＢＩが近接して配置さ
れる。同様に、メモリマットＭＡＴ３及びＭＡＴ４の中
間には、書き込み制御信号バンファＷＢ２が近接して配
置される。

これにより、各書き込み制御信号バッファと切り換え信
号発生回路間及び各切り換え信号発生回路と可変インピ
ーダンス負荷回路間の距離が、全体的に短縮される。ま
た、タイミング発生回路ＴＧと書き込み制御信号バッフ
ァＷＢＩ及びＷＢ２との間に設けられる供給経路の長さ
は、実際には異なるが、例えばタイミング発生回路ＴＧ
に設けられる遅延回路の段数を調整することで、等価的
に同長となるように設計される。このため、書き込み動
作終了後の可変インピーダンス負荷回路のりカバリイタ
イムのバラツキが少なくされ、これにともなって起動制
御信号に対する書き込み制御信号の相対的な遅延時間が
短縮される。

以上のように、この実施例のバイポーラ・ＣＭＯＳ型Ｒ
ＡＭは、４個のメモリマットＭＡＴ１〜ＭＡＴ４を含む
、各メモリマットは、それぞれワ−ド線方向に配置され
る８個のメモリアレイＡＲＹ１〜ＡＲＹ８と、これらの
メモリアレイに対応して設けられる８個の可変インピー
ダンス負荷回路ＬＣＩ〜ＬＣ８を含む、各可変インピー
ダンス負荷回路は、対応するメモリアレイの相補データ
線に対応して設けられ６４対のＰチャンネル間Ｏ３ＦＥ
Ｔを含む、このうち、一方のＰチャンネル間Ｏ３ＦＥＴ
は、定、常的にオン状態とされ、他方のＰチャンネル間
Ｏ３ＦＥＴは書き込み動作時において対応する選択タイ
ミング信号に従って選択的にオフ状態とされる。各可変
インピーダンス負荷回路の中央部には、対応するアレイ
選択信号Ａ１〜Ａ８と書き込み制御信号φＷ１〜φＷ４
をもとに上記選択タイミング信号を形成する切り換え信
号発生回路Ｗ１〜Ｗ８が設けられる。また、メモリマッ
トＭＡＴＩ及びＭＡＴ２とＭＡＴ３及びＭＡＴ４の中央
部には、対応するメモリマットの切り換え信号発生回路
Ｗｌ−Ｗ８に、上記書き込み制御信号φＷ１〜φＷ４を
伝達する書き込み制御信号バッファＷＢＩ及びＷＢ２が
設けられる。

これらの書き込み制御信号バッファとタイミング発生回
路ＴＧとの間に設けられる供給経路は、例えばその伝達
遅延時間が同じになるように設計することで、等価的に
同長とされる。このため、各切り換え信号発生回路と可
変インピーダンス負荷回路間の距離が全体的に短縮され
るのとあいまって、可変インピーダンス負荷回路のりカ
バリイタイムのバラツキが少なくされ、等価的にバイポ
ーラ・ＣＭＯ３型ＲＡＭのサイクルタイムが高速化され
るものである。

以上の本実施例に示されるように、この発明を可変イン
ピーダンス負荷回路を有するバイポーラ・ＣＭＯ３型Ｒ
ＡＭ等の半導体記憶装置に適用した場合、次のような効
果が得られる。すなわち、（１）各メモリアレイに対応
して、所定の書き込み制御信号及び対応するアレイ選択
信号に従って選択タイミング信号を形成し対応する複数
の可変インピーダンス負荷回路に供給する信号発生回路
を設け、所定数の上記信号発生回路に対応して、タイミ
ング発生回路により形成される上記書き込み制御信号を
伝達する信号中継回路を設けることで、タイミング発生
回路と各信号中継回路との間に設けられる供給経路を等
価的に同長とすることが容易になるという効果が得られ
る。

（２）上記（１１項により、各信号発生回路と可変イン
ピーダンス負荷回路との間の距離を、全体的に短縮でき
るという効果が得られる。

（３）上記（１）項及び（２）項により、書き込み動作
後における可変インピーダンス負荷回路のりカバリイタ
イムのバラツキを、少なくできるという効果が得られる
。

（４）上記（１１項〜（３）項により、起動制御信号に
対する書き込み制御信号の相対的な遅延時間を短縮し、
可変インピーダンス負荷回路を有するバイポーラ・ＣＭ
Ｏ３型ＲＡＭ等のサイクルタイムを高速化できるという
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図のブロ
ック図において、メモリマット数や各メモリマット内の
メモリアレイ数は、この実施例によりて制限されない、
また、この実施例では、同一のメモリマット内の８個の
メモリアレイに対応して１個のメインワード線駆動回路
ＭＷＤ１〜ＭＷＤ４を設けているが、これらのメインワ
ード線駆動回路は、例えばメモリアレイごとに設けられ
るものであってもよい、Ｘアドレスデコーダ及びＹアド
レスデコーダは、プリデコーダ方式を採らなくてもよい
し、一部のみをプリデコーダ方式としてもよい、また、
書き込み制御信号バッファは、メモリマットごとに設け
られてもよいし、また各メモリマットに複数個設けられ
てもよい、いずれの場合も、タイミング発生回路ＴＧと
各書き込み制御信号バッファとの間に設けられる供給経
路は、等価的に同長とされることが望ましい、切り換え
信号発生回路は、複数のメモリアレイに対応して設けら
れてもよいし、各メモリアレイごとに複数個設けられて
もよい、第２図の回路図において、各メモリセルＭＣを
構成する抵抗Ｒ１及びＲ２は、ポリシリコン層に代えて
ＰチャンネルＭＯＳＦＥＴを用いるものであってもよい
、また、書き込み用相補共通データ線及び読み出し用相
補共通データ線は、共通の相補共通データ線を共用する
ものであってもよい、第３図の配置図において、各可変
インピーダンス負荷回路は、対応するメモリマントの内
側に配置されてもよい、この場合、書き込み制御信号バ
ッファＷＢＩ及びＷＢ２等も、同様にメモリマットの内
側に配置することが効果的である。また、タイミング発
生回路ＴＧは、半導体基板ＳＵＢの反対側に設けられる
ものであってもよいし、各メモリマットは、第３図の縦
軸及び横軸を置き換えて配置されることもよい、さらに
、第１図に示されるバイポーラ・ＣＭＯ３型ＲＡＭのブ
ロック構成や第２図に示されるメモリマントの具体的な
回路構成及び第３図に示されるレイアウト、ならびに制
御信号やアドレス信号及びプリデコード信号等の組み合
わせなど、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ・ＣＭＯ
３型ＲＡＭに通用した場合について説明したが、それに
限定されるものではなく、例えば、その周辺回路が０Ｍ
Ｏ３を基本構成とするＣＭＯＳスタティック型ＲＡＭ等
の各種半導体記憶装置にも通用できる０本発明は、少な
くとも可変インピーダンス負荷回路を有する半導体記憶
装置及びこのような半導体記憶装置を含むディジタル装
置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、可変インピーダンス負荷回路を有するバ
イポーラ・ＣＭＯ３型ＲＡＭ等の各メモリアレイに対応
して、所定の書き込み制御信号及び対応するアレイ選択
信号に従って選択タイミング信号を形成し対応する複数
の可変インピーダンス負荷回路に供給する信号発生回路
を設けるとともに、所定数の上記信号発生回路に対応し
て、タイミング発生回路により形成される上記書き込み
制御信号を伝達する信号中継回路を設けることで、タイ
ミング発生回路と各信号中継回路との間に設けられる供
給経路を等価的に同長とし、書き込み動作後における可
変インピーダンス負荷回路のりカバリイタイムのバラツ
キを少なくできるため、実質的にバイポーラ・ＣＭＯ３
型ＲＡＭ等のサイクルタイムをさらに高速化できるもの
である。

【図面の簡単な説明】

第１図は、この発明が通用されたバイポーラ・ＣＭＯ３
型ＲＡＭの一実施例を示すブロック図、第２図は、第１
図のバイポーラ・ＣＭＯ３型ＲＡＭのメモリマットの一
実施例を示す回路図、第３図は、第１図のバイポーラ・
ＣＭＯ３型ＲＡＭの一実施例を示す配置図、第４図は、従来のバイポーラ・ＣＭＯ３ｙ！：！ＲＡＭ
の一例を示す配置図である。ＭＡＴＩ〜ＭＡＴ４・・・メモリマット、ＡＲＹＩＬ−
ＡＲＹ８Ｌ、ＡＲＹＩＲ〜ＡＲＹ８Ｒ・・・メモリアレ
イ、ＬＣＩＬ〜ＬＣ８Ｌ、ＬＣＩＲ〜ＬＣ８Ｒ・・・可
変インピーダンス負荷回路、ＤＷＤ１〜ＤＷＤ８・・・
ワード線駆動回路、ＭＷＤＩ〜ＭＷＤ４・・・メインワ
ード線駆動回路、Ｃ３ｌＬ〜Ｃ３８Ｌ、Ｃ３ｌＲ〜Ｃ３
８Ｒ・・・カラムスイッチ、Ｗ１〜Ｗ８・・・切り換え
信号発生回路、Ｓ１〜Ｓ８・・・アレイ選択信号発生回
路、ＷＢＩ、ＷＢ２・・・書き込み制御信号バッファ、
Ｃ３ｌＬ〜Ｃ３８Ｌ、ＣＤＩＲＮＣＤ８Ｒ・・・カラム
アドレスデコーダ、ＸＰＤ、ＹＰＤ・・・プリデコーダ
、ＭＳＬ・・・マット選択回路、ＸＡＢ・・・Ｘアドレ
スバッファ、ＹＡＢ・・・Ｙアドレスバッファ、ＷＡ・
・・ライトアンプ、ＳＡ・・・センスアンプ、ＤＩＢ・
・・データ入力バッファ、ＤＯＢ・・・データ出力バッ
ファ、ＴＧ・・・タイミング発生回路。ＭＣ・・・メモリセル、Ｑ１〜Ｑ１２・・・Ｐチャンネ
ルＭＯＳＦＥＴ、Ｑ２１〜Ｑ２８・・・ＮチャンネルＭ
ＯＳＦＥＴ、Ｒ１〜Ｒ２・・・抵抗、Ｎ１−Ｎ３・・・
インバータ回路、ＡＧＩ・・・アンドゲート回路、ＮＡ
Ｇ１〜ＮＡＧ５・・・ナントゲート回路、Ｎ０Ｇ１〜Ｎ
０Ｇ４・・・ノアゲート回路。ＳＵＢ・・・半導体基板、ＰＣＩ、ＰＯ２・・・周辺回
路。

Claims

【特許請求の範囲】１、直交して配置されるワード線と相補データ線及びこ
れらのワード線と相補データ線の交点に格子状に配置さ
れるスタティック型メモリセルとからなる複数のメモリ
アレイと、上記相補データ線と第１の電源電圧との間に
それぞれ設けられ定常的にオン状態とされる第１のＰチ
ャンネルＭＯＳＦＥＴ及び書き込み動作時において所定
の選択タイミング信号に従って選択的にオフ状態とされ
る第２のＰチャンネルＭＯＳＦＥＴが並列接続されてな
る可変インピーダンス負荷回路と、上記メモリアレイに
対応して設けられ書き込み制御信号及びアレイ選択信号
に従って上記選択タイミング信号を形成し対応する複数
の上記可変インピーダンス負荷回路に供給する信号発生
回路とを具備することを特徴とする半導体記憶装置。２、上記書き込み制御信号は、タイミング発生回路によ
り形成され、信号中継回路を介して上記信号発生側路に
供給されることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。３、上記信号中継回路は、所定数の上記信号発生回路に
対応して設けられ、上記タイミング発生回路と複数の上
記信号中継回路の間に設けられる信号経路は、等価的に
同長とされることを特徴とする特許請求の範囲第１項又
は第２項記載の半導体記憶装置。４、上記半導体記憶装置は、バイポーラ・ＣＭＯＳ型Ｒ
ＡＭであることを特徴とする特許請求の範囲第１項、第
２項又は第３項記載の半導体記憶装置。