JPH0964308A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリアレイ構成にＤＷＤ方式を用い、ＹＳ
線活性化の遠近端差を低減して高速化を図ることができ
る半導体記憶装置を提供する。 【構成】 メモリアレイ構成にＤＷＤ方式を用い、複数
のメモリアレイＭＭＡＴと、このメモリアレイＭＭＡＴ
の行方向を選択するサブワードドライバＳＷＤおよびメ
インワードドライバＭＷＤと、列方向を選択するカラム
デコーダＹＤＥＣと、周辺回路などから構成されるＤＲ
ＡＭであって、このメモリアレイＭＭＡＴ０〜ＭＭＡＴ
７の行方向に分散配置されるサブワードドライバＳＷＤ
と、列方向に分散配置されるセンスアンプＳＡとのそれ
ぞれの交点領域に、センスアンプＳＡを駆動するための
センスアンプ駆動ＭＯＳＦＥＴなどからなるセンスアン
プ駆動回路ＳＡＤと、センスアンプＳＡからのデータを
出力するためのＩ／ＯスイッチなどからなるＩ／Ｏ制御
回路ＩＯＣとが配置されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にメモリアレイ構成にワード線階層化構造（ＤＷ
Ｄ：Divided Word Driver)を用いたダイナミック型ＲＡ
Ｍ（ＤＲＡＭ）に好適な半導体記憶装置に適用して有効
な技術に関する。

【０００２】

【従来の技術】たとえば、発明者が検討したところによ
れば、ＤＲＡＭのメモリアレイ構成として、ＳＷＳ（Si
ngle Word Shunt)方式があり、このＳＷＳ方式によるメ
モリアレイではその構成上、センスアンプ駆動ＭＯＳＦ
ＥＴ、Ｉ／Ｏスイッチはメモリアレイの下部か上部（行
方向）、あるいは両方の２箇所に配置されることとな
る。

【０００３】なお、このようなＤＲＡＭに関する技術と
しては、たとえば昭和５９年１１月３０日、株式会社オ
ーム社発行、社団法人電子通信学会編の「ＬＳＩハンド
ブック」Ｐ４８５〜Ｐ５３３などの文献に記載されてい
る。

【０００４】

【発明が解決しようとする課題】ところで、前記のよう
なＳＷＳ方式のＤＲＡＭにおいては、センスアンプ駆動
ＭＯＳＦＥＴをメモリアレイの上部か下部（行方向）に
配置することとなるため、センスアンプ動作時にＹＳ線
が活性化する際、センスアンプ駆動ＭＯＳＦＥＴの近端
側ではセンスアンプの負荷が見えないために速くなって
しまうこととなり、遠端側ではメモリアレイ内のセンス
アンプの負荷が見えるために遅くなってしまうこととな
る。

【０００５】従って、このようなＳＷＳ方式のＤＲＡＭ
では、メモリアレイ全体としてのＹＳ線（Ｙ選択線）の
活性化タイミングを、誤動作を防ぐために遅い側に合わ
せることになり、よってこのＳＷＳ方式によるセンスア
ンプ駆動ＭＯＳＦＥＴの配置では高速化を行う際に問題
となり、その改善が望まれている。

【０００６】そこで、本発明の目的は、メモリアレイ構
成にＤＷＤ方式を用い、ＹＳ線活性化の遠近端差を低減
して高速化を図ることができるＤＲＡＭなどの半導体記
憶装置を提供することにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【０００９】すなわち、本発明の半導体記憶装置は、メ
モリアレイ構成にメインワード線およびサブワード線か
らなるＤＷＤ方式を用いた半導体記憶装置に適用される
ものであり、このメモリアレイの構成において、メモリ
アレイのワード線方向に分散配置されるサブワードドラ
イバと、メモリアレイのデータ線方向に分散配置される
センスアンプとの複数の交点領域（ＩＳ：Inter Sectio
n Area）に、センスアンプを駆動するためのセンスアン
プ駆動回路と、センスアンプからのデータを出力するた
めのＩ／Ｏ制御回路とを配置するものである。

【００１０】これらの複数のＩＳ領域への配置において
は、センスアンプ駆動回路をＮチャネル型ＭＯＳＦＥＴ
およびＰチャネル型ＭＯＳＦＥＴによる回路と、Ｎチャ
ネル型ＭＯＳＦＥＴのみによる回路とに分け、前者はＩ
Ｓ領域のうちのセンスアンプを挟んで交互に区別される
第１のＩＳ領域に配置し、後者とＩ／Ｏ制御回路は第２
のＩＳ領域に配置するようにしたものである。

【００１１】特に、ＤＲＡＭに適用して、センスアンプ
駆動回路にはセンスアンプ駆動ＭＯＳＦＥＴを含み、か
つＩ／Ｏ制御回路にはＩ／Ｏスイッチを含むようにした
ものである。

【００１２】

【作用】前記した半導体記憶装置によれば、メモリアレ
イの構成にＤＷＤ方式を採用し、サブワードドライバと
センスアンプとのＩＳ領域を用いて、センスアンプ駆動
回路を構成するセンスアンプ駆動ＭＯＳＦＥＴなどの分
散配置や、Ｉ／Ｏ制御回路を構成するＩ／Ｏスイッチな
どを配置することにより、ＹＳ線活性化の遠近端差を低
減して高速化を可能とすることができる。

【００１３】たとえば、記憶容量が２ｋビットのセンス
アンプをメモリアレイの上部か下部（行方向）に配置さ
れたセンスアンプ駆動ＭＯＳＦＥＴで動作させるより、
サブワードドライバ領域で分割されたメモリアレイ（た
とえば２ｋビットのセンスアンプを８分割すれば５１２
ビットのセンスアンプとなる）をＩＳ領域に分散配置し
たセンスアンプ駆動ＭＯＳＦＥＴを用いて動作させる方
が、ＹＳ線とセンスアンプ駆動ＭＯＳＦＥＴとの距離を
短くしてＹＳ線活性化の遠近端差を低減することがで
き、これにより距離に比例して大きくなる信号線の配線
抵抗を小さくして動作を高速化させることができる。

【００１４】さらに、センスアンプ駆動回路のうちのＮ
チャネル型ＭＯＳＦＥＴのみによる回路を、Ｉ／Ｏ制御
回路とともに回路素子数の多い第２の交点領域に配置す
ることで、この交点領域へのＷＥＬＬ分離の不要なＮチ
ャネル型ＭＯＳＦＥＴの配置によって領域を有効的に活
用することができる。

【００１５】また、メモリアレイの構成において、セン
スアンプ駆動ＭＯＳＦＥＴの他に、Ｉ／Ｏスイッチなど
のＩ／Ｏ制御回路もＩＳ領域に配置することで、チップ
サイズの縮小も可能とすることができる。

【００１６】これにより、特にＤＷＤ方式を用いたＤＲ
ＡＭにおいて、ＩＳ領域にセンスアンプ駆動回路とＩ／
Ｏ制御回路とを配置することで、ＹＳ線活性化の遠近端
差を低減して高速化が可能となり、さらにＩＳ領域内へ
のセンスアンプ駆動回路とＩ／Ｏ制御回路との配置によ
ってチップサイズの縮小も可能となる。

【００１７】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００１８】図１は本発明の一実施例である半導体記憶
装置を示すチップ構成図、図２は本実施例の半導体記憶
装置におけるアレイ構成図、図３は本実施例に対応する
比較例である半導体記憶装置におけるアレイ構成図、図
４はセンスアンプ駆動回路とＩ／Ｏ制御回路を示す回路
図である。

【００１９】まず、図１により本実施例の半導体記憶装
置の構成を説明する。

【００２０】本実施例の半導体記憶装置は、たとえばメ
モリアレイ構成にＤＷＤ方式を用いたＤＲＡＭとされ、
複数のメモリセルによる複数のメモリアレイＭＭＡＴ
と、このメモリアレイＭＭＡＴの行方向を選択するため
のサブワードドライバＳＷＤおよびメインワードドライ
バＭＷＤと、列方向を選択するためのカラムデコーダＹ
ＤＥＣと、周辺回路としてのセンスアンプＳＡ、センス
アンプ制御回路ＡＣＴＲＬ、ロウプリデコーダＸＰＤ、
ロウアドレスバッファＲＡＢ、カラムプリデコーダＹＰ
Ｄ、カラムアドレスバッファＣＡＢ、アドレスマルチプ
レクサＡＭＸ、リフレッシュアドレスカウンタＲＦＣ、
タイミング発生回路ＴＧ、データ入出力回路Ｉ／Ｏなど
から構成され、これらが周知の半導体製造技術によって
１個の半導体チップ上に形成されている。

【００２１】このＤＲＡＭにおいては、たとえば図２に
示すように半導体チップの上部、下部にメモリアレイＭ
ＭＡＴが８分割されて配置され、さらにそれぞれが８分
割されてメモリアレイＭＭＡＴ０〜ＭＭＡＴ７が配置さ
れている。また、それぞれのメモリアレイＭＭＡＴ０〜
ＭＭＡＴ７の間および両端にはセンスアンプＳＡ０〜Ｓ
Ａ８が配置され、またメモリアレイＭＭＡＴ０〜ＭＭＡ
Ｔ７の行方向にはサブワードドライバＳＷＤが分散され
て配置されている。

【００２２】さらに、このメモリアレイＭＭＡＴ０〜Ｍ
ＭＡＴ７の構成においては、本実施例の特徴として、メ
モリアレイＭＭＡＴ０〜ＭＭＡＴ７の行方向に分散配置
されるサブワードドライバＳＷＤと、メモリアレイＭＭ
ＡＴ０〜ＭＭＡＴ７の列方向に分散配置されるセンスア
ンプＳＡとのそれぞれの交点領域に、センスアンプＳＡ
を駆動するためのセンスアンプ駆動ＭＯＳＦＥＴなどか
らなるセンスアンプ駆動回路ＳＡＤと、センスアンプＳ
Ａからのデータを出力するためのＩ／Ｏスイッチなどか
らなるＩ／Ｏ制御回路ＩＯＣとが配置されている。

【００２３】また、半導体チップの中央部には、センス
アンプ制御回路ＡＣＴＲＬ、ロウプリデコーダＸＰＤ、
ロウアドレスバッファＲＡＢ、カラムプリデコーダＹＰ
Ｄ、カラムアドレスバッファＣＡＢ、アドレスマルチプ
レクサＡＭＸ、リフレッシュアドレスカウンタＲＦＣ、
タイミング発生回路ＴＧ、データ入出力回路Ｉ／Ｏなど
が配置され、さらにこの中央部には外部接続用のボンデ
ィングパッドなども設けられている。

【００２４】次に、本実施例の作用について、始めにこ
のＤＲＡＭにおけるそれぞれの構成要素の詳細、および
動作概要などを含めて図１により詳細に説明する。

【００２５】メモリアレイＭＭＡＴ０〜ＭＭＡＴ７に
は、図１の垂直方向（行方向）に平行して配置される複
数のメインワード線とサブワード線、同図の水平方向
（列方向）に平行して配置される複数の相補データ線、
およびこれらのワード線と相補データ線の交点に格子状
に配置される複数のダイナミック型メモリセルとが含ま
れている。

【００２６】このメモリアレイＭＭＡＴを構成するワー
ド線は、サブワードドライバＳＷＤからメインワードワ
ード線を介してメインワードドライバＭＷＤに結合さ
れ、択一的に選択される。

【００２７】メインワードドライバＭＷＤには、特に制
限されないが、たとえばロウアドレスバッファＲＡＢか
らｉ＋１ビットの相補内部アドレス信号ＡＸ０＊〜ＡＸ
ｉ＊（非反転内部アドレス信号ＡＸ０と反転内部アドレ
ス信号ＡＸ０Ｂを合わせて相補内部アドレス信号ＹＴＡ
Ｘ０＊のように表し、またＡＸ０ＢのＢは反転信号を表
す）が供給される。

【００２８】サブワードドライバＳＷＤは、タイミング
信号φＸがハイレベルとされることで動作状態とされ
る。この動作状態において、メインワードドライバＭＷ
Ｄは、アドレスマルチプレクサＡＭＸから伝送されるロ
ウアドレス信号を、タイミング発生回路ＴＧから供給さ
れるロウタイミング信号φＸＬに従って取り込み、保持
する。また、これらのロウアドレス信号ＡＸ０＊〜ＡＸ
ｉ＊を形成し、メインワードドライバＭＷＤに供給す
る。

【００２９】アドレスマルチプレクサＡＭＸは、特に制
限されないが、たとえばＤＲＡＭが通常の動作モードと
され、タイミング発生回路ＴＧからロウレベルのタイミ
ング信号φＲＥＦが供給されるときに、外部端子ＡＸ０
〜ＡＸｉを介して時分割的に供給されるＸアドレス信号
ＡＸ０〜ＡＸｉを選択し、前記ロウアドレス信号として
ロウアドレスバッファＲＡＢに伝達する。

【００３０】また、ＤＲＡＭがＣＢＲリフレッシュサイ
クルとされ、前記タイミング信号φＲＥＦがハイレベル
とされるとき、リフレッシュアドレスカウンタＲＦＣか
ら供給されるリフレッシュアドレス信号を選択し、前記
ロウアドレス信号としてロウアドレスバッファＲＡＢに
伝達する。

【００３１】リフレッシュアドレスカウンタＲＦＣは、
特に制限されないが、たとえばＤＲＡＭがＣＢＲリフレ
ッシュモードとされるとき、タイミング発生回路ＴＧか
ら供給されるタイミング信号φＲＣに従って進歩動作を
行う。

【００３２】一方、メモリアレイＭＭＡＴを構成する相
補データ線は、その一方において、センスアンプＳＡに
対応する単位増幅回路に結合される。センスアンプＳＡ
のブロックは、メモリアレイＭＭＡＴの各相補データ線
に対応して設けられる複数の単位増幅回路を含む。ま
た、センスアンプＳＡのブロックには、前記単位増幅回
路の他に、ＤＲＡＭが待機時に相補データ線対をイコラ
イズするＮチャネル型ＭＯＳＦＥＴ、左右のメモリアレ
イＭＭＡＴを１個のセンスアンプＳＡのブロックが共有
するシェアード用のＮチャネル型ＭＯＳＦＥＴ、および
相補データ線をＩ／Ｏ線に接続するＮチャネル型ＭＯＳ
ＦＥＴが含まれている。

【００３３】カラムデコーダＹＤＥＣは、特に制限され
ないが、たとえばカラムアドレスバッファＣＡＢから相
補内部アドレス信号が供給され、タイミング発生回路Ｔ
Ｇからタイミング信号φＹが供給される。

【００３４】カラムデコーダＹＤＥＣは、前記タイミン
グ信号φＹがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、カラムデコーダ
ＹＤＥＣは、前記内部相補アドレス信号をデコードし、
対応するデータ線選択信号を択一的にハイレベルとす
る。

【００３５】カラムアドレスバッファＣＡＢは、外部端
子Ａ０〜Ａｉを介して時分割的に供給されるＹアドレス
信号をタイミング発生回路ＴＧから供給されるタイミン
グ信号φＹＬに従って取り込み、保持する。また、これ
らのＹアドレス信号をもとに、相補内部アドレス信号Ａ
Ｙ０＊〜ＡＹｉ＊を形成する。

【００３６】相補共通データ線ＣＤ０＊〜ＣＤｉ＊は、
特に制限されないが、たとえばデータ入出力回路Ｉ／Ｏ
に結合される。データ入出力回路Ｉ／Ｏには、タイミン
グ発生回路ＴＧからタイミング信号φＷおよびφＲが供
給される。

【００３７】センスアンプ制御回路ＡＣＴＲＬは、タイ
ミング発生回路ＴＧからマット選択信号ＭＳおよびタイ
ミング信号φＳＡにより、前記センスアンプＳＡのブロ
ック内の各回路を制御する。

【００３８】タイミング発生回路ＴＧには、外部装置か
ら起動制御信号として、ロウアドレスストローブ信号／
ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライ
トイネーブル信号／ＷＥおよび出力イネーブル信号／Ｏ
Ｅが供給され、前記外部起動制御信号をもとに、ＤＲＡ
Ｍの動作モードを判定するとともに、前記各種のタイミ
ング信号を形成し、ＤＲＡＭの各部に供給する。

【００３９】以上のようにして、ＤＲＡＭのそれぞれの
構成要素が動作し、メインワードドライバＭＷＤおよび
サブワードドライバＳＷＤなどによりワード線を選択
し、カラムデコーダＹＤＥＣにより相補データ線を選択
し、このワード線および相補データ線の交点に配置され
るメモリアレイＭＭＡＴのメモリセルに対して、書き込
み、消去および読み出しによるデータの入出力を行うこ
とができる。

【００４０】次に、本実施例の特徴となるセンスアンプ
駆動回路ＳＡＤとＩ／Ｏ制御回路ＩＯＣの配置について
図２〜図４により説明する。

【００４１】すなわち、本実施例においては、メモリア
レイＭＭＡＴの構成に図２のようなＤＷＤ方式を採用し
ているために、サブワードドライバＳＷＤとセンスアン
プＳＡとの交点にＩＳ領域が形成され、このＩＳ領域を
用いて、センスアンプ駆動回路ＳＡＤを構成するセンス
アンプ駆動ＭＯＳＦＥＴなどの分散配置や、Ｉ／Ｏ制御
回路ＩＯＣを構成するＩ／Ｏスイッチなどを配置するこ
とができる。

【００４２】たとえば、本実施例に対応する比較例を示
す図３のように、メモリアレイ構成にＳＷＳ方式を用い
た場合には、センスアンプ駆動ＭＯＳＦＥＴをメモリア
レイＭＭＡＴの上部か下部（行方向）にしか配置できな
いため、この行方向に長く配置されるセンスアンプＳＡ
において、両端側のセンスアンプ駆動ＭＯＳＦＥＴに近
い部分と、中央部の遠い部分との距離に大きな差があ
り、この近端側と遠端側との間に動作速度に影響する配
線抵抗の大きな違いが生じることになる。

【００４３】これに対して、本実施例においては、図２
に示すようにメモリアレイＭＭＡＴの行方向に分散配置
されるサブワードドライバＳＷＤと、メモリアレイＭＭ
ＡＴの列方向に分散配置されるセンスアンプＳＡとの交
点領域に、センスアンプ駆動回路ＳＡＤ、Ｉ／Ｏ制御回
路ＩＯＣを配置することができるので、この行方向に長
く分散配置されるセンスアンプＳＡにおいて、両端側の
センスアンプ駆動ＭＯＳＦＥＴに近い部分と、中央部の
遠い部分との距離の差が図３に比べて極めて小さくな
り、この近端側と遠端側との間に生じる配線抵抗の違い
を小さくして動作速度に対する影響を抑えることができ
る。

【００４４】さらに、センスアンプ駆動ＭＯＳＦＥＴの
配置においては、Ｎチャネル型ＭＯＳＦＥＴおよびＰチ
ャネル型ＭＯＳＦＥＴによる回路と、Ｎチャネル型ＭＯ
ＳＦＥＴのみによる回路とに分け、またサブワードドラ
イバＳＷＤとセンスアンプＳＡとの複数の交点領域につ
いても、センスアンプＳＡを挟んで第１のＩＳ領域と第
２のＩＳ領域とに交互に区別し、第１のＩＳ領域または
第２のＩＳ領域に適したそれぞれの回路を配置すること
で領域を有効的に活用している。

【００４５】すなわち、センスアンプ駆動回路ＳＡＤ
は、図４に示すように、３つのＮチャネル型ＭＯＳＦＥ
ＴＱＮ１〜ＱＮ３と１つのＰチャネル型ＭＯＳＦＥＴＱ
Ｐ１とから構成され、センスアンプＳＡのＳＤＮ側に接
続されるＮチャネル型ＭＯＳＦＥＴＱＮ１のみによる回
路と、ＳＤＮ側に接続されるＮチャネル型ＭＯＳＦＥＴ
ＱＮ２、ＳＤＰ側に接続されるＮチャネル型ＭＯＳＦＥ
ＴＱＮ３およびＰチャネル型ＭＯＳＦＥＴＱＰ１による
回路とを分けて、前者のＮチャネル型ＭＯＳＦＥＴＱＮ
１のみによる回路を第２のＩＳ領域に配置し、また後者
のＮチャネル型ＭＯＳＦＥＴＱＮ２，ＱＮ３およびＰチ
ャネル型ＭＯＳＦＥＴＱＰ１による回路は第１のＩＳ領
域に配置している。

【００４６】さらに、第２のＩＳ領域には、図４に示す
ように５つのＮチャネル型ＭＯＳＦＥＴＱＮ４〜ＱＮ８
と３つのＰチャネル型ＭＯＳＦＥＴＱＰ２〜ＱＰ４と２
つのインバータＩＶ１，ＩＶ２から構成されるＩ／Ｏ制
御回路ＩＯＣも配置している。この第２のＩＳ領域のよ
うに回路素子数の多い領域には、Ｉ／Ｏ制御回路ＩＯＣ
のＩ／Ｏスイッチの他に、センスアンプ駆動回路ＳＡＤ
のうちのＷＥＬＬ分離の不要なＮチャネル型ＭＯＳＦＥ
ＴＱＮ１のみによる回路を配置することで領域を有効的
に活用することができる。

【００４７】これらのセンスアンプ駆動回路ＳＡＤのセ
ンスアンプ駆動ＭＯＳＦＥＴは、センスアンプＳＡを駆
動するための電源を供給するものであり、Ｎチャネル型
ＭＯＳＦＥＴＱＮ１，ＱＮ２はドレインが信号線ＳＤ
Ｎ、ソースが電源ＶＳＳＳＡに接続され、ゲートに供給
される信号線ＳＡＮの信号によって制御し、Ｎチャネル
型ＭＯＳＦＥＴＱＮ３はドレインが信号線ＳＤＰ、ソー
スが電源ＶＤＬに接続され、ゲートに供給される信号線
ＳＡＰ２の信号によって制御し、さらにＰチャネル型Ｍ
ＯＳＦＥＴＱＰ１はドレインが信号線ＳＤＰ、ソースが
電源ＶＤＤＳＡに接続され、ゲートに供給される信号線
ＳＡＰ１Ｂの信号によって制御し、センスアンプＳＡに
対して増幅のための電源を供給することができる。

【００４８】また、Ｉ／Ｏ制御回路ＩＯＣのＩ／Ｏスイ
ッチは、センスアンプＳＡのデータを出力するためにロ
ーカル入出力線をメイン入出力線に接続するものであ
り、Ｎチャネル型ＭＯＳＦＥＴＱＮ４が接続される信号
線ＬＩＯ、Ｎチャネル型ＭＯＳＦＥＴＱＮ５が接続され
る信号線ＬＩＯＢと、Ｎチャネル型ＭＯＳＦＥＴＱＮ７
とＰチャネル型ＭＯＳＦＥＴＱＰ２が接続される信号線
ＭＩＯ、Ｎチャネル型ＭＯＳＦＥＴＱＮ８とＰチャネル
型ＭＯＳＦＥＴＱＰ３が接続される信号線ＭＩＯＢとの
間を、インバータＩＶ１，ＩＶ２、Ｐチャネル型ＭＯＳ
ＦＥＴＱＰ４に供給される信号線ＥＱＩＯＢの信号によ
って制御し、信号線ＬＩＯ，ＬＩＯＢと信号線ＭＩＯ，
ＭＩＯＢとを接続することができる。

【００４９】なお、この図４における信号線について
は、ＬＩＯ，ＬＩＯＢがローカル入出力線、ＭＩＯ，Ｍ
ＩＯＢがメイン入出力線、ＶＳＳＳＡ，ＶＤＤＳＡがセ
ンスアンプ専用電源線、ＶＤＬがメモリアレイ電源線、
ＥＱＩＯＢが入出力線イコライズ線、ＶＢＬＲが１／２
ＶＤＤ電源線、ＳＡＮ，ＳＡＰ２，ＳＡＰ１Ｂがセンス
アンプ駆動信号線、ＳＤＮがコモンソースＮチャネル
線、ＳＤＰがコモンソースＰチャネル線をそれぞれ示し
ている。

【００５０】このように、複数存在するＩＳ領域の中
で、第１のＩＳ領域にはＮチャネル型ＭＯＳＦＥＴＱＮ
２，ＱＮ３とＰチャネル型ＭＯＳＦＥＴＱＰ１によるセ
ンスアンプ駆動ＭＯＳＦＥＴを、第２のＩＳ領域にはＩ
／ＯスイッチとＮチャネル型ＭＯＳＦＥＴＱＮ１のみに
よるセンスアンプ駆動ＭＯＳＦＥＴを交互に配置するこ
とにより、メモリアレイＭＭＡＴ内のＹＳ線活性化の速
度に影響するセンスアンプＳＡの近端側と遠端側との遠
近端差を小さくすることができる。

【００５１】また、以上のようなメモリアレイＭＭＡＴ
の構成において、センスアンプ駆動回路ＳＡＤを構成す
るセンスアンプ駆動ＭＯＳＦＥＴの他に、Ｉ／Ｏスイッ
チなどのＩ／Ｏ制御回路ＩＯＣもＩＳ領域のうちの第２
のＩＳ領域に配置することで、このＩＳ領域を有効に活
用してチップサイズを縮小することができる。

【００５２】従って、本実施例のＤＲＡＭによれば、メ
モリアレイＭＭＡＴの構成にＤＷＤ方式を用い、分散配
置されるサブワードドライバＳＷＤとセンスアンプＳＡ
との複数のＩＳ領域に、センスアンプ駆動ＭＯＳＦＥＴ
によるセンスアンプ駆動回路ＳＡＤと、Ｉ／Ｏスイッチ
によるＩ／Ｏ制御回路ＩＯＣを配置することにより、セ
ンスアンプ駆動回路ＳＡＤから電源が供給されるセンス
アンプＳＡにおいて、センスアンプ駆動ＭＯＳＦＥＴか
らの距離の差を小さくしてＹＳ線活性化の遠近端差を低
減することができるので、信号線の配線抵抗を小さくし
て動作を高速化させることができる。

【００５３】さらに、センスアンプ駆動ＭＯＳＦＥＴの
うちのＮチャネル型ＭＯＳＦＥＴＱＮ１のみによる回路
を、Ｉ／Ｏ制御回路ＩＯＣとともに回路素子数の多い第
２のＩＳ領域に配置することで、この第２のＩＳ領域へ
のＷＥＬＬ分離の不要なＮチャネル型ＭＯＳＦＥＴＱＮ
１の配置によって領域を有効的に活用することができ
る。

【００５４】また、メモリアレイＭＭＡＴの構成におい
て、センスアンプ駆動ＭＯＳＦＥＴの他に、Ｉ／Ｏスイ
ッチなどのＩ／Ｏ制御回路ＩＯＣもＩＳ領域に配置する
ことで、チップサイズを縮小することも可能となる。

【００５５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００５６】たとえば、前記実施例のＤＲＡＭについて
は、メモリアレイが半導体チップの上部、下部に８分割
され、さらにそれぞれが８分割されて配置される場合に
ついて説明したが、本発明は前記実施例に限定されるも
のではなく、このような分割方式については記憶容量、
ワード線階層数、周辺回路やボンディングパッドの位置
などに応じて種々の変形構成についても広く適用可能で
ある。

【００５７】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５８】(1).ＤＷＤ方式を用いたメモリアレイ構成
において、サブワードドライバとセンスアンプとの交点
のＩＳ領域に、センスアンプ駆動ＭＯＳＦＥＴによるセ
ンスアンプ駆動回路とＩ／ＯスイッチによるＩ／Ｏ制御
回路とを配置することにより、ＹＳ線活性化の遠近端差
を低減することができるので、動作速度の高速化が可能
となる。

【００５９】(2).センスアンプ駆動回路のうちのＮチャ
ネル型ＭＯＳＦＥＴのみによる回路を、Ｉ／Ｏ制御回路
とともに回路素子数の多い第２のＩＳ領域に配置するこ
とができるので、このＩＳ領域へのＷＥＬＬ分離の不要
なＮチャネル型ＭＯＳＦＥＴの配置によって領域の有効
的な活用が可能となる。

【００６０】(3).ＩＳ領域内に、センスアンプ駆動ＭＯ
ＳＦＥＴによるセンスアンプ駆動回路の他に、Ｉ／Ｏス
イッチによるＩ／Ｏ制御回路を配置することができるの
で、チップサイズの縮小が可能となる。

【００６１】(4).前記(1) 〜(3) により、特にＤＷＤ方
式を用いたＤＲＡＭにおいて、ＩＳ領域へのセンスアン
プ駆動回路とＩ／Ｏ制御回路との配置によって、ＹＳ線
活性化の遠近端差を低減した高速化と、チップサイズの
縮小化が実現できる半導体記憶装置のレイアウト設計が
可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体記憶装置を示す
チップ構成図である。

【図２】本実施例の半導体記憶装置におけるアレイ構成
図である。

【図３】本実施例に対応する比較例である半導体記憶装
置におけるアレイ構成図である。

【図４】本実施例におけるセンスアンプ駆動回路とＩ／
Ｏ制御回路を示す回路図である。

【符号の説明】

ＭＭＡＴ メモリアレイ ＳＷＤ サブワードドライバ ＭＷＤ メインワードドライバ ＹＤＥＣ カラムデコーダ ＳＡ センスアンプ ＡＣＴＲＬ センスアンプ制御回路 ＸＰＤ ロウプリデコーダ ＲＡＢ ロウアドレスバッファ ＹＰＤ カラムプリデコーダ ＣＡＢ カラムアドレスバッファ ＡＭＸ アドレスマルチプレクサ ＲＦＣ リフレッシュアドレスカウンタ ＴＧ タイミング発生回路 Ｉ／Ｏ データ入出力回路 ＳＡＤ センスアンプ駆動回路 ＩＯＣ Ｉ／Ｏ制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 久保田 記章 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 小松崎 勝雄 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 文 裕俊 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 三谷 真司 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のメインワード線、サブワード線、
   複数の相補データ線、および前記サブワード線と前記複
   数の相補データ線との交点に配置される複数のメモリセ
   ルを含むメモリアレイを有し、前記サブワード線はサブ
   ワードドライバから前記メインワード線を介してメイン
   ワードドライバに結合され、また前記相補データ線はセ
   ンスアンプに結合されて構成されるワード線階層化構造
   を用いた半導体記憶装置であって、前記メモリアレイの
   構成において、このメモリアレイのワード線方向に分散
   配置される前記サブワードドライバと、前記メモリアレ
   イのデータ線方向に分散配置される前記センスアンプと
   の複数の交点領域に、前記センスアンプを駆動するため
   のセンスアンプ駆動回路と、前記センスアンプからのデ
   ータを出力するためのＩ／Ｏ制御回路とを配置すること
   を特徴とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置であっ
   て、前記センスアンプ駆動回路を、Ｎチャネル型ＭＯＳ
   ＦＥＴおよびＰチャネル型ＭＯＳＦＥＴによる回路と、
   Ｎチャネル型ＭＯＳＦＥＴのみによる回路とに分け、こ
   のＮチャネル型ＭＯＳＦＥＴのみによる回路と前記Ｉ／
   Ｏ制御回路とを、前記複数の交点領域のうちの同じ交点
   領域に配置することを特徴とする半導体記憶装置。
3. 【請求項３】 請求項２記載の半導体記憶装置であっ
   て、前記複数の交点領域を、前記センスアンプを挟んで
   第１の交点領域と第２の交点領域とに交互に区別し、前
   記第１の交点領域には前記センスアンプ駆動回路のＮチ
   ャネル型ＭＯＳＦＥＴおよびＰチャネル型ＭＯＳＦＥＴ
   による回路を配置し、かつ前記第２の交点領域には前記
   センスアンプ駆動回路のＮチャネル型ＭＯＳＦＥＴのみ
   による回路と前記Ｉ／Ｏ制御回路とを配置することを特
   徴とする半導体記憶装置。
4. 【請求項４】 請求項１、２または３記載の半導体記憶
   装置であって、前記半導体記憶装置をダイナミック型Ｒ
   ＡＭとして、前記センスアンプ駆動回路にはセンスアン
   プ駆動ＭＯＳＦＥＴを含み、かつ前記Ｉ／Ｏ制御回路に
   はＩ／Ｏスイッチを含むことを特徴とする半導体記憶装
   置。