JPH1131383A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 そのリフレッシュ周期を使用周波数に応じて
最適化しうるシンクロナスＤＲＡＭ等を実現する。ま
た、シンクロナスＤＲＡＭ等ならびにこれを含むメモリ
システム等の低消費電力化を図り、そのビジー率を低減
する。 【解決手段】 セルフリフレッシュモードを有しリフレ
ッシュ制御回路を具備するシンクロナスＤＲＡＭ等の半
導体記憶装置において、そのリフレッシュ周期を使用周
波数に応じて選択的に切り換え得るべくその製品仕様書
に規定するとともに、シンクロナスＤＲＡＭ等に、リフ
レッシュ周期を外部から選択的に切り換えるためのリフ
レッシュ周期制御信号入力端子ＲＣＣ０及びＲＣＣ１を
設ける。これにより、シンクロナスＤＲＡＭ等のセルフ
リフレッシュモードにおけるリフレッシュ周期をその使
用周波数に応じて選択的に切り換え、最適化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、シンクロナスＤＲＡＭ（ダイナミック型
ランダムアクセスメモリ）ならびにその低消費電力化及
びそのビジー率の低減に利用して特に有効な技術に関す
るものである。

【０００２】

【従来の技術】直交して配置されるワード線及び相補ビ
ット線ならびにこれらのワード線及び相補ビット線の交
点に格子状に配置されたダイナミック型メモリセルを含
むメモリアレイをその中心的構成要素とするダイナミッ
ク型ＲＡＭがある。また、このようなダイナミック型Ｒ
ＡＭを基本に構成され所定のクロック信号に従って同期
動作するいわゆるシンクロナスＤＲＡＭがある。シンク
ロナスＤＲＡＭの記憶素子となるダイナミック型メモリ
セルは、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）からなり、その保持データ
の論理値に応じて情報蓄積キャパシタの情報蓄積ノード
に蓄積された電荷は、半導体基板とアドレス選択ＭＯＳ
ＦＥＴの拡散層との間の接合部つまりジャンクションを
介して徐々にリークされる。したがって、シンクロナス
ＤＲＡＭは、メモリセルの情報保持特性に応じた所定の
リフレッシュ周期で電荷リークを補うためのリフレッシ
ュ動作を必要とし、このようなリフレッシュ動作を自律
的に実行するためのリフレッシュ制御回路を備えること
が多い。

【０００３】

【発明が解決しようとする課題】近年、半導体集積回路
の微細化・高集積化技術は目覚ましく、シンクロナスＤ
ＲＡＭの大容量化・大規模化も著しい。また、シンクロ
ナスＤＲＡＭを含むコンピュータシステム等は高性能化
・高速化の一途にあり、シンクロナスＤＲＡＭのサイク
ルタイムの高速化に対する要求も高まりつつある。この
ような中、本願発明者等は、この発明に先立って、２０
０ＭＨｚ（メガヘルツ）のクロック信号に従って同期動
作しうるシンクロナスＤＲＡＭを開発し、その過程で次
のような問題点に直面した。すなわち、シンクロナスＤ
ＲＡＭのクロック信号つまり使用周波数の高周波数化
は、そのメモリアレイを構成するメモリセルのアドレス
選択ＭＯＳＦＥＴの接合部における温度上昇を招き、こ
のような接合部の温度上昇は、上記メモリセルのジャン
クションリークを増大させ、その情報保持特性を低下さ
せる。この結果、例えばその使用周波数が１００ＭＨｚ
であった時点では例えば６４ｍｓ（ミリ秒）程度で済ん
でいたリフレッシュ周期が、２００ＭＨｚの使用周波数
では例えば３２ｍｓのように短くする必要が生じてき
た。

【０００４】本願発明者等がこの発明に先立って開発し
た従来のシンクロナスＤＲＡＭ等において、そのリフレ
ッシュ周期は、それが動作可能とされる最大の周波数に
対応して一元的に規定され、例えばその性能に応じて使
用周波数が低くされる場合でもリフレッシュ周期は変わ
らない。言い換えるならば、シンクロナスＤＲＡＭがそ
の動作可能な最大周波数より低い周波数で使用され、あ
るいはシンクロナスＤＲＡＭの性能に応じてその使用周
波数が意図的に低くされる場合、必要以上に短い周期で
リフレッシュ動作が行われる訳であり、これによってシ
ンクロナスＤＲＡＭひいてはこれを含むメモリシステム
等の消費電力がいたずらに大きくなり、その通常アクセ
スが不能となる確率つまりビジー率が大きくなる。

【０００５】この発明の目的は、そのリフレッシュ周期
を使用周波数に応じて最適化しうるシンクロナスＤＲＡ
Ｍ等の半導体記憶装置を実現することにある。この発明
の他の目的は、シンクロナスＤＲＡＭ等ならびにこれを
含むメモリシステム等の低消費電力化を図り、そのビジ
ー率を低減することにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、セルフリフレッシュモードを
有しリフレッシュ制御回路を具備するシンクロナスＤＲ
ＡＭ等の半導体記憶装置において、そのリフレッシュ周
期を使用周波数に応じて選択的に切り換え得るべくその
製品仕様書に規定するとともに、シンクロナスＤＲＡＭ
等に、リフレッシュ周期を外部から選択的に切り換える
ためのリフレッシュ周期制御信号入力端子を設ける。

【０００８】上記した手段によれば、シンクロナスＤＲ
ＡＭ等のセルフリフレッシュモードにおけるリフレッシ
ュ周期をその使用周波数に応じて選択的に切り換え、最
適化することができる。この結果、シンクロナスＤＲＡ
Ｍ等ならびにこれを含むメモリシステム等の低消費電力
化を図り、そのビジー率を低減できる。

【０００９】

【発明の実施の形態】図１には、この発明が適用された
シンクロナスＤＲＡＭ（半導体記憶装置）の一実施例の
ブロック図が示されている。同図をもとに、まずこの実
施例のシンクロナスＤＲＡＭの構成及び動作の概要につ
いて説明する。なお、図１の各ブロックを構成する回路
素子は、公知のＭＯＳＦＥＴ集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上に形成
される。

【００１０】図１において、この実施例のシンクロナス
ＤＲＡＭは、特に制限されないが、４個のバンクＢＮＫ
０〜ＢＮＫ３を備え、これらのバンクのそれぞれは、そ
のレイアウト面積の大半を占めて配置されるメモリアレ
イＭＡＲＹと、直接周辺回路となるロウアドレスデコー
ダＲＤ，センスアンプＳＡ，カラムアドレスデコーダＣ
ＤならびにライトアンプＷＡ及びメインアンプＭＡを備
える。

【００１１】バンクＢＮＫ０〜ＢＮＫ３を構成するメモ
リアレイＭＡＲＹは、図の垂直方向に平行して配置され
る所定数のワード線と、水平方向に平行して配置される
所定組の相補ビット線とをそれぞれ含む。これらのワー
ド線及び相補ビット線の交点には、情報蓄積キャパシタ
及びアドレス選択ＭＯＳＦＥＴからなる多数のダイナミ
ック型メモリセルがそれぞれ格子状に配置される。な
お、メモリアレイＭＡＲＹの具体的構成及び動作につい
ては、後で詳細に説明する。

【００１２】バンクＢＮＫ０〜ＢＮＫ３のメモリアレイ
ＭＡＲＹを構成するワード線は、その下方においてロウ
アドレスデコーダＲＤに結合され、択一的に選択状態と
される。各バンクのロウアドレスデコーダＲＤには、ロ
ウアドレスレジスタＲＡからｉ−１ビットの内部アドレ
ス信号Ｘ０〜Ｘｉ−２が共通に供給され、タイミング発
生回路ＴＧから内部制御信号ＲＧが供給される。ロウア
ドレスレジスタＲＡの一方の入力端子には、アドレスバ
ッファＡＢからＸアドレス信号に対応するアドレス信号
Ａ０〜Ａｉ−２が供給され、その他方の入力端子には、
リフレッシュ制御回路ＲＦＣからリフレッシュアドレス
信号Ｒ０〜Ｒｉ−２が供給される。ロウアドレスレジス
タＲＡには、さらに、タイミング発生回路ＴＧから内部
制御信号ＳＲ及びＲＬが供給される。アドレスバッファ
ＡＢには、外部のアクセス装置からアドレス入力端子Ａ
０〜Ａｉ−２を介してｉ−１ビットのＸアドレス信号と
ｉ−３ビットのＹアドレス信号が時分割的に供給され、
アドレス入力端子Ａｉ−１及びＡｉを介して２ビットの
バンクアドレス信号が供給される。

【００１３】リフレッシュ制御回路ＲＦＣには、タイミ
ング発生回路ＴＧから内部制御信号ＳＲ及びＲＣが供給
されるとともに、外部端子ＲＣＣ０及びＲＣＣ１を介し
てリフレッシュ周期制御信号ＲＣＣ０及びＲＣＣ１が供
給される。内部制御信号ＳＲは、シンクロナスＤＲＡＭ
が通常の動作モードとされるとき接地電位ＶＳＳのよう
なロウレベルとされ、シンクロナスＤＲＡＭがセルフリ
フレッシュモードとされるときは電源電圧ＶＣＣのよう
なハイレベルとされる。また、内部制御信号ＲＣは、シ
ンクロナスＤＲＡＭがセルフリフレッシュモードとされ
るとき、毎回のリフレッシュ動作の終了を受けて一時的
にハイレベルとされる。

【００１４】この実施例において、シンクロナスＤＲＡ
Ｍはセルフリフレッシュモードを有し、リフレッシュ制
御回路ＲＦＣは、予め定められた所定のリフレッシュ周
期でバンクＢＮＫ０〜ＢＮＫ３のメモリアレイＭＡＲＹ
を構成するすべてのメモリセルに関するリフレッシュ動
作を自律的に実行する。このセルフリフレッシュモード
におけるリフレッシュ周期は、シンクロナスＤＲＡＭの
使用周波数に応じて予め設定され、シンクロナスＤＲＡ
Ｍの製品仕様書に規定される。特に制限されないが、セ
ルフリフレッシュモードにおけるリフレッシュ周期は、
シンクロナスＤＲＡＭの使用周波数が例えば１００ＭＨ
ｚとされるとき、例えば６４ｍｓとされる。また、シン
クロナスＤＲＡＭの使用周波数が例えば１５０ＭＨｚと
されるとき４２ｍｓとされ、使用周波数が例えば２００
ＭＨｚとされるときは３２ｍｓとされる。上記リフレッ
シュ周期制御信号入力端子ＲＣＣ０及びＲＣＣ１は、そ
の外側において選択的に電源電圧ＶＣＣ又は接地電位Ｖ
ＳＳに結合され、上記のようなリフレッシュ周期の切り
換えに供される。

【００１５】すなわち、シンクロナスＤＲＡＭの使用周
波数つまりクロック信号ＣＬＫの周波数が比較的低い例
えば１００ＭＨｚとされるとき、リフレッシュ周期制御
信号入力端子ＲＣＣ０及びＲＣＣ１はともに接地電位Ｖ
ＳＳに結合され、これを受けたリフレッシュ制御回路Ｒ
ＦＣは、セルフリフレッシュモードにおけるリフレッシ
ュ周期を例えば比較的長い６４ｍｓに設定する。また、
使用周波数が例えば１５０ＭＨｚとされるとき、リフレ
ッシュ周期制御信号入力端子ＲＣＣ０及びＲＣＣ１はそ
れぞれ電源電圧ＶＣＣ及び接地電位ＶＳＳに結合され、
リフレッシュ制御回路ＲＦＣは、セルフリフレッシュモ
ードにおけるリフレッシュ周期を例えば４２ｍｓに設定
する。さらに、使用周波数がシンクロナスＤＲＡＭの動
作可能な最大周波数である例えば２００ＭＨｚとされる
とき、リフレッシュ周期制御信号入力端子ＲＣＣ０及び
ＲＣＣ１はそれぞれ接地電位ＶＳＳ及び電源電圧ＶＣＣ
に結合され、リフレッシュ制御回路ＲＦＣは、リフレッ
シュ周期を最も短い例えば３２ｍｓに設定する。シンク
ロナスＤＲＡＭの使用周波数とリフレッシュ周期の関係
ならびにその効果等については、後で詳細に説明する。

【００１６】アドレスバッファＡＢは、アドレス入力端
子Ａ０〜Ａｉ−２を介して時分割的に入力されるＸアド
レス信号及びＹアドレス信号と、アドレス入力端子Ａｉ
−１及びＡｉを介して入力されるバンクアドレス信号と
を取り込み、ロウアドレスレジスタＲＡ，カラムアドレ
スカウンタＣＣ，バンクアドレスレジスタＢＡ，データ
入出力選択回路ＤＳならびにモードレジスタＭＲに伝達
する。

【００１７】バンクアドレスレジスタＢＡは、アドレス
入力端子Ａｉ−１及びＡｉからアドレスバッファＡＢを
介して入力されるバンクアドレス信号をタイミング発生
回路ＴＧから供給される内部制御信号ＢＬに従って取り
込み、保持するとともに、内部バンクアドレス信号Ｂ０
及びＢ１としてバンク選択回路ＢＳに伝達する。

【００１８】バンク選択回路ＢＳは、バンクアドレスレ
ジスタＢＡから伝達される内部バンクアドレス信号Ｂ０
及びＢ１をデコードして、対応するバンク選択信号ＢＳ
０〜ＢＳ３を所定のタイミングで択一的にハイレベルと
する。これらのバンク選択信号ＢＳ０〜ＢＳ３は、対応
するバンクＢＮＫ０〜ＢＮＫ３にそれぞれ供給され、そ
の直接周辺回路であるロウアドレスデコーダＲＤ，カラ
ムアドレスデコーダＣＤ，センスアンプならびにライト
アンプＷＡ及びメインアンプＭＡ等を選択的に動作状態
とするための駆動選択信号として用いられる。

【００１９】ロウアドレスレジスタＲＡは、シンクロナ
スＤＲＡＭが通常の動作モードとされ内部制御信号ＳＲ
がロウレベルとされるとき、アドレスバッファＡＢから
伝達されるｉ−１ビットのＸアドレス信号を内部制御信
号ＲＬに従って取り込み、保持する。また、シンクロナ
スＤＲＡＭがセルフリフレッシュモードとされ内部制御
信号ＳＲがハイレベルとされるときには、リフレッシュ
制御回路ＲＦＣから供給される同じビット数のリフレッ
シュアドレス信号Ｒ０〜Ｒｉ−２を内部制御信号ＲＬに
従って取り込み、保持する。そして、これらのＸアドレ
ス信号又はリフレッシュアドレス信号をもとに内部アド
レス信号Ｘ０〜Ｘｉ−２を形成し、バンクＢＮＫ０〜Ｂ
ＮＫ３のロウアドレスデコーダＲＤに供給する。

【００２０】バンクＢＮＫ０〜ＢＮＫ３のロウアドレス
デコーダＲＤは、内部制御信号ＲＧがハイレベルとされ
かつ対応するバンク選択信号ＢＳ０〜ＢＳ３がハイレベ
ルとされることでそれぞれ選択的に動作状態とされ、ロ
ウアドレスレジスタＲＡから供給される内部アドレス信
号Ｘ０〜Ｘｉ−２をデコードして、対応するメモリアレ
イＭＡＲＹの指定されたワード線を択一的に選択状態と
する。

【００２１】次に、バンクＢＮＫ０〜ＢＮＫ３のメモリ
アレイＭＡＲＹを構成する相補ビット線は、その左方に
おいて対応するセンスアンプＳＡに結合される。各バン
クのセンスアンプＳＡには、対応するカラムアドレスデ
コーダＣＤから図示されないｐ＋１ビットのビット線選
択信号ＹＳ０〜ＹＳｐがそれぞれ供給され、タイミング
発生回路ＴＧから内部制御信号ＰＡ及びＰＣが共通に供
給される。また、各バンクのカラムアドレスデコーダＣ
Ｄには、カラムアドレスカウンタＣＣからｉ−３ビット
の内部アドレス信号Ｙ０〜Ｙｉ−４が共通に供給され、
タイミング発生回路ＴＧから内部制御信号ＣＧが共通に
供給される。カラムアドレスカウンタＣＣには、アドレ
スバッファＡＢからｉ−３ビットのＹアドレス信号が供
給され、タイミング発生回路ＴＧから内部制御信号ＣＬ
が供給される。

【００２２】カラムアドレスカウンタＣＣは、図示され
ない内部制御信号ＣＵに従って歩進動作を行うバイナリ
ーカウンタを含む。このカウンタは、アドレスバッファ
ＡＢから供給されるＹアドレス信号を内部制御信号ＣＬ
に従って取り込み、保持するとともに、これらのＹアド
レス信号を初期値として内部制御信号ＣＵに従った歩進
動作を行い、内部アドレス信号Ｙ０〜Ｙｉ−４を順次形
成して、バンクＢＮＫ０〜ＢＮＫ３のカラムアドレスデ
コーダＣＤに供給する。

【００２３】バンクＢＮＫ０〜ＢＮＫ３のカラムアドレ
スデコーダＣＤは、内部制御信号ＣＧがハイレベルとさ
れかつ対応するバンク選択信号ＢＳ０〜ＢＳ３がハイレ
ベルとされることでそれぞれ選択的に動作状態とされ、
カラムアドレスカウンタＣＣから供給される内部アドレ
ス信号Ｙ０〜Ｙｉ−４をデコードして、ビット線選択信
号ＹＳ０〜ＹＳｐの対応するビットを択一的にハイレベ
ルとする。

【００２４】データ入出力選択回路ＤＳは、アドレスバ
ッファＡＢから供給されるバンクアドレス信号つまりア
ドレス信号Ａｉ−１及びＡｉを内部制御信号ＢＣに従っ
て取り込み、保持するとともに、これらのバンクアドレ
ス信号をデコードして、データ入出力回路ＩＯに対する
データ選択信号ＤＳ０〜ＤＳ３の対応するビットを所定
のタイミングで択一的にハイレベルとする。

【００２５】バンクＢＮＫ０〜ＢＮＫ３のセンスアンプ
ＳＡは、メモリアレイＭＡＲＹの各相補ビット線に対応
して設けられる所定数の単位回路を含み、これらの単位
回路のそれぞれは、後述するように、Ｎチャンネル型の
３個のプリチャージＭＯＳＦＥＴが直並列結合されてな
るビット線プリチャージ回路と、一対のＣＭＯＳインバ
ータが交差結合されてなる単位増幅回路と、Ｎチャンネ
ル型の一対のスイッチＭＯＳＦＥＴとを含む。このう
ち、各単位回路のビット線プリチャージ回路を構成する
プリチャージＭＯＳＦＥＴは、内部制御信号ＰＣのハイ
レベルを受けて選択的にかつ一斉にオン状態となり、対
応するメモリアレイＭＡＲＹの各相補ビット線の非反転
及び反転信号線を中間電位ＨＶにプリチャージする。

【００２６】一方、各単位回路の単位増幅回路は、内部
制御信号ＰＡがハイレベルとされかつ対応するバンク選
択信号ＢＳ０〜ＢＳ３がハイレベルとされることで選択
的にかつ一斉に動作状態とされ、各メモリアレイＭＡＲ
Ｙの選択ワード線に結合される所定数のメモリセルから
対応する相補ビット線を介して出力される微小読み出し
信号をそれぞれ増幅して、所定の２値読み出し信号とす
る。

【００２７】さらに、各単位回路のスイッチＭＯＳＦＥ
Ｔは、ビット線選択信号ＹＳ０〜ＹＳｐの対応するビッ
トが択一的にハイレベルとされることでｋ＋１組ずつ選
択的にオン状態となり、メモリアレイＭＡＲＹの対応す
るｋ＋１組の相補ビット線と相補共通データ線ＣＤ０＊
〜ＣＤｋ＊（ここで、例えば非反転共通データ線ＣＤ０
Ｔ及びＣＤ０Ｂを、合わせて相補共通データ線ＣＤ０＊
のように＊を付して表す。また、それが有効レベルとさ
れるとき選択的にハイレベルとされるいわゆる非反転信
号等についてはその名称の末尾にＴを付して表し、それ
が有効レベルとされるとき選択的にロウレベルとされる
反転信号等についてはその名称の末尾にＴを付して表
す。以下同様）との間を選択的に接続状態とする。

【００２８】相補共通データ線ＣＤ０＊〜ＣＤｋ＊は、
対応するライトアンプＷＡの各単単位ライトアンプの出
力端子にそれぞれ結合されるとともに、対応するメイン
アンプＭＡの各単位メインアンプの入力端子にそれぞれ
結合される。

【００２９】バンクＢＮＫ０〜ＢＮＫ３のライトアンプ
ＷＡ及びメインアンプＭＡは、相補共通データ線ＣＤ０
＊〜ＣＤｋ＊に対応して設けられるｋ＋１個の単位ライ
トアンプ及び単位メインアンプをそれぞれ備える。ま
た、データ入出力回路ＩＯは、データ入出力端子Ｄ０〜
Ｄｋに対応して設けられるｋ＋１個の入力バッファ及び
出力バッファと、書き込みデータ又は読み出しデータを
選択的に伝達する書き込みデータ選択回路及び読み出し
データ選択回路とを備える。

【００３０】バンクＢＮＫ０〜ＢＮＫ３のライトアンプ
ＷＡの各単位ライトアンプの入力端子は、書き込みデー
タバスＷＤＢ００〜ＷＤＢ０ｋないしＷＤＢ３０〜ＷＤ
Ｂ３ｋを介してデータ入出力回路ＩＯの書き込みデータ
選択回路の対応する出力端子にそれぞれ結合され、メイ
ンアンプＭＡの各単位メインアンプの出力端子は、読み
出しデータバスＲＤＢ００〜ＲＤＢ０ｋないしＲＤＢ３
０〜ＲＤＢ３ｋを介してデータ入出力回路ＩＯの読み出
しデータ選択回路の対応する入力端子にそれぞれ結合さ
れる。データ入出力回路ＩＯの書き込みデータ選択回路
の各入力端子ならびに読み出しデータ選択回路の各出力
端子は、対応するデータ入出力端子Ｄ０〜Ｄｋにそれぞ
れ共通結合される。

【００３１】ライトアンプＷＡの各単位ライトアンプに
は、タイミング発生回路ＴＧから内部制御信号ＷＧＰ及
びＷＧが共通に供給され、メインアンプＭＡの各単位メ
インアンプには図示されない内部制御信号ＲＰが共通に
供給される。また、データ入出力回路ＩＯの書き込みデ
ータ選択回路及び読み出しデータ選択回路には、データ
入出力選択回路ＤＳからデータ選択信号ＤＳ０〜ＤＳ３
が供給され、その出力バッファには、内部制御信号ＯＣ
が共通に供給される。

【００３２】データ入出力回路ＩＯの各入力バッファ
は、シンクロナスＤＲＡＭが書き込みモードで選択状態
とされるとき、アクセス装置からデータ入出力端子Ｄ０
〜Ｄｋを介して入力されるｋ＋１ビットの書き込みデー
タを取り込み、保持する。このとき、データ入出力回路
ＩＯの書き込みデータ選択回路は、各入力バッファから
供給される書き込みデータをデータ選択信号ＤＳ０〜Ｄ
Ｓ３に従って選択的に書き込みデータバスＷＤＢ００〜
ＷＤＢ０ｋないしＷＤＢ３０〜ＷＤＢ３ｋに出力し、バ
ンクＢＮＫ０〜ＢＮＫ３のライトアンプＷＡに伝達す
る。また、ライトアンプＷＡの各単位ライトアンプは、
内部制御信号ＷＧＰ又はＷＧがハイレベルとされかつ対
応するバンク選択信号ＢＳ０〜ＢＳ３がハイレベルとさ
れることで選択的に動作状態とされ、データ入出力回路
ＩＯから書き込みデータバスＷＤＢ００〜ＷＤＢ０ｋな
いしＷＤＢ３０〜ＷＤＢ３ｋを介して伝達される書き込
みデータを所定の相補書き込み信号に変換した後、対応
する相補共通データ線ＣＤ０＊〜ＣＤｋ＊からセンスア
ンプＳＡを介して対応するメモリアレイＭＡＲＹの選択
状態にあるｋ＋１個のメモリセルに書き込む。

【００３３】一方、バンクＢＮＫ０〜ＢＮＫ３のメイン
アンプＭＡの単位メインアンプは、シンクロナスＤＲＡ
Ｍが読み出しモードで選択状態とされるとき、内部制御
信号ＲＰがハイレベルとされかつ対応するバンク選択信
号ＢＳ０〜ＢＳ３がハイレベルとされることで選択的に
動作状態とされ、対応するメモリアレイＭＡＲＹの選択
されたｋ＋１個のメモリセルから相補共通データ線ＣＤ
０＊〜ＣＤｋ＊を介して出力される読み出し信号をそれ
ぞれ増幅し、読み出しデータバスＲＤＢ００〜ＲＤＢ０
ｋないしＲＤＢ３０〜ＲＤＢ３ｋを介してデータ入出力
回路ＩＯに伝達する。このとき、データ入出力回路ＩＯ
の読み出しデータ選択回路は、バンクＢＮＫ０〜ＢＮＫ
３のメインアンプＭＡから読み出しデータバスＲＤＢ０
０〜ＲＤＢ０ｋないしＲＤＢ３０〜ＲＤＢ３ｋを介して
出力される読み出しデータをデータ選択信号ＤＳ０〜Ｄ
Ｓ３に従って選択し、出力バッファに伝達する。また、
データ入出力回路ＩＯの各出力バッファは、内部制御信
号ＯＣのハイレベルを受けて選択的に動作状態とされ、
読み出しデータ選択回路から供給される読み出しデータ
をデータ入出力端子Ｄ０〜Ｄｋを介して出力する。

【００３４】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるチップ選択信
号ＣＳＢ，ロウアドレスストローブ信号ＲＡＳＢ，カラ
ムアドレスストローブ信号ＣＡＳＢ，ライトイネーブル
信号ＷＥＢならびに入出力マスク信号ＤＱＭと、クロッ
ク信号ＣＬＫ及びクロックイネーブル信号ＣＫＥとをも
とに上記各種内部制御信号を選択的に形成し、各部に供
給する。なお、この実施例のシンクロナスＤＲＡＭは、
前述のように、セルフリフレッシュモードを有する。こ
のため、タイミング発生回路ＴＧは、起動制御信号が所
定の組み合わせでハイレベル又はロウレベルとされるこ
とで前記内部制御信号ＳＲをハイレベルとし、シンクロ
ナスＤＲＡＭをセルフリフレッシュモードに設定する。

【００３５】図２には、図１のシンクロナスＤＲＡＭに
含まれるメモリアレイＭＡＲＹ及びセンスアンプＳＡの
一実施例の部分的な回路図が示されている。同図をもと
に、シンクロナスＤＲＡＭに含まれるメモリアレイＭＡ
ＲＹ及びセンスアンプＳＡの具体的構成及び動作を説明
する。なお、同図において、そのチャネル（バックゲー
ト）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型
であって、矢印の付されないＮチャンネルＭＯＳＦＥＴ
と区別して示される。

【００３６】図２において、メモリアレイＭＡＲＹは、
図の垂直方向に平行して配置されるｍ＋１本のワード線
Ｗ０〜Ｗｍと、水平方向に平行して配置されるｎ＋１組
の相補ビット線Ｂ０＊〜Ｂｎ＊とを含む。これらのワー
ド線及び相補ビット線の交点には、情報蓄積キャパシタ
Ｃｓ及びアドレス選択ＭＯＳＦＥＴＱａからなる（ｍ＋
１）×（ｎ＋１）個のダイナミック型メモリセルが格子
状に配置される。メモリアレイＭＡＲＹの同一行に配置
されるｎ＋１個のメモリセルのアドレス選択ＭＯＳＦＥ
ＴＱａのゲートは、対応するワード線Ｗ０〜Ｗｍにそれ
ぞれ共通結合される。また、メモリアレイＭＡＲＹの同
一列に配置されるｍ＋１個のメモリセルのアドレス選択
ＭＯＳＦＥＴＱａのドレインは、対応する相補ビット線
Ｂ０＊〜Ｂｎ＊の非反転又は反転信号線に所定の規則性
をもって交互に結合される。メモリアレイＭＡＲＹを構
成するすべてのメモリセルの情報蓄積キャパシタＣｓの
他方の電極には、中間電位ＨＶがプレート電圧として供
給される。

【００３７】次に、センスアンプＳＡは、メモリアレイ
ＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊に対応して設け
られるｎ＋１個の単位回路を備え、これらの単位回路の
それぞれは、図２に例示されるように、Ｎチャンネル型
の３個のプリチャージＭＯＳＦＥＴＮ６〜Ｎ８が直並列
結合されてなるビット線プリチャージ回路と、Ｐチャン
ネルＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ
２ならびにＰチャンネルＭＯＳＦＥＴＰ３及びＮチャン
ネルＭＯＳＦＥＴＮ３からなる一対のＣＭＯＳインバー
タが互いに交差結合されてなる単位増幅回路と、Ｎチャ
ンネル型の一対のスイッチＭＯＳＦＥＴＮ４及びＮ５と
を含む。

【００３８】センスアンプＳＡの各単位回路のビット線
プリチャージ回路を構成するプリチャージＭＯＳＦＥＴ
Ｎ６〜Ｎ８のゲートには、タイミング発生回路ＴＧから
内部制御信号ＰＣが共通に供給され、プリチャージＭＯ
ＳＦＥＴＮ６及びＮ７の共通結合されたソースには、中
間電位ＨＶが供給される。これにより、プリチャージＭ
ＯＳＦＥＴＮ６〜Ｎ８は、内部制御信号ＰＣのハイレベ
ルを受けて選択的にかつ一斉にオン状態となり、メモリ
アレイＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊の非反転
及び反転信号線を中間電位ＨＶにプリチャージする。

【００３９】一方、センスアンプＳＡの各単位回路の単
位増幅回路を構成するＭＯＳＦＥＴＰ２及びＮ２の共通
結合されたドレインは、各単位増幅回路の非反転入出力
ノードとしてメモリアレイＭＡＲＹの対応する相補ビッ
ト線Ｂ０＊〜Ｂｎ＊の非反転信号線にそれぞれ結合さ
れ、ＭＯＳＦＥＴＰ３及びＮ３の共通結合されたドレイ
ンは、各単位増幅回路の反転入出力ノードとして対応す
る相補ビット線Ｂ０＊〜Ｂｎ＊の反転信号線にそれぞれ
結合される。単位増幅回路を構成するＰチャンネルＭＯ
ＳＦＥＴＰ２及びＰ３の共通結合されたソースは、コモ
ンソース信号線ＣＳＰに結合され、ＮチャンネルＭＯＳ
ＦＥＴＮ２及びＮ３の共通結合されたソースは、コモン
ソース信号線ＣＳＮに結合される。

【００４０】コモンソース線ＣＳＰは、その下方におい
てＰチャンネル型の駆動ＭＯＳＦＥＴＰ１を介して内部
電圧供給点ＶＤＬに結合され、コモンソース線ＣＳＮ
は、Ｎチャンネル型の駆動ＭＯＳＦＥＴＮ１を介して内
部電圧供給点ＶＳＬに結合される。駆動ＭＯＳＦＥＴＮ
１のゲートには、タイミング発生回路ＴＧから内部制御
信号ＰＡが供給され、駆動ＭＯＳＦＥＴＰ１のゲートに
は、そのインバータＶ１による反転信号が供給される。
なお、内部電圧ＶＤＬは、例えば＋３．３Ｖの電源電圧
ＶＣＣよりやや低い電位の例えば＋２．５Ｖとされ、内
部電圧ＶＳＬは、接地電位ＶＳＳよりやや高い電位の例
えば＋０．８Ｖとされる。

【００４１】これにより、センスアンプＳＡの駆動ＭＯ
ＳＦＥＴＰ１及びＮ１は、内部制御信号ＰＡのハイレベ
ルを受けて選択的にオン状態となり、コモンソース線Ｃ
ＳＰ及びＣＳＮに対して内部電圧ＶＤＬ及びＶＳＬをそ
れぞれ選択的に供給する。このとき、センスアンプＳＡ
の各単位増幅回路は、コモンソース線ＣＳＰ及びＣＳＮ
の内部電圧ＶＤＬ及びＶＳＬを受けて選択的にかつ一斉
に動作状態となり、メモリアレイＭＡＲＹの選択ワード
線に結合されるｎ＋１個のメモリセルから相補ビット線
Ｂ０＊〜Ｂｎ＊を介して出力される微小読み出し信号を
それぞれ増幅して、そのハイレベルの到達電位を内部電
圧ＶＤＬとしロウレベルの到達電位を内部電圧ＶＳＬと
する比較的小振幅の２値読み出し信号とする。

【００４２】センスアンプＳＡの各単位回路を構成する
スイッチＭＯＳＦＥＴＮ４及びＮ５のゲートは、順次ｋ
＋１組ずつ共通結合され、カラムアドレスデコーダＣＤ
から対応するビット線選択信号ＹＳ０〜ＹＳｐがそれぞ
れ共通に供給される。なお、ビット線選択信号ＹＳ０〜
ＹＳｐのビット数ｐ＋１が、メモリアレイＭＡＲＹの相
補ビット線Ｂ０＊〜Ｂｎ＊の組数ｎ＋１に対して、 ｐ＋１＝（ｎ＋１）／（ｋ＋１） なる関係にあることは言うまでもない。

【００４３】これにより、センスアンプＳＡの各単位回
路のスイッチＭＯＳＦＥＴＮ４及びＮ５は、ビット線選
択信号ＹＳ０〜ＹＳｐの対応するビットがハイレベルと
されることでｋ＋１組ずつ選択的にオン状態となり、メ
モリアレイＭＡＲＹの対応するｋ＋１組の相補ビット線
と相補共通データ線ＣＤ０＊〜ＣＤｋ＊つまりライトア
ンプＷＡ及びメインアンプＭＡとの間を選択的に接続状
態とする。

【００４４】図３には、図２のメモリアレイの一実施例
の部分的な断面構造図が示されている。また、図４に
は、図１のシンクロナスＤＲＡＭの使用周波数とリフレ
ッシュ周期の関係を説明するための一実施例の特性図が
示され、図５には、図１のシンクロナスＤＲＡＭのリフ
レッシュ仕様を説明するための一実施例の仕様条件図が
示されている。これらの図をもとに、この実施例のシン
クロナスＤＲＡＭの各バンクのメモリアレイＭＡＲＹを
構成するメモリセルのリーク特性，使用周波数とリフレ
ッシュ周期の関係ならびにその特徴について説明する。

【００４５】まず、図３において、この実施例のシンク
ロナスＤＲＡＭのメモリアレイＭＡＲＹを構成するダイ
ナミック型メモリセルは、いわゆるＳＴＣ（スタックト
・キャパシタ・セル）構造とされ、その情報蓄積キャパ
シタＣｓは、三次元的に積み上げられた比較的大きな電
極を中心に形成される。情報蓄積キャパシタＣｓの下方
は、Ｐ型半導体基板ＰＳＵＢ上に形成されアドレス選択
ＭＯＳＦＥＴＱａのソースとなるＮ型拡散層Ｎ⁺ に結合
される。このＮ型拡散層Ｎ⁺ の左側には、アドレス選択
ＭＯＳＦＥＴＱａのドレインとなるもう一つのＮ型拡散
層Ｎ⁺ が形成され、二つのＮ型拡散層Ｎ⁺ の間つまりア
ドレス選択ＭＯＳＦＥＴＱａのチャネルの上層には、所
定の絶縁膜を挟んでゲート層ＦＧが形成される。アドレ
ス選択ＭＯＳＦＥＴＱａのドレインとなるＮ型拡散層Ｎ
⁺ は、ビット線ＢＬつまり対応する相補ビット線の非反
転又は反転信号線に結合される。

【００４６】周知のように、ダイナミック型メモリセル
の情報蓄積キャパシタＣｓには、その保持データの論理
レベルに応じて電荷が蓄積されるが、これらの電荷は、
アドレス選択ＭＯＳＦＥＴＱａのソースとなるＮ型拡散
層Ｎ⁺ とＰ型半導体基板ＰＳＵＢの接合部つまりジャン
クションを介して徐々にリークされる。このため、ダイ
ナミック型ＲＡＭでは、上記ジャンクションリークを補
うためのリフレッシュ動作が必要となり、その動作周期
つまりリフレッシュ周期は、メモリセルの情報保持特性
つまりジャンクションリークの大きさに応じて決定され
る。

【００４７】一方、メモリセルのジャンクションリーク
は、周知のように、接合部の温度に依存し、この接合部
の温度は、メモリセルを含むシンクロナスＤＲＡＭの使
用頻度つまり使用周波数に依存する。この結果、シンク
ロナスＤＲＡＭのセルフリフレッシュモードにおけるリ
フレッシュ周期は、図４に例示されるように、その使用
周波数に依存する形となり、使用周波数が例えば１００
ＭＨｚのように比較的低い図４のＡ点では、リフレッシ
ュ周期は比較的長い６４ｍｓで済むが、使用周波数が例
えば２００ＭＨｚのように比較的高い図４のＣ点では、
比較的短い３２ｍｓの周期でリフレッシュ動作を行うこ
とが必要となる。

【００４８】本願発明者等がこの発明に先立って開発し
たシンクロナスＤＲＡＭにおいて、リフレッシュ周期
は、それが動作可能な最大周波数すなわち例えば２００
ＭＨｚに合わせて、比較的短い例えば３２ｍｓに設定さ
れる。ところが、実際には、シンクロナスＤＲＡＭが必
ずしもその動作可能な最大周波数で使用されるとは限ら
ず、また製品の実力に応じて推奨周波数が制限される場
合もある。したがって、セルフリフレッシュモードにお
けるリフレッシュ周期を一元的に規定した現状では、特
にシンクロナスＤＲＡＭが動作可能な最大周波数よりも
低い周波数で使用される場合に必要以上に短い周期でリ
フレッシュ動作が行われる結果となり、その消費電力が
いたずらに大きくなるとともにビジー率が高くなる。

【００４９】これに対処するため、この実施例のシンク
ロナスＤＲＡＭでは、図５に示されるように、その製品
仕様書において、セルフリフレッシュモードにおけるリ
フレッシュ周期が使用周波数に応じて規定されるととも
に、このリフレッシュ周期を外部から選択的に切り換え
るための外部端子つまりリフレッシュ周期制御信号入力
端子ＲＣＣ０及びＲＣＣ１が設けられる。前述のよう
に、シンクロナスＤＲＡＭの使用周波数が比較的低い例
えば１００ＭＨｚとされるとき、リフレッシュ周期制御
信号入力端子ＲＣＣ０及びＲＣＣ１はともに接地電位Ｖ
ＳＳに結合され、これによってセルフリフレッシュモー
ドのリフレッシュ周期が例えば６４ｍｓに設定される。
また、使用周波数が例えば１５０ＭＨｚとされるとき
は、リフレッシュ周期制御信号入力端子ＲＣＣ０及びＲ
ＣＣ１はそれぞれ電源電圧ＶＣＣ及び接地電位ＶＳＳに
結合され、これによってリフレッシュ周期が例えば４２
ｍｓに設定される。さらに、使用周波数がシンクロナス
ＤＲＡＭの動作可能な最大周波数つまり例えば２００Ｍ
Ｈｚとされるときには、リフレッシュ周期制御信号入力
端子ＲＣＣ０及びＲＣＣ１がそれぞれ接地電位ＶＳＳ及
び電源電圧ＶＣＣに結合され、リフレッシュ周期は最も
短い例えば３２ｍｓに設定される。

【００５０】これらのことから、この実施例では、シン
クロナスＤＲＡＭのセルフリフレッシュモードにおける
リフレッシュ周期をそのクロック周波数つまり使用周波
数に応じて選択的に切り換え、最適化できるため、特に
動作可能な最大周波数より低い周波数で使用されるシン
クロナスＤＲＡＭならびにこれを含むメモリシステム等
の低消費電力化を図り、そのビジー率を低減できるもの
となる。

【００５１】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）セルフリフレッシュモードを有しリフレッシュ制
御回路を具備するシンクロナスＤＲＡＭ等の半導体記憶
装置において、そのリフレッシュ周期を使用周波数に応
じて選択的に切り換え得るべく製品仕様書に規定すると
ともに、シンクロナスＤＲＡＭ等に、リフレッシュ周期
を選択的に切り換えるためのリフレッシュ周期制御信号
入力端子を設けることで、シンクロナスＤＲＡＭ等のセ
ルフリフレッシュモードにおけるリフレッシュ周期をそ
の使用周波数に応じて選択的に切り換え、最適化するこ
とができるという効果が得られる。 （２）上記（１）項により、シンクロナスＤＲＡＭ等な
らびにこれを含むメモリシステム等の低消費電力化を図
ることができるという効果が得られる。 （３）上記（１）項により、シンクロナスＤＲＡＭ等な
らびにこれを含むメモリシステム等の通常アクセスがリ
フレッシュ動作によって不能となる確率つまりビジー率
を、相応して低減できるという効果が得られる。

【００５２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、そのセルフリフレッシュモードにお
けるリフレッシュ周期を切り換えるために設けられるリ
フレッシュ周期制御信号入力端子の数は、任意に設定で
きるし、例えば所定のアナログ信号によりリフレッシュ
周期を切り換えるようにしてもよい。シンクロナスＤＲ
ＡＭは、任意数のバンクを備えることができる。また、
バンクＢＮＫ０〜ＢＮＫ３のメモリアレイＭＡＲＹは、
その直接周辺回路を含めて複数のマットに分割できる
し、いわゆるシェアドセンス方式を採ることもできる。
さらに、シンクロナスＤＲＡＭのブロック構成は、種々
の実施形態を採りうるし、起動制御信号，アドレス信号
ならびに内部制御信号等の名称及び組み合わせならびに
その有効レベル等も、この実施例による制約を受けな
い。

【００５３】図２において、メモリアレイＭＡＲＹは、
任意数の冗長素子を含むことができる。また、センスア
ンプＳＡは、いわゆるダイレクトセンス方式を採ること
ができるし、コモンソース線ＣＳＰ及びＣＳＮに対する
駆動ＭＯＳＦＥＴの形態も任意に設定できる。図３にお
いて、ダイナミック型メモリセルの断面構造は、シンボ
リックに示されており、その具体的構造を含めて、本発
明に制約を与えない。図４において、例示される具体的
数値は特に限定されるものではなく、曲線の形状も同様
である。図５において、リフレッシュ周期制御信号ＲＣ
Ｃ０及びＲＣＣ１と使用周波数つまりリフレッシュ周期
との組み合わせは、種々の実施形態を採りうるし、その
具体的数値も前記のように限定されない。

【００５４】以上の実施例では、シンクロナスＤＲＡＭ
のリフレッシュ動作はセルフリフレッシュモードにより
自律的に行われるものとしているが、いわゆるＲＡＳオ
ンリーリフレッシュモードやその他のリフレッシュモー
ドを用いて外部的に実行してもよい。この場合、リフレ
ッシュ周期は、シンクロナスＤＲＡＭの製品仕様書に規
定された条件に従って、外部の制御装置側で決定され
る。

【００５５】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
クロナスＤＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、通常のダイナ
ミック型ＲＡＭにも適用できるし、ダイナミック型ＲＡ
Ｍを基本に構成される各種のメモリ集積回路ならびにこ
れを含むマイクロコンピュータ等の論理集積回路装置に
も適用できる。この発明は、少なくともリフレッシュ動
作を必要とする半導体記憶装置ならびにこれを含む装置
又はシステムに広く適用できる。

【００５６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、セルフリフレッシュモード
を有しリフレッシュ制御回路を具備するシンクロナスＤ
ＲＡＭ等の半導体記憶装置において、そのリフレッシュ
周期を使用周波数に応じて選択的に切り換え得るべくそ
の製品仕様書に規定するとともに、シンクロナスＤＲＡ
Ｍ等に、リフレッシュ周期を外部から選択的に切り換え
るためのリフレッシュ周期制御信号入力端子を設けるこ
とで、シンクロナスＤＲＡＭ等のセルフリフレッシュモ
ードにおけるリフレッシュ周期をその使用周波数に応じ
て選択的に切り換え、最適化することができる。この結
果、シンクロナスＤＲＡＭ等ならびにこれを含むメモリ
システム等の低消費電力化を図り、そのビジー率を低減
することができる。

【図面の簡単な説明】

【図１】この発明が適用されたシンクロナスＤＲＡＭの
一実施例を示すブロック図である。

【図２】図１のシンクロナスＤＲＡＭに含まれるメモリ
アレイ及びセンスアンプの一実施例を示す部分的な回路
図である。

【図３】図２のメモリアレイの一実施例を示す部分的な
断面構造図である。

【図４】図１のシンクロナスＤＲＡＭの使用周波数とリ
フレッシュ周期の関係を説明するための一実施例を示す
特性図である。

【図５】図１のシンクロナスＤＲＡＭのリフレッシュ仕
様を説明するための一実施例を示す仕様条件図である。

【符号の説明】

ＢＮＫ０〜ＢＮＫ３……バンク、ＭＡＲＹ……メモリア
レイ、ＲＤ……ロウアドレスデコーダ、ＳＡ……センス
アンプ、ＣＤ……カラムアドレスデコーダ、ＷＡ……ラ
イトアンプ、ＭＡ……メインアンプ、ＡＢ……アドレス
バッファ、ＲＦＣ……リフレッシュ制御回路、ＲＡ……
ロウアドレスレジスタ、ＢＡ……バンクアドレスレジス
タ、ＢＳ……バンク選択回路、ＣＣ……カラムアドレス
カウンタ、ＩＯ……データ入出力回路、ＤＳ……データ
入出力選択回路、ＴＧ……タイミング発生回路、Ｄ０〜
Ｄｋ……データ入出力端子、ＣＬＫ……クロック信号又
はその入力端子、ＣＫＥ……クロックイネーブル信号又
はその入力端子、ＣＳＢ……チップ選択信号又はその入
力端子、ＲＡＳＢ……ロウアドレスストローブ信号又は
その入力端子、ＣＡＳＢ……カラムアドレスストローブ
信号又はその入力端子、ＷＥＢ……ライトイネーブル信
号又はその入力端子、ＤＱＭ……データマスク信号又は
その入力端子、Ａ０〜Ａｉ……アドレス信号又はその入
力端子、ＲＣＣ０〜ＲＣＣ１……リフレッシュ周期制御
信号又はその入力端子。Ｗ０〜Ｗｍ……ワード線、Ｂ０
＊〜Ｂｎ＊……相補ビット線、Ｃｓ……情報蓄積キャパ
シタ、Ｑａ……アドレス選択ＭＯＳＦＥＴ、ＹＳ０〜Ｙ
Ｓｐ……ビット線選択信号、ＣＤ０＊〜ＣＤｋ＊……相
補共通データ線。Ｐ１〜Ｐ３……ＰチャンネルＭＯＳＦ
ＥＴ、Ｎ１〜Ｎ８……ＮチャンネルＭＯＳＦＥＴ、Ｖ１
……インバータ。ＰＳＵＢ……Ｐ型半導体基板、Ｎ⁺ …
…Ｎ型拡散層、ＦＧ……ゲート層、ＢＬ……ビット線、
Ｃｓ……情報蓄積キャパシタ（情報蓄積ノード）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷川 雅俊 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 そのリフレッシュ周期が使用周波数に応
   じて選択的に切り換えられることを特徴とする半導体記
   憶装置。
2. 【請求項２】 請求項１において、 上記リフレッシュ周期と使用周波数の関係は、上記半導
   体記憶装置の製品仕様書に規定されるものであることを
   特徴とする半導体記憶装置。
3. 【請求項３】 請求項１又は請求項２において、 上記半導体記憶装置は、セルフリフレッシュモードを有
   し、かつこのセルフリフレッシュモードにおいて上記リ
   フレッシュ周期でリフレッシュ動作を自律的に実行する
   ためのリフレッシュ制御回路を具備するものであって、 上記セルフリフレッシュモードにおける上記リフレッシ
   ュ周期は、所定の外部端子を介して入力されるリフレッ
   シュ周期制御信号に従って選択的に切り換えられるもの
   であることを特徴とする半導体記憶装置。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記半導体記憶装置は、シンクロナスＤＲＡＭであっ
   て、 上記使用周波数は、上記シンクロナスＤＲＡＭのクロッ
   ク周波数に対応されるものであることを特徴とする半導
   体記憶装置。