JPH09213077A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09213077A JPH09213077A JP8022481A JP2248196A JPH09213077A JP H09213077 A JPH09213077 A JP H09213077A JP 8022481 A JP8022481 A JP 8022481A JP 2248196 A JP2248196 A JP 2248196A JP H09213077 A JPH09213077 A JP H09213077A
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- drive
- memory cell
- line pair
- drive transistor
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Abstract
(57)【要約】
【課題】 書込時間が短縮されたＤＲＡＭを提供する。
【解決手段】 ＰチャネルセンスアンプＡ３を駆動する
ためにサイズの異なる駆動トランジスタ７ａおよび８を
並列に接続し、センスアンプＡ３によるデータセンス時
には両方の駆動トランジスタ７ａおよび８をオンにし、
さらに所定期間経過後にサイズの大きい駆動トランジス
タ８のみをオフにする。これによりライトバッファＡ６
がビット線対ＢＩＴ，ＺＢＩＴ上の書込データを反転す
るとき駆動回路Ａ４の駆動能力を低下させ、そのデータ
反転速度を速めるようにした。
ためにサイズの異なる駆動トランジスタ７ａおよび８を
並列に接続し、センスアンプＡ３によるデータセンス時
には両方の駆動トランジスタ７ａおよび８をオンにし、
さらに所定期間経過後にサイズの大きい駆動トランジス
タ８のみをオフにする。これによりライトバッファＡ６
がビット線対ＢＩＴ，ＺＢＩＴ上の書込データを反転す
るとき駆動回路Ａ４の駆動能力を低下させ、そのデータ
反転速度を速めるようにした。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、さらに詳しくは、半導体記憶装置におけるセンス
アンプの駆動方式の改良に関する。
関し、さらに詳しくは、半導体記憶装置におけるセンス
アンプの駆動方式の改良に関する。
【０００２】
【従来の技術】図３は、一般的なＤＲＡＭ（ダイナミッ
クランダムアクセスメモリ）の主要構成を示す回路図で
ある。なお、信号の前に付された「Ｚ」はその信号がロ
ーアクティブであることを示す（その他の図も同様）。
クランダムアクセスメモリ）の主要構成を示す回路図で
ある。なお、信号の前に付された「Ｚ」はその信号がロ
ーアクティブであることを示す（その他の図も同様）。
【０００３】図３を参照して、このＤＲＡＭは、メモリ
セル１、ワード線ＷＬおよびビット線対ＢＩＴ，ＺＢＩ
Ｔを含むメモリアレイＡ１と、ＮチャネルＭＯＳトラン
ジスタ３および４を含むＮチャネルセンスアンプＡ２
と、センス駆動信号Ｓ０Ｎに応答してＮチャネルセンス
アンプＡ２を駆動する駆動トランジスタ（ＮチャネルＭ
ＯＳトランジスタ）と、ＰチャネルＭＯＳトランジスタ
５および６を含むＰチャネルセンスアンプＡ３と、セン
ス駆動信号ＺＳＬＰに応答してＰチャネルセンスアンプ
Ａ３を駆動する駆動トランジスタ（ＰチャネルＭＯＳト
ランジスタ）７と、ＮチャネルＭＯＳトランジスタ１１
および１２を含むコラム選択ゲートＡ５と、Ｎチャネル
ＭＯＳトランジスタ１６〜１９を含むライトバッファＡ
６と、入力データＤに応答してライトバッファ駆動信号
ＤおよびＺＤをライトバッファＡ６に与えるライトバッ
ファ制御回路Ａ７とを備える。
セル１、ワード線ＷＬおよびビット線対ＢＩＴ，ＺＢＩ
Ｔを含むメモリアレイＡ１と、ＮチャネルＭＯＳトラン
ジスタ３および４を含むＮチャネルセンスアンプＡ２
と、センス駆動信号Ｓ０Ｎに応答してＮチャネルセンス
アンプＡ２を駆動する駆動トランジスタ（ＮチャネルＭ
ＯＳトランジスタ）と、ＰチャネルＭＯＳトランジスタ
５および６を含むＰチャネルセンスアンプＡ３と、セン
ス駆動信号ＺＳＬＰに応答してＰチャネルセンスアンプ
Ａ３を駆動する駆動トランジスタ（ＰチャネルＭＯＳト
ランジスタ）７と、ＮチャネルＭＯＳトランジスタ１１
および１２を含むコラム選択ゲートＡ５と、Ｎチャネル
ＭＯＳトランジスタ１６〜１９を含むライトバッファＡ
６と、入力データＤに応答してライトバッファ駆動信号
ＤおよびＺＤをライトバッファＡ６に与えるライトバッ
ファ制御回路Ａ７とを備える。
【０００４】次に、このＤＲＡＭのライト動作を図４の
タイミングチャートを参照して説明する。ここでは、Ｈ
（論理ハイ）レベルのデータがメモリセル１に書込まれ
ているとする。スタンバイ時において、ビット線対ＢＩ
Ｔ，ＺＢＩＴは図４の（ｈ）に示されるようにＶｃｃ／
２にプリチャージされ、入出力線対Ｉ／Ｏ，ＺＩ／Ｏは
図４の（ｍ）に示されるようにＶｃｃ−Ｖｔｈ（Ｖｔ
ｈ：ＮチャネルＭＯＳトランジスタのしきい値電圧）に
プリチャージされている。ここでは、それぞれのプリチ
ャージ回路は図示されていない。
タイミングチャートを参照して説明する。ここでは、Ｈ
（論理ハイ）レベルのデータがメモリセル１に書込まれ
ているとする。スタンバイ時において、ビット線対ＢＩ
Ｔ，ＺＢＩＴは図４の（ｈ）に示されるようにＶｃｃ／
２にプリチャージされ、入出力線対Ｉ／Ｏ，ＺＩ／Ｏは
図４の（ｍ）に示されるようにＶｃｃ−Ｖｔｈ（Ｖｔ
ｈ：ＮチャネルＭＯＳトランジスタのしきい値電圧）に
プリチャージされている。ここでは、それぞれのプリチ
ャージ回路は図示されていない。
【０００５】まず、外部ロウアドレスストローブ信号ｅ
ｘｔＺＲＡＳがＬ（論理ロー）レベルに活性化される
と、ビット線対および入出力線対のためのプリチャージ
回路がそれぞれ不活性化される。続いてワード線ＷＬが
図４の（ｄ）に示されるように立上がると、メモリセル
１中のトランスファーゲート１ａがオンになり、それに
よりメモリセル１のデータがビット線ＺＢＩＴに読出さ
れる。Ｈレベルのデータがメモリセル１に書込まれてい
るので、ビット線ＺＢＩＴの電圧は図４の（ｈ）に示さ
れるようにＶｃｃからわずかに上昇する。
ｘｔＺＲＡＳがＬ（論理ロー）レベルに活性化される
と、ビット線対および入出力線対のためのプリチャージ
回路がそれぞれ不活性化される。続いてワード線ＷＬが
図４の（ｄ）に示されるように立上がると、メモリセル
１中のトランスファーゲート１ａがオンになり、それに
よりメモリセル１のデータがビット線ＺＢＩＴに読出さ
れる。Ｈレベルのデータがメモリセル１に書込まれてい
るので、ビット線ＺＢＩＴの電圧は図４の（ｈ）に示さ
れるようにＶｃｃからわずかに上昇する。
【０００６】続いてセンス駆動信号Ｓ０Ｎが図４の
（ｅ）に示されるようにＨレベルになり、さらに続いて
センス駆動信号ＺＳ０Ｐが図４の（ｆ）に示されるよう
にＬレベルになると、センスアンプＡ２およびＡ３が順
次動作し、それにより図４の（ｈ）に示されるように、
ビット線ＺＢＩＴの電圧はＶｃｃになり、ビット線ＢＩ
Ｔの電圧はＶｓｓ（接地電圧）になる。続いてコラム選
択信号ＣＳが図４の（ｎ）に示されるように一時的にＨ
レベルになり、それによりコラム選択ゲートＡ５がオン
になり、入出力線対Ｉ／Ｏ，ＺＩ／Ｏがビット線対ＢＩ
Ｔ，ＺＢＩＴに接続される。この段階では、コラムアド
レス信号はまだ入力されていない。
（ｅ）に示されるようにＨレベルになり、さらに続いて
センス駆動信号ＺＳ０Ｐが図４の（ｆ）に示されるよう
にＬレベルになると、センスアンプＡ２およびＡ３が順
次動作し、それにより図４の（ｈ）に示されるように、
ビット線ＺＢＩＴの電圧はＶｃｃになり、ビット線ＢＩ
Ｔの電圧はＶｓｓ（接地電圧）になる。続いてコラム選
択信号ＣＳが図４の（ｎ）に示されるように一時的にＨ
レベルになり、それによりコラム選択ゲートＡ５がオン
になり、入出力線対Ｉ／Ｏ，ＺＩ／Ｏがビット線対ＢＩ
Ｔ，ＺＢＩＴに接続される。この段階では、コラムアド
レス信号はまだ入力されていない。
【０００７】続いて外部コラムアドレスストローブ信号
ｅｘｔＺＣＡＳが図４の（ｂ）に示されるようにＬレベ
ルになった後に外部ライトイネーブル信号ｅｘｔＺＷＥ
が図４の（ｃ）に示されるようにＬレベルになると、内
部ライトイネーブル信号ＺＷＥ（スタンバイ時にＡ１レ
ベルにあり、ローアクティブのワンショットパルス信
号）が図４の（ｉ）に示されるようにＬレベルになり、
それにより以下のデータ書込動作が開始される。
ｅｘｔＺＣＡＳが図４の（ｂ）に示されるようにＬレベ
ルになった後に外部ライトイネーブル信号ｅｘｔＺＷＥ
が図４の（ｃ）に示されるようにＬレベルになると、内
部ライトイネーブル信号ＺＷＥ（スタンバイ時にＡ１レ
ベルにあり、ローアクティブのワンショットパルス信
号）が図４の（ｉ）に示されるようにＬレベルになり、
それにより以下のデータ書込動作が開始される。
【０００８】ここでは、メモリセル１のデータと逆のデ
ータ、つまりＬレベルのデータＤをメモリセル１に書込
むとする。まず、ライトバッファ制御回路Ａ７中のＮＯ
Ｒゲート（負論理）２０からのライトバッファ駆動信号
ＺＤがＨレベルになり、それによりライトバッファＡ６
中のＮチャネルＭＯＳトランジスタ１７および１８がオ
ンになる。他方、ライトバッファ制御回路Ａ７中のＮＯ
Ｒゲート（負論理）２１からのライトバッファ駆動信号
ＤがＬレベルになり、それによりライトバッファＡ６中
のＮチャネルＭＯＳトランジスタ１６および１９がオフ
になる。したがって、入出力線対ＺＩ／Ｏの電圧のみが
Ｌレベルに引下げられる。
ータ、つまりＬレベルのデータＤをメモリセル１に書込
むとする。まず、ライトバッファ制御回路Ａ７中のＮＯ
Ｒゲート（負論理）２０からのライトバッファ駆動信号
ＺＤがＨレベルになり、それによりライトバッファＡ６
中のＮチャネルＭＯＳトランジスタ１７および１８がオ
ンになる。他方、ライトバッファ制御回路Ａ７中のＮＯ
Ｒゲート（負論理）２１からのライトバッファ駆動信号
ＤがＬレベルになり、それによりライトバッファＡ６中
のＮチャネルＭＯＳトランジスタ１６および１９がオフ
になる。したがって、入出力線対ＺＩ／Ｏの電圧のみが
Ｌレベルに引下げられる。
【０００９】このときコラム選択信号ＣＡＳはＨレベル
であり、コラム選択ゲートＡ５がオンになっているた
め、ビット線ＺＢＩＴの電圧は図４の（ｈ）に示される
ようにＨレベルからＬレベルに反転する。そのため、ワ
ード線ＷＬが図４の（ｄ）に示されるように立下がる
と、Ｌレベルのデータがメモリセル１に書込まれる。
であり、コラム選択ゲートＡ５がオンになっているた
め、ビット線ＺＢＩＴの電圧は図４の（ｈ）に示される
ようにＨレベルからＬレベルに反転する。そのため、ワ
ード線ＷＬが図４の（ｄ）に示されるように立下がる
と、Ｌレベルのデータがメモリセル１に書込まれる。
【００１０】
【発明が解決しようとする課題】上述した反転速度は、
ＰチャネルセンスアンプＡ３のセンス能力とライトバッ
ファＡ６の書込能力との比によって決定される。したが
って、ＮチャネルＭＯＳトランジスタ１７の駆動能力が
ＰチャネルＭＯＳトランジスタ５および７の駆動能力よ
りも大きければ大きいほど反転速度は速いが、センスア
ンプＡ３の動作速度の低下や誤動作を招かないようにＰ
チャネルＭＯＳトランジスタ５および７の駆動能力（サ
イズ）を最適化する必要があり、それらを小さくするこ
とはできない。データの書込みに必要な時間は上述した
反転速度で決定されるため、近年の高速化に伴ってデー
タ書込時間の短縮は重要な課題の１つとなっている。
ＰチャネルセンスアンプＡ３のセンス能力とライトバッ
ファＡ６の書込能力との比によって決定される。したが
って、ＮチャネルＭＯＳトランジスタ１７の駆動能力が
ＰチャネルＭＯＳトランジスタ５および７の駆動能力よ
りも大きければ大きいほど反転速度は速いが、センスア
ンプＡ３の動作速度の低下や誤動作を招かないようにＰ
チャネルＭＯＳトランジスタ５および７の駆動能力（サ
イズ）を最適化する必要があり、それらを小さくするこ
とはできない。データの書込みに必要な時間は上述した
反転速度で決定されるため、近年の高速化に伴ってデー
タ書込時間の短縮は重要な課題の１つとなっている。
【００１１】この発明の目的は、データ書込時間が短縮
された半導体記憶装置を提供することである。
された半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、メモリセル、ビット線対、センスアンプ、第
１および第２の駆動トランジスタ、ライトバッファ、お
よび制御手段を備える。ビット線対は、メモリセルに接
続される。センスアンプは、ビット線対の間に直列に接
続されかつ互いに交差接続された第１および第２のＰチ
ャネルＭＯＳトランジスタを含む。第１の駆動トランジ
スタは電源ノードと第１および第２のＰチャネルＭＯＳ
トランジスタの共通接続ノードとの間に接続され、第１
のサイズを有する。第１の駆動トランジスタは第１の駆
動トランジスタと並列に接続され、第１のサイズよりも
大きい第２のサイズを有する。ライトバッファは、入力
データをビット線対を介してメモリセルに書込む。制御
手段は、メモリセルからのデータ読出後に第１および第
２の駆動トランジスタの両方をオンにし、ライトバッフ
ァによるデータ書込時に第２の駆動トランジスタのみを
オフにする。
憶装置は、メモリセル、ビット線対、センスアンプ、第
１および第２の駆動トランジスタ、ライトバッファ、お
よび制御手段を備える。ビット線対は、メモリセルに接
続される。センスアンプは、ビット線対の間に直列に接
続されかつ互いに交差接続された第１および第２のＰチ
ャネルＭＯＳトランジスタを含む。第１の駆動トランジ
スタは電源ノードと第１および第２のＰチャネルＭＯＳ
トランジスタの共通接続ノードとの間に接続され、第１
のサイズを有する。第１の駆動トランジスタは第１の駆
動トランジスタと並列に接続され、第１のサイズよりも
大きい第２のサイズを有する。ライトバッファは、入力
データをビット線対を介してメモリセルに書込む。制御
手段は、メモリセルからのデータ読出後に第１および第
２の駆動トランジスタの両方をオンにし、ライトバッフ
ァによるデータ書込時に第２の駆動トランジスタのみを
オフにする。
【００１３】この発明に係るさらにもう１つの半導体記
憶装置は、メモリセル、ビット線対、センスアンプ、第
１および第２の駆動トランジスタ、ライトバッファ、な
らびに制御手段を備える。ビット線対はメモリセルに接
続される。センスアンプは、ビット線対の間に直列に接
続されかつ互いに交差接続された第１および第２のＰチ
ャネルＭＯＳトランジスタを含む。第１の駆動トランジ
スタは電源ノードと第１および第２のＰチャネルＭＯＳ
トランジスタの共通接続ノードとの間に接続され、第１
の駆動信号に応答してオンになる。第２の駆動トランジ
スタは第１の駆動トランジスタと並列に接続され、第２
の駆動信号に応答してオンになる。ライトバッファは、
ライトイネーブル信号に応答して入力データをビット線
対を介してメモリセルに書込む。制御手段は、第１の駆
動信号の活性化に応答して第１の駆動信号の活性化期間
よりも短い期間第２の駆動信号を活性化する。
憶装置は、メモリセル、ビット線対、センスアンプ、第
１および第２の駆動トランジスタ、ライトバッファ、な
らびに制御手段を備える。ビット線対はメモリセルに接
続される。センスアンプは、ビット線対の間に直列に接
続されかつ互いに交差接続された第１および第２のＰチ
ャネルＭＯＳトランジスタを含む。第１の駆動トランジ
スタは電源ノードと第１および第２のＰチャネルＭＯＳ
トランジスタの共通接続ノードとの間に接続され、第１
の駆動信号に応答してオンになる。第２の駆動トランジ
スタは第１の駆動トランジスタと並列に接続され、第２
の駆動信号に応答してオンになる。ライトバッファは、
ライトイネーブル信号に応答して入力データをビット線
対を介してメモリセルに書込む。制御手段は、第１の駆
動信号の活性化に応答して第１の駆動信号の活性化期間
よりも短い期間第２の駆動信号を活性化する。
【００１４】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
【００１５】図１は、この発明の実施の形態によるＤＲ
ＡＭの主要構成を示す回路図である。図１を参照して、
このＤＲＡＭは、マトリックスに配置された複数のメモ
リセルと、行に配置された複数のワード線と、列に配置
された複数のビット線対とを含むメモリアレイＡ１を備
える。図１のメモリアレイＡ１では、１つのメモリセル
１と、１つのワード線ＷＬと、１つのビット線対ＢＩ
Ｔ，ＺＢＩＴのみが示される。メモリセル１は、ワード
線ＷＬに接続されたゲートおよびビット線ＺＢＩＴに接
続されたソース／ドレインを有するトランスファーゲー
ト１ａと、トランスファーゲート１ａの他方のソース／
ドレインに接続されたセルキャパシタ１ｂとを含む。
ＡＭの主要構成を示す回路図である。図１を参照して、
このＤＲＡＭは、マトリックスに配置された複数のメモ
リセルと、行に配置された複数のワード線と、列に配置
された複数のビット線対とを含むメモリアレイＡ１を備
える。図１のメモリアレイＡ１では、１つのメモリセル
１と、１つのワード線ＷＬと、１つのビット線対ＢＩ
Ｔ，ＺＢＩＴのみが示される。メモリセル１は、ワード
線ＷＬに接続されたゲートおよびビット線ＺＢＩＴに接
続されたソース／ドレインを有するトランスファーゲー
ト１ａと、トランスファーゲート１ａの他方のソース／
ドレインに接続されたセルキャパシタ１ｂとを含む。
【００１６】このＤＲＡＭはさらに、各ビット線対ＢＩ
Ｔ，ＺＢＩＴの間に生じた電位差を増幅するＮチャネル
センスアンプＡ２およびＰチャネルセンスアンプＡ３
と、ＮチャネルセンスアンプＡ２を駆動する駆動トラン
ジスタ（ＮチャネルＭＯＳトランジスタ）２と、Ｐチャ
ネルセンスアンプＡ３を駆動する駆動回路Ａ４と、駆動
回路Ａ４を制御する制御回路Ａ８とを備える。
Ｔ，ＺＢＩＴの間に生じた電位差を増幅するＮチャネル
センスアンプＡ２およびＰチャネルセンスアンプＡ３
と、ＮチャネルセンスアンプＡ２を駆動する駆動トラン
ジスタ（ＮチャネルＭＯＳトランジスタ）２と、Ｐチャ
ネルセンスアンプＡ３を駆動する駆動回路Ａ４と、駆動
回路Ａ４を制御する制御回路Ａ８とを備える。
【００１７】ＮチャネルセンスＡ２は、ビット線ＺＢＩ
ＴおよびＢＩＴの間に直列に接続されかつ互いに交差接
続されたＮチャネルＭＯＳトランジスタ３および４を含
む。すなわち、ＮチャネルＭＯＳトランジスタ３のドレ
インはビット線ＺＢＩＴに接続され、そのソースは共通
接続ノード２６に接続され、そのゲートはビット線ＢＩ
Ｔに接続される。ＮチャネルＭＯＳトランジスタ４のド
レインはビット線ＢＩＴに接続され、そのソースは共通
接続ノード２６に接続され、そのゲートはビット線ＺＢ
ＩＴに接続される。他方、ＰチャネルセンスアンプＡ３
は、ビット線ＺＢＩＴおよびＢＩＴの間に直列に接続さ
れかつ互いに交差接続されたＰチャネルＭＯＳトランジ
スタ５および６を含む。すなわち、ＰチャネルＭＯＳト
ランジスタ５のドレインはビット線ＺＢＩＴに接続さ
れ、そのソースは共通接続ノード２４に接続され、その
ゲートはビット線ＢＩＴに接続される。ＰチャネルＭＯ
Ｓトランジスタ６のドレインはビット線ＢＩＴに接続さ
れ、そのソースは共通接続ノード２４に接続され、その
ゲートはビット線ＺＢＩＴに接続される。
ＴおよびＢＩＴの間に直列に接続されかつ互いに交差接
続されたＮチャネルＭＯＳトランジスタ３および４を含
む。すなわち、ＮチャネルＭＯＳトランジスタ３のドレ
インはビット線ＺＢＩＴに接続され、そのソースは共通
接続ノード２６に接続され、そのゲートはビット線ＢＩ
Ｔに接続される。ＮチャネルＭＯＳトランジスタ４のド
レインはビット線ＢＩＴに接続され、そのソースは共通
接続ノード２６に接続され、そのゲートはビット線ＺＢ
ＩＴに接続される。他方、ＰチャネルセンスアンプＡ３
は、ビット線ＺＢＩＴおよびＢＩＴの間に直列に接続さ
れかつ互いに交差接続されたＰチャネルＭＯＳトランジ
スタ５および６を含む。すなわち、ＰチャネルＭＯＳト
ランジスタ５のドレインはビット線ＺＢＩＴに接続さ
れ、そのソースは共通接続ノード２４に接続され、その
ゲートはビット線ＢＩＴに接続される。ＰチャネルＭＯ
Ｓトランジスタ６のドレインはビット線ＢＩＴに接続さ
れ、そのソースは共通接続ノード２４に接続され、その
ゲートはビット線ＺＢＩＴに接続される。
【００１８】駆動トランジスタ２はＮチャネルセンスア
ンプＡ２の共通接続ノード２６と接地ノード２５との間
に接続され、センス駆動信号Ｓ０Ｎに応答してオンにな
る。駆動回路Ａ４は、電源ノード２３とＰチャネルセン
スアンプＡ３の共通接続ノード２４との間に接続され、
電源ノード２３から共通接続ノード２４の電源電圧Ｖｃ
ｃを供給することによりＰチャネルセンスアンプＡ３を
駆動する。駆動回路Ａ４は、電源ノード２３と共通接続
ノード２４との間に接続された駆動トランジスタ（Ｐチ
ャネルＭＯＳトランジスタ）７ａと、この駆動トランジ
スタ７ａと並列に接続されたもう一つの駆動トランジス
タ（ＰチャネルＭＯＳトランジスタ）８とを含む。
ンプＡ２の共通接続ノード２６と接地ノード２５との間
に接続され、センス駆動信号Ｓ０Ｎに応答してオンにな
る。駆動回路Ａ４は、電源ノード２３とＰチャネルセン
スアンプＡ３の共通接続ノード２４との間に接続され、
電源ノード２３から共通接続ノード２４の電源電圧Ｖｃ
ｃを供給することによりＰチャネルセンスアンプＡ３を
駆動する。駆動回路Ａ４は、電源ノード２３と共通接続
ノード２４との間に接続された駆動トランジスタ（Ｐチ
ャネルＭＯＳトランジスタ）７ａと、この駆動トランジ
スタ７ａと並列に接続されたもう一つの駆動トランジス
タ（ＰチャネルＭＯＳトランジスタ）８とを含む。
【００１９】駆動トランジスタ７ａはセンス駆動信号Ｚ
Ｓ０Ｐに応答してオンになる。駆動トランジスタ８はセ
ンス駆動信号ＺＳ０Ｐ２に応答してオンになる。駆動ト
ランジスタ８のサイズは駆動トランジスタ７ａのサイズ
よりも大きくされている。より具体的には、駆動トラン
ジスタ８のＷ／Ｌ（Ｗ：ゲート幅，Ｌ：ゲート長）は駆
動トランジスタ７ａのそれよりも大きくされている。し
たがって、駆動トランジスタ８の駆動能力は駆動トラン
ジスタ７ａのそれよりも大きい。
Ｓ０Ｐに応答してオンになる。駆動トランジスタ８はセ
ンス駆動信号ＺＳ０Ｐ２に応答してオンになる。駆動ト
ランジスタ８のサイズは駆動トランジスタ７ａのサイズ
よりも大きくされている。より具体的には、駆動トラン
ジスタ８のＷ／Ｌ（Ｗ：ゲート幅，Ｌ：ゲート長）は駆
動トランジスタ７ａのそれよりも大きくされている。し
たがって、駆動トランジスタ８の駆動能力は駆動トラン
ジスタ７ａのそれよりも大きい。
【００２０】この制御回路Ａ８は、センス駆動信号ＺＳ
０Ｐを受けるインバータ１３と、奇数のインバータから
なるインバータ群１４と、インバータ１３およびインバ
ータ群１４の出力信号を受けてセンス駆動信号ＺＳ０Ｐ
２を生成するＮＡＮＤゲート１５とを備える。したがっ
て、この制御回路Ａ８は、センス駆動信号ＺＳ０Ｐの活
性化に応答してセンス駆動信号ＺＳ０Ｐの活性化期間よ
りも短い期間センス駆動信号ＺＳ０Ｐ２を活性化する。
０Ｐを受けるインバータ１３と、奇数のインバータから
なるインバータ群１４と、インバータ１３およびインバ
ータ群１４の出力信号を受けてセンス駆動信号ＺＳ０Ｐ
２を生成するＮＡＮＤゲート１５とを備える。したがっ
て、この制御回路Ａ８は、センス駆動信号ＺＳ０Ｐの活
性化に応答してセンス駆動信号ＺＳ０Ｐの活性化期間よ
りも短い期間センス駆動信号ＺＳ０Ｐ２を活性化する。
【００２１】このＤＲＡＭはさらに、入出力線対Ｉ／
Ｏ，ＺＩ／Ｏと、コラム選択信号ＣＳに応答してビット
線対ＢＩＴ，ＺＢＩＴを入出力線対Ｉ／Ｏ，ＺＩ／Ｏに
接続するコラム選択ゲートＡ５と、入力データＤをビッ
ト線対ＢＩＴ，ＺＢＩＴを介してメモリセル１に書込む
ライトバッファＡ６と、ライトイネーブル信号ＺＷＥに
応答して活性化され、入力データＤに応答してライトバ
ッファ駆動信号ＤおよびＺＤを生成することによりライ
トバッファＡ６を制御するライトバッファ制御回路Ａ７
とを備える。
Ｏ，ＺＩ／Ｏと、コラム選択信号ＣＳに応答してビット
線対ＢＩＴ，ＺＢＩＴを入出力線対Ｉ／Ｏ，ＺＩ／Ｏに
接続するコラム選択ゲートＡ５と、入力データＤをビッ
ト線対ＢＩＴ，ＺＢＩＴを介してメモリセル１に書込む
ライトバッファＡ６と、ライトイネーブル信号ＺＷＥに
応答して活性化され、入力データＤに応答してライトバ
ッファ駆動信号ＤおよびＺＤを生成することによりライ
トバッファＡ６を制御するライトバッファ制御回路Ａ７
とを備える。
【００２２】コラム選択ゲートＡ５は、ＮチャネルＭＯ
Ｓトランジスタ１１および１２を含む。ＮチャネルＭＯ
Ｓトランジスタ１１はビット線ＺＢＩＴおよび入出力線
ＺＩ／Ｏの間に接続され、コラム選択信号ＣＳに応答し
てオンになる。ＮチャネルＭＯＳトランジスタ１２はビ
ット線ＢＩＴおよび入出力線Ｉ／Ｏの間に接続され、コ
ラム選択信号ＣＳに応答してオンになる。
Ｓトランジスタ１１および１２を含む。ＮチャネルＭＯ
Ｓトランジスタ１１はビット線ＺＢＩＴおよび入出力線
ＺＩ／Ｏの間に接続され、コラム選択信号ＣＳに応答し
てオンになる。ＮチャネルＭＯＳトランジスタ１２はビ
ット線ＢＩＴおよび入出力線Ｉ／Ｏの間に接続され、コ
ラム選択信号ＣＳに応答してオンになる。
【００２３】ライトバッファＡ６は、電源ノード２３と
接地ノード２５との間に直列に接続されたＮチャネルＭ
ＯＳトランジスタ１６および１７と、電源ノード２３と
接地ノード２５との間に直列に接続されたＮチャネルＭ
ＯＳトランジスタ１８および１９とを含む。入出力線Ｚ
Ｉ／ＯはＮチャネルＭＯＳトランジスタ１６のソース
（ＮチャネルＭＯＳトランジスタ１７のドレイン）に接
続され、入出力線Ｉ／ＯはＮチャネルＭＯＳトランジス
タ１８のソース（ＮチャネルＭＯＳトランジスタ１９の
ドレイン）に接続される。ライトバッファ制御回路Ａ７
からのライトバッファ駆動信号ＤはＮチャネルＭＯＳト
ランジスタ１６および１９のゲートに与えられる。ライ
トバッファ制御回路Ａ７からのライトバッファ制御信号
ＺＤはＮチャネルＭＯＳトランジスタ１７および１８の
ゲートに与えられる。
接地ノード２５との間に直列に接続されたＮチャネルＭ
ＯＳトランジスタ１６および１７と、電源ノード２３と
接地ノード２５との間に直列に接続されたＮチャネルＭ
ＯＳトランジスタ１８および１９とを含む。入出力線Ｚ
Ｉ／ＯはＮチャネルＭＯＳトランジスタ１６のソース
（ＮチャネルＭＯＳトランジスタ１７のドレイン）に接
続され、入出力線Ｉ／ＯはＮチャネルＭＯＳトランジス
タ１８のソース（ＮチャネルＭＯＳトランジスタ１９の
ドレイン）に接続される。ライトバッファ制御回路Ａ７
からのライトバッファ駆動信号ＤはＮチャネルＭＯＳト
ランジスタ１６および１９のゲートに与えられる。ライ
トバッファ制御回路Ａ７からのライトバッファ制御信号
ＺＤはＮチャネルＭＯＳトランジスタ１７および１８の
ゲートに与えられる。
【００２４】ライトバッファ制御回路Ａ７は、入力デー
タＤおよびライトイネーブル信号ＺＷＥを受けてライト
バッファ駆動信号ＺＤを生成するＮＯＲゲート（負論
理）２０と、入力データＤを受けるインバータ２２と、
インバータ２２の出力信号およびライトイネーブル信号
ＺＷＥを受けてライトバッファ駆動信号Ｄを生成するＮ
ＯＲゲート（負論理）２１とを含む。
タＤおよびライトイネーブル信号ＺＷＥを受けてライト
バッファ駆動信号ＺＤを生成するＮＯＲゲート（負論
理）２０と、入力データＤを受けるインバータ２２と、
インバータ２２の出力信号およびライトイネーブル信号
ＺＷＥを受けてライトバッファ駆動信号Ｄを生成するＮ
ＯＲゲート（負論理）２１とを含む。
【００２５】したがって、この実施の形態によるＤＲＡ
Ｍにおいては、図３に示された従来の駆動トランジスタ
７の代わりに駆動回路Ａ４が用いられ、さらに制御回路
Ａ８が追加されている。駆動トランジスタ７ａおよび８
は全体でその駆動能力が従来の駆動トランジスタ７の駆
動能力と同じになるように設定されている。制御回路Ａ
８は、メモリセルからのデータ読出後に駆動トランジス
タ７ａおよび８の両方をオンにし、ライトバッファＡ６
によるデータ書込時に駆動トランジスタ８のみをオフに
する。したがって、この制御回路Ａ８は、ライトバッフ
ァＡ６によるデータ書込時に駆動回路Ａ４をその駆動能
力が低下するよう制御する。
Ｍにおいては、図３に示された従来の駆動トランジスタ
７の代わりに駆動回路Ａ４が用いられ、さらに制御回路
Ａ８が追加されている。駆動トランジスタ７ａおよび８
は全体でその駆動能力が従来の駆動トランジスタ７の駆
動能力と同じになるように設定されている。制御回路Ａ
８は、メモリセルからのデータ読出後に駆動トランジス
タ７ａおよび８の両方をオンにし、ライトバッファＡ６
によるデータ書込時に駆動トランジスタ８のみをオフに
する。したがって、この制御回路Ａ８は、ライトバッフ
ァＡ６によるデータ書込時に駆動回路Ａ４をその駆動能
力が低下するよう制御する。
【００２６】次に、このような構成を有するＤＲＡＭの
書込動作を図２のタイミングチャートを参照して説明す
る。ここでは、Ｈレベルのデータがメモリセル１に予め
書込まれていて、そのメモリセル１に逆のＬレベルのデ
ータを書込む場合について説明する。
書込動作を図２のタイミングチャートを参照して説明す
る。ここでは、Ｈレベルのデータがメモリセル１に予め
書込まれていて、そのメモリセル１に逆のＬレベルのデ
ータを書込む場合について説明する。
【００２７】まず、外部ロウアドレスストローブ信号ｅ
ｘｔＺＲＡＳが活性化される前のスタンバイ時において
は、図２の（ａ）に示されるようにビット線対ＢＩＴ，
ＺＢＩＴの電圧はプリチャージ回路（図示せず）によっ
てＶｃｃ／２にプリチャージされ、図２の（ｍ）に示さ
れるように入出力線対Ｉ／Ｏ，ＺＩ／Ｏの電圧はプリチ
ャージ回路（図示せず）によってＶｃｃ−Ｖｔｈ（Ｖｔ
ｈ：ＮチャネルＭＯＳトランジスタのしきい値電圧）に
プリチャージされている。
ｘｔＺＲＡＳが活性化される前のスタンバイ時において
は、図２の（ａ）に示されるようにビット線対ＢＩＴ，
ＺＢＩＴの電圧はプリチャージ回路（図示せず）によっ
てＶｃｃ／２にプリチャージされ、図２の（ｍ）に示さ
れるように入出力線対Ｉ／Ｏ，ＺＩ／Ｏの電圧はプリチ
ャージ回路（図示せず）によってＶｃｃ−Ｖｔｈ（Ｖｔ
ｈ：ＮチャネルＭＯＳトランジスタのしきい値電圧）に
プリチャージされている。
【００２８】続いて外部ロウアドレスストローブ信号ｅ
ｘｔＺＲＡＳが図２の（ａ）に示されるようにＬレベル
に活性化されると、ビット線対ＢＩＴ，ＺＢＩＴおよび
入出力線対Ｉ／Ｏ，ＺＩ／Ｏのためのプリチャージ回路
はそれぞれ不活性化されるとともに、外部アドレス信号
（図示せず）がロウアドレス信号として取込まれる。こ
のロウアドレス信号に応答してワード線ＷＬの電圧が図
２の（ｄ）に示されるように、ＶｓｓからＶｃｃ＋Ｖｔ
ｈ（Ｖｔｈ：ＮチャネルＭＯＳトランジスタのしきい値
電圧）まで立上がると、トランスファーゲート１ａがオ
ンになり、それによりメモリセル１のデータがビット線
ＺＢＩＴに読出される。ここではＨレベルのデータがメ
モリセル１に書込まれていたので、ビット線ＺＢＩＴの
電圧が図２の（ｈ）に示されるようにＶｃｃ／２からわ
ずかに上昇する。他方、ビット線ＢＩＴの電圧はＶｃｃ
／２のまま維持される。そのため、ビット線ＺＢＩＴお
よびＢＩＴの間に電位差が生じる。
ｘｔＺＲＡＳが図２の（ａ）に示されるようにＬレベル
に活性化されると、ビット線対ＢＩＴ，ＺＢＩＴおよび
入出力線対Ｉ／Ｏ，ＺＩ／Ｏのためのプリチャージ回路
はそれぞれ不活性化されるとともに、外部アドレス信号
（図示せず）がロウアドレス信号として取込まれる。こ
のロウアドレス信号に応答してワード線ＷＬの電圧が図
２の（ｄ）に示されるように、ＶｓｓからＶｃｃ＋Ｖｔ
ｈ（Ｖｔｈ：ＮチャネルＭＯＳトランジスタのしきい値
電圧）まで立上がると、トランスファーゲート１ａがオ
ンになり、それによりメモリセル１のデータがビット線
ＺＢＩＴに読出される。ここではＨレベルのデータがメ
モリセル１に書込まれていたので、ビット線ＺＢＩＴの
電圧が図２の（ｈ）に示されるようにＶｃｃ／２からわ
ずかに上昇する。他方、ビット線ＢＩＴの電圧はＶｃｃ
／２のまま維持される。そのため、ビット線ＺＢＩＴお
よびＢＩＴの間に電位差が生じる。
【００２９】続いて図２の（ｅ）に示されるようにセン
ス駆動信号Ｓ０ＮがＨレベルに活性化されると、駆動ト
ランジスタ２がオンになり、それによりＮチャネルセン
スアンプＡ２が駆動される。そのため、Ｎチャネルセン
スアンプＡ２はビット線ＢＩＴの電圧を図２の（ｈ）に
示されるようにＶｃｃからＶｓｓまで引下げる。
ス駆動信号Ｓ０ＮがＨレベルに活性化されると、駆動ト
ランジスタ２がオンになり、それによりＮチャネルセン
スアンプＡ２が駆動される。そのため、Ｎチャネルセン
スアンプＡ２はビット線ＢＩＴの電圧を図２の（ｈ）に
示されるようにＶｃｃからＶｓｓまで引下げる。
【００３０】続いて図２の（ｆ）に示されるようにセン
ス駆動信号ＺＳ０ＰがＬレベルに活性化されると、駆動
トランジスタ７ａがオンになる。図２の（ｆ）および
（ｇ）に示されるように、センス駆動信号ＺＳ０ＰがＬ
レベルになるとセンス駆動信号ＺＳ０Ｐ２もまたＬレベ
ルになるので、センス駆動信号ＺＳ０Ｐの活性化後の所
定期間は駆動トランジスタ７ａおよび８の両方がオンに
なる。この所定期間は、インバータ群１４を構成するイ
ンバータの数によって決定される。駆動トランジスタ７
ａおよび８は全体で従来の駆動トランジスタ７と同じ駆
動能力を有するので、ビット線ＺＢＩＴの電圧を図２の
（ｈ）に示されるように従来と同様にＶｃｃまで引上げ
る。
ス駆動信号ＺＳ０ＰがＬレベルに活性化されると、駆動
トランジスタ７ａがオンになる。図２の（ｆ）および
（ｇ）に示されるように、センス駆動信号ＺＳ０ＰがＬ
レベルになるとセンス駆動信号ＺＳ０Ｐ２もまたＬレベ
ルになるので、センス駆動信号ＺＳ０Ｐの活性化後の所
定期間は駆動トランジスタ７ａおよび８の両方がオンに
なる。この所定期間は、インバータ群１４を構成するイ
ンバータの数によって決定される。駆動トランジスタ７
ａおよび８は全体で従来の駆動トランジスタ７と同じ駆
動能力を有するので、ビット線ＺＢＩＴの電圧を図２の
（ｈ）に示されるように従来と同様にＶｃｃまで引上げ
る。
【００３１】続いてコラムアドレス信号が入力される前
に図２の（ｎ）に示されるようにコラム選択信号ＣＡＳ
が一時的にＨレベルになり、それによりビット線対ＢＩ
Ｔ，ＺＢＩＴが入出力線対Ｉ／Ｏ，ＺＩ／Ｏに接続され
る。
に図２の（ｎ）に示されるようにコラム選択信号ＣＡＳ
が一時的にＨレベルになり、それによりビット線対ＢＩ
Ｔ，ＺＢＩＴが入出力線対Ｉ／Ｏ，ＺＩ／Ｏに接続され
る。
【００３２】次に、外部コラムアドレスストローブ信号
ｅｘｔＺＣＡＳが図２の（ｂ）に示されるようにＬレベ
ルに活性化されると、外部アドレス信号がコラムアドレ
ス信号（図示せず）として取込まれる。外部コラムアド
レスストローブ信号ｅｘｔＺＣＡＳが活性化された後に
外部ライトイネーブル信号ｅｘｔＺＷＥが図２の（ｃ）
に示されるようにＬレベルに活性化されると、内部ライ
トイネーブル信号／ＷＥもまた図２の（ｉ）に示される
ようにＬレベルに活性化され、それによりデータの書込
動作が開始される。ライトバッファ制御回路Ａ７はこの
Ｌレベルのライトイネーブル信号ＺＷＥに応答して活性
化され、図２の（ｉ）および（ｋ）に示されるように、
Ｈレベルのライトバッファ駆動信号ＺＤをライトバッフ
ァＡ６のＮチャネルＭＯＳトランジスタ１７および１８
のゲートに与えるとともに、Ｌレベルのライトバッファ
駆動信号ＤをライトバッファＡ６中のＮチャネルＭＯＳ
トランジスタ１６および１９のゲートに与える。そのた
め、ＮチャネルＭＯＳトランジスタ１７および１８がオ
フになり、ＮチャネルＭＯＳトランジスタ１６および１
９がオンになる。したがって、ライトバッファＡ６は入
出力線ＺＩ／Ｏの電圧のみを図２の（ｍ）に示されるよ
うにＶｓｓまで引下げる。
ｅｘｔＺＣＡＳが図２の（ｂ）に示されるようにＬレベ
ルに活性化されると、外部アドレス信号がコラムアドレ
ス信号（図示せず）として取込まれる。外部コラムアド
レスストローブ信号ｅｘｔＺＣＡＳが活性化された後に
外部ライトイネーブル信号ｅｘｔＺＷＥが図２の（ｃ）
に示されるようにＬレベルに活性化されると、内部ライ
トイネーブル信号／ＷＥもまた図２の（ｉ）に示される
ようにＬレベルに活性化され、それによりデータの書込
動作が開始される。ライトバッファ制御回路Ａ７はこの
Ｌレベルのライトイネーブル信号ＺＷＥに応答して活性
化され、図２の（ｉ）および（ｋ）に示されるように、
Ｈレベルのライトバッファ駆動信号ＺＤをライトバッフ
ァＡ６のＮチャネルＭＯＳトランジスタ１７および１８
のゲートに与えるとともに、Ｌレベルのライトバッファ
駆動信号ＤをライトバッファＡ６中のＮチャネルＭＯＳ
トランジスタ１６および１９のゲートに与える。そのた
め、ＮチャネルＭＯＳトランジスタ１７および１８がオ
フになり、ＮチャネルＭＯＳトランジスタ１６および１
９がオンになる。したがって、ライトバッファＡ６は入
出力線ＺＩ／Ｏの電圧のみを図２の（ｍ）に示されるよ
うにＶｓｓまで引下げる。
【００３３】ライトイネーブル信号／ＷＥが活性化され
ると、上記取込まれたコラムアドレス信号に従って図２
の（ｎ）に示されるようにコラム選択信号ＣＳがＨレベ
ルになる。それによりビット線対ＢＩＴ，ＺＢＩＴが入
出力線対Ｉ／Ｏ，ＺＩ／Ｏに接続されるので、ビット線
ＺＢＩＴの電圧は図２の（ｈ）に示されるようにＶｃｃ
からＶｓｓまで引下げられる。
ると、上記取込まれたコラムアドレス信号に従って図２
の（ｎ）に示されるようにコラム選択信号ＣＳがＨレベ
ルになる。それによりビット線対ＢＩＴ，ＺＢＩＴが入
出力線対Ｉ／Ｏ，ＺＩ／Ｏに接続されるので、ビット線
ＺＢＩＴの電圧は図２の（ｈ）に示されるようにＶｃｃ
からＶｓｓまで引下げられる。
【００３４】ここで、センス駆動信号ＺＳ０Ｐの活性化
から所定期間が経過した後にセンス駆動信号ＺＳ０Ｐ２
がＨレベルになると、駆動トランジスタ８がオフにな
り、駆動トランジスタ７ａのみがＰチャネルセンスアン
プＡ３を駆動する。したがって、駆動回路Ａ４の駆動能
力が低下させられる。
から所定期間が経過した後にセンス駆動信号ＺＳ０Ｐ２
がＨレベルになると、駆動トランジスタ８がオフにな
り、駆動トランジスタ７ａのみがＰチャネルセンスアン
プＡ３を駆動する。したがって、駆動回路Ａ４の駆動能
力が低下させられる。
【００３５】このように駆動回路Ａ４の駆動能力が低下
させられた後に、ライトバッファＡ６がビット線ＺＢＩ
Ｔの電圧を図２の（ｈ）に示されるようにＶｃｃからＶ
ｓｓまで引下げるので、ビット線対ＢＩＴ，ＺＢＩＴの
データは従来よりも速やかに反転される。
させられた後に、ライトバッファＡ６がビット線ＺＢＩ
Ｔの電圧を図２の（ｈ）に示されるようにＶｃｃからＶ
ｓｓまで引下げるので、ビット線対ＢＩＴ，ＺＢＩＴの
データは従来よりも速やかに反転される。
【００３６】以上のようにこの実施の形態によれば、セ
ンス駆動信号ＺＳ０Ｐの活性化期間よりも短い期間だけ
センス駆動信号ＺＳ０Ｐ２が活性化されるため、ライト
バッファは書込時にデータを従来よりも速やかに反転す
ることができ、その結果、図２の（ｉ）に示されるよう
にデータの書込時間を短縮することができる。
ンス駆動信号ＺＳ０Ｐの活性化期間よりも短い期間だけ
センス駆動信号ＺＳ０Ｐ２が活性化されるため、ライト
バッファは書込時にデータを従来よりも速やかに反転す
ることができ、その結果、図２の（ｉ）に示されるよう
にデータの書込時間を短縮することができる。
【図１】 この発明の実施の形態によるＤＲＡＭの主要
構成を示す回路図である。
構成を示す回路図である。
【図２】 図１のＤＲＡＭの書込動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図３】 一般的なＤＲＡＭの主要構成を示す回路図で
ある。
ある。
【図４】 図３の一般的なＤＲＡＭの書込動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
１ メモリセル、ＢＩＴ，ＺＢＩＴ ビット線対、Ａ
２，Ａ３ センスアンプ、５，６ ＰチャネルＭＯＳト
ランジスタ、Ａ４ 駆動回路、７ａ，８ 駆動トランジ
スタ、Ａ６ ライトバッファ、Ａ８ 制御回路。
２，Ａ３ センスアンプ、５，６ ＰチャネルＭＯＳト
ランジスタ、Ａ４ 駆動回路、７ａ，８ 駆動トランジ
スタ、Ａ６ ライトバッファ、Ａ８ 制御回路。
Claims (2)
- 【請求項１】 メモリセル、 前記メモリセルに接続されたビット線対、 前記ビット線対の間に直列に接続されかつ互いに交差接
続された第１および第２のＰチャネルＭＯＳトランジス
タを含むセンスアンプ、 電源ノードと前記第１および第２のＰチャネルＭＯＳト
ランジスタの共通接続ノードとの間に接続され、第１の
サイズを有する第１の駆動トランジスタ、 前記第１の駆動トランジスタと並列に接続され、前記第
１のサイズよりも大きい第２のサイズを有する第２の駆
動トランジスタ、 入力データを前記ビット線対を介して前記メモリセルに
書込むライトバッファ、および前記メモリセルからのデ
ータ読出後に前記第１および第２の駆動トランジスタの
両方をオンにし、前記ライトバッファによるデータ書込
時に前記第２の駆動トランジスタのみをオフにする制御
手段を備える、半導体記憶装置。 - 【請求項２】 メモリセル、 前記メモリセルに接続されたビット線対、 前記ビット線対の間に直列に接続されかつ互いに交差接
続された第１および第２のＰチャネルＭＯＳトランジス
タを含むセンスアンプ、 電源ノードと前記第１および第２のＰチャネルＭＯＳト
ランジスタの共通接続ノードとの間に接続され、第１の
駆動信号に応答してオンになる第１の駆動トランジス
タ、 前記第１の駆動トランジスタと並列に接続され、第２の
駆動信号に応答してオンになる第２の駆動トランジス
タ、 ライトイネーブル信号に応答して入力データを前記ビッ
ト線対を介して前記メモリセルに書込むライトバッフ
ァ、および前記第１の駆動信号の活性化に応答して前記
第１の駆動信号の活性化期間よりも短い期間前記第２の
駆動信号を活性化する制御手段を備える、半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8022481A JPH09213077A (ja) | 1996-02-08 | 1996-02-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8022481A JPH09213077A (ja) | 1996-02-08 | 1996-02-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213077A true JPH09213077A (ja) | 1997-08-15 |
Family
ID=12083920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8022481A Withdrawn JPH09213077A (ja) | 1996-02-08 | 1996-02-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213077A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100295048B1 (ko) * | 1998-07-23 | 2001-07-12 | 윤종용 | 기입시간을최소화하는메모리장치및데이터기입방법 |
| KR100615087B1 (ko) * | 2004-06-09 | 2006-08-22 | 삼성전자주식회사 | 라이트 시간을 감소시킬 수 있는 반도체 메모리 장치 |
| US7633100B2 (en) | 2005-08-10 | 2009-12-15 | Samsung Electronics Co., Ltd. | Phase change random access memory device |
| US8143653B2 (en) | 2005-08-10 | 2012-03-27 | Samsung Electronics Co., Ltd. | Variable resistance memory device and system thereof |
-
1996
- 1996-02-08 JP JP8022481A patent/JPH09213077A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100295048B1 (ko) * | 1998-07-23 | 2001-07-12 | 윤종용 | 기입시간을최소화하는메모리장치및데이터기입방법 |
| KR100615087B1 (ko) * | 2004-06-09 | 2006-08-22 | 삼성전자주식회사 | 라이트 시간을 감소시킬 수 있는 반도체 메모리 장치 |
| US7633100B2 (en) | 2005-08-10 | 2009-12-15 | Samsung Electronics Co., Ltd. | Phase change random access memory device |
| US8143653B2 (en) | 2005-08-10 | 2012-03-27 | Samsung Electronics Co., Ltd. | Variable resistance memory device and system thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030506 |