JP3110883B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3110883B2 JP3110883B2 JP04211820A JP21182092A JP3110883B2 JP 3110883 B2 JP3110883 B2 JP 3110883B2 JP 04211820 A JP04211820 A JP 04211820A JP 21182092 A JP21182092 A JP 21182092A JP 3110883 B2 JP3110883 B2 JP 3110883B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- self
- refresh
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】この発明はセルフリフレッシュモ
ードを備えたダイナミックＲＡＭ（以下ＤＲＡＭとす
る）に関するものである。
ードを備えたダイナミックＲＡＭ（以下ＤＲＡＭとす
る）に関するものである。
【０００２】近年の携帯用パソコン等に使用されるＤＲ
ＡＭでは外部からの制御信号を必要とすることなく記憶
セルの記憶保持動作が行われるセルフリフレッシュモー
ドを備えたものが使用されている。このようなＤＲＡＭ
では低消費電力化が要請されているため、セルフリフレ
ッシュモードにおける消費電力を低減することが必要と
なっている。
ＡＭでは外部からの制御信号を必要とすることなく記憶
セルの記憶保持動作が行われるセルフリフレッシュモー
ドを備えたものが使用されている。このようなＤＲＡＭ
では低消費電力化が要請されているため、セルフリフレ
ッシュモードにおける消費電力を低減することが必要と
なっている。
【０００３】
【従来の技術】セルフリフレッシュモード機能を備えた
従来のＤＲＡＭの概要を図６に従って説明すると、オシ
レータ１は一定周波数のクロック信号ＣＬＫをカウンタ
回路２に出力する。
従来のＤＲＡＭの概要を図６に従って説明すると、オシ
レータ１は一定周波数のクロック信号ＣＬＫをカウンタ
回路２に出力する。
【０００４】前記カウンタ回路２は所定のパルス数のク
ロック信号ＣＬＫをカウントアップすると出力信号Ｑm
をセルフリフレッシュ制御回路３に出力し、出力信号Ｑ
n をＣＢＲ発生回路４に出力する。
ロック信号ＣＬＫをカウントアップすると出力信号Ｑm
をセルフリフレッシュ制御回路３に出力し、出力信号Ｑ
n をＣＢＲ発生回路４に出力する。
【０００５】なお、出力信号Ｑm はセルフリフレッシュ
制御回路３を活性化させてセルフリフレッシュモードの
開始を設定するものであり、出力信号Ｑn は記憶セルの
リフレッシュ動作の周期を設定するものである。
制御回路３を活性化させてセルフリフレッシュモードの
開始を設定するものであり、出力信号Ｑn は記憶セルの
リフレッシュ動作の周期を設定するものである。
【０００６】前記セルフリフレッシュ制御回路３はＬレ
ベルの制御信号ＲＡＳバーが入力された状態で前記カウ
ンタ回路２の出力信号Ｑm が入力されると、ＣＢＲ発生
回路４にセルフリフレッシュモード信号φＥを出力す
る。
ベルの制御信号ＲＡＳバーが入力された状態で前記カウ
ンタ回路２の出力信号Ｑm が入力されると、ＣＢＲ発生
回路４にセルフリフレッシュモード信号φＥを出力す
る。
【０００７】前記ＣＢＲ発生回路４は前記セルフリフレ
ッシュモード信号φＥが入力されている状態で前記カウ
ンタ回路２から前記出力信号Ｑn が入力されると、同出
力信号Ｑn のタイミングに基づいてリフレッシュ周期信
号φCBR がＤＲＡＭ５内の周辺回路の一つであるＣＢＲ
判定回路６に出力される。
ッシュモード信号φＥが入力されている状態で前記カウ
ンタ回路２から前記出力信号Ｑn が入力されると、同出
力信号Ｑn のタイミングに基づいてリフレッシュ周期信
号φCBR がＤＲＡＭ５内の周辺回路の一つであるＣＢＲ
判定回路６に出力される。
【０００８】そして、ＣＢＲ判定回路６はリフレッシュ
周期信号φCBR に基づいてＤＲＡＭ５内の周辺回路を駆
動してリフレッシュ周期信号φCBR の１周期で前記記憶
セルのリフレッシュ動作を行うようになっている。
周期信号φCBR に基づいてＤＲＡＭ５内の周辺回路を駆
動してリフレッシュ周期信号φCBR の１周期で前記記憶
セルのリフレッシュ動作を行うようになっている。
【０００９】
【発明が解決しようとする課題】上記のようなＤＲＡＭ
のセルフリフレッシュ動作においては、その消費電力を
低減するためにはリフレッシュ周期信号φCBR の周期を
延長して各記憶セルをリフレッシュ動作する周期を延長
すればよい。
のセルフリフレッシュ動作においては、その消費電力を
低減するためにはリフレッシュ周期信号φCBR の周期を
延長して各記憶セルをリフレッシュ動作する周期を延長
すればよい。
【００１０】ところが、そのリフレッシュ周期を予め設
定されている規格以上に延長するとセル情報を正確に保
持することができなくなるため、リフレッシュ周期の延
長では消費電力を充分に低減することができないという
問題点がある。
定されている規格以上に延長するとセル情報を正確に保
持することができなくなるため、リフレッシュ周期の延
長では消費電力を充分に低減することができないという
問題点がある。
【００１１】この発明の目的は、セルフリフレッシュ機
能を備えたＤＲＡＭの消費電力を充分に低減することに
ある。
能を備えたＤＲＡＭの消費電力を充分に低減することに
ある。
【００１２】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、第一及び第二のタイムアップ信号
Ｑm ，Ｑn を出力するタイマ回路１１と、前記タイマ回
路１１の第一のタイムアップ信号Ｑm に基づいてセルフ
リフレッシュモードを選択するための出力信号φＥを出
力するセルフリフレッシュ制御回路３と、前記タイマ回
路２の第二のタイムアップ信号Ｑn と前記セルフリフレ
ッシュ制御回路３の出力信号に基づいてリフレッシュ動
作の周期を設定するリフレッシュ周期信号φCBR を出力
する周期信号発生回路４と、前記リフレッシュ周期信号
φCBR に基づいてセル情報のセルフリフレッシュ動作を
行う記憶保持動作回路５とが備えられ、さらに前記セル
フリフレッシュ制御回路３の出力信号φＥに基づいて前
記記憶保持動作回路５に通常電源Ｖccを降圧した降圧電
源ＶDDを供給する電源降圧回路１０が備えられている。
図である。すなわち、第一及び第二のタイムアップ信号
Ｑm ，Ｑn を出力するタイマ回路１１と、前記タイマ回
路１１の第一のタイムアップ信号Ｑm に基づいてセルフ
リフレッシュモードを選択するための出力信号φＥを出
力するセルフリフレッシュ制御回路３と、前記タイマ回
路２の第二のタイムアップ信号Ｑn と前記セルフリフレ
ッシュ制御回路３の出力信号に基づいてリフレッシュ動
作の周期を設定するリフレッシュ周期信号φCBR を出力
する周期信号発生回路４と、前記リフレッシュ周期信号
φCBR に基づいてセル情報のセルフリフレッシュ動作を
行う記憶保持動作回路５とが備えられ、さらに前記セル
フリフレッシュ制御回路３の出力信号φＥに基づいて前
記記憶保持動作回路５に通常電源Ｖccを降圧した降圧電
源ＶDDを供給する電源降圧回路１０が備えられている。
【００１３】また、図２に示すように前記電源降圧回路
１０は電源Ｖccと記憶保持動作回路５との間にＰチャネ
ルＭＯＳトランジスタＴr4とＮチャネルＭＯＳトランジ
スタＴr5とを並列に接続し、前記両トランジスタＴr4，
Ｔr5のゲートに前記セルフリフレッシュ制御回路３の出
力信号φＥを入力して構成される。
１０は電源Ｖccと記憶保持動作回路５との間にＰチャネ
ルＭＯＳトランジスタＴr4とＮチャネルＭＯＳトランジ
スタＴr5とを並列に接続し、前記両トランジスタＴr4，
Ｔr5のゲートに前記セルフリフレッシュ制御回路３の出
力信号φＥを入力して構成される。
【００１４】また、前記電源降圧回路１０はＤＲＡＭ内
に分散配置された前記記憶保持動作回路５のそれぞれに
分散配置され、前記各記憶保持動作回路５に前記セルフ
リフレッシュ制御回路３の出力信号φＥが入力される。
に分散配置された前記記憶保持動作回路５のそれぞれに
分散配置され、前記各記憶保持動作回路５に前記セルフ
リフレッシュ制御回路３の出力信号φＥが入力される。
【００１５】
【作用】セルフリフレッシュ制御回路３から出力信号φ
Ｅが出力されると、記憶保持動作回路５は電源降圧回路
１０から出力される降圧された電源ＶDDに基づいて動作
して記憶セルのセルフリフレッシュ動作を行う。
Ｅが出力されると、記憶保持動作回路５は電源降圧回路
１０から出力される降圧された電源ＶDDに基づいて動作
して記憶セルのセルフリフレッシュ動作を行う。
【００１６】
【実施例】以下、この発明を具体化した一実施例を図２
に従って説明する。なお、前記従来例と同一構成部分は
同一符号を付して説明する。
に従って説明する。なお、前記従来例と同一構成部分は
同一符号を付して説明する。
【００１７】オシレータ１は奇数段のインバータ回路を
環状に接続したリングオシレータで構成され、その出力
信号はクロック信号ＣＬＫとしてカウンタ回路２に出力
される。
環状に接続したリングオシレータで構成され、その出力
信号はクロック信号ＣＬＫとしてカウンタ回路２に出力
される。
【００１８】前記カウンタ回路２は多数段のフリップフ
ロップ回路を直列に接続したシフトレジスタで構成さ
れ、初段のフリップフロップ回路に前記クロック信号Ｃ
ＬＫが入力される。
ロップ回路を直列に接続したシフトレジスタで構成さ
れ、初段のフリップフロップ回路に前記クロック信号Ｃ
ＬＫが入力される。
【００１９】フリップフロップ回路の出力信号Ｑ0 〜Ｑ
n はクロック信号ＣＬＫの１パルス毎に順次Ｈレベルと
なる。従って、オシレータ１とカウンタ回路２とからタ
イマ回路が構成され、各フリップフロップ回路の出力信
号Ｑ0 〜Ｑn を適宜に取り出すことにより、異なるタイ
ムアップ信号を取り出し可能となっている。
n はクロック信号ＣＬＫの１パルス毎に順次Ｈレベルと
なる。従って、オシレータ１とカウンタ回路２とからタ
イマ回路が構成され、各フリップフロップ回路の出力信
号Ｑ0 〜Ｑn を適宜に取り出すことにより、異なるタイ
ムアップ信号を取り出し可能となっている。
【００２０】前記カウンタ回路２のｍ段目のフリップフ
ロップ回路の出力信号Ｑm はセルフリフレッシュ制御回
路３に出力される。すなわち、セルフリフレッシュ制御
回路３は前記出力信号Ｑm がＮＡＮＤ回路７ａの一方の
入力端子に入力されるとともに、奇数段のインバータ回
路８ａ〜８ｃを介して前記ＮＡＮＤ回路７ａの他方の入
力端子に入力されている。
ロップ回路の出力信号Ｑm はセルフリフレッシュ制御回
路３に出力される。すなわち、セルフリフレッシュ制御
回路３は前記出力信号Ｑm がＮＡＮＤ回路７ａの一方の
入力端子に入力されるとともに、奇数段のインバータ回
路８ａ〜８ｃを介して前記ＮＡＮＤ回路７ａの他方の入
力端子に入力されている。
【００２１】従って、ＮＡＮＤ回路７ａ及びインバータ
回路８ａ〜８ｃによりワンショットパルス発生回路が構
成され、前記カウンタ回路２の出力信号Ｑm がＬレベル
からＨレベルに立ち上がると、インバータ回路８ａ〜８
ｃによる遅延時間に相当するパルス幅のＬレベルのパル
ス信号がＮＡＮＤ回路７ａから出力される。
回路８ａ〜８ｃによりワンショットパルス発生回路が構
成され、前記カウンタ回路２の出力信号Ｑm がＬレベル
からＨレベルに立ち上がると、インバータ回路８ａ〜８
ｃによる遅延時間に相当するパルス幅のＬレベルのパル
ス信号がＮＡＮＤ回路７ａから出力される。
【００２２】前記ＮＡＮＤ回路７ａの出力信号はインバ
ータ回路８ｄを介してＮチャネルＭＯＳトランジスタＴ
r1のゲートに入力され、同トランジスタＴr1のソースは
グランドＧＮＤに接続されるとともに、ドレインはＮチ
ャネルＭＯＳトランジスタＴr2のソースに接続されてい
る。
ータ回路８ｄを介してＮチャネルＭＯＳトランジスタＴ
r1のゲートに入力され、同トランジスタＴr1のソースは
グランドＧＮＤに接続されるとともに、ドレインはＮチ
ャネルＭＯＳトランジスタＴr2のソースに接続されてい
る。
【００２３】前記トランジスタＴr2のドレインはラッチ
回路９に接続され、同ラッチ回路９の出力信号はインバ
ータ８ｅを介して前記トランジスタＴr2のゲートに入力
される。インバータ８ｅの出力信号はインバータ回路８
ｆを介してセルフリフレッシュモード信号φＥとして出
力される。
回路９に接続され、同ラッチ回路９の出力信号はインバ
ータ８ｅを介して前記トランジスタＴr2のゲートに入力
される。インバータ８ｅの出力信号はインバータ回路８
ｆを介してセルフリフレッシュモード信号φＥとして出
力される。
【００２４】前記ラッチ回路９の出力端子にはＮチャネ
ルＭＯＳトランジスタＴr3のドレインが接続され、同ト
ランジスタＴr3のゲートには制御信号ＲＡＳバーが入力
され、ソースはグランドＧＮＤに接続されている。
ルＭＯＳトランジスタＴr3のドレインが接続され、同ト
ランジスタＴr3のゲートには制御信号ＲＡＳバーが入力
され、ソースはグランドＧＮＤに接続されている。
【００２５】このように構成されたセルフリフレッシュ
制御回路３は、制御信号ＲＡＳバーがＨレベルからＬレ
ベルに引き下げられてトランジスタＴr3がオフされてい
る状態で、カウンタ回路２の出力信号Ｑm がＬレベルか
らＨレベルに立ち上がると、インバータ回路８ｄの出力
信号はインバータ回路８ａ〜８ｃの遅延時間に基づくパ
ルス幅のＨレベルのパルス信号ＳＧ１が出力される。
制御回路３は、制御信号ＲＡＳバーがＨレベルからＬレ
ベルに引き下げられてトランジスタＴr3がオフされてい
る状態で、カウンタ回路２の出力信号Ｑm がＬレベルか
らＨレベルに立ち上がると、インバータ回路８ｄの出力
信号はインバータ回路８ａ〜８ｃの遅延時間に基づくパ
ルス幅のＨレベルのパルス信号ＳＧ１が出力される。
【００２６】すると、トランジスタＴr1，Ｔr2がオンさ
れてラッチ回路９の入力信号はＬレベルとなり、同ラッ
チ回路９の出力信号はＨレベルに維持される。そして、
インバータ回路８ｅの出力信号はＬレベルとなってトラ
ンジスタＴr2がオフされ、インバータ回路８ｆの出力信
号φＥはＨレベルとなる。
れてラッチ回路９の入力信号はＬレベルとなり、同ラッ
チ回路９の出力信号はＨレベルに維持される。そして、
インバータ回路８ｅの出力信号はＬレベルとなってトラ
ンジスタＴr2がオフされ、インバータ回路８ｆの出力信
号φＥはＨレベルとなる。
【００２７】前記カウンタ回路２のｎ段目のフリップフ
ロップ回路の出力信号Ｑn 及び前記セルフリフレッシュ
制御回路３の出力信号φＥはＣＢＲ発生回路４に出力さ
れ、同出力信号φＥは電源降圧回路１０に出力される。
ロップ回路の出力信号Ｑn 及び前記セルフリフレッシュ
制御回路３の出力信号φＥはＣＢＲ発生回路４に出力さ
れ、同出力信号φＥは電源降圧回路１０に出力される。
【００２８】前記ＣＢＲ発生回路４は前記出力信号Ｑn
がＮＡＮＤ回路７ｂの一方の入力端子に入力されるとと
もに奇数段のインバータ回路８ｇ〜８ｉを介して他方の
入力端子に入力されている。
がＮＡＮＤ回路７ｂの一方の入力端子に入力されるとと
もに奇数段のインバータ回路８ｇ〜８ｉを介して他方の
入力端子に入力されている。
【００２９】従って、ＮＡＮＤ回路７ｂ及びインバータ
回路８ｇ〜８ｉによりワンショットパルス発生回路が構
成され、前記カウンタ回路２の出力信号Ｑn がＬレベル
からＨレベルに立ち上がると、インバータ回路８ｇ〜８
ｉによる遅延時間に相当するパルス幅のＬレベルのパル
ス信号がＮＡＮＤ回路７ｂから出力される。
回路８ｇ〜８ｉによりワンショットパルス発生回路が構
成され、前記カウンタ回路２の出力信号Ｑn がＬレベル
からＨレベルに立ち上がると、インバータ回路８ｇ〜８
ｉによる遅延時間に相当するパルス幅のＬレベルのパル
ス信号がＮＡＮＤ回路７ｂから出力される。
【００３０】前記ＮＡＮＤ回路７ｂの出力信号はインバ
ータ回路８ｊを介してＮＡＮＤ回路７ｃの一方の入力端
子に入力され、同ＮＡＮＤ回路７ｃの他方の入力端子に
は前記セルフリフレッシュ制御回路３の出力信号φＥが
入力される。
ータ回路８ｊを介してＮＡＮＤ回路７ｃの一方の入力端
子に入力され、同ＮＡＮＤ回路７ｃの他方の入力端子に
は前記セルフリフレッシュ制御回路３の出力信号φＥが
入力される。
【００３１】従って、Ｈレベルの出力信号φＥがＮＡＮ
Ｄ回路７ｃに入力されている状態で、インバータ回路８
ｊからＨレベルのパルス信号ＳＧ２が入力されると、Ｎ
ＡＮＤ回路７ｃからＬレベルのパルス信号が出力され
る。また、インバータ回路８ｋからリフレッシュ周期信
号φCBR がＨレベルのパルス信号としてＤＲＡＭ周辺回
路５内の前記ＣＢＲ判定回路６に出力される。
Ｄ回路７ｃに入力されている状態で、インバータ回路８
ｊからＨレベルのパルス信号ＳＧ２が入力されると、Ｎ
ＡＮＤ回路７ｃからＬレベルのパルス信号が出力され
る。また、インバータ回路８ｋからリフレッシュ周期信
号φCBR がＨレベルのパルス信号としてＤＲＡＭ周辺回
路５内の前記ＣＢＲ判定回路６に出力される。
【００３２】前記電源降圧回路１０は電源ＶccとＤＲＡ
Ｍ周辺回路５との間にＰチャネルＭＯＳトランジスタＴ
r4とＮチャネルＭＯＳトランジスタＴr5とが並列に接続
され、両トランジスタＴr4，Ｔr5のゲートに前記セルフ
リフレッシュ制御回路３の出力信号φＥが入力されてい
る。
Ｍ周辺回路５との間にＰチャネルＭＯＳトランジスタＴ
r4とＮチャネルＭＯＳトランジスタＴr5とが並列に接続
され、両トランジスタＴr4，Ｔr5のゲートに前記セルフ
リフレッシュ制御回路３の出力信号φＥが入力されてい
る。
【００３３】前記出力信号φＥがＨレベルとなると、ト
ランジスタＴr5がオンされて前記ＤＲＡＭ周辺回路５に
は電源Ｖccから同トランジスタＴr5のしきい値分降圧さ
れた降圧電源ＶDDが供給される。そして、前記出力信号
φＥがＬレベルとなると、トランジスタＴr4がオンされ
て前記ＤＲＡＭ周辺回路５にはほぼ電源Ｖccが供給され
る。
ランジスタＴr5がオンされて前記ＤＲＡＭ周辺回路５に
は電源Ｖccから同トランジスタＴr5のしきい値分降圧さ
れた降圧電源ＶDDが供給される。そして、前記出力信号
φＥがＬレベルとなると、トランジスタＴr4がオンされ
て前記ＤＲＡＭ周辺回路５にはほぼ電源Ｖccが供給され
る。
【００３４】図３は前記ＤＲＡＭ周辺回路５を示す。こ
の中で、セルフリフレッシュ動作時に前記電源降圧回路
１０から降圧電源ＶDDが供給される回路は、ロウアドレ
スバッファ１２、ＣＢＲカウンタ１３、前記ＣＢＲ判定
回路６、ロウ制御回路１４、コラム制御回路１５、コラ
ムインターフェース回路１６である。そして、その他の
回路は電源Ｖccのみが供給される。
の中で、セルフリフレッシュ動作時に前記電源降圧回路
１０から降圧電源ＶDDが供給される回路は、ロウアドレ
スバッファ１２、ＣＢＲカウンタ１３、前記ＣＢＲ判定
回路６、ロウ制御回路１４、コラム制御回路１５、コラ
ムインターフェース回路１６である。そして、その他の
回路は電源Ｖccのみが供給される。
【００３５】このＤＲＡＭ周辺回路５の動作を説明する
と、前記制御信号ＲＡＳバーはロウインターフェース回
路１７でＣＭＯＳレベルに変換されて前記ロウ制御回路
１４及び前記ＣＢＲ判定回路６に入力される。
と、前記制御信号ＲＡＳバーはロウインターフェース回
路１７でＣＭＯＳレベルに変換されて前記ロウ制御回路
１４及び前記ＣＢＲ判定回路６に入力される。
【００３６】前記制御信号ＣＡＳバーはコラムインター
フェース回路１６でＣＭＯＳレベルに変換されて、前記
コラム制御回路１５及び前記ＣＢＲ判定回路６に入力さ
れる。
フェース回路１６でＣＭＯＳレベルに変換されて、前記
コラム制御回路１５及び前記ＣＢＲ判定回路６に入力さ
れる。
【００３７】前記ロウ制御回路１４は前記制御信号ＲＡ
Ｓバーの状態を判定して、その出力信号を前記ロウアド
レスバッファ１２に出力する。そして、制御信号ＲＡＳ
バーがＬレベルとなったとき、その出力信号に基づいて
ロウアドレスバッファ１２はロウドレス信号ＲＡ０〜Ｒ
Ａｎをラッチして、アドレスセレクタ１９に出力する。
Ｓバーの状態を判定して、その出力信号を前記ロウアド
レスバッファ１２に出力する。そして、制御信号ＲＡＳ
バーがＬレベルとなったとき、その出力信号に基づいて
ロウアドレスバッファ１２はロウドレス信号ＲＡ０〜Ｒ
Ａｎをラッチして、アドレスセレクタ１９に出力する。
【００３８】前記コラム制御回路１５は前記制御信号Ｃ
ＡＳバーの状態を判定して、その出力信号をコラムアド
レスバッファ１８に出力する。そして、制御信号ＣＡＳ
バーがＬレベルとなったとき、その出力信号に基づいて
コラムアドレスバッファ１８はコラムアドレス信号ＣＡ
０〜ＣＡｎをラッチして、コラムアドレスデコーダ２０
に出力する。
ＡＳバーの状態を判定して、その出力信号をコラムアド
レスバッファ１８に出力する。そして、制御信号ＣＡＳ
バーがＬレベルとなったとき、その出力信号に基づいて
コラムアドレスバッファ１８はコラムアドレス信号ＣＡ
０〜ＣＡｎをラッチして、コラムアドレスデコーダ２０
に出力する。
【００３９】前記ＣＢＲ判定回路６は前記コラムインタ
ーフェース回路１６及びロウインターフェース回路１７
の出力信号に基づいてセルフリフレッシュモードである
か否かを判定する。
ーフェース回路１６及びロウインターフェース回路１７
の出力信号に基づいてセルフリフレッシュモードである
か否かを判定する。
【００４０】そして、セルフリフレッシュモードである
場合には、前記リフレッシュ周期信号φCBR に基づいて
前記ＣＢＲカウンタ１３に出力信号を出力する。前記Ｃ
ＢＲカウンタ１３は、ＣＢＲ判定回路６の出力信号に基
づいてセルフリフレッシュ動作を行うためのアドレス信
号を前記アドレスセレクタ１９に出力する。
場合には、前記リフレッシュ周期信号φCBR に基づいて
前記ＣＢＲカウンタ１３に出力信号を出力する。前記Ｃ
ＢＲカウンタ１３は、ＣＢＲ判定回路６の出力信号に基
づいてセルフリフレッシュ動作を行うためのアドレス信
号を前記アドレスセレクタ１９に出力する。
【００４１】そして、前記アドレスセレクタ１９はセル
フリフレッシュモード時には前記ＣＢＲカウンタ１３か
ら出力されるアドレス信号をロウアドレスデコーダ２１
に出力する。
フリフレッシュモード時には前記ＣＢＲカウンタ１３か
ら出力されるアドレス信号をロウアドレスデコーダ２１
に出力する。
【００４２】また、前記アドレスセレクタ１９は、通常
の書き込み及び読出し動作時には前記ロウアドレスバッ
ファ１２から出力されるアドレス信号ＲＡ０〜ＲＡｎを
ロウアドレスデコーダ２１に出力する。
の書き込み及び読出し動作時には前記ロウアドレスバッ
ファ１２から出力されるアドレス信号ＲＡ０〜ＲＡｎを
ロウアドレスデコーダ２１に出力する。
【００４３】メモリセルアレイ２２には多数の記憶セル
と各コラム毎に設けられるセンスアンプとから構成さ
れ、前記ロウアドレスデコーダ２１とコラムアドレスデ
コーダ２０との出力信号に基づいて、メモリセルアレイ
２２内の記憶セルが選択される。
と各コラム毎に設けられるセンスアンプとから構成さ
れ、前記ロウアドレスデコーダ２１とコラムアドレスデ
コーダ２０との出力信号に基づいて、メモリセルアレイ
２２内の記憶セルが選択される。
【００４４】すなわち、通常の書き込み及び読出し動作
時には、外部から入力される前記アドレス信号ＲＡ０〜
ＲＡｎに基づいて、メモリセルアレイ２２内の記憶セル
が選択される。
時には、外部から入力される前記アドレス信号ＲＡ０〜
ＲＡｎに基づいて、メモリセルアレイ２２内の記憶セル
が選択される。
【００４５】セルフリフレッシュモード時には、前記Ｃ
ＢＲカウンタ１３から出力されるアドレス信号に基づい
てメモリセルアレイ２２内の記憶セルが順次選択され
て、セルフリフレッシュ動作が行われる。
ＢＲカウンタ１３から出力されるアドレス信号に基づい
てメモリセルアレイ２２内の記憶セルが順次選択され
て、セルフリフレッシュ動作が行われる。
【００４６】前記メモリセルアレイ２２にはセンスアン
プ電源供給回路２３が接続されている。このセンスアン
プ電源供給回路２３は、読出し動作時に選択された記憶
セルからビット線にセル情報が読み出されると、前記セ
ンスアンプに電源Ｖccを供給する。
プ電源供給回路２３が接続されている。このセンスアン
プ電源供給回路２３は、読出し動作時に選択された記憶
セルからビット線にセル情報が読み出されると、前記セ
ンスアンプに電源Ｖccを供給する。
【００４７】そして、電源Ｖccが供給されたセンスアン
プは読み出されたセル情報を増幅するとともにラッチし
てセンスバッファ２５に出力する。前記メモリセルアレ
イ２２にはセル対向電極電圧発生回路２４が接続され、
各記憶セルの電荷蓄積ノードに対向する電位、すなわち
Ｖcc／２を出力する。
プは読み出されたセル情報を増幅するとともにラッチし
てセンスバッファ２５に出力する。前記メモリセルアレ
イ２２にはセル対向電極電圧発生回路２４が接続され、
各記憶セルの電荷蓄積ノードに対向する電位、すなわち
Ｖcc／２を出力する。
【００４８】前記センスバッファ２５は、読出し動作時
に前記メモリセルアレイ２２から出力されるセル情報を
増幅して出力バッファ回路２６に出力する。前記出力バ
ッファ回路２６は出力制御回路２７の出力信号に基づい
て動作し、同出力制御回路２７は出力制御信号ＯＥバー
に基づいて出力バッファ回路２６を制御する。
に前記メモリセルアレイ２２から出力されるセル情報を
増幅して出力バッファ回路２６に出力する。前記出力バ
ッファ回路２６は出力制御回路２７の出力信号に基づい
て動作し、同出力制御回路２７は出力制御信号ＯＥバー
に基づいて出力バッファ回路２６を制御する。
【００４９】従って、読出し動作時には、読み出された
セル情報は出力制御回路２７の制御に基づいて出力バッ
ファ回路２６から出力データＤＱ０〜ＤＱｎとして出力
される。
セル情報は出力制御回路２７の制御に基づいて出力バッ
ファ回路２６から出力データＤＱ０〜ＤＱｎとして出力
される。
【００５０】前記メモリセルアレイ２２にはライトアン
プ２８が接続され、同ライトアンプ２８には書き込み制
御回路２９が接続されている。書き込み制御回路２９に
は書き込み制御信号ＷＥバーが入力され、同書き込み制
御回路２９はその書き込み制御信号ＷＥバーに基づいて
前記ライトアンプ２８を制御する。
プ２８が接続され、同ライトアンプ２８には書き込み制
御回路２９が接続されている。書き込み制御回路２９に
は書き込み制御信号ＷＥバーが入力され、同書き込み制
御回路２９はその書き込み制御信号ＷＥバーに基づいて
前記ライトアンプ２８を制御する。
【００５１】そして、書き込み動作時には外部から入力
される書き込みデータＤＱ０〜ＤＱｎがデータ入力バッ
ファ３０を介してライトアンプ２８に出力され、同ライ
トアンプ２８は書き込み制御回路２９の制御に基づいて
前記書き込みデータＤＱ０〜ＤＱｎを選択された記憶セ
ルに書き込む。
される書き込みデータＤＱ０〜ＤＱｎがデータ入力バッ
ファ３０を介してライトアンプ２８に出力され、同ライ
トアンプ２８は書き込み制御回路２９の制御に基づいて
前記書き込みデータＤＱ０〜ＤＱｎを選択された記憶セ
ルに書き込む。
【００５２】さて、このように構成されたＤＲＡＭのセ
ルフリフレッシュ動作を図４に従って説明する。前記セ
ルフリフレッシュ制御回路３に入力される制御信号ＲＡ
ＳバーがＨレベルの状態では、トランジスタＴr3がオン
されてラッチ回路９の出力信号はＬレベルとなる。
ルフリフレッシュ動作を図４に従って説明する。前記セ
ルフリフレッシュ制御回路３に入力される制御信号ＲＡ
ＳバーがＨレベルの状態では、トランジスタＴr3がオン
されてラッチ回路９の出力信号はＬレベルとなる。
【００５３】この結果、セルフリフレッシュ制御回路３
の出力信号φＥはＬレベルとなってＣＢＲ発生回路４か
ら出力されるリフレッシュ周期信号φCBR はＬレベルに
固定されるとともに、電源降圧回路１０ではトランジス
タＴr4のみがオンされて、ＤＲＡＭ周辺回路５には電源
Ｖccが供給される。
の出力信号φＥはＬレベルとなってＣＢＲ発生回路４か
ら出力されるリフレッシュ周期信号φCBR はＬレベルに
固定されるとともに、電源降圧回路１０ではトランジス
タＴr4のみがオンされて、ＤＲＡＭ周辺回路５には電源
Ｖccが供給される。
【００５４】従って、セルフリフレッシュ動作を行わな
い時は、ＤＲＡＭ周辺回路５には電源Ｖccが供給され
て、セル情報の書き込みあるいは読出し動作が行われ
る。前記制御信号ＲＡＳバーがＬレベルとなると、トラ
ンジスタＴr3がオフされてセルフリフレッシュ制御回路
３が活性化される。
い時は、ＤＲＡＭ周辺回路５には電源Ｖccが供給され
て、セル情報の書き込みあるいは読出し動作が行われ
る。前記制御信号ＲＡＳバーがＬレベルとなると、トラ
ンジスタＴr3がオフされてセルフリフレッシュ制御回路
３が活性化される。
【００５５】そして、カウンタ回路２がオシレータ１か
ら出力されるクロック信号ＣＬＫをカウントしてＨレベ
ルの出力信号Ｑm をセルフリフレッシュ制御回路３に出
力すると、同セルフリフレッシュ制御回路３ではインバ
ータ回路８ｄからＨレベルのパルス信号ＳＧ１が出力さ
れ、そのパルス信号ＳＧ１をラッチ回路９でラッチして
Ｈレベルの出力信号φＥを出力する。
ら出力されるクロック信号ＣＬＫをカウントしてＨレベ
ルの出力信号Ｑm をセルフリフレッシュ制御回路３に出
力すると、同セルフリフレッシュ制御回路３ではインバ
ータ回路８ｄからＨレベルのパルス信号ＳＧ１が出力さ
れ、そのパルス信号ＳＧ１をラッチ回路９でラッチして
Ｈレベルの出力信号φＥを出力する。
【００５６】すると、電源降圧回路１０ではトランジス
タＴr5のみがオンされて、ＤＲＡＭ周辺回路５には電源
Ｖccから同トランジスタＴr5のしきい値分降圧した降圧
電源ＶDDが供給される。
タＴr5のみがオンされて、ＤＲＡＭ周辺回路５には電源
Ｖccから同トランジスタＴr5のしきい値分降圧した降圧
電源ＶDDが供給される。
【００５７】一方、セルフリフレッシュ制御回路３の出
力信号φＥに基づいてＣＢＲ発生回路４が活性化され、
同ＣＢＲ発生回路４は前記カウンタ回路２から出力され
るＨレベルの出力信号Ｑn に基づいてＨレベルのパルス
信号であるリフレッシュ周期信号φCBR を出力する。
力信号φＥに基づいてＣＢＲ発生回路４が活性化され、
同ＣＢＲ発生回路４は前記カウンタ回路２から出力され
るＨレベルの出力信号Ｑn に基づいてＨレベルのパルス
信号であるリフレッシュ周期信号φCBR を出力する。
【００５８】そして、そのリフレッシュ周期信号φCBR
に基づいてＤＲＡＭ周辺回路５が動作して、前記電源降
圧回路１０から供給される降圧電源ＶDDに基づいてセル
フリフレッシュ動作が行われる。
に基づいてＤＲＡＭ周辺回路５が動作して、前記電源降
圧回路１０から供給される降圧電源ＶDDに基づいてセル
フリフレッシュ動作が行われる。
【００５９】また、前記リフレッシュ周期信号φCBR に
基づいてカウンタ回路２の各フリップフロップ回路の出
力信号Ｑ0 〜Ｑn がＬレベルにリセットされて新たなカ
ウントが開始される。
基づいてカウンタ回路２の各フリップフロップ回路の出
力信号Ｑ0 〜Ｑn がＬレベルにリセットされて新たなカ
ウントが開始される。
【００６０】そして、同カウンタ回路２が再度クロック
信号ＣＬＫのｎ個のパルスをカウントすると、リフレッ
シュ周期信号φCBR が再度出力され、そのリフレッシュ
周期信号φCBR の周期でＤＲＡＭの各記憶セルのセル情
報がリフレッシュ動作される。
信号ＣＬＫのｎ個のパルスをカウントすると、リフレッ
シュ周期信号φCBR が再度出力され、そのリフレッシュ
周期信号φCBR の周期でＤＲＡＭの各記憶セルのセル情
報がリフレッシュ動作される。
【００６１】以上のようにこのＤＲＡＭでは、制御信号
ＲＡＳバーがＬレベルとなってリフレッシュモードとな
ると、ＤＲＡＭ周辺回路５には電源Ｖccより降圧された
降圧電源ＶDDが供給される。
ＲＡＳバーがＬレベルとなってリフレッシュモードとな
ると、ＤＲＡＭ周辺回路５には電源Ｖccより降圧された
降圧電源ＶDDが供給される。
【００６２】従って、ＤＲＡＭ周辺回路５は降圧電源Ｖ
DDに基づいてリフレッシュ動作を行うため、その消費電
力が低減される。また、降圧電源ＶDDに基づいて動作す
るＤＲＡＭ周辺回路５は動作速度が低下するが、セルフ
リフレッシュ動作では動作速度の低下は問題とならな
い。
DDに基づいてリフレッシュ動作を行うため、その消費電
力が低減される。また、降圧電源ＶDDに基づいて動作す
るＤＲＡＭ周辺回路５は動作速度が低下するが、セルフ
リフレッシュ動作では動作速度の低下は問題とならな
い。
【００６３】また、上記実施例では一つずつのＰチャネ
ルＭＯＳトランジスタＴr4とＮチャネルＭＯＳトランジ
スタＴr5とからなる電源降圧回路１０からＤＲＡＭ周辺
回路５に電源を供給する構成とした。
ルＭＯＳトランジスタＴr4とＮチャネルＭＯＳトランジ
スタＴr5とからなる電源降圧回路１０からＤＲＡＭ周辺
回路５に電源を供給する構成とした。
【００６４】前記電源降圧回路１０は上記構成の他に、
図５に示すように複数のブロックに分割したＤＲＡＭ周
辺回路５に複数の電源降圧回路１０からそれぞれ電源を
供給する構成とすることもできる。
図５に示すように複数のブロックに分割したＤＲＡＭ周
辺回路５に複数の電源降圧回路１０からそれぞれ電源を
供給する構成とすることもできる。
【００６５】このような構成によれば、セルフリフレッ
シュモードから通常モードに切り替わる際に、各ＤＲＡ
Ｍ周辺回路５への電流供給能力を充分に確保して、各Ｄ
ＲＡＭ周辺回路５に供給される電源を速やかに電源Ｖcc
レベルまで速やかに引き上げて、動作速度の低下を防止
することができる。
シュモードから通常モードに切り替わる際に、各ＤＲＡ
Ｍ周辺回路５への電流供給能力を充分に確保して、各Ｄ
ＲＡＭ周辺回路５に供給される電源を速やかに電源Ｖcc
レベルまで速やかに引き上げて、動作速度の低下を防止
することができる。
【００６６】
【発明の効果】以上詳述したように、この発明はセルフ
リフレッシュ機能を備えたＤＲＡＭの消費電力を充分に
低減することができる優れた効果を発揮する。
リフレッシュ機能を備えたＤＲＡＭの消費電力を充分に
低減することができる優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】一実施例を示す回路図である。
【図３】ＤＲＡＭの周辺回路を示す回路図である。
【図４】一実施例の動作を示す波形図である。
【図５】別の実施例を示す回路図である。
【図６】従来例を示すブロック図である。
３ セルフリフレッシュ制御回路 ４ 周期信号発生回路 ５ 記憶保持動作回路 １０ 電源降圧回路 １１ タイマ回路 Ｑm 第一のタイムアップ信号 Ｑn 第二のタイムアップ信号 φＥ 出力信号 φCBR リフレッシュ周期信号 Ｖcc 通常電源 ＶDD 降圧電源
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−3151（ＪＰ，Ａ) 特開 平２−210688（ＪＰ，Ａ) 特開 平２−312095（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/409
Claims (3)
- 【請求項１】 第一及び第二のタイムアップ信号（Ｑm
，Ｑn ）を出力するタイマ回路（１１）と、 前記タイマ回路（１１）の第一のタイムアップ信号（Ｑ
m ）に基づいてセルフリフレッシュモードを選択するた
めの出力信号（φＥ）を出力するセルフリフレッシュ制
御回路（３）と、 前記タイマ回路（２）の第二のタイムアップ信号（Ｑn
）と前記セルフリフレッシュ制御回路（３）の出力信
号に基づいてリフレッシュ動作の周期を設定するリフレ
ッシュ周期信号（φCBR ）を出力する周期信号発生回路
（４）と、 前記リフレッシュ周期信号（φCBR ）に基づいてセル情
報のセルフリフレッシュ動作を行う記憶保持動作回路
（５）とを備えた半導体記憶装置であって、 前記セルフリフレッシュ制御回路（３）の出力信号（φ
Ｅ）に基づいて前記記憶保持動作回路（５）に通常電源
（Ｖcc）を降圧した降圧電源（ＶDD）を供給する電源降
圧回路（１０）を備えたことを特徴とする半導体記憶装
置。 - 【請求項２】 前記電源降圧回路（１０）は電源（Ｖc
c）と記憶保持動作回路（５）との間にＰチャネルＭＯ
Ｓトランジスタ（Ｔr4）とＮチャネルＭＯＳトランジス
タ（Ｔr5）とを並列に接続し、前記両トランジスタ（Ｔ
r4，Ｔr5）のゲートに前記セルフリフレッシュ制御回路
（３）の出力信号（φＥ）を入力したことを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項３】 前記電源降圧回路（１０）はＤＲＡＭ内
に分散配置された前記記憶保持動作回路（５）のそれぞ
れに分散配置し、前記各記憶保持動作回路（５）に前記
セルフリフレッシュ制御回路（３）の出力信号（φＥ）
を入力したことを特徴とする請求項１記載の半導体記憶
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04211820A JP3110883B2 (ja) | 1992-08-07 | 1992-08-07 | 半導体記憶装置 |
| IT93MI001390A IT1265136B1 (it) | 1992-06-29 | 1993-06-29 | Dispositivo di memoria a semiconduttori avente una funzione di auto- ricarica |
| KR1019930011959A KR0126243B1 (ko) | 1992-06-29 | 1993-06-29 | 자기재생기능을 갖는 반도체 메모리장치 |
| US08/083,443 US5499213A (en) | 1992-06-29 | 1993-06-29 | Semiconductor memory device having self-refresh function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04211820A JP3110883B2 (ja) | 1992-08-07 | 1992-08-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0660642A JPH0660642A (ja) | 1994-03-04 |
| JP3110883B2 true JP3110883B2 (ja) | 2000-11-20 |
Family
ID=16612141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04211820A Expired - Fee Related JP3110883B2 (ja) | 1992-06-29 | 1992-08-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3110883B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09298375A (ja) * | 1996-05-09 | 1997-11-18 | Nec Corp | プリント配線基板の誤挿入防止構造 |
| CN102270496A (zh) * | 2010-05-21 | 2011-12-07 | 国立大学法人东京大学 | 集成电路装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0765571A (ja) * | 1993-08-27 | 1995-03-10 | Nec Corp | 半導体記憶装置 |
| JPH07296581A (ja) * | 1994-04-22 | 1995-11-10 | Nec Kyushu Ltd | 半導体記憶装置 |
| KR0149225B1 (ko) * | 1994-12-28 | 1998-12-01 | 김광호 | 전력소모를 절감하기 위한 직류전압 발생회로 |
| JP3219964B2 (ja) * | 1995-03-29 | 2001-10-15 | 甲府日本電気株式会社 | パワーダウンメモリ制御ユニット |
| KR100334868B1 (ko) * | 1998-12-30 | 2002-10-19 | 주식회사 하이닉스반도체 | 리프레쉬커맨드의제어를받는고전압발생장치 |
-
1992
- 1992-08-07 JP JP04211820A patent/JP3110883B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09298375A (ja) * | 1996-05-09 | 1997-11-18 | Nec Corp | プリント配線基板の誤挿入防止構造 |
| CN102270496A (zh) * | 2010-05-21 | 2011-12-07 | 国立大学法人东京大学 | 集成电路装置 |
| CN102270496B (zh) * | 2010-05-21 | 2014-07-09 | 国立大学法人东京大学 | 集成电路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0660642A (ja) | 1994-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4627103B2 (ja) | 半導体記憶装置及びその制御方法 | |
| US5119334A (en) | Dynamic random access memory having improved word line control | |
| JP3247647B2 (ja) | 半導体集積回路装置 | |
| US20060262617A1 (en) | Page access circuit of semiconductor memory device | |
| US5455803A (en) | Semiconductor device which operates at a frequency controlled by an external clock signal | |
| US6542426B2 (en) | Cell data protection circuit in semiconductor memory device and method of driving refresh mode | |
| JPH0536277A (ja) | 半導体メモリ装置 | |
| US4873672A (en) | Dynamic random access memory capable of fast erasing of storage data | |
| JP2000195256A (ja) | 半導体メモリ装置 | |
| US5875132A (en) | Semiconductor memory device for storing data comprising of plural bits and method for operating the same | |
| JPH09231767A (ja) | スタティック型半導体記憶装置 | |
| JP3217114B2 (ja) | 半導体記憶装置 | |
| JPH1139875A (ja) | 半導体記憶装置 | |
| JP3110883B2 (ja) | 半導体記憶装置 | |
| JPH0799619B2 (ja) | 半導体記憶装置 | |
| JP2994534B2 (ja) | 半導体記憶装置 | |
| JPH08297969A (ja) | ダイナミック型半導体記憶装置 | |
| JP3415248B2 (ja) | セルフリフレッシュ回路、半導体記憶装置及びセルフリフレッシュ方法 | |
| JP3192709B2 (ja) | 半導体記憶装置 | |
| JPH04265598A (ja) | 半導体メモリ装置 | |
| JPH11328966A (ja) | 半導体記憶装置及びデータ処理装置 | |
| JPH09213077A (ja) | 半導体記憶装置 | |
| JP3866333B2 (ja) | 半導体記憶装置 | |
| JPH1145570A (ja) | 半導体記憶装置 | |
| JP3152758B2 (ja) | ダイナミック型半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000905 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080914 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080914 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090914 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |