KR0126243B1 - 자기재생기능을 갖는 반도체 메모리장치 - Google Patents

자기재생기능을 갖는 반도체 메모리장치

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KR0126243B1
KR0126243B1 KR1019930011959A KR930011959A KR0126243B1 KR 0126243 B1 KR0126243 B1 KR 0126243B1 KR 1019930011959 A KR1019930011959 A KR 1019930011959A KR 930011959 A KR930011959 A KR 930011959A KR 0126243 B1 KR0126243 B1 KR 0126243B1
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시게마사 이또
도요노부 야마따
요시히로 다께마에
요시하루 가또
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세끼자와 다다시
후지쓰 가부시끼가이샤
하니 도시유끼
후지쓰 브이엘에스아이 가부시끼가이샤
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Abstract

본 반도체 메모리장치는, 재생펄스를 발생키 위한 발진부(105,106)와, 재생된 어드레스들을 검출하고, 전어드레스의 재생 종료시 소정신호(S3)를 출력하는 재생어드레스 검출부(110) 및, 외부신호(/RAS)에 응답하여 자기재생모드를 해지하기전에 상기 재생어드레스 검출부(110)로부터의 신호(S3)에 의하여 자기재생모드를 계속하여, 모든 어드레스들을 재생시키기 위한 출력제어부(107)를 구비하고 있다. 그러므로, 모든 셀이 재생될때까지 재생동작이 계속되고, 따라서, 반도체 메모리장치에 기억된 데이타가 상실되지 않고, 정확히 보정된다.

Description

자기재생기능을 갖는 반도체 메모리장치
제 1 도는 종래의 대표적인 반도체 메모리장치의 일예의 개통도.
제2A∼2D도는 제1도에 보인 반도체 메모리장치의 동작설명 파형도.
제3A 및 3B도는 본 발명의 반도체 메모리장치의 제 1 태양의 일실시예의 개통도.
제 4 도는 제 3 도에 보인 반도체 메모리장치의 발진회로 및 출력제어회로의 예의 회로도.
제 5 도는 제 3 도에 보인 반도체 메모리장치의 재생어드레스 검출회로의 다른예의 회로도.
제 6 도는 제 3 도에 보인 반도체 메모리장치의 재생어드레스 출력버퍼의 일예의 회로도.
제 7 도는 제 3 도에 보인 반도체 메모리장치의 출력제어회로의 다른 예의 회로도.
제 8 도는 종래의 반도체 메모리장치의 일부의 개통도.
제 9 도는 본 발명의 반도체 메모리장치의 제 2 태양의 원리개통도.
제10A도 및 10B도는 본 발명의 반도체 메모리장치 제 2 태양의 일실시예의 회로도.
제11A∼11C도는 제10도에 보인 반도체 메모리장치의 주변회로의 개통도.
제12도는 본 발명의 제 2 태양의 실시예의 동작설명 파형도.
제13도는 본 발명의 반도체 메모리장치의 제 2 태양의 다른 실시예의 회로도.
제14도는 종래의 반도체 메모리장치의 개략 개통도.
제15는 제14도에 보인 반도체 메모리장치의 동작설명 타이밍도.
제16A도∼16B도는 본 발명의 반도체 메모리장치 제 3 태양의 일실시예의 개략 개통도.
제17도는 제16도에 보인 레벨변화회로의 일예의 회로도.
제18도는 제16도에 보인 강압회로의 일예의 회로도.
제19도는 제16도에 보인 발진기의 일예의 회로도.
제20도는 제16도에 보인 반도체 메모리장치의 동작설명 타이밍도.
제21도는 제16도에 보인 강압회로의 다른 예의 회로도.
제22A 및 22B도는 제16도에 보인 반도체 메모리장치의 변형의 개략 개통도.
제23도는 강압전원회로의 일예의 개통회로도.
제24도는 종래의 강압전원회로의 일예의 개통회로도.
제25도는 제23도에 보인 강압전원회로내의 정발진기의 출력의 1사이클시간과 필요한 재생사이클간의 관계도.
제26도는 종래의 강압전원회로의 다른예의 회로도.
제27도는 본 발명의 제 4 태양의 반도체 집적회로(반도체 메모리)장치내의 강압전원회로의 원리 구성회로도.
제28도는 본 발명의 제 4 태양의 반도체 집적회로내의 일실시예의 전체구성의 개통도.
제29도는 본 발명의 제 4 태양의 반도체 집적회로내의 강압전원회로의 제 1 실시예의 회로도.
제30도은 제29도에 보인 강압전원회로의 강압전압의 전위레벨도.
제31도는 제29도에 보인 강압전원회로의 온도특성도.
제32도는 본 발명의 제 4 태양의 반도체 집적회로내의 강압전원회로의 제 1 변형의 회로도.
제33도는 본 발명의 제 4 태양의 반도체 집적회로내의 강압전원회로의 제 2 변형의 회로도.
제34도는 본 발명의 제 4 태양의 반도체 집적회로내의 강압전원회로의 제 3 변형의 회로도.
제35도는 본 발명의 제 4 태양의 반도체 집적회로내의 강압전원회로의 제 4 변형의 회로도.
제36도는 본 발명의 제 4 태양의 반도체 집적회로내의 강압전원회로의 제 5 변형의 회로도.
제37도는 본 발명의 제 4 태양의 반도체 집적회로내의 강압전원회로의 제 2 실시예의 회로도.
제38도는 제37도에 보인 강압전원회로의 온도특성도.
제39도는 본 발명의 제 4 태양의 반도체 집적회로내의 강압전원회로의 제 3 실시예의 회로도.
제40도는 강압전원회로내의 정발진기의 출력의 사이클시간과 필요한 재생사이클간의 관계도.
제41도는 제39도에 보인 강압전원회로내의 정발진기의 출력의 사이클시간과 필요한 재생사이클간의 관계도.
제42도는 본 발명의 반도체 집적회로(반도체 메모리장치)내의 강압전원회로의 기본적인 변형의 회로도.
제43도는 제42도에 보인 변형을 적용한 강압전원회로의 온실시예의 회로도.
제44도는 제43도에 보인 강압전원회로의 강압전압의 전위레벨도.
제45도는 제43도에 보인 강압전원회로의 강압전압의 온도특성도.
제46도는 제43도에 보인 강압전원회로를 적용한 정발진기의 일예의 개통 회로도.
본 발명은 반도체 메모리장치에 관한 것으로 특히 자기재생기능을 갖는 다이나믹 랜덤 억세스 메모리(DRAM)에 관한 것이다.
최근에, 개선된 기능과 고성능을 갖는 정보처리장치는 대용량이며 소비전력이 작은 DRAM과 같은 다이나믹 반도체 메모리를 필요로 하기 시작했다. 이러한 정보처리장치용 반도체 메모리로서 적합한 장치들이 개발되어 있다.
DRAM들은 기억할 데이타(1과 0)에 따라 전하를 축적하는 캐패시터들을 갖는 반도체 메모리들이다.
SRAM(스태틱 랜덤 억세스 메모리)과 달리 DRAM들은 플립플롭회로들을 사용하는 데이타 기억 메카니즘을 갖고 있지 않다.
대표적인 DRAM 구성들중 하나는 각각의 1비트 메모리셀을 2소자 즉, 1MOS 트랜지스터와 1캐패시터로 구성한 1트랜지스터 메모리장치 구성이다. 만일 각각의 DRAM 메모리셀에 데이타를 기입한 후 그대로 둘 경우, 누설전류로 인해 시간경과시 데이타가 소멸된다. 따라서, DRAM은 기입된 데이타를 독출하여 재기입하는 재생동작을 소정간격마다 행할 필요가 있다.
그럼에도 불구하고, DRAM은 각 메모리셀이 작은 면적을 점유하므로 대용량으로 할 수 있어 경제적이다. 그러므로 DRAM을 범용 대행 컴퓨터는 물론 퍼스날 컴퓨터를 포함하여 다양한 컴퓨터의 주메모리로서 널리 사용된다. 최근에 포타블 퍼스날 컴퓨터용으로 사용된 DRAM은 외부 제어신호없이 메모리셀내의 데이타를 유지할 수 있는 자기재생모드를 갖고 있다. 즉, 최근에, 자동으로 메모리셀을 재생하는 자기재생기능을 갖는 DRAM이 제안된 바 있다.
예를들어, DRAM을 배터리로 구동되는 노트형 퍼스날 컴퓨터에 적용할 경우, 퍼스날 컴퓨터의 소비전력이 작아야 한다. 그러므로, DRAM의 자기재생모드는 저전력 소모로 수행되어야만 한다.
종래에는 강압회로를 갖는 1칩 메모리가 개시되어 있는 미국 특허출원 07/957,055와 EP-A1-454859의 대응 일본 공개공보 3-149867(1991. 6. 26)가 발표됐고, 또한, 노가미등의 1-Mb 가상 스태틱 RAM(IEEE 저널, 고체회로, Vo1. SC-21, 662, 1986), 요시오까등의 4Mb 의사/가상 SRAM(1987 ISSCC 다이제스트 기술 논문 20, 1987), 고니쉬등의 배터리 백업(BBU)모드를 갖는 A38-ns 4-Mb DRAM(IEEE저널, 고체회로 Vol. 25, 1112, 1990)이 발표됐다.
본 발명의 제 1 태양의 목적은 반도체 메모리장치내에 기억된 데이타의 에러를 방지하기 위한 반도체 메모리장치(DRAM)을 제공하는데 있다. 또한, 본 발명의 제 2 태양의 목적은 자기재생기능을 갖는 반도체 메모리장치의 소비전력을 충분히 줄이는데 있다. 또한, 본 발명의 제 3 태양의 목적은 자기재생동작을 위한 전류소비를 줄일 수 있는 반도체 메모리장치를 제공하는데 있다. 그밖에도, 본 발명의 제 4 태양의 목적은 전력소모가 적고 량의 온도특성을 제공하는 간단한 구성의 강압전원회로를 제공하는데 있다.
본 발명의 제 1 태양에 의하면 재생펄스를 발생하는 발진부와, 재생어드레스를 검출하여 모든 어드레스의 재생완료시 소정의 신호를 출력하는 재생어드레스 검출부와, 외부신호에 응답하여 자기재생모드를 해지하기전에 상기 재생어드레스 검출부로부터의 신호에 따라 모든 어드레스를 재생하도록 자기재생모드를 계속하기 위한 출력제어부를 포함하는 메모리셀들을 자동으로 재생하는 자기재생모드를 갖는 반도체 메모리를 제공하는데 있다.
발진부는 짧은 주기의 펄스를 발생시키는 제1발진기와 긴 주기의 펄스를 발생시키는 제2발진기로 구성되며, 상기 반도체 메모리는 또한 자기재생모드를 해지하는 외부신호에 응답하여 상기 제1 및 제2 발진기들로부터의 펄스들을 스위칭하는 스위치부를 더 포함하고 있어 자기재생모드 전과후의 짧은 기간에 재생동작을 자동으로 수행할 수 있다.
반도체 메모리장치는 또한 반도체 메모리장치에 각 재생어드레스 카운터들의 계수치를 제공하는 재생어드레스 출력버퍼들을 더 포함하고 있어, 외부에서 어드레스를 수신하는 각각의 어드레스 입력단자들을 통해 외부로 재생어드레스 카운터의 계수치들을 제공할 수 있다.
본 발명의 제 2 태양에 의하면, 메모리셀들을 자동으로 재생하는 자기재생모드를 갖는 반도체 메모리가 제공되는데, 이는 제1 및 제 2 타임업(time-up)신호를 제공하는 타이머부와 ; 상기 타이머부의 제 1 타임업신호에 응답하여 자기재생모드를 선택하는 출력신호를 제공하는 자기재생제어부와, 상기 타이머부의 제 2 타임업신호와 상기 자기재생제어부의 출력신호에 응답하여, 재생동작기간을 결정하는 재생기간신호를 제공하는 기간신호 발생부와, 재생기간신호에 따라 셀 데이타를 자기재생하는 기억동작부와, 상기 자기재생 제어부의 출력신호에 응답하여 표준 전원라인의 전압을 강하함으로써 기억동작부에 강압전원전압을 공급하는 전원강압부로 구성된다.
전원강압부는 표준 전원라인과 기억동작부간에 서로 병렬로 접속된 P-채널형 MOS 트랜지스터와 N-채널형 MOS 트랜지스터로 구성할 수 있으며, 자기재생제어부의 출력신호는 MOS 트랜지스터들의 게이트들에 입력될 수 있다.
전원강압부는 반도체 메모리장치에 배설된 각 기억동작마다 제공될 수 있으며, 자기재생제어부의 출력신호는 각 기억동작부에 공급될 수 있다. 각각의 전원강압부는 표준 전원라인과 대응 기억동작부간에 서로 병렬로 접속된 P-채널형 MOS 트랜지스터와 N-채널형 MOS 트랜지스터로 구성할 수 있다.
본 발명의 제 3 태양에 의하면, 메모리셀들을 자동으로 재생하는 자기재생모드를 갖는 반도체 메모리장치가 제공되는데, 이는 다이나믹 메모리셀들을 포함하는 메모리부와, 상기 다이나믹 메모리셀에 데이타를 기입 또는 그로부터 독출하는 데이타 기입/독출부와, 다이나믹 메모리셀들내에 기억된 데이타를 소정시간에 재생하는 자기재생부와, 반도체 메모리장치에 정상 전원전압을 공급하는 전원전압 공급부와, 자기재생부에 전원전압 공급부에 의해 공급된 전원전압을 강하하는 제 1 강압부로 구성된다.
제 1 강압부는 P-채널형 MOS 트랜지스터의 임계전압과 N-채널형 MOS 트랜지스터의 합과 동일한 강하된 전압을 제공할 수 있다.
제 1 강압부는 P-채널형 MOS 트랜지스터의 임계전압 또는 N-채널형 MOS 트랜지스터 임계전압중 높은 것보다 약간 더 높은 강하된 전압을 제공할 수 있다. 자기재생동작하는 동안, 메모리부내의 다이나믹 메모리셀들과 데이타 기입/독출부는 전원전압 공급부로부터 출력된 정상 전원전압을 수신할 수 있으며, 자기재생부는 제 1 강압부로부터 출력된 강하된 전압을 수신할 수 있다.
반도체 메모리장치는 또한 전원전압 공급부에 의해 데이타 기입/독출부에 공급되는 전원전압을 강하하는 제 2 강압부를 더 포함할 수 있다. 자기재생 동작동안 메모리부내의 다이나믹 메모리셀들은 전원전압 공급부로부터 출력된 강하된 전압을 수신할 수 있으며 또한 자기재생부는 강압부로부터 출력된 강하된 전압을 수신할 수 있다.
자기재생부는 홀수의 인버터회로를 갖는 발진기와, 인버터회로들의 임피던스보다 높은 저하성분을 갖는 풀업(pull-up) 또는 풀다운(pull-down) 저항으로 구성할 수 있으며, 상기 저항은 인버터회로들의 소정노드에 접속되며 발진기는 인버터회로들의 임계전압의 합보다 낮은 전원전압으로 동작할 수 있다.
본 발명의 제 4 태양에 의하면, 제 1 전원라인의 전위보다 낮고, 제 2 전원라인의 전위보다 높은 강하된 전원전압을 발생하는 강압전원회로를 갖는 반도체 메모리장치가 제공되는데 여기서 강압전원회로에 의해 발생된 강하된 전원전압은 반도체 집적회로의 온도의 증가에 따라 증가한다.
강압전원회로는 공핍 MOS 트랜지스터와 저항부로 구성할 수 있는데, 그의 드레인은 제 1 전원라인에 접속되고, 게이트는 제 2 전원라인에 접속되고, 소오스는 저항부를 통해 제 2 전원라인에 접속된다. 강압전원회로는 다이오드 접속 고양 MOS 트랜지스터를 더 포함할 수 있는데 이는 공핍 MOS 트랜지스터와 저항부간에 삽입될 수 있다.
강압전원회로는 n개(제1∼n)의 공핍 MOS 트랜지스터와 n개(제1∼n)의 저항부로 구성할 수 있으며, 공핍 MOS 트랜지스터들의 드레인들은 제 1 전원라인에 제각기 접속되며, 소오스들은 대응 저항부를 통해 제 2 전원라인에 제각기 접속되며, 제 1 공핍 MOS 트랜지스터의 게이트는 제 2 전원라인에 접속되며, 제i(i는 2∼n중 하나임) 공핍 MOS 트랜지스터의 게이트는 제i-1의 공핍 MOS 트랜지스터의 소오스에 접속된다.
강압전원회로는 또한 다이오드 접속 고양 MOS 트랜지스터를 더 포함할 수 있는데 이는 제n공핍 MOS 트랜지스터와 대응 저항부간에 삽입될 수 있다.
공핍 및 고양 MOS 트랜지스터들의 각 소오스가 반도체 집적회로의 기판에 접속되면 반도체 집적회로는 다이나믹 랜덤 억세스 메모리를 구성하며, 강압전원회로에 의해 발생된 강압전원전압을 자기재생회로에 공급하며, 자기재생회로의 재생기간을 반도체 집적회로의 온도의 증가에 따라 더 짧게 결정할 수 있다.
제 1 전원라인을 정상 고압을 공급하는 고전위 전원라인으로 결정하고 제 2 전원라인을 정상 저압을 공급하는 저전위 전원으로 결정할 수 도 있다. 제 1 전원라인을 정상 고압보다 높은 초고전위로 결정하고, 제 2 전원라인을 정상 저압을 공급하는 저전위 전원라인으로 결정할 수도 있다.
반도체 집적회로는 또한 강압전원회로의 강압전원전압을 출력하는 출력단자에 접속된 정전류 공급부를 더포함할 수 있고, 그에 의해 온도가 소정온도보다 낮아질때 강압전원회로에 의해 발생된 강압전원전압이 특정 전위보다 높게 유지될 수 있다. 정전류 공급부는 P-채널형 MOS 트랜지스터로 구성된다.
이하 첨부도면을 참조하여 발명의 양호한 실시예를 상세히 설명하면 다음과 같다.
먼저, 본 발명의 반도체 메모리장치의 제 1 태양에 관련된 종래 기술의 문제점을 제 1 도와 제2A∼2E도를 참조하여 설명한다.
제 1 도는 종래 기술에 의한 표준 반도체 메모리장치의 일예를 나타낸다.
제 1 도에 도시된 바와같이, 종래 반도체 메모리장치는, 클록발생기(1,2), 모드제어기(3), 게이트회로(4), 기입클록발생기(5), 어드레스버퍼 및 프리디코더(6), 재생어드레스 카운터(7), 기판 바이어스발생기(8), 로우 디코더(9), 컬럼 디코더(10), 메모리셀 어레이(12), 데이타 입력버퍼(13) 및 데이타 출력버퍼(14)를 갖고 있다.
제2A∼2D도는 제 1 도의 반도체 메모리장치의 동작을 설명키 위한 파형도를 나타낸다.
제2A도와 2B도는, DRAM의 통상의 재생동작을 나타내며, 제2C와, 2D도는 자기재생 기능에 의한 DRAM의 자기재생 동작을 나타낸다.
제2A도와 2B도에 도시된 바와같이, 사용자가, 먼저 /CAS신호를 강하시키고, /RAS신호(여기서/ 표시는, 반전신호를 나타내는 -에 상당한다)를 소정기간내에 순차로 변화시킴으로써, 종래 DRAM의 셀을 재생시킨다.
통상의 DRAM을 사용하는 시스템(예를들어, 퍼스널 컴퓨터)에서는, 전원이 OFF될때 DRAM의 셀들에 기억된 데이타가 사라지게 된다.
따라서, 전원이 OFF되기 전에, 기억된 데이타가 분리된 기억매체(예를들어, 자기플로피 디스크)내에 보존된다.
최근 제안된 DRAM들은, DRAM외의 모든 드라이버에 대해 전원이 OFF되면, 스스로 재생동작(자기재생동작)을 행한다. 그러므로, 상기 자기재생기능을 갖는 상기 DRAM들에 기억된 데이타는, 자기 플로피 디스크등의 다른 기억매체내에 보존될 필요가 없다.
제2C도와 2D도에 도시된 자기재생기능을 갖는 DRAM에서는, /CAS신호가 먼저 강하하고, /RAS신호가 강하하고, /RAS신호 강하후 소정기간(예를 들어, 100μsec), 자기재생모드가 셀을 자동적으로 재생시키기 시작한다.
모드제어기(3)가, CBR(CAS Before RAS)과 자기재생모드를 결정한다. 재생어드레스 카운터(7)가, 내부어드레스를 공급하여, 상기 셀들을 순차로 재생시킨다.
상기 종래 반도체 메모리장치에 의하면, 상기 메모리를 사용하는 시스템을 개선시키기 위해 전원을 ON시킬때 현재 어떠한 셀들이 재생됐는가를 알 수 없다. 따라서, 사용상황에 따라서 DRAM에 기억된 데이타에 에러가 생길 수 있다.
다음은, 본 발명에 의한 반도체 메모리의 제 1 태양의 실시예를 제3∼7도를 참조하여 설명한다.
제 3 도(3A도와 3B)는, 본 발명에 의한 반도체 메모리의 제 1 태양의 일실시예를 나타낸다.
제 3 도(3A도와 3B)에 도시된 바와같이, 상기 반도체 메모리는, 클록발생기(101,102), CBR 판정회로(103), 스위치회로(104), 발진회로(105,106), 출력제어회로(107), 자기재생 카운터(108), 자기재생 제어기(109), 재생어드레스 검출회로(110), 재생어드레스 카운터(111), 재생어드레스 출력버퍼(112) 및 어드레스 입력단(113)을 갖고 있다.
재생어드레스 카운터(111), 재생어드레스 출력버퍼(112) 및, 어드레스 입력단(113)은, 어드레스 A0∼A11에 대해서 각각 배치돼 있다. 발진회로(105)가 짧은 주기를 갖는 펄스신호를 발생한다. 발진회로(106)는, 장주기를 갖는 펄스신호를 발생한다. 자기재생 카운터(108)와 자기재생 제어기(109)는 통상의 것들이고, 상기 출력제어회로(107)의 출력에 응답하여, 자기재생모드를 개시 또는 해지하는데 사용된다.
본 실시예의 반도체 메모리의 CBR 판정회로(103)가, 예를 들어, /CAS신호의 강하와, 다음 /RAS신호의 강하를 검출하고, CBR(CAS Before RAS)을 판정한다. 자기재생 카운터(108)와 자기재생 제어기(109)가, CBR 이후의 소정시간(예, 100μsec)의 경과를 검출하고, 자기재생모드를 개시한다. 자기재생모드에서는, 외부 어드레스 지정이 차단되고, 재생어드레스 카운터(111)가 내부 어드레스를 공급하여, 셀들을 순차적으로 재생시킨다. 재생어드레스 검출회로(110)가, 어드레스 A1∼A11에 대한 재생어드레스 카운터내의 카운트를 각각 검출한다. 출력제어회로(107)가 상기 재생어드레스 검출회로(110)의 출력신호 S3에 응답하여 상기 두 발진회로(105,106)의 출력을 제어한다.
상기 자기재생모드중에, /RAS신호가 레벨 HIGH로 상승하여, 자기재생모드를 해제한다. 이때, 최종 셀이 아직 재생되지 않았으면, 출력제어회로(107)가, 재생어드레스 검출회로(110)의 출력신호 S3에 의하여, 전셀이 재생된 것으로 판정한 후에만 자기재생모드를 해제한다. 전어드레스의 셀들이 재생되면, 출력신호 S3가 소정레벨(예를 들어, 레벨 LOW)로 변한다. 자기재생모드 전,후에, 상기 출력제어회로(107)가 긴 주기를 갖는 펄스신호를 발생키 위한 발진회로(106)를 짧은 주기를 갖는 펄스신호를 발생키 위한 발진회로(105)로 스위치하여, 셀들을 재생시킨다.
이러한 방법으로, 자기재생모드중, /RAS신호가 HIGH 레벨로 상승하여, 자기재생모드를 해제하면 본 발명에 의한 반도체 메모리의 출력제어회로(107)가, 상기 재생어드레스 검출회로(110)의 출력신호 S3가, 전셀이 재생됐음을 나타낼때까지 자기재생모드를 계속한다.
제 4 도는 제 3 도에 도시된 반도체 메모리장치의 출력제어회로와 발진회로의 예를 나타낸다.
제 4 도에 도시된 바와같이, 발진회로(105)는, PMOS(P-채널형 금속산화물 반도체) 트랜지스터(151), 인버터(152), NMOS(N-채널형 금속산화물 반도체) 트랜지스터(153)를 갖고 있다.
상기 발진회로(1-6)는, PMOS 트랜지스터(161), 인버터(162), 및 NMOS 트랜지스터(163)를 갖고 있다. 각 발진회로(105)와 (106)에서는, 상기 인버터(152)(162)의 수가 기수이고, 인버터들이 직렬로 접속돼 있다. 상기 반도체 메모리장치(105)의 인버터(152)의 수는 발진회로(106)의 인버터(162)의 수보다 더 적다. 발진회로(105)가 출력펄스신호 S2를 공급하고, 발진회로(106)가 출력펄스신호 S5를 공급한다. 출력신호 S2의 주기는 출력신호 S5의 것보다 더 짧다.
상기 발진회로(105)의 NMOS 트랜지스터(153)의 게이트들이 신호 S1(예를들어, 신호 /RAS)를 수신한다. 발진회로(106)의 NMOS 트랜지스터(163)의 게이트들이 인버터(141)를 통하여 신호 S1의 반전신호를 수신한다. 상기 신호 S1이 저레벨이면, 상기 발진회로(106)가 작동되고, 상기 신호가 고레벨이면, 상기 발진회로(105)가 작동된다.
상기 출력회로(107)가 NAND 게이트(171,173) 및 OR 게이트(172)를 갖고 있다.
상기 발진기회로(105)의 출력 S2가 3-입력 NAND 게이트(171)에 공급되고, 상기 발진회로(106)의 출력 S5가 2입력 OR 게이트(172)에 공급된다. 신호 S4(예를들어, /RAS신호)가 NAND 게이트(171)와 OR 게이트(172)에 공급된다.
재생어드레스 검출회로(110)의 출력신호 S3가 상기 NAND 게이트(171)의 다른 입력단에 공급된다. 상기 NAND 게이트(171)와 OR 게이트(172)의 출력들은, 2-입력 NAND 게이트(173)에 공급된다. 상기 NAND 게이트(173)의 출력 S6은 자기재생 카운터(108)에 공급된다.
CBR 및 자기재생동작중, 상기 신호 S1이 레벨 LOW로 되어, 발진회로(106)를 기동시킴으로써, 상기 발진회로(106)의 출력 S5에 대응하는 신호 S6이 자기재생 카운터(108)에 공급된다. 신호 S1이 HIGH 레벨로 되면, 발진회로(105)가 작동된다. 신호S3가 HIGH 레벨일때에만, 발진회로(105)의 출력 S2에 대응하는 신호 S6이 자기재생 카운터(108)에 공급된다. 신호 S3(재생어드레스 검출회로(110)의 출력신호)가 HIGH 레벨이면, 발진회로(105)의 출력 S2가 신호 S6으로 공급되지 않는다.
신호 S1과 S4는, CBR과 자기재생 동작의 경우에만 LOW 레벨로 되고, 다른 경우에는, HIGH 레벨로 된다.
제 5 도는 제 3 도의 반도체 메모리의 재생어드레스 검출회로의 일예를 나타낸다.
제 5 도에 도시된 바와같이, 상기 출력제어회로(107)는, AND 게이트(171a), NOR 게이트(172a) 및 NOR 게이트(173a)를 갖고 있다.
이 게이트들은 제 4 도의 NAND 게이트(171), OR 게이트(172) 및 NAND 게이트(173)에 대응한다.
제 5 도의 회로의 동작은 제 4 도의 것과 동일하다.
제 6 도는 제 3 도에 도시된 반도체 메모리의 재생어드레스 출력버퍼의 일예를 나타낸다.
제 6 도에 도시된 바와같이, 재생어드레스 검출회로(110)는, 4개의 3-입력 NAND 게이트(1101,1102,1103,1104), 2개의 NOR 게이트(1105,1106) 및 NAND 게이트(1107)를 갖고 있다. 상기 NAND 게이트(1101∼1104)는, 어드레스 A0∼A11에 대한 재생어드레스 카운터(111)의 출력들을 수신한다. 따라서, NAND 게이트(1101∼1104)에 공급된 신호들 A1∼A11중 적어도 하나가 LOW 레벨이면, 상기 재생어드레스 검출회로(110)의 출력신호 S3는, HIGH 레벨로 된다.
제 7 도는 제 3 도의 반도체 메모리의 출력제어회로의 다른 예를 나타낸다. 상기 어드레스 A1∼A11에 대한 재생어드레스 카운터(111)와 어드레스 입력단(113)간에 재생어드레스버퍼들(112)이 설치돼 있다.
각각의 재생어드레스 출력버퍼(112)는, NMOS 트랜지스터(1121), PMOS 트랜지스터(1123) 및, 인버터(1122,1124,1125,1126)를 갖고 있다. 신호 S7이 트랜지스터(1121,1123)의 게이트들에 공급되어, 단자(113)를 스위치하여, 어드레스신호 또는 재생어드레스를 수신한다. 신호 S7은 CBR과 자기재생 동작의 경우 HIGH로 되고, 다른 경우 LOW로 된다.
즉, 신호 S7이 LOW 레벨이면, 인버터(1124)가 작동되어, 입력단(113)에 공급된 어드레스 입력신호를 내부에 전송한다.
신호 S7이 HIGH 레벨이면, 인버터(1122)가 기동되어, 자기재생동작에 대한 재생어드레스를 단자(113)를 통해서 외부로 전송한다.
그러므로, 본 발명의 실시예에 의한 반도체 메모리장치는 짧은 주기를 갖는 발진회로(105)를 작동시켜 자기재생모드를 해제하기 전에, 또는 셀들이 불완전하게 재생된때에 모든 셀들을 완전히 재생시킨다.
어드레스 입력단들(113)은, 입력 및 출력동작에 대해 공통으로 사용됨으로써 현재까지 재생된 셀들을 외부에 통지할 수 있다.
상기 설명한 바와같이, 본 발명의 반도체 메모리장치의 제 1 태양에 의하면, 상기 셀들이 불완전하게 재생된때 모든 셀들을 자동적으로 재생시키는 반도체 메모리장치가 제공된다.
즉, 본 발명의 반도체 메모리장치는, 모든 셀들이 재생할때까지 재생동작을 계속하며, 재생된 셀들을 외부에 통지함으로써, DRAM에 기억된 데이타의 에러를 방지한다.
다음은, 종래 기술의 문제점과 본 발명에 의한 반도체 메모리의 제 2 태양의 실시예들을 설명한다.
제 8 도는 종래 기술에 의한 반도체 메모리(DRAM)의 일부를 나타낸다. 제 8 도에서, 참조번호(701)은 발진기, (702)는 카운터회로, (703)은 자기재생 제어회로, (704)는 CBR 발생회로, (705)는 기억동작회로, (706)은 CBR 판정회로이다.
상기 발진기(701)가, 일정 주파수를 갖는 클록신호 CLK를 카운터회로(702)에 공급한다. 카운터회로(702)가 클록신호 CLK의 소정펄스 수를 카운트하면, 자기재생 제어회로(703)에 출력신호 SQm을, 그리고 CBR 발생기(704)에 출력신호 SQn을 공급한다.
상기 출력신호 SQm이, 자기재생 제어회로(703)를 작동시켜, 자기재생모드를 개시한다. 상기 출력신호 SQn이 메모리셀의 재생동작 기간을 설정한다. 상기 카운터회로(702)의 출력신호 SQm뿐만 아니라, LOW레벨의 제어신호 /RAS를 수신하면, 상기 자기재생 제어회로(703)가 CBR 발생기(704)에 자기재생모드신호E를 공급한다.
상기 카운터회로(702)의 출력신호 SQn와, 또한 자기재생모드신호E를 수신하면, CBR 발생기(4)가 상기 출력신호 SQn에 의해 결정된 타이밍에 의하여 재생기간신호CBR을 CBR 판정회로(706)에 공급한다.
CBR 판정회로(706)는, DRAM(705)내에 설치된 주변회로들중 하나이다.
상기 재생기간신호CBR에 의하여, 상기 CBR 판정회로(706)가 DRAM(705)의 주변회로들을 구동함으로써, 상기 메모리셀들이 재생기간신호CBR의 기간내에 재생된다.
DRAM의 자기재생동작의 전력소비를 감소시키기 위하여, 재생기간신호CBR의 기간을 연장시켜, 메모리셀들의 재생간격을 연장시킬 필요가 있다.
상기 재생기간이 특정치를 넘어서 연장되면, 셀 데이타가 정확히 유지되지 않는다.
따라서, 재생기간의 연장은 전력소비를 감소시키는데에 적합치 않다.
제 9 도는 본 발명에 의한 반도체 메모리장치의 제 2 태양의 원리를 나타낸다. 제 9 도에 도시된 바와같이, 반도체 메모리장치가, 타이머회로(311), 자기재생 제어회로(303), 기간신호 발생기(304) 및, 기억동작회로(305)를 갖고 있다. 타이머회로(311)는, 제 1 과 제 2 타임업신호, SQm과 SQn을 공급하는데 사용되고, 자기재생 제어회로(303)는, 상기 타이머회로(311)의 제 1 타임업신호 SQm에 응답하여, 자기재생모드를 선택하기 위한 출력신호E를 공급한다. 기간신호 발생기(304)는, 타이머회로(302)의 제 2 타임업신호 SQn과 자기재생 제어회로(303)의 출력신호에 응답하여, 재생동작기간을 결정하기 위한 재생기간신호CBR을 공급하는데 사용되고, 기억동작회로(305)는, 재생기간신호CBR에 의하여 셀 데이타를 자기재생시키는데 사용된다.
상기 반도체 메모리장치는 또한, 상기 자기재생 제어회로(303)의 출력신호E에 응답하여, 표준 전원전압 Vcc를 강하시킴으로써, 강압전원전압 VINT1를 기억동작회로(305)에 공급하는데 사용된다.
제10도(제10A도와 제10B도)는, 본 발명에 의한 반도체 메모리장치의 제 2 태양의 일실시예를 나타낸다.
제10A도와 10B도에서, 발진기(301)는, 서로 환상으로 접속된 기수의 인버터회로를 갖는 링발진기이다. 카운터회로(302)는, 직렬 접속된 다단계의 플립-플롭회로들을 포함한 쉬프트 레지스터이다. 제 1 플립플롭회로가 클록신호 CLK를 수신한다.
상기 플립-플롭회로의 출력신호 SQo∼SQn은 클록신호 CLK의 펄스에 응답하여, HIGH 레벨로 된다. 따라서, 상기 발진기(301)와 카운터회로(302)가 타이머회로를 구성한다.
상기 플립-플롭회로의 출력신호 SQo∼SQn이 적절히 취해져서 상이한 타임업신호들을 제공한다. 카운터회로(302)의 m번째 플립-플롭회로의 출력신호 SQm이 자기재생 제어회로(303)에 공급된다. 즉, 상기 자기재생 제어회로(303)에서, NAND 회로(307a)의 입력단이 출력신호 SQm를 수신하는 한편, NAND 회로(307a)의 다른 입력단이, 기수의 인버터회로(308a∼308c)를 통하여 출력신호 SQm를 수신한다.
상기 NAND 회로(307a)와 인버터회로(308a∼308c)가 단사(one-shot) 펄스발생기를 구성하고 있다. 카운터회로(302)의 출력신호 SQm이 LOW 레벨에서 HIGH 레벨로 상승하면, NAND 회로(307a)가, 인버터회로(308a∼308c)로 인한 지연시간에 대응하는 펄스폭을 갖는 LOW 레벨의 펄스신호를 공급한다.
상기 NAND 회로(307a)의 출력신호가, 인버터회로(308d)를 통하여, N-채널형 MOS 트랜지스터의 게이트에 공급된다. 트랜지스터 Tr1의 소오스는, 접지 GND에 접속돼 있고, 트랜지스터 Tr1의 드레인이, N-채널형 MOS 트랜지스터 Tr2의 소오스에 접속돼 있다.
트랜지스터 Tr2의 드레인은 래치회로(309)에 접속돼 있다.
래치회로(309)의 출력신호는, 인버터(308e)를 통하여, 트랜지스터 Tr2의 게이트에 공급된다. 인버터(308e)의 출력신호는, 인버터회로(308f)에 공급되고, 이 인버터회로가 자기재생모드신호E를 제공한다.
상기 래치회로(309)의 출력단은, N-채널형 MOS 트랜지스터 Tr3의 드레인에 접속돼 있다. 상기 트랜지스터 Tr3의 게이트가 제어신호 /RAS를 수신하고, 그 소오스는 접지 GND에 접속돼 있다.
상기 자기재생 제어회로(303)는, 상기와 같이 구성돼 있다. 제어신호 /RAS가 HIGH 레벨에서 LOW 레벨로 강하되어, 트랜지스터 Tr3를 OFF시키고, 카운터회로(302)의 출력신호 SQm이 LOW 레벨에서 HIGH 레벨로 상승하면, 인버터회로(308d)가, 인버터회로(308a∼308c)의 지연시간에 의해 결정된 펄스폭을 갖는 HIGH 레벨의 펄스신호 SG1을 공급한다. 다음, 트랜지스터 Tr1과 Tr2가 ON되어, 래치회로(309)에LOW 레벨의 신호를 공급한다. 이것은, 상기 래치회로(309)의 출력을 HIGH 레벨에 유지한다. 상기 인버터회로(308e)의 출력이 LOW로 되어, 트랜지스터 Tr2를 OFF시킨다.
다음 인버터회로(308f)을 출력신호E가 HIGH로 된다.
카운터회로(302)내의 n번째 플립-플롭회로의 출력신호 SQn과 자기재생 제어회로(303)의 신호E가 CBR 발생기(304)에 공급된다.
또한, 출력신호E가 전원강압회로(310)에 공급된다. CBR 발생기(304)에서, NAND 회로(307b)의 입력단이 출력신호 SQn을 수신하고, 그의 다른 입력단이, 기수의 인버터회로(308g∼308i)를 통하여 동일한 출력신호 SQn를 수신한다.
상기 NAND 회로(307b)와 인버터회로(308g∼308i)가, 단사 펄스발생기를 구성하고 있다. 카운터회로(302)의 출력신호 SQn가 LOW 레벨에서 HIGH 레벨로 상승하면, 인버터회로(308g∼308i)로 인한 지연시간에 대응하는 펄스폭을 갖는 LOW 레벨의 펄스신호를 공급한다. NAND 회로(307b)의 출력신호는 인버터회로(308j)를 통하여 NAND 회로(307C)의 입력단에 공급된다. 상기 자기재생 제어회로(303)의 출력신호E는 상기 NAND 회로(307c)의 다른 입력단에 공급된다.
인버터회로(308j)로부터 HIGH 레벨의 펄스신호 SG2와, 또한 HIGH 레벨의 출력신호E를 수신하면, NAND 회로(307c)가 LOW 레벨의 펄스신호를 공급한다. 다음, 인버터회로(308k)가, DRAM 주변회로내의 CBR 판정회로(306)에 HIGH 레벨의 펄스신호를 재생기간신호CBR로서 공급한다. 전원강압회로(310) 전원 Vcc와 DRAM 주변회로(305)간에 서로 병렬로 접속된, P-채널형 MOS 트랜지스터 Tr4와 N-채널형 MOS 트랜지스터 Tr5를 갖고 있다. 트랜지스터 Tr4와 Tr5의 게이트들이, 자기재생회로(303)로부터 출력신호E를 수신한다.
출력신호E가 HIGH 레벨로 상승하면, 트랜지스터 Tr5가 ON됨으로써, DRAM 주변회로(305)가, 전원전압 Vcc를 트랜지스터 Tr5의 임계치만큼 강하시킴으로써, 유도된 강압전원전압 VINT1을 수신한다. 출력신호E가 LOW 레벨로 강하되면, 트랜지스터 Tr4가 ON됨으로써, 전원전압 Vcc가 실질상 DRAM 주변회로(305)에 공급된다.
제11도(제11A∼11C)도는, 제10도에 도시된 반도체 메모리의 주변회로들(DRAM 주변회로(305))을 타나낸다. 자기재생 동작에서는, 전원강압회로(310)가, 강압된 전원강압 VINT1을 로우 어드레스버퍼(312), CBR 카운터(313), CBR 판정회로(306), 로우 제어회로(314), 컬럼 제어회로(315) 및, 컬럼 인터페이스회로(316)에 공급한다. 나머지 회로들이 상기 전원전압 Vcc를 수신한다.
상기 DRAM 주변회로(305)의 동작을 설명한다. 로우 인터페이스회로(317)가, 제어신호 /RAS를 CMOS 레벨의 신호로 변환하며, 이 신호가, 로우 제어회로(314) 및 CBR 판정회로(306)에 공급된다. 컬럼 인터페이스회로(316)가 제어신호 /CAS를 CMOS 레벨의 신호로 변환하고, 이 신호가 컬럼 제어회로(315)와 CBR 판정회로(306)에 공급된다. 로우 제어회로(314)가, 제어신호 /RAS의 상태를 결정하고, 출력신호를 로우 어드레스버퍼(312)에 공급한다.
상기 제어신호 /RAS가 LOW 레벨로 강하되면, 로우 제어회로(314)의 출력신호에 의하여 상기 로우 어드레스버퍼(312)가 로우 어드레스 RA0를 RAn으로 래치하고, 어드레스 선택기(319)에 로우 어드레스신호를 어드레스 선택기(319)에 공급한다.
컬럼 제어회로(315)가, 제어신호 CAS/의 상태를 판정하고, 컬럼 어드레스버퍼(318)에 출력신호를 공급한다. 제어신호 /CAS가 LOW 레벨로 저하되면, 컬럼 제어회로(315)의 출력신호에 응답하여, 컬럼 어드레스신호 CA0를 CAn으로 래치하여, 컬럼 어드레스신호들을 컬럼 어드레스 디코더(320)에 공급한다.
상기 컬럼 인터페이스회로(316)와 로우 인터페이스회로(317)의 출력신호에 의하여, CBR 판정회로(306)가, 자기재생모드 여부를 판정한다. 자기재생모드이면, CBR 판정회로(306)가, 재생기간신호CBR에 의하여 출력신호를 CBR 카운터(313)에 공급한다.
상기 CBR 판정회로(306)의 출력신호에 의하여 CBR 카운터(313)가, 어드레스 선택기(319)에 자기재생동작을 행하기 위한 어드레스신호를 공급한다.
자기재생모드에서는, 상기 어드레스 선택기(319)가, CBR 카운터(313)에 의해 공급된 어드레스신호를 로우 어드레스 디코더(321)에 공급한다.
정상기입 또는 독출동작에서는, 어드레스 선택기(310)가, 로우 어드레스 디코더(321)에, 로우 어드레스버퍼(312)에 의해 공급된 어드레스 신호 RA0~RAn을 공급한다.
메모리셀 어레이(메모리부)(322)가 다수의 메모리셀과 감지증폭기를 구비하고 있다.
이 감지증폭기들은 컬럼별로 각각 배열돼 있다. 상기 로우 어드레스 디코더(321)와 컬럼 어드레스 디코더(320)로부터의 출력신호들이 메모리셀 어레이(322)내의 메모리셀들을 선택한다. 정상기입 또는 독출동작에서는, 메모리셀 어레이(322)의 메모리셀들이, 외부 제공된 어드레스신호들 RA0~RAn에 의하여 선택된다.
자기재생모드에서는, CBR 카운터(313)에 의해 공급된 어드레스신호들에 의하여, 메모리셀 어레이(322)내의 메모리셀들이 순차로 선택되어, 자기재생된다.
메모리셀 어레이(322)가 감지증폭기 전원회로(323)에 접속돼 있다. 감지증폭기 전원회로(323)는, 선택된 메모리셀들로부터 비트선으로 데이타 독출될때, 전원전압 Vcc를 감지증폭기들에 공급된다.
전원 Vcc가 공급되는 감지증폭기가 독출된 셀을 증폭하고, 래치한다. 래치된 데이타는, 감지버퍼(325)에 공급된다.
메모리셀 어레이(322)가 셀 카운터전극 전압발생기(324)에 접속돼 있고, 이 발생기가, 각 메모리셀의 전하축적 노드에 Vcc/2의 역전위를 공급한다. 감지버퍼(325)가, 메모리셀 어레이(322)로부터 독출된 셀 데이타를 증폭하고, 증폭된 데이타를 출력버퍼회로(326)에 공급한다. 출력버퍼회로(326)는 출력제어회로(327)의 출력신호에 의하여 동작한다.
상기 출력제어회로(327)가, 출력제어신호 /OE에 의하여, 출력버퍼회로를 제어한다.
독출동작에서는, 출력제어회로(327)의 제어하에 출력버퍼회로(326)로부터, 독출된 셀 데이타가 출력데이타 DQ0~DQn으로서 공급된다. 메모리셀 어레이(322)가 기입증폭기(328)에 접속돼 있고, 이 증폭기는 기입제어회로(329)에 접속돼 있다.
기입제어회로(329)가 기입제어신호 /WE를 수신한다. 기입제어신호 /WE에 의하여, 기입제어회로(329)가 기입증폭기(328)를 제어한다.
기입동작에서는, 기입데이타 DQ0~DQn이, 데이타 입력버퍼들(330)을 통하여 기입증폭기(328)에 외부적으로 공급된다.
상기 기입제어회로(329)의 제어하에, 기입증폭기(328)가 선택된 메모리셀들이 기입데이타 DQ0~DQn을 기입한다.
제12도는 본 발명의 제 2 태양의 실시예의 동작을 설명키 위한 파형도이다.
이러한 구성을 갖는 DRAM의 자기재생동작을 제12도를 참조하여 설명한다.
자기재생 제어회로(303)에 대한 제어신호 /RAS가, HIGH 레벨로 상승하여, 트랜지스터 Tr3를 ON시키면, 래치회로(309)가 LOW 레벨의 출력신호를 공급한다. 그 결과, 자기재생 제어회로(303)의 출력신호E가 LOW 레벨로 저하되고, CBR 발생기(304)에 의해 공급된 재생기간신호CBR이 LOW 레벨에 고정된다. 전원강압회로(310)에서는, 트랜지스터 Tr4만이 ON되어, DRAM 주변회로(305)에 전원전압 Vcc를 공급한다. 자기재생동작이 실행되지 않으면 상기 전원전압 Vcc가 DRAM 주변회로(305)에 공급되어, 상기 메모리셀들에 대해서 데이타를 기입 또는 독출한다.
상기 제어신호 /RAS가 LOW 레벨로 저하되어 트랜지스터 Tr3를 OFF시키면, 자기재생 제어회로(303)가 작동된다. 카운터회로(302)가, 발진기(301)에 의해 제공된 클록신호 CLK의 펄스들을 카운트하고, 자기재생 제어회로(303)에 HIGH 레벨의 출력신호 SQn을 공급한다.
자기재생 제어회로(303)의 인버터회로(308d)가 HIGH 레벨의 펄스신호 SG1을 공급한다.
래치회로(309)가 펄스신호 SG1을 래치하며, 출력신호E가 HIGH 레벨로 상승한다.
전원강압회로(310)에서는, 트랜지스터 Tr5만이 ON되어, DRAM 주변회로(305)에 강압전원전압 VINT1을 공급한다. 이 강압전원전압 VINT1은 상기 전원전압보다 트랜지스터 Tr5의 임계치만큼 낮다.
상기 자기재생 제어회로(303)의 출력신호E에 응답하여, CBR 발생기(304)가 작동된다.
상기 카운터회로(302)에 의해 공급된 HIGH 레벨의 출력신호 SQn에 응답하여 CBR 발생기(304)가, HIGH 레벨의 펄스신호, 즉, 재생기간신호CBR을 공급한다. 이 재생기간신호CBR에 응답해서, DRAM 주변회로가, 전원강압회로(310)에 의해 제공된 강압전원전압 VINT1를 사용하여, 상기 메모리셀들을 자기재생한다.
상기 재생기간신호CBR에 의하여, 카운터회로(302)의 플립-플롭회로들의 출력신호 SQ0~SQn이 각각 LOW 레벨로 설정되어, 카운트를 재개한다. 카운터회로(302)가 클록신호 CLK의 n펄스를 다시 카운트하면, 재생기간 CLK의 n펄스를 다시 카운트하면, 재생기간신호CBR이 다시 공급된다.
상기 재생기간신호CBR에 의하여, DRAM의 메모리셀들내의 셀 데이타가 재생된다.
상기 방법으로 상기 DRAM이, 상기 제어신호 /RAS가 LOW 레벨로 저하되고 DRAM 주변회로(305)가, 전원전압 Vcc 강하에 의해 유도된 강압전원전압 VINT1을 수신하는 상태에서, 재생모드를 개시한다.
DRAM 주변회로(305)가, 강압전원전압 VINT1에 의해서 재생동작을 실행하며, 따라서, 그 소비전력이 작다. 강압전원전압 VINT1에 의해 동작하는 DRAM 주변회로(305)의 동작속도가 더 느려지더라도, 상기와 같은 동작속도 감소는 자기재생동작에 심각한 문제를 일으키지 않는다.
본 발명에 의한 제 2 태양의 상기 실시예에서는, P-채널형 MOS 트랜지스터 Tr4와 N-채널형 MOS 트랜지스터 Tr5를 갖는 전원전압 강압회로(310)가 DRAM 주변회로(305)에 전력을 공급한다.
제13도는, 본 발명에 의한 반도체 메모리의 제 2 태양의 다른 실시예를 나타낸다.
또한, 상기 전원전압 강압회로(310)가 제13도의 구성을 갖을 수 있다.
제13도에서, 대응하는 전원전압 강압회로(310)로부터 전력을 각각 수신하는 복수의 DRAM 주변회로 블록(305)이 있다. 이 구성은, 자기재생모드가 정상모드에 스위치될때, 각각의 DRAM 주변회로 블록(305)에 대해 충분한 전원을 확보한다. 즉, 각각의 DRAM 주변회로 블록(305)에 대한 전원이 전원 Vcc에 신속히 스위치됨으로써, 동작속도를 유지한다.
상기에 상세히 설명된 바와같이, 본 발명의 제 2 태양에 의하면, 자기재생기능을 갖는 DRAM의 전력소비가 충분히 감소될 수 있다.
다음은, 종래 기술의 문제점과 본 발명에 의한 반도체 메모리의 제 3 태양의 실시예를 설명한다.
제14도(제14A도와 14B도)는 종래 기술의 반도체 메모리를 나타낸다. 제14A도와 14B도에 도시된 바와같이, 종래 기술의 반도체 메모리는 클록발생부(801), 메모리부(802), 메모리 주변부(803) 및, 자기재생부(804)를 구비하고 있다. 클록발생부(801)는, 클록발생기(805,806), 기입클록발생기(807), 모드제어기(808)를 구비하고 있다. 상기 메모리부(802)는, 메모리셀(809), 로우 디코더(810), 컬럼 디코더(811) 및 감지 증폭기 및 I/O 게이트(812)를 구비하고 있다. 메모리 주변부(803)가 어드레스버퍼 및 프리디코더(813), 재생어드레스 카운터(814), 기판 바이어스 발생기(815), 데이타 입력버퍼(816) 및 데이타 출력버퍼(817)를 구비하고 있다.
자기재생부(804)는, 발진기(818)은, 분주회로(819), 기판 바이어스 발생기(820), 타이밍회로(821) 및 AND 게이트(822)를 구비하고 있다.
제15도는 제14도에 도시된 반도체 메모리의 동작을 설명키 위한 타이밍챠트이다.
제15도에 도시된 바와같이, 정상동작모드에서는, 신호 /RAS(여기서 /는 반전신호를 나타내는 상단 -임)가 LOW 레벨로 되고, 신호 /CAS가 LOW 레벨로 되고, 다음, 클록신호가 공급된다.
다른 한편, 재생모드에서는, 신호 /CAS가 먼저 LOW 레벨로 되고, 다음 신호 /RAS가 LOW 레벨로 되어, CBR(CAS Before RAS) 재생모드를 개시한다. 이 상태가 100μsec의 기간동안 유지되고, 다음, 자기재생모드가 개시된다. 이 반도체 메모리는, 자기재생부(804)에 대해서, 또한 기타 회로에 의해서 동일한 전원전압 Vcc를 채용하며, 하기 문제를 일으킨다.
상기 자기재생동작은 통상, 제 2 배터리등의 백업(back up)전원으로부터 공급된 전력으로 실행된다.
그러므로, 데이타를 장기간 보존하기 위해서는, 상기 자기재생동작중 전류소비를 감소시키는 것이 중요하다. 실제상, 자기재생부(804)가, 기타 회로들(클록발생부(801), 메모리(802) 및 메모리 주변부(803))에 의해서 또한 사용되는 전원전압 Vcc를 사용함으로써 자기재생동작이 훨씬 더 전력을 소비한다.
제16도(제16A도와 16B도)는, 본 발명에 의한 반도체 메모리의 제 3 태양의 일실시예를 나타낸다.
제16A도와 16B도에서는 참조번호(201)은 클록발생부, (202)는 메모리부, (203)은 메모리 주변부, (204)는 자기재생부를 나타낸다. 상기 클록발생부((201)는 클록발생기(205,206), 기입클록발생기(207) 및, 모드제어기(208)를 구비하고 있다. 상기 메모리부(202)는 메모리셀들(209)과, 로우 디코더(210), 컬럼 디코더(211) 및, 감지증폭기 및 I/O 게이트(212)를 구비하고 있다.
메모리 주변부(203)는, 어드레스버퍼 및 프리디코더(213), 재생어드레스 카운터(214), 기판 바이어스 발생기(215), 데이타 입력버퍼(216) 및 데이타 출력버퍼(217)를 구비하고 있다.
상기 제 3 태양의 반도체 메모리(다이나믹 반도체 메모리, 또는 DRAM)의 구성은 제14A도와 14B도에 도시된 반도체 메모리의 것과 유사하다.
제16A도와 16B도에 도시된 바와같이, 상기 자기재생부(204)는, 발생기(218), 분주회로(219), 기판 바이어스 발생기(220), 타이밍 회로(221), AND 게이트(222) 및 레벨변환회로(230)를 구비하고 있다.
제16A도와 16B도에서, 참조번호(231)을, 상기 자기재생부(204)에 공급된 전원전압을 강하시키기 위한 강압회로를 나타냄을 주목해야 한다.
상기 자기재생동작중, 상기 자기재생부(204)가 고속동작을 실현할 필요가 없으며, 강압회로(231)의 강압소오스전압(강하전압)이 자기재생부(204)에 공급되어, 그 소비전력을 감소시킨다.
제17도는, 제16도의 레벨변환회로의 일예를 나타낸다.
제17도에 도시된 바와같이, 레벨변환회로(203)과, P-채널형 MOS 트랜지스터 Q1, Q2, Q4 및 Q5와, N-채널형 MOS 트랜지스터 Q3와 Q6 및, 인버터 INV1을 구비하고 있다.
HIGH 레벨의 신호가 입력단에 공급되면, 트랜지스터 Q2와 Q3가 ON되고, 트랜지스터 Q5와 Q6가 OFF된다. 따라서, 트랜지스터 Q1이 OFF되고, 트랜지스터 Q4가 ON되며, 따라서, 출력단이 HIGH 레벨의 신호를 공급한다.
입력신호의 HIGH 레벨은, 고전위 전원전압 Vcc의 레벨보다 더 낮으나, 출력신호의 HIGH 레벨은 고전위 전원전압 Vcc의 레벨과 동등해진다.
제18도는 제16도에 도시된 강압회로의 일예를 나타낸다.
제18도에 도시된 바와같이, 강압회로(231)는, 저항 R100, N-채널형 MOS 트랜지스터 Q7, Q9 및 Q10, P-채널형 MOS 트랜지스터 Q8을 구비하고 있다. 상기 강압회로(231)가, 외부의 고전위 전원전압 Vcc에 의하여 고전위 전원전압 VINT0를 공급한다.
이 강하전압 VINT0는, P-채널형 MOS 트랜지스터의 임계전압 Vthp와 N-채널형 MOS 트랜지스터의 임계전압 Vthn의 합계와 동일하다.
강압전원전압 VINT0(=Vthp+Vthn)는, P-채널형과 N-채널형 MOS 트랜지스터로 구성된 CMOS 인버터로 공급된다. 이때, 상기 트랜지스터에는 직류가 흐르지 않는다.
제19도는 제16도에 도시된 발진기의 일예이다.
제19도에 도시된 바와같이, 발진기(218)는 기수(본 실시예에서는 5)의 인버터회로 INV11~INV15를 갖고 있다.
상기 설명한 바와같이, 발진기(218)가, 강압회로(231)로부터 강압전원전압(강하전압) VINT0를 수신한다. P-채널형 MOS 트랜지스터 Q11과 N-채널형 MOS 트랜지스터 Q12로 구성된 인버터회로 INV11에 직류가 흐르지 않는다.
그러나, P-채널형 MOS 트랜지스터 Q11과 N-채널형 MOS 트랜지스터 Q12이 OFF될 수 있다. 상기 P-채널형 MOS 트랜지스터 Q11과 N-채널형 MOS 트랜지스터 Q12가 OFF되면, 발진기(218)가 동작하지 않는다.
따라서, 제19도의 발진기(218)가, 이 발진기의 소정노드에 접속된 풀다운 저항 R111으로써 균형상태를 깨뜨린다.
상기 풀다운 저항의 저항치는, 상기 인버터회로 INV11의 임피던스보다 더 높다.
이것은, 상기 P-채널형 MOS 트랜지스터 Q11과 N-채널형 MOS 트랜지스터 Q12가 OFF되는 것을 방지한다.
상기 저항 R111은, 풀다운 저항에 대해서만이 아니라, 인버터 INV11의 임피던스보다 더 높은 저항을 갖는 풀업저항에 대해서도 설치돼 있다.
제20도는 제16도에 도시된 반도체 메모리의 동작을 설명하기 위한 타이밍 챠트이다.
제20도에 도시된 바와같이, 신호 /CAS가 먼저 LOW 레벨로 저하되고, 다음, 신호 /RAS가 LOW 레벨로 저하되어, CBR 재생모드를 개시한다. 이 상태가, 100μsec의 기간(최소시간) 동안 유지되고, 다음, 자기재생모드가 개시된다. 자기재생모드가 개시될때, 상기 강압회로(231)가, 자기재생부(204)에 공급된 전원전압 Vcc를 전압 VINT0로 강하하여, 자기재생부(204)의 전류소비를 감소시킨다.
제21도는 제16도에 도시된 강압회로의 다른 예를 나타낸다.
제21도에 도시된 바와같이, 강압회로(231)가, 저항 R31, R32, R33 및 R34와 N-채널형 MOS 트랜지스터 Q31, Q33, Q34, Q35 및 Q36과, P-채널형 MOS 트랜지스터 Q32를 구비하고 있다. 상기 강압회로(231)가, 외부의 고전위 전원전압 Vcc에 의하여, 고전위 전원전압(강하전압) VINT0를 공급한다.
강하전압 VINT0는, P-채널형 MOS 트랜지스터의 임계전압 Vthp 또는 N-채널형 MOS 트랜지스터의 임계전압 Vthn중 더 높은 것보다 약간 더 높다.
즉, 상기 P-채널형 MOS 트랜지스터의 임계전압이 상기 N-채널형 MOS 트랜지스터의 임계전압 Vthn보다 더 높은 경우에는, 상기 강하전압 VINT0가, 임계전압 Vthp보다 더 높은 전압으로 결정된다.
다른 한편, 상기 임계전압 Vthn이 임계전압 Vthp보다 더 높은 경우에는, 강하전압 VINT0는, 임계전압 Vthn보다 더 높은 전압으로 결정된다.
상기 임계전압 Vthp 또는 Vthn보다 더 높은, 작은 값의 강하전압 VINT0는, 저항 R32 또는 R34에 의해 결정된다.
제22도(제22A도와 22B도)는, 제16도의 반도체 메모리의 변형을 나타낸다.
제22A도와 22B도에서 제16도의 것들과 동일한 참조번호를 갖는 부분들은 동등한 부분들이다.
상기 자기재생 동작에서는, 자기재생부(204)와, 주변회로들이 고속동작할 필요가 없다. 따라서, 본 실시예의 자기재생부(204)는, 레벨변환회로(230)를 갖고 있다.
강압회로(232)는, 자기재생부(204)뿐만 아니라 주변회로를 저전압으로 구동하도록 구성돼 있다.
메모리부(202)의 워드선과 비트선들은, 자기재생동작에서도 고속으로 동작해야 되며, 따라서 이들은, 고전위 전원전압 Vcc를 수신한다.
이러한 방법으로 본 실시예는, 상기 자기재생동작중 또한, 저전압으로 주변회로를 구동한다. 그러므로, 본 실시예는, 상기 실시예에 비하여 전류소비를 더 감소시킨다.
상기 설명한 바와같이, 제 3 태양의 상기 실시예는, 자기재생동작의 전류소비를 감소시킨다. 따라서, 본 실시예에 의한 다이나믹 반도체 메모리는 소비전력이 매우 적다. 발진기의 균형상태를 깨뜨리기 위하여 상기 실시예에서는 발진기가 풀다운 저항을 구비하였으나, 그대신에 풀업저항을 사용하여 균형상태를 깨뜨릴 수 있다.
본 발명의 제 3 태양에 의하면, 상기 강압부가, 자기재생부에 공급된 소오스전압을 강하시킴으로써, 자기재생부에 의해 소비된 잔류량을 감소시킨다. 또한, 다이나믹 메모리셀들과 데이타 기입/독출부에 공급된 전원전압을 변화시키지 않고, 자기재생부에 공급된 전원전압을 강하시킴으로써, 자기재생되고, 따라서, 자기재생부의 전력소비가 감소되고, 데이타 기입/독출속도가 유지된다. 또한, 자기재생부는, 인버터회로의 임계치들의 합계보다 더 낮은 전원전압으로 동작하는 발진기를 갖고 있다. 이러한 구성은 감소된 소비전력으로써도 동작이 안정하다.
다음은, 본 발명에 의한 반도체 메모리의 제 4 태양의 실시예와 관련 기술의 문제점을 설명한다.
제23도는 강압전원회로의 일예의 개통회로도를 나타낸다.
제23도에서, 상기 강압전원회로(601),(622)가, 강압전압 VINT를 발생한다.
이 전압은 일정하고, 외부에서 공급된 고전원전압 Vcc보다 낮고, 저전원전압 Vss보다는 높다. 전압 VINT가 링발진기(607)의 플러스(+)전원선에 공급되며, 상기 링발진기(607)는, 다단계 인버터 게이트(602~606)(게이트 수는 예시적인 것임)을 구비하고 있다.
전압 Vss는, 인버터 게이트(602~606)의 마이너스(-)전원선에 공급된다.
상기 링발진기(607)의 주파수OSC는, DRAM, PSRAM 또는 VSRAM의 재생기간을 제어하는데 사용된다.
상기 주파수는 하기와 같이 표시된다 :
OSC=1/{N(tPLH+tPHL)}ㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍ(1)
상기 식에서, N은 인버터 게이트(602~606)의 수이고, tPLH는, 입력이 LOW 레벨로 강하된 때로부터 출력을 HIGH 레벨까지 상승시킬 때까지의 지연시간이고, tPHL은, 입력이 HIGH 레벨로 상승된 때로부터, 출력을 LOW 레벨까지 강하시킬 때까지의 지연시간이다.
상기 지연시간은, 전원전압과 온도의 요동에 민감하다.
제24도는 강압전원회로의 일예를 나타낸다. 이 예는, 직렬 접속된 PN 다이오드 D1, D2,ㆍㆍㆍ,Dn-1, Dn을 구비하고 있다.
이 회로의 강압전압 VINT는 하기와 같이 주어진다 :
VINT=VPR×Mㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍ(2)
VPR은 각 다이오드의 순방향 전압이고, M은 다이오드의 수이다.
상기 회로는, 소수의 구성부로 구성돼 있다. 그러나, 각 다이오드는, 약 2mV/℃의 부성(negative) 온도의 존성을 갖고 있다(온도상승시, VFR이 감소함). 특히, 상기 강압전원회로는 재생시간을 제어하기 위해 링발진기(607)와 결합될때, 하기의 문제들을 야기한다.
특히, DRAM, PSRAM, VSRAM등의 재생시간은, 온도가 증가함에 따라서 더욱 짧아진다.
그 이유는 셀내의 전하가 고온에서 용이하게 상실되기 때문이다. 즉, 제25도에 도시된 바와같이, 셀들의 적정한 재생사이클(즉, 기억유지시간(또는 필요 재생사이클)) tREP가, 온도가 상승함에 따라 더욱 짧아진다.
예를들어, 상기 재생사이클은, 0가 100℃간에 1 : 1/10의 차이가 있다.
재생시간을 결정하는OSC의 사이클시간(실제 재생사이클) tCYC는, 온도변화로 인한 VINT변화에 의존한다. 즉, 사이클시간 tCYC는, 다이오드 D1~Dn의 부성 온도의존성으로 인해서 온도가 상승함에 따라서, 더 길어진다. 예를들어, 상기 사이클시간은 0과 100℃간에 1 : 2의 차이가 있다.
제25도는 tCYC의 변화를 나타낸다.
이 변화는 tREF의 변화에 반대된다.
특히, 재생사이클은, 중간 및 고온 영역에서 상기 사이클시간을 초과하여 지연된다.
이것은, 셀내에 기억된 데이타를 상실하는 심각한 문제를 야기한다.
상기 문제를 해소하기 위해서, 종래 기술에서는, 상기OSC를 고주파수측으로 설정하여, 최악의 고온영역(예를들어 100℃)에서 상기 tCYC가 tREF와 거의 동등한 온도가 되게 한다.
상기 기술은, 고온영역에서 재생동작수를 최적으로 할 수 있으나, 중간 및 저온영역에서 재생동작수를 과잉으로 설정한다.
이 중간 및 고온영역들이 통상적으로 사용되므로, 전력소비가 크게 증가한다.
제26도는, 강압전원회로로서 사용될 수 있는 밴드 갭(band gap) 전압기준회로를 나타낸다. 도면에서, Q31~Q33은, npn 바이폴라 트랜지스터이고, R31~R33은 저항이고, Ic는 정전류원이다.
출력전압 VINT는, Q33의 베이스-에미터전압 VBE3와 부하저항 R32의 단자전압 I2R32의 합계이다. VBE3는 부온도계수이고, I2R32는 정(positive) 온도계수이다. 따라서, VBE3와 I2R32의 비율을 최적화하여, 온도상승에 따라서 VINT를 증가시키는, 온도특성을 제공할 수 있다. 이것은, tCYC를 우측으로 하향시켜 tREF의 경사에 근접케 한다.
그러나, 이 기술은 바이폴라 트랜지스터를 사용하기 때문에, 전력소비를 감소시킬 수 없다.
제27도는 본 발명의 제 4 태양의 반도체 입력회로의 강압전원회로의 기본구성을 나타낸 회로도이다. 제27도에 도시된 바와같이, 본 발명의 제 4 태양의 반도체 집적회로는, 제 1 전원선의 전위 Vcc(SVcc)보다 낮고 제 2 전원선의 전압(Vss)보다 더 높은 강압전원전압 VINT를 발생키 위한 강압전원회로(622)를 갖고 있다. 상기 강압전원회로(622)에 의해 발생된 강압전원전압 VINT는 반도체 집적회로의 온도상승에 따라서 증가한다.
또한, 상기 강압전원회로(622)는, 공핍 MOS 트랜지스터 DMOS와 저항소자 R을 갖고 있다.
제27도에 도시된 바와같이, 공핍 MOS 트랜지스터 DMOS의 드레인은, 제 1 전원선에 접속돼 있고, 공핍 MOS 트랜지스터의 게이트는 제 2 전원선에 접속돼 있고, 상기 공핍 MOS 트랜지스터의 소오스는, 저항소자 R을 통하여 전원선에 접속돼 있다.
본 발명의 제 4 태양에 의하면 공핍 MOS 트랜지스터(이하 DMOS 트랜지스터라고 한다)의 게이트-소오스전압은, 저항소자의 양단에서 나타나며, 강압전원으로서 공급된다.
상기 DMOS 트랜지스터의 게이트-소오스전압 VGS는 게이트가 기준이 되면 소오스가 정극성을 갖는 상태로 일정하다.
상기 DMOS 트랜지스터는, 정전위보다 더 낮은 부전위가 게이트에 걸릴때까지, ON 상태를 유지하는 소위 정상 ON 소자이다.
상기 정전위는, 고양 MOS 트랜지스터(이하, EMOS 트랜지스터라고 함)의 임계치에 대응한다. 상기 용어 임계치는 통상 상기 EMOS 트랜지스터와 관련하여 사용되기는 하나, 본 명세서에서는, 편의상 DMOS 트랜지스터에 대해서도 사용한다. DMOS 트랜지스터의 임계치는, 정온도 의존성을 갖고 있으므로, 상기 예에서 제공된 강압전원이, 온도상승에 따라 그 전위가 증가한다.
따라서, 상기 강압전압은 예를들어, 재생시간을 결정키 위한 발진회로용으로 사용할 수 있다. 이 경우, 상기 발진회로의 발진주파수OSC를 온도상승에 따라 더 짧아지도록 보정할 수 있다. 이것은, 주위온도에 따라서, DRAM, RSRAM, VSRAM등의 재생동작수를 최적화하게 된다.
DMOS 트랜지스터의 수를 증가시키면, 변화폭, 즉, 온도에 대한 강압전압의 온도감도를 증가시키므로, 바람직하다.
또한, EMOS 트랜지스터를 사용하는 경우, 그들의 온도계수(부(-)성)가 상기 강압전압을 감소측으로 보정한다. 이것은 DMOS 트랜지스터의 수의 증가를 용이하게 하며, 온도감도를 더욱 개량한다.
본 발명의 제 4 태양의 실시예를 제28∼41도를 참조하여 하기에 설명한다.
제28∼36도는 본 발명의 제 4 태양에 의한 반도체 집적회로(DRAM)의 제 1 실시예를 나타낸다.
본 실시예의 구성을 설명한다.
제28도(제28A도와 28B도)에서, 참조번호(410)은 제 1 클록발생기, (411)은, 제 2 클록발생기, (412)는 기입 클록발생기, (413)은, 모드제어회로, (414)는 데이타 입력버퍼, (415)는 데이타 출력버퍼, (416)은 어드레스버퍼(프리디코더 포함), (47)은 로우 디코더, (48)은 컬럼 디코더, (419)는 감지증폭기(I/O 게이트 포함), (420)은, 메모리셀 어레이, (421)은 재생어드레스 카운터, (422)는 강압전원회로, (423)은 자기재생회로를 나타낸다.
상기 자기재생회로(423)는, 링발진기(423a), 분주회로(423b), 기판 바이어스 발생기(423c), 및 타이밍회로(423d)를 구비하고 있다.
/RAS(여기서 / 표시는, 반전신호를 나타내는 상단 -이다.)는, 로우 어드레스 스트로브신호, /CAS는, 컬럼 어드레스 스트로브신호, /WE는 기입 이네이블(enable)신호, /OE는 출력 이네이블신호, A0∼A11은 어드레스신호, DQi는 입력/출력 데이타, Vcc는 고전위 전원, Vss는 저전위 전원, VINT는 강압전원,SR은 재생사이클모드신호이다.
상기 구성에서 /RAS 신호가 강하할때, 신호 A0∼A11이 로우 어드레스로서 인출된다.
/CAS 신호가 강하하면, 신호 A0∼A11이 컬럼 어드레스로서 인출된다. 이 번지들에 의하여, 메모리셀 어레이(메모리부)(420)가 억세스된다. /WE 신호가 활성상태이면, 데이타가 메모리셀 어레이에 기입되고 /OE 신호가 활성상태이면, 데이타가 메모리셀 어레이에서 독출된다.
상기 DRAM의 메모리셀의 내용은, 소정간격(재생시간)으로 재생돼야 한다. 독출사이클 가입사이클, 또는 독출수정 기입사이클이 상기 재생시간내에서 실행되면, 해당 사이클의 목표셀들이 자동적으로 재생된다.
다른 경우, 상기 메모리셀들이 항상 재생돼야 한다.
모드제어회로(413)가, 재생시간내에서 아무런 독출/기입동작도 실행하지 않았음을 검출하면 상기 회로(413)는SR 신호를 공급한다.
이 신호에 응답해서, 재생어드레스 카운터(421)가 내부 재생어드레스를 발생한다.
이와 동시에, 자기재생회로(423)가 동작개시한다. 이 신호의 주파수는, 분주회로(423b)에 의해서 분할된다.
상기 타이밍회로(423d)의 출력과 상기 분주회로(423b)의 출력에 의해 분할된 주파수의 합계가 제 1 클록발생기(410)에 공급되어, 자기재생동작을 개시한다.
제29도는, 강압전원회로(422)를 나타낸다. 상기 강압전원회로(422)는 외부전력을 수신하는 고전위 전원(고전위 전원선) Vcc에 접속된 드레인을 갖는 2개의 공핍 MOS 트랜지스터 DMOS11과 DMOS12와 : 상기 DMOS11의 소오스와 저전위 전원(저전위 전원선) Vss간에 접속된 저항(저항소자) R11과 : DMOS12의 소오스와 Vss간의 저항(저항소자) R12와 접속된 다이오드접속 고양 MOS 트랜지스터 EMOS11을 갖고 있다.
상기 DMOS11의 게이트는 Vss에 접속돼 있다.
상기 구성에서, 상기 DMOS11과 DMOS12, 그들의 게이트전위가 그들의 소오스의 전위보다 소정레벨 더 낮아질때 OFF되는 정상 ON 소자이다.
상기 소정레벨은, EMOS 트랜지스터(정상 OFF 소자)의 임계치 VTH에 대응하는 전압이다.
게이트전위가 기준(0V)으로 되면, 상기 소정레벨이, 상기 EMOS 트랜지스터에 대해서는, 부의 소오스전위, 상기 DMOS 트랜지스터에 대해서는 정의 소오스전위가 된다(상기 트랜지스터들이 N -채널형 MOS 트랜지스터인 경우).
상기 DMOS11, DMOS12및 EMOS11각각의 임계치(절대치)는 예를들어 0.5V이다.
상기 DMOS11의 게이트-소오스전압 VGS(DMOS12)와, 게이트-소오스전압 VGS(EMOS11)는 반대극성의 -0.5V가 된다.
DMOS11의 소오스전위는 +0.5V(=VGS(DMOS11))가 되고, 상기 DMOS 트랜지스터 DMOS12의 소오스전위가 +1.0V(=VGS(DMOS11)+VGS(DMOS12))가 되고, 상기 EMOS11의 소오스전위가 +0.5V(=VGS(DMOS11)+VGS(DMOS12)+VGS(EMOS
11))가 된다.
제30도에 도시된 바와같이, VINT가, (0V + (DMOS11) + VGS(DMOS12))의 레벨 A (+1.0V)보다 VGS(EMOS11)만큼 더 낮은 레벨 B(+0.5V)에서 안정된다.
상기 DMOS 트랜지스터의 임계치는, 정온도계수를 갖고 있는 한편, 상기 EMOS 트랜지스터의 임계치는 부온도계수를 갖고 있다.
즉, 상기 DMOS 트랜지스터의 임계치는 온도상승에 따라 상승하는 한편, 상기 EMOS 트랜지스터의 임계치는 온도상승에 따라 감소한다. 상기 VINT는 하기와 같이 표시된다 :
VINT=｜VTH(DMOS11)+VTH(DMOS12)+2△VTHD｜-VTH(DMOS11) + VTH(DMOS11)ㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍ(3)
상기 △VTHD는, 온도변화에 대한 DMOS 트랜지스터의 임계치의 변화이고, △VTHE는, 온도변화에 대한 EMOS 트랜지스터의 임계치의 변화이다. 따라서, 2△VTHD+ △VTHE의 증가가 예상된다. 제30도는, 레벨 A와 B(=VINT)의 온도특성을 나타낸다.
DMOS와 EMOS 트랜지스터의 온도계수차에 의하여 특성 곡선의 경사의 차이가 야기된다.
상기 설명한 바와같이, 본 실시예는, Vss의 레벨(0V)에 2개의 EMOS 트랜지스터의 임계치를 가산하고, 이 가산결과에서 EMOS 트랜지스터의 임계치를 감산하고, 그 감산결과를 저항 R12의 양단부로부터 VINT로서 제공한다. 이 강압전압 VINT는, DRAM의 재생기간을 결정하는 링발진기용으로 적합하다.
상기 강압전압 VINT의 전위는, 온도상승에 따라 증가함으로써, 링발진기(423a)(제28A도와 28B도 참조)의 출력OSC가, 온도상승에 따라서 고주파수측으로 쉬프트된다.
그 결과, 제25도의 tCYC가 좌향으로 경사져서 tREF에 대한 차이를 감소시킨다.
즉, 필요한 재생사이클에 따라서,OSC가 변하며, 그러므로, 재생사이클이, 저온에서 고온으로 상승하는 온도에 대하여 항상 적절하게 제어된다. 특히, 상온영역의 과도한 재생동작들을 배제함으로써 전력소비가 감소된다. 본 발명의 강압전원회로(422), MOS 트랜지스터를 사용하여, 바이어스전류를 필요로 하는 바이폴라 트랜지스터를 사용치 않는다. 따라서, 회로(422)의 소비전력이 작다.
상기 실시예는 2개의 DMOS 트랜지스터와 1개의 EMOS 트랜지스터를 사용한 것이다.
낮은 강하전압 VINT가 허용되는 경우, 1개의 DMOS 트랜지스터이면 된다. 즉, DMOS11의 소오스가 VINT를 제공할 수 있다.
이 경우, 상기 VINT는, 상기 Vss보다 상기 DMOS11의 임계치만큼 높다.
상기 DMOS와 EMOS 트랜지스터의 임계치들은, 공정 파라미터들의 요동으로 인해서 약간 요동하게 된다. 이러한 요동들은 제32도에 도시된 바와같이, 상기 EMOS11의 소오스와 저항 R12간에 설치된 저항 RT를 트리밍(trimming)함으로써, 보정할 수 있다.
상기 DMOS 트랜지스터들은, 제33도에 도시된 바와같이, 복수의 스테이지로 구성할 수 있다. 도시된 바와 같이, 4개의 DMOS 트랜지스터 DMOS21∼DMOS24가 있는 경우, 전위 VINT는, 임계치의 4배(1스테이지가 +0.5V 이면 4스테이지는 +2V)-EMOS 트랜지스터의 임계치가 된다. 제33도에서, R21∼R24는 저항(저항소자)이다.
임계치들이 공정 파라미터들에 의하여 요동되면, VINT의 필요레벨을 얻을 수 있다.
이 경우, 제34도에 DMOS21∼DMOS24의 소오스(또는 드레인, 또는 소오스 및 드레인)에 접속될 수 있다.
또한, 제35도에 도시된 바와같이 다이오드 접속된 EMOS31과 EMOS32(또는 바이폴라 트랜지스터)를 저항소자로서 사용할 수 있다.
또한, 제36도에서, 각 트랜지스터(제36도에서 DMOS41, DMOS42, EMOS41)의 기판전위가, 그의 소오스전위와 동등할 수 있다.
이것은, 백 바이어스의 영향을 제거한다.
즉, 제36도에 도시된 강압전원회로에 의하여 상기 공핍 및 고양 MOS 트랜지스터 DMOS41, DMOS42, EMOS41각각의 임계전압이 정확히 결정될 수 있고 , 상기 강압전원회로의 온도 특성이 정확히 설계될 수 있고 따라서, 바람직한 온도보상을 얻을 수 있다.
제37∼41도는 본 발명의 제 4 태양에 의한 반도체 집적회로의 제 2 실시예를 나타내고, 제37도는, 본 발명의 강압전원회로의 제 2 실시예를 설명하기 위한 도면이다.
제37도에 도시된 바와같이, 제 2 실시예의 강압전원회로(401)(422)의 출력(강압전원전압) VINT가 제23도에 도시된 강압전원회로(601)(602)와 유사한 복수의 인버터(402∼406)를 갖는 링발진기(407)에 공급된다.
그럼에도 불구하고, 본 제 2 실시예에서는, 정상의 고전압 Vcc보다 더 높은 초고전압 SVcc가, 고전위 전원선에 걸린다.
즉, 제 2 실시예의 강압전원회로(401)(422)에서는, 제 1 전원선이 정상 고전압 Vcc보다 더 높은 초고전압 SVcc를 공급하는데 사용되고, 제2전원선이 정상 저전압 Vss를 공급하는데 사용된다.
제38도는 제37도에 도시된 강압전원회로의 온도특성을 나타낸다. 제38도에 도시된 바와같이, 제37도의 강압전원회로에서는, 전상 고전압 Vcc 공급시의 온도특성 α가, 상기 정상 고전압 Vcc보다 높은 초고전압 SVcc 공급시 온도특성 α로 변화된다.
이와 유사하게 상기 정상 고전압 Vcc 공급시의 온도특성 β가, 초고전압 SVcc 공급시의 온도특성 β로 변한다. 그러므로, 상기 초고전압 SVcc 사용시의 강압전압(강압전원전압) VINT의 전위가, 상기 정상 고전압 Vcc 사용시의 것보다 더 높을때까지 변할 수 있다. 즉, 상기 재생사이클(링발진기의 출력OSC)을 휠씬 더 짧은 주기로 사용할 수 있고, 온도보상이 휠씬 더 넓은 범위에서 효과적으로 될 수 있다.
제39도는 본 발명에 의한 반도체 집적회로의 강압전원회로의 제 3 실시예의 회로도이다. 제39도에서, 참조번호(410)는, 제27도의 강압전원회로(422)에 대응한다.
제39도에 도시된 바와같이, 본 발명의 제 3 실시예에서는, 정전류 공급소자 CCS용으로 사용되는 P-채널형 MOS 트랜지스터가, 강압전원회로(422)의 강압전원전압 VINT를 출력하기 위한 출력단에 접속돼 있다.
즉, 상기 P -채널형 MOS 트랜지스터의 소오스가 고전위 전원선(Vcc)에 접속돼 있고, 그의 게이트는 저전위 전원선(Vss)에 접속돼 있으며 그 드레인은 강압전원회로의 출력단(VINT)에 접속돼 있다. 그러므로, 정전류가, 고전위 전원선(Vcc)으로부터, P-채널형 MOS 트랜지스터(CCS)와 저항(R)을 통하여 저전위 전원선(Vss)으로 흐르고, 그럼으로써, 상기 온도가 소정온도보다 더 낮은 온도로 변할때, 강압전원회로에 의해 발생된 강압전원전압 VINT가, 소정전위보다 더 높게 유지될 수 있다.
제40도는 강압전원회로의 링발진기의 출력OSC의 사이클시간 tCYC1과 필요재생사이클 tREF간의 관계를 나타내며, 제41도는 제39도에 도시된 강압전원회로의 링발진기의 출력OSC의 사이클시간 tCYC2와 필요 재생사이클 tREF간의 관계를 나타낸다.
먼저, 제40도에 도시된 바와같이, 온도 T1에서, 제27도에 도시된 강압전원회로(422)의 출력전압(VINT)을 링발진기(7)에 공급함으로써 DRAM의 자기재생 동작을 실행하는 경우, 상기 링발진기의 출력OSC의 사이클시간(재생사이클) tCYC1이 필요 재생사이클 tREF보다 더 길어지고, 따라서 기억된 데이타의 관리가 파괴될 수 있다.
즉, 온도 T1에서 온도보상을 실행해야 되며, 이것은, 온도보상의 설정된 온도범위가 좁아짐을 의미한다.
다른 한편, 제41도에 도시된 바와같이, 제39도의 강압전원회로(410)의 출력전압을 링발진기(407)에 공급함으로써 DRAM의 자기재생동작을 실행하는 경우, 상기 강압전압 VINT가, P-채널형 MOS 트랜지스터 CCS에 의하여 저항 R을 통해서 흐르는 정전류로 인하여, 일정레벨보다 더 높은 권위에 유지된다. 즉, 온도가 소정온도 T2보다 더 낮게 변할때는 재생사이클 tCYC2가 연상되지 않으며, 재생사이클이 필요 재생사이클 tREF보다 항상 더 짧으므로, 기억된 데이타의 관리를 확실히 행할 수 있다. 즉, 본 발명의 제 3 실시예에 의하면, 온도보상의 설정된 온도범위를 확대할 수 있다.
제42도는 본 발명의 반도체 집적회로(반도체 메모리)의 강압전원회로의 기본 변형예를 나타내며, 제43도는, 제42도의 변형을 적용한 강압전원회로의 일실시예를 나타낸다.
제27∼28도에 도시된 본 발명의 제 4 태양의 실시예에서는, 강압전원회로의 공핍 MOS 트랜지스터(DMOS 트랜지스터)와 고양 MOS 트랜지스터(EMOS 트랜지스터)가, N-채널형 MOS 트랜지스터로 구성돼 있다. 그러나, 본 발명의 반도체 집적회로(강압전원회로)는, N-채널형 MOS 트랜지스터뿐만 아니라, P-채널형 MOS 트랜지스터로 구성할 수 있다.
즉, 제27도의 강압전원회로(422)에서는, N-채널형 공핍 MOS 트랜지스터 DMOS의 드레인이 제 1 전원선(고전위 전원선) Vcc 에 접속돼 있고, 공핍 MOS 트랜지스터의 게이트가 제 2 전원선(저전위 전원선) Vss에 접속돼 있고, 공핍 MOS 트랜지스터의 소오스는, 다이오드 접속 N-채널형 고양 MOS 트랜지스터 EMOS와 저항 R을 통하여, 제 2 전원선 Vss에 접속돼 있다.
또한, 상기 고양 MOS 트랜지스터와 저항 R간의 접속부로부터 출력(강하전압)VINT가 출력된다.
다른 한편, 즉, 제42도의 강압전원회로(922)에서는, P-채널형 공핍 MOS 트랜지스터 DMOS의 드레인이 제 1 전원선(저전위 전원선) Vss에 접속돼 있고, 공핍 MOS 트랜지스터의 게이트가 제 2 전원선(고전위 전원선) Vcc에 접속돼 있고, 공핍 MOS 트랜지스터의 소오스는, 다이오드 접속 P-채널형 고양 MOS 트랜지스터 EMOS와 저항 R을 통하여, 제 2 전원선 Vcc에 접속돼 있다. 또한, 상기 고양 MOS 트랜지스터와 저항 R간의 접속부로부터 출력(강하전압) VINT가 출력된다.
제43도의 강압전원회로(922)는, 제29도의 것과 대응한다. 제43도에 도시된 바와같이, 강압전원회로(922)에서는, 제29도의 N-채널형 공핍 MOS 트랜지스터들로 구성돼 있고 제29도의 N-채널형 고양 MOS 트랜지스터 EMOS는, P-채널형 고양 MOS 트랜지스터로 구성돼 있다. 제43도에 도시된 바와같이, 공핍 MOS 트랜지스터 DMOS11과 DMOS12의 드레인들은, 저전위 전원선(제 1 전원선) Vss에 접속돼 있고, 공핍 MOS 트랜지스터 DMOS11의 소오스는, 저항 R11을 통하여, 고전위(제 2 전원선) Vcc에 접속돼 있고, 공핍 MOS 트랜지스터 DMOS12의 소오스는, 다이오드 접속 고양 MOS 트랜지스터 EMOS11과 저항 R12를 통하여, 고전위 전원선(제 2 전원선)에 접속돼 있음을 주목해야 한다.
제44도는, 제30도에 도시된 것에 대응하는 제43도의 강압전원회로의 강압전압의 전위레벨들을 나타낸다. 또한, 제45도는 제31도에 도시된 것에 대응하는, 제43도의 강압전원회로의 강압전압의 온도특성을 나타낸다. 또한, 제46도는, 제23도에 도시된 것에 대응하는, 제43도의 강압전원회로를 적용한 링발진기의 일예를 나타낸다.
제46도에 도시된 바와같이, 복수의 인버터(902∼906)를 갖는 링발진기에 강압전원회로(901)의 적용시, 링발진기의 구동전압은, 고전위 전원전압 Vcc로부터, 노드 D의 전압(강하된 출력전압)을 감산함으로써 구해진 전압차(Vcc-VINT)로 결정된다. 그러므로, 온도상승시, 노드 D의 전압이 감소되며, 따라서 링발진기(907)의 주파수가 높아진다.
즉, 온도상승에 따라서 구동전압(Vcc-VINT)이 증가하므로, 링발진기(907)의 출력OSC가 온도상승에 따라 고주파수측으로 쉬프트된다. 그 결과, 필요 재생사이클에 따라서OSC가 변하고, 그러므로, 저온에서 고온으로 상승하는 온도에 대해서, 재생사이클이 항상 적절히 제어된다. 특히, 상온 영역에서 과도한 재생동작을 배제할 수 있으므로 소비전력이 감소된다.
상기 설명에서, 상기 강압전원회로를주로, DRAM의 자기재생회로에 적용하였으나, 본 발명에 의한 강압전원회로를 갖는 반도체 집적회로는, DRAM뿐만이 아니라, 각종 회로에도 적용할 수 있다.
상기 설명한 바와같이, 본 발명이 제 4 태양의 강압전원회로는, 적은 소비전력으로 정온도 특성을 제공하는 간단한 극성을 채용하고 있다. 이 회로는 예를들어, DRAM의 재생기간을 결정키 위한 링발진기용으로 적합한 강압전원 VINT를 발생한다.
본 발명의 요지범위내에서 다양한 변형실시가 가능하므로, 본 발명은 상기 특정 실시예에 의해 한정되지 않고, 청구범위에 의해 한정된다.

Claims (29)

  1. 복수의 메모리셀들을 자동으로 재생하기 위해 메모리셀 어드레스들에 상응하는 복수의 메모리셀들을 가지며, 또한 자기재생모드로 동작하는 반도체 메모리장치에 있어서, 펄스신호를 생성하여 출력으로서 제공하는 발진수단(105,106)과 ; 메모리셀 어드레스들의 각 메모리셀들의 재생완료시 상기 복수의 메모리셀들중 재생된 메모리셀들과 그의 어드레스들을 검출하여 완료신호(S3)를 출력하는 재생어드레스 검출수단(110)과, 상기 발진수단(105,106)으로부터 입력된 펄스신호들에 응답하여 자기재생모드를 해지하기 전에 상기 재생어드레스 검출수단(110)으로부터의 완료신호(S3)에 따라 모든 메모리셀들의 어드레스를 재생하도록 자기재생모드를 계속하기 위해 제어신호에 응답하는 출력제어수단(107)을 포함하는 것을 특징으로 하는 메모리셀들을 자동으로 재생하는 자기재생기능을 갖는 반도체 메모리장치.
  2. 제 1 항에 있어서, 상기 발진수단은 짧은 주기의 펄스(S2)를 제 1 출력으로서 발생시키는 제 1 발진기(105)와, 긴 주기의 펄스(S5)를 제 2 출력으로서 발생시키는 제 2 발진기(106)로 구성되며, 상기 반도체 메모리장치는 자기재생모드를 해지하는 또다른 제어신호(S1)에 응답하여 상기 제1 및 제 2 발진기들(105,106)로부터의 제1 및 제2 출력펄스들간을 선택적으로 스위칭하는 스위치수단(104)을 더 포함하고 있어 자기재생모드 전과 후의 짧은 기간에 재생동작을 자동으로 수행할 수 있는 것이 특징인 자기재생기능을 갖는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 메모리셀 어드레스들의 각 어드레스 비트들에 상응하는 재생어드레스 카운터들(111)과, 상기 반도체 메모리장치의 외부에 상기 각 재생어드레스 카운터들(111)의 상응하는 계수치를 제공할 수 있는 상기 복수의 재생어드레스 카운터(111)에 상응하는 재생어드레스 출력버퍼들(112)을 더 포함하고 있는 것이 특징인 자기재생기능을 갖는 반도체 메모리장치.
  4. 제 3 항에 있어서, 외부로부터 어드레스 비트값들을 수신하는 복수의 어드레스 입력단자들(113)을 더 포함하며, 상기 재생어드레스 출력버퍼들(112)이 상기 각각의 어드레스 입력단(113)을 통하여, 상기 재생어드레스 카운터들(111)의 상응하는 계수치들을 외부로 공급하는 것이 특징인 자기재생기능을 갖는 반도체 메모리장치.
  5. 메모리셀들을 자동으로 재생하는 자기재생모드를 갖는 반도체 메모리장치에 있어서, 제1 및 제2 타임업신호(SQm,SQn)를 제공하는 타이머수단(311)과 ; 상기 타이머수단(311)의 제 1 타임업신호(SQm)에 응답하여 자기재생모드를 선택하는 출력신호(E)를 제공하는 자기재생 제어수단(303)과 ; 상기 타이머수단(302)의 제 2 타임업신호(SQn)와 상기 자기재생 제어수단(303)의 출력신호(E)에 응답하여 재생동작기간을 결정하는 재생기간신호(CBR)를 제공하는 기간신호 발생수단(304)과 ; 상기 재생기간신호(CBR)에 따라 셀데이타를 자기재생하는 기억동작수단(305)과 ; 상기 자기재생 제어수단(303)의 출력신호(E)에 응답하여 표준 전원라인(Vcc)의 전압을 강하함으로써 상기 기억동작수단(305)에 강압전원전압(VINT1)을 공급하는 전원강압수단(310)을 포함하는 것을 특징으로 하는 자기재생기능을 갖는 반도체 메모리장치.
  6. 제 5 항에 있어서, 상기 전원강압수단(310)이 표준 전원라인(Vcc)과 기억동작수단(305)간에 서로 병렬로 접속된 P-채널형 MOS 트랜지스터(Tr4)와 N-채널형 MOS 트랜지스터(Tr5)를 포함하고 있으며, 상기 자기재생 제어수단(303)의 출력신호(E)가 MOS 트랜지스터들(Tr4,Tr5)의 게이트들에 공급되는 것이 특징인 자기재생기능을 갖는 반도체 메모리장치.
  7. 제 5 항에 있어서, 상기 전원강압수단(310)이 반도체 메모리장치에 배설된 각 기억동작수단(305)마다 설치돼 있고, 상기 자기재생 제어수단(303)의 출력신호(E)가 각 기억동작수단(305)에 공급되는 것이 특징인 자기재생기능을 갖는 반도체 메모리장치.
  8. 제 7 항에 있어서, 상기 각각의 전원강압수단(310)이 상기 표준 전원라인(Vcc)과 대응하는 기억동작수단(305)간에 서로 병렬로 접속된 P-채널형 MOS 트랜지스터(Tr4)와 N-채널형 MOS 트랜지스터(Tr5)를 포함하고 있는 것이 특징인 자기재생기능을 갖는 반도체 메모리장치.
  9. 메모리셀들을 자동으로 재생하는 자기재생모드를 갖는 반도체 메모리장치에 있어서 ; 다이나믹 메모리셀들을 포함하는 메모리부(202)와 ; 상기 다이나믹 메모리셀에 데이타를 기입 또는 그로부터 데이타를 독출하는 데이타 기입/독출수단(201,203)과 ; 다이나믹 메모리셀들내에 기억된 데이타를 소정시간에 재생하는 자기재생수단(204)과 ; 상기 반도체 메모리에 정상 전원전압(Vcc)을 공급하는 전원전압 공급수단과 ; 자기 재생수단(204)에 전원전압 공급수단에 의해 공급된 전원전압(Vcc)을 강하하는 제 1 강압수단(231)을 포함한 것을 특징으로 하는 재생기능을 갖는 반도체 메모리장치.
  10. 제 9 항에 있어서, 상기 제 1 강압수단(231)이 P-채널형 MOS 트랜지스터의 임계전압(Vthp)과 N-채널형 MOS 트랜지스터의 임계전압(Vthn)의 합과 동일한 강하된 전압(VINT0)을 공급하는 것이 특징인 자기재생기능을 갖는 반도체 메모리장치
  11. 제 9 항에 있어서, 상기 제 1 강압수단(231)이 P-채널형 MOS 트랜지스터의 임계전압(Vthp) 또는 N-채널형 MOS 트랜지스터의 임계전압(Vthn)중 높은 것보다 약간 더 높은 강하된 전압(VINT0)을 공급하는 것이 특징인 자기재생기능을 갖는 반도체 메모리장치
  12. 제 9 항에 있어서, 자기재생 동작중에 상기 메모리부(202)내의 다이나믹 메모리셀들과 상기 데이타 기입/독출수단(201,203)이 전원전압 공급수단으로부터 출력된 정상 전원전압(Vcc)을 수신하고, 상기 자기재생수단(204)이 제 1 강압수단(231)으로부터 출력된 강하된 전압(VINT0)을 수신하는 것이 특징인 자기재생기능을 갖는 반도체 메모리장치.
  13. 제 9 항에 있어서, 상기 전원전압 공급수단에 의해서 상기 기입/독출수단(201,203)에 공급된 전원전압(Vcc)을 강하시키는 제 2 강압수단(232)을 더 구비한 것이 특징인 자기재생기능을 갖는 반도체 메모리장치.
  14. 제13항에 있어서, 자기재생동작중 상기 메모리부(202)의 다이나믹 메모리셀들이 상기 전원전압 공급수단으로부터 출력된 정상 전원전압(Vcc)를 수신하고, 상기 데이타 기입/독출수단(201,203)이 상기 제 2 강압수단(232)으로부터 출력된 강하전압을 수신하고, 상기 자기재생수단(204)이 상기 강압수단(231)으로부터 출력된 강하전압을 수신하는 것이 특징인 자기재생기능을 갖는 반도체 메모리장치.
  15. 제 9 항에 있어서, 상기 자기재생수단(204)이 기수의 인버터회로(INV11∼INV15)를 갖는 발진기(218)와, 인버터회로들(INV11∼INV15)의 임피던스보다 높은 저항을 갖는 풀업 또는 풀다운 저항(R111)을 포함하고 있고, 상기 저항(R111)이 상기 인버터회로들(INV11∼INV15)의 소정노드에 접속돼 있고 ; 상기 발진기(218)가 상기 인버터회로들(INV11∼INV15)의 임계전압들의 합계보다 더 낮은 전원전압으로 동작하는 것이 특징인 자기재생기능을 갖는 반도체 메모리장치.
  16. 제 1 전원라인의 전위(Vcc,SVcc)보다 더 낮고, 제 2 전원라인의 전위(Vss)보다 더 높은 강압전원전압(VINT)을 발생키 위한 강압전원회로(422)를 갖는 반도체 집적회로에 있어서 ; 상기 반도체 집적회로의 온도 상승에 따라서 상기 강압전원전압이 증가하도록 상기 강압전원회로(422)에 의해 발생되는 강압전원전압을 제어하기 위한 강압전원전압 제어수단을 더 포함하며, 상기 강압전원회로(422)가 공핍 MOS 트랜지스터(DMOS)와 저항수단(R)을 포함하고 있고, 상기 공핍 MOS 트랜지스터(DMOS)의 드레인이 상기 제 1 전원라인에 접속돼 있고, 상기 공핍 MOS 트랜지스터의 게이트가 상기 제 2 전원라인에 접속돼 있고, 상기 공핍 MOS 트랜지스터의 소오스가 상기 저항수단(R)을 통하여 상기 제 2 전원라인에 접속돼 있는 것이 특징인 자지재생기능을 갖는 반도체 집적회로.
  17. 제16항에 있어서, 상기 강압전원회로(422)가 다이오드 접속 고양 MOS 트랜지스터(EMOS)를 더 포함하고 있고, 상기 고양 MOS 트랜지스터가 상기 공핍 MOS 트랜지스터(DMOS)와 상기 저항수단(R)간에 삽입돼 있는 것이 특징인 자기재생기능을 갖는 반도체 집적회로.
  18. 제 1 전원라인의 전위(Vcc, SVcc)보다 더 낮고, 제 2 전원라인의 전위(Vss)보다 더 높은 강압전원전압(VINT)을 발생키 위한 강압전원회로(422)를 갖는 반도체 집적회로에 있어서 ; 상기 반도체 집적회로의 온도상승에 따라서 상기 강압전원전압이 증가하도록 상기 강압전원회로(422)에 의해 발생되는 강압전원전압을 제어하기 위한 강압전원전압 제어수단을 더 포함하며, 상기 강압전원회로(422)가 ; 제1∼제n의 n개의 공핍 트랜지스터(DMOS11,DMOS12; DMOS21∼DMOS24)와, 제1∼제n의 n개의 저항수단(R11,R12; R21∼R24)을 포함하고 있고 ; 상기 n개의 공핍 MOS 트랜지스터의 드레인들이 상기 제 1 전원라인에 각각 접속돼 있고 ; 상기 n개의 공핍 MOS 트랜지스터(DMOS11,DMOS12; DMOS21∼DMOS24)의 소오스들이 상기 대응하는 수단(R11,R12; R21∼R24)을 통해서 상기 제 2 전원라인에 각각 접속돼 있고 ; 상기 제 1 공핍 MOS 트랜지스터의 게이트가 상기 제 2 전원라인에 접속돼 있고 ; 상기 i번째(i는 2~n 중 임의의 것) 공핍 MOS 트랜지스터의 게이트가 상기 i-1번째 공핍 MOS 트랜지스터의 소오스에 접속돼 있는 것이 특징인 자기재생기능을 갖는 반도체 집적회로.
  19. 제18항에 있어서, 상기 강압전압회로(422)가 다이오드 접속 고양 MOS 트랜지스터(EMOS11)를 더 포함하고 있고, 상기 고양 MOS 트랜지스터가 상기 n번째 공핍MOS 트랜지스터(DMOS12; DMOS24)와 상기 대응하는 저항수단(R12; R24)간에 삽입돼 있는 것이 특징인 자기재생기능을 갖는 반도체 집적회로.
  20. 제18항에 있어서, 상기 공핍 MOS 트랜지스터와, 고양 MOS 트랜지스터(DMOS41,DMOS42; EMOS41)의 각 소오스가 상기 반도체 집적회로의 기판에 접속돼 있는 것이 특징인 자기재생기능을 갖는 반도체 집적회로.
  21. 제16항에 있어서,다이나믹 랜덤 억세스 메모리를 구성하고 있고, 상기 강압전원회로(422)에 의해 발생된 상기 강압전원전압(VINT)이 자기재생회로(423 ; 423a)에 공급되고, 상기 자기재생회로의 재생기간이, 상기 반도체 집적회로의 온도상승에 따라서 더 짧게 결정되는 것이 특징인 자기재생기능을 갖는 반도체 집적회로.
  22. 제16항에 있어서, 상기 제 1 전원라인이 정상 고전압(Vcc)을 공급하는 고전위 전원라인으로 결정되고, 상기 제 2 전원라인이 정상 저전압(Vss)을 공급하는 저전위 전원라인으로 결정되는 것이 특징인 자기재생기능을 갖는 반도체 집적회로.
  23. 제16항에 있어서, 상기 제 1 전원라인이 정상 고전압(Vcc)보다 더 높은 초고전압(SVcc)을 공급하는 초고전위 전원라인으로 결정되고, 상기 제 2 전원라인이 정상 저전압(Vss)을 공급하는 저전위 전원라인으로 결정되는 것이 특징인 자기재생기능을 갖는 반도체 집적회로.
  24. 제16항에 있어서, 상기 반도체 집적회로가 상기 강압전원회로(422)의 강압전원전압(VINT)을 출력하는 출력단에 접속된 정전류 공급수단(CCS)을 더 포함하며, 따라서 온도가 소정온도 이하로 변할때, 상기 강압전원회로에 의해 발생된 강압전원전압(VINT)이 특정 전위보다 더 높게 유지되는 것이 특징인 자기재생기능을 갖는 반도체 집적회로.
  25. 제24항에 있어서, 상기 정전류 공급수단(CCS)이 P-채널형 MOS 트랜지스터를 포함한 것이 특징인 자기재생기능을 갖는 반도체 집적회로.
  26. 제18항에 있어서,다이나믹 랜덤 억세스 메모리를 구성하고 있고, 상기 강압전원회로(422)에 의해 발생된 상기 강압전원전압(VINT)이 자기재생회로(423 ; 423a)에 공급되고, 상기 자기재생회로의 재생기간이 상기 반도체 집적회로의 온도상승에 따라서 더 짧게 결정되는 것이 특징인 자기재생기능을 갖는 반도체 집적회로.
  27. 제18항에 있어서, 상기 제 1 전원라인이 정상 고전압(Vcc)을 공급하는 고전위 전원라인으로 결정되고, 상기 제 2 전원라인이 정상 저전압(Vss)을 공급하는 저전위 전원라인으로 결정되는 것이 특징인 자기재생기능을 갖는 반도체 집적회로.
  28. 제18항에 있어서, 상기 제 1 전원라인이 정상 고전압(Vcc)보다 더 높은 초고전압(SVcc)을 공급하는 초고전위 전원라인으로 결정되고, 상기 제 2 전원라인이 정상 저전압(Vss)을 공급하는 저전위 전원라인으로 결정되는 것이 특징인 자기재생기능을 갖는 반도체 집적회로.
  29. 제24항에 있어서, 상기 반도체 집적회로가 상기 강압전원회로(422)의 강압전원전압(VINT)을 출력하는 출력단에 접속된 정전류 공급수단(CCS)을 더 포함하며, 따라서 온도가 소정온도 이하로 변할때, 상기 강압전원회로에 의해 발생된 강압전원전압(VINT)이 특정 전위보다 더 높게 유지되는 것이 특징인 자기재생기능을 갖는 반도체 집적회로.
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